JP4530866B2

JP4530866B2 - フィルタ素子及び電子モジュール

Info

Publication number: JP4530866B2
Application number: JP2005032682A
Authority: JP
Inventors: 良博竹下; 雄二丸山
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2005-02-09
Filing date: 2005-02-09
Publication date: 2010-08-25
Anticipated expiration: 2025-02-09
Also published as: JP2006222607A

Description

本願発明は、フィルタ素子及び電子モジュールに関し、特にノイズ除去のためなどに使用されるフィルタ素子で、積層絶縁体内の導体パターンで構成したインダクタンスとキャパシタンスの並列共振や直列共振などを利用して、特定周波数で急峻な減衰量が得られるフィルタ素子及び電子モジュールに関するものである。

従来、複数の絶縁体層にコイル断片を形成し、各絶縁体層を積層していくときに、これらのコイル断片をつなぎ合わせて周回コイルを構成し、このコイルと、絶縁体層に形成した導電パターン間に構成されるキャパシタとを利用することにより、積層型フィルタ素子を実現した例が知られている。

この積層型フィルタ素子として、素子内部回路間の分布定数容量を積極的に活用したものが提案されている（例えば、特許文献１参照）。このフィルタ素子は、素子の中に２重コイルを形成して、それらのコイルの間に形成される分布定数容量を利用してキャパシタを構成したものである。

このフィルタ素子の２つのコイルを、コイルＬ１、コイルＬ２ということにすると、図８に示すように、コイルＬ１の両端に信号の入力端子と出力端子をそれぞれ設け、コイルＬ２をグランドに接続すれば、コイルＬ１、コイルＬ２間の分布定数容量とコイルＬ１、コイルＬ２のインダクタンスとを用いて、特定周波数で急峻な減衰量が得られるローパスフィルタ素子を構成することができる。
特開平０４−２１０８号公報

２つのコイルとその間の分布定数容量を用いる上記従来のフィルタ素子では、２つのコイルを形成する必要があるため、小型化するには、それぞれのコイルを小さくし、それぞれのコイルの占有面積を小さくする必要がある。しかしながら、コイルを小さくすると、加工精度が少しでも落ちた場合、コイル間の分布定数容量が変化し、所望のフィルタ特性が得られないという問題が生じる。つまり加工精度に対する要求が厳しくなる。

また、特定周波数で急峻な減衰量を得るために、どのような容量やインダクタンスの構成がよいかということはわかっておらず設計上の大きな問題となっていた。特に横軸に周波数、縦軸に減衰量をとったグラフでの減衰量の制御は、所望のフィルタ特性を実現するための重要なポイントであった。

この問題を解決すべく、本発明者等は、コイルを形成するためのコイル形成用導体と容量形成用導体との間に第１の容量を形成し、容量形成用導体と接地用導体の間に第２の容量を形成することにより、低周波領域の通過帯域と高周波領域の阻止帯域との間の遷移領域において急峻な減衰特性を有するフィルタ素子を見出した（特願平２００４−２２１９４号）。

一方、近年の電子機器における利用周波数の広帯域化、マルチバンド化に対応するため、複数の周波数帯において、十分な減衰量が得られるような特性も求められるようになってきている。

ところが、特願平２００４−２２１９４号のフィルタは、減衰域での減衰は急峻であり優れた特性を有するものの、それ以降の高周波域では、減衰ピークがなく、マルチバンド化された携帯電話等のノイズ抑制素子としては、不十分な特性となる場合があった。

本発明は、高周波化と小型化が容易で、かつマルチバンド化に対応できるフィルタ素子及び電子モジュールを提供することを目的とする。

本発明のフィルタ素子は、接地用導体が表面に配置された第１の絶縁層と、積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が表面に配置された複数の第２の絶縁層とを有し、前記第１の絶縁層の上に前記複数の第２の絶縁層が積層されて構成された積層体を具備してなり、前記コイル形成用導体および前記接地用導体のいずれにも接続されない複数の第１容量形成用導体が、一部の前記第２の絶縁層の表面に配置されており、前記第１の絶縁層に隣接する前記第２の絶縁層の表面に、該第２の絶縁層を介して前記接地用導体と対向するように配置された第２容量形成用導体と、１つの前記第１容量形成用導体と、両者を接続するインダクタンス形成用導体とが配置されており、積層方向に隣り合う前記コイル形成用導体同士は、両者の間に介在する前記第２の絶縁層を貫くビア導体で接続されており、積層方向に隣り合う前記第１容量形成用導体同士は、両者の間に介在する前記第２の絶縁層を貫くビア導体で接続されており、前記コイル形成用導体と前記第１容量形用導体との間で第１の容量が形成されており、前記第２容量形成用導体と前記接地用導体との間で第２の容量が形成されており、前記コイルおよび前記インダクタンス形成用導体のインダクタンス，前記第１の容量ならびに前記第２の容量によってフィルタ特性を得ることを特徴とする。

このようなフィルタ素子では、第１容量形成用導体と第２容量形成用導体とをインダクタンス形成用導体で接続することにより、高周波側に２つ目の減衰ピークを発生させることができるので、広帯域化およびマルチバンド化に対応した所望のフィルタ特性を得ることができる。

また、インダクタンス形成用導体，第２容量形成用導体および第１容量形成用導体が同一絶縁層に形成されていることにより、新たに絶縁層を増やす必要がなく素子の小型化が
実現できる。

さらに、本発明のフィルタ素子は、接地用導体が表面に配置された第１の絶縁層と、積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が表面に配置された複数の第２の絶縁層とを有し、前記第１の絶縁層の上に前記複数の第２の絶縁層が積層されて構成された積層体を具備してなり、前記コイル形成用導体および前記接地用導体のいずれにも接続されない複数の第１容量形成用導体が、一部の前記第２の絶縁層の表面に配置されており、前記第１の絶縁層に隣接する前記第２の絶縁層の表面に、１つの前記第１容量形成用導体が配置されており、該第１容量形成用導体に前記第２の絶縁層を介して対向するように配置された第２容量形成用導体と、該第２容量形成用導体および前記接地用導体を接続するインダクタンス形成用導体とが、前記第１の絶縁層の表面に配置されており、積層方向に隣り合う前記コイル形成用導体同士は、両者の間に介在する前記第２の絶縁層を貫くビア導体で接続されており、積層方向に隣り合う前記第１容量形成用導体同士は、両者の間に介在する前記第２の絶縁層を貫くビア導体で接続されており、前記コイル形成用導体と前記第１容量形用導体との間で第１の容量が形成されており、前記第２容量形成用導体と前記第１容量形成用導体との間で第２の容量が形成されており、前記コイルおよび前記インダクタンス形成用導体のインダクタンス，前記第１の容量ならびに前記第２の容量によってフィルタ特性を得ることを特徴とする。

このようなフィルタ素子では、接地用導体と第２容量形成用導体とをインダクタンス形成用導体で接続することにより、高周波側に２つ目の減衰ピークを発生させることができるので、広帯域化およびマルチバンド化に対応した所望のフィルタ特性を得ることができる。

また、接地用導体，インダクタンス形成用導体および第２容量形成用導体が同一絶縁層に形成されていることにより、新たに絶縁層を増やす必要がなく素子の小型化が実現できる。

接地用導体は最上段または最下段の絶縁層に形成されていることが望ましい。コイル形成用導体は、コの字形又はＵ字形をしたコイル形成用曲がり導体と、上下層接続用導体とからなることが望ましい。

このようなフィルタ素子では、コイル形成用曲がり導体と第１容量形成用導体との間で第１の容量を構成しているため、コイル形成用導体の分布定数インダクタンスと、第１容量形成用導体とコイル形成用曲がり導体の間の分布定数容量とでＬＣフィルタを構成することができる。このため、コイルは１つでよく、コイルが２つ必要な構成に比べて小型の素子を実現できる。

また、第２容量形成用導体と接地用導体の間、第１容量形成用導体と第２容量形成用導体の間で第２の容量を構成したことで、低周波領域の通過帯域と高周波領域の阻止帯域との間の遷移領域において通過特性の減衰スロープが急峻となり、優れた特性のローパスフィルタ素子が実現できる。

さらに、本発明のフィルタ素子では、容量形成用導体が複数の絶縁層にそれぞれ形成されており、絶縁層間の容量形成用導体が絶縁層中のビア導体で接続されていることが好ましい。また、コイル形成用曲がり導体と、上下層接続用導体とが絶縁層中のビア導体で接続されていることが好ましい。

このようなフィルタ素子では、素子の表面に接続用導体を設ける必要がないので、素子の表面が広く使える。そこで、外部回路と接続するための入出力端子や接続端子の大きさや、互いの間隔を広げることができ、外部端子間の短絡などの不良が減り、フイルタ素子の小型化が可能となる。

本発明の電子モジュールは、前記記載のフィルタ素子を搭載していることを特徴とする。このような電子モジュールは、特性の優れた小型のフィルタを搭載できるため、電子モジュール全体の小型化と特性の向上が図れる。

以上のように、本発明のフィルタ素子においては、コイル形成用導体を層間接続することにより、分布定数インダクタンスを構成し、コイル形成用導体と容量形成用導体との間で分布定数容量を構成することができるため、コイル導体が１つでよいことからフィルタ素子の小型化が実現できる。また、第２容量形成用導体と接地用導体との間、第１容量形成用導体と第２容量形成用導体との間で第２の容量を構成したことで、低周波領域の通過帯域と高周波領域の阻止帯域との間の遷移領域において通過特性の減衰が急峻となり、優れた特性のローパスフィルタ素子を実現することができる。さらに、第１容量形成用導体と第２容量形成用導体とをインダクタンス形成用導体で接続するか、接地用導体と第２容量形成用導体とをインダクタンス形成用導体で接続することで、二番目の減衰ピークが発生し、フィルタの広帯域化、マルチバンドへ化の対応が可能となる。

以下、本発明の実施の形態を、添付図面を参照しながら詳細に説明する。

図１は本発明のフィルタ素子の外観斜視図である。また、図２はフィルタ素子のＸ−Ｘ線断面図であり、図３は誘電体セラミック層を積層構成したときの構造分解斜視図となる。

本発明のフィルタ素子は、図１に示すように、複数の誘電体セラミック層で構成されたセラミック積層体１と、その外表面に形成された信号ラインの入力端子２ａと、出力端子２ｉと、ＧＮＤ端子３とで構成されるチップ部品である。

セラミック積層体１は、図２に示すように、一番下に位置する誘電体セラミック層１ａから一番上に位置する誘電体セラミック層１ｉまで、９層の積層構造となっている。なお、本発明は、複数層が積層されていればよく、９層に限定されるものではない。

図３を参照して、誘電体セラミック層１ａには、ＧＮＤ導体（接地用導体）３ａが形成され、このＧＮＤ導体３ａから二方に端子が出て、それらが前記ＧＮＤ端子３に接続している。

次の誘電体セラミック層１ｂには、細長い真っ直ぐな板状のコイル形成用導体２ｂと、細長い真っ直ぐな板状の第１容量形成用導体４ａ、第２容量形成用導体７ａ、そして第１容量形成用導体４ａと第２容量形成用導体７ａとを繋ぐインダクタンス形成用導体７ｂが形成されている。板状のコイル形成用導体２ｂは他の導体４ａ、７ａ、７ｂと分離して形成されている。コイル形成用導体２ｂの一端は、前記入力端子２ａに接続されている。導体４ａ、７ａ、７ｂで、Ｓ字状の導体パターンが形成されている。

誘電体セラミック層１ｃには、コの字形のコイル形成用導体（コイル形成用曲がり導体に相当する）２ｃが形成されている。コイル形成用導体２ｃの一端は、誘電体セラミック層１ｃを貫くように設けられたビアホール導体（図３で模式的に細線で示している）５ａを介して、誘電体セラミック層１ｂ上のコイル形成用導体２ｂと接続される。

誘電体セラミック層１ｄには、ともに細長い真っ直ぐな板状のコイル形成用導体（上下層接続用導体に相当する）２ｄと、第１容量形成用導体４ｂとが分離して形成されている。コイル形成用導体２ｄの一端は、誘電体セラミック層１ｄを貫くように設けられたビアホール導体５ｂを介して、誘電体セラミック層１ｃ上のコイル形成用導体２ｃの他端と接続される。容量形成用導体４ｂは、誘電体セラミック層１ｃ，１ｄを貫くように設けられたビアホール導体６ａを介して第１容量形成用導体４ａに接続されている。

誘電体セラミック層１ｅには、コの字形のコイル形成用導体（コイル形成用曲がり導体に相当する）２ｅが形成されている。コイル形成用導体２ｅの一端は、誘電体セラミック層１ｅを貫くように設けられたビアホール導体５ｃを介して、誘電体セラミック層１ｄ上のコイル形成用導体２ｄと接続される。

誘電体セラミック層１ｆには、ともに細長い真っ直ぐな板状のコイル形成用導体（上下層接続用導体に相当する）２ｆと容量形成用導体４ｃとが分離して形成されている。コイル形成用導体２ｆの一端は、誘電体セラミック層１ｆを貫くように設けられたビアホール導体５ｄを介して、誘電体セラミック層１ｅ上のコイル形成用導体２ｅの他端と接続される。容量形成用導体４ｃは、誘電体セラミック層１ｆ，１ｅを貫くように設けられたビアホール導体６ｂを介して容量形成用導体４ｂに接続されている。

誘電体セラミック層１ｇには、コの字形のコイル形成用導体（コイル形成用曲がり導体に相当する）２ｇが形成されている。コイル形成用導体２ｇの一端は、誘電体セラミック層１ｇを貫くように設けられたビアホール導体５ｅを介して、誘電体セラミック層１ｆ上のコイル形成用導体２ｆと接続される。

誘電体セラミック層１ｈには、コの字形のコイル形成用導体２ｈが形成されている。コイル形成用導体２ｈの一端は、誘電体セラミック層１ｈを貫くように設けられたビアホール導体５ｆを介して、誘電体セラミック層１ｇ上のコイル形成用導体２ｇと接続される。コイル形成用導体２ｈの他端は、前記出力端子２ｉに接続されている。

最後に誘電体セラミック層１ｈの上に、保護用の誘電体セラミック層１ｉ（図３には示していない）が積層される。

以上のような構造であるから、９層の積層構造の中に３回半巻きの周回コイルが形成される。そして、図２に示されるように、コイル形成用導体２ｂ〜２ｈ間に、第１容量形成用導体４ａ，４ｂ，４ｃが挟み込まれ、これらとコイル形成用導体２ｂ〜２ｈとの間に第１の容量が形成される。さらに第１容量形成用導体４ａはインダクタンス形成用導体７ｂ、第２容量形成用導体７ａに接続されており、第２容量形成用導体７ａとＧＮＤ導体３ａとの間にもうひとつの容量が形成される。このようにして形成された容量は、図２のハッチング部分Ｈ１，Ｈ２に表わされている。ハッチング部分Ｈ１は、容量形成用導体４ａ，４ｂ，４ｃとコイル形成用導体２ｂ〜２ｈとの間に形成された第１の容量を表し、ハッチング部分Ｈ２は、第２容量形成用導体７ａとＧＮＤ導体３ａとの間に形成された第２の容量を表している。

尚、図３では、第１容量形成用導体４ａ、インダクタンス形成用導体７ｂ、第２容量形成用導体７ａを、同一絶縁層１ｂに形成した例について説明したが、それぞれの導体４ａ、７ｂ、７ａを異なる絶縁層に形成しても良い。

図４は、以上の構成のフィルタ素子の等価回路図である。信号ラインの入力端子２ａと、出力端子２ｉとの間に、前記コイル形成用導体２ｂ〜２ｈによって形成された周回コイルが存在し、この周回コイルと第１容量形成用導体４ａ，４ｂ，４ｃとの間に容量が形成され、さらに第１容量形成用導体４ａと第２容量形成用導体７ａとの間にインダクタンス形成用導体７ｂが接続されており、第２容量形成用導体７ａと接地用導体３ａとの間に第２の容量が形成され、ローパスフィルタ素子を構成することができる。このフィルタ素子によってノイズ除去機能などを実現することができる。

誘電体セラミック層１ａ〜１ｉの原料は、アルミナ（Ａｌ₂Ｏ₃），チタン酸バリウム（ＢａＴｉＯ₃），二酸化チタン（ＴｉＯ₂）等の誘電体セラミック材料または、これらの誘電体セラミック材料と結晶化ガラスなどの混合物からなる。

コイル形成用導体２ｂ〜２ｈ、ＧＮＤ導体３ａ、容量形成用導体４ａ〜４ｃと、各接続ビアホール導体５ａ〜５ｆ、６ａ，６ｂは、Ａｇなどを主成分とする導電材料によって構成する。

入出力端子２ａ，２ｉとＧＮＤラインの端子３は、Ａｇを主成分とする下地導体及びその表面に付着したＮｉメッキや半田メッキなどの層から構成される。

次に、以上のフィルタ素子の製造方法を説明する。

まず、前述したチタン酸バリウムなどの誘電体セラミック材料を主原料とする混合物にバインダー等を混合してグリーンシートを作製し、所定位置にビアホールを貫通形成する。このビアホール付きのグリーンシートに、コイル形成用導体２ｂ〜２ｈ、ＧＮＤ導体３ａ、インダクタンス形成用導体７ｂ、容量形成用導体４ａ〜４ｃ、７ａを形成するために、Ａｇを主成分とする導体ペーストを所定のパターンに印刷する。さらにビアホールには、前記導体ペーストを埋め込む。そして、各グリーンシートを所定の順番で積層し、プレスを行い一体化した後に、個々の形状にカットする。

それを９００℃前後で焼成することで、図１に示したような直方体形状のセラミック積層体１を作成する。さらにＡｇを主成分とする導体ペーストを用いて、印刷方式又はＤＩＰ方式により、入出力端子２ａ，２ｉとＧＮＤ端子３を、セラミック積層体１の表面に形成する。これらの入出力端子２ａ，２ｉとＧＮＤ端子３を焼き付け処理し、Ｎｉ、半田メッキを施すことにより、フィルタ素子チップが作製される。

このようにして作製したフィルタ素子チップのフィルタ特性を評価するために、Ｓパラメータ（絶対値）のシミュレーションを行った。

図５はＳパラメータの周波数特性を示す線図であり、横軸は周波数（ＧＨｚ）を、縦軸はＳパラメータの透過係数（Ｓ21）（単位ｄＢ）を表わしている。図中の実線曲線Ａは本発明の構造における透過係数（Ｓ21）の周波数特性、破線曲線Ｂは、本発明の範囲外のフィルタ素子の透過係数（S21）の周波数特性を表す。尚、破線曲線Ｂは、第２容量形成用導体７ａ、インダクタンス形成用導体７ｂが存在せず、第１容量形成用導体と接地用導体の間で第２の容量を形成した場合である。

本発明のフィルタ素子（実線曲線Ａ）では、低周波側の減衰ピークで優れたローパスフィルタ特性を実現すると共に、３．２ＧＨｚ付近にも減衰ピークが発生しており、２つの帯域で優れた減衰特性が得られている。一方、本発明の範囲外であるフィルタ（破線曲線Ｂ）では、低周波側の減衰ピークのみで、二番目の減衰極が発生していない。

本発明のフィルタ素子の構造では、図３に示すように１つのコイルだけが構成されることから、導体パターンも単純であり、小型化に適した、優れたフィルタ素子が実現できる。

図６は、本発明のフィルタ素子の他の構造を示すもので、誘電体セラミック層１ａ上に、接地用導体３ａ、第２容量形成導体７ａ、インダクタンス形成導体７ｂが設けられており、接地用導体３ａと第２容量形成導体７ａとがインダクタンス形成導体７ｂにより接続されている。

尚、図６では、第２容量形成用導体７ａ、インダクタンス形成用導体７ｂ、ＧＮＤ導体３ａを同一絶縁層１ａに形成した例について説明したが、それぞれの導体３ａ、７ｂ、７ａを異なる絶縁層に形成しても良い。

図７は、図６のフィルタ素子の等価回路図である。信号ラインの入力端子２ａと、出力端子２ｉとの間に、前記コイル形成用導体２ｂ〜２ｈによって形成された周回コイルが存在し、この周回コイルと第１容量形成用導体４ａ，４ｂ，４ｃとの間に容量が形成され、さらに接地用導体３ａと第２容量形成用導体７ａとがインダクタンス形成用導体７ｂで接続されており、第１容量形成用導体４ａと第２容量形成用導体７ａとの間に第２の容量が形成され、ローパスフィルタ素子が構成される。

以上に説明したフィルタ素子をマザーボードなどに搭載して、種々の機能を実現する電子モジュールを製作することができる。

以上で、本発明の実施の形態を説明したが、本発明の実施は、前記の形態に限定されるものではない。例えば、前記コイル形成用導体２ｃ，２ｅ，２ｇの平面形状はコの字形をしていたが、角にアールをつけてＵ字形にして形成してもよい。より広く言えば、コイル形成用曲がり導体は、両端を有する曲線又は折れ線状の連続導体であればよい。その他本発明の範囲内で種々の変更を施すことが可能である。

本発明のフィルタ素子の外観斜視図である。本発明のフィルタ素子の断面図である。誘電体セラミック層を積層構成したときの構造分解斜視図である。本発明のフィルタ素子の等価回路図である。本発明のフィルタ素子及び本発明の範囲外のフィルタ素子について、シミュレーションにより求めたＳパラメータの周波数特性図である。本発明のフィルタ素子の他の形態を示す構造分解斜視図である。図６のフィルタ素子の等価回路図である。従来のフィルタ素子の等価回路図である。

符号の説明

１セラミック積層体
２ａ入力端子
２ｉ出力端子
３ＧＮＤ端子
３ＧＮＤ導体（接地用導体）
１ａ〜１ｉ誘電体セラミック層（絶縁層）
２ｂ〜２ｈコイル形成用導体
４ａ〜４ｃ第１容量形成用導体
７ａ第２容量形成用導体
７ｂインダクタンス形成用導体
５ａ〜５ｆビアホール導体
６ａ，６ｂビアホール導体
Ｈ１第１の容量
Ｈ２第２の容量

Claims

接地用導体が表面に配置された第１の絶縁層と、積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が表面に配置された複数の第２の絶縁層とを有し、前記第１の絶縁層の上に前記複数の第２の絶縁層が積層されて構成された積層体を具備してなり、
前記コイル形成用導体および前記接地用導体のいずれにも接続されない複数の第１容量形成用導体が、一部の前記第２の絶縁層の表面に配置されており、
前記第１の絶縁層に隣接する前記第２の絶縁層の表面に、該第２の絶縁層を介して前記接地用導体と対向するように配置された第２容量形成用導体と、１つの前記第１容量形成用導体と、両者を接続するインダクタンス形成用導体とが配置されており、
積層方向に隣り合う前記コイル形成用導体同士は、両者の間に介在する前記第２の絶縁層を貫くビア導体で接続されており、
積層方向に隣り合う前記第１容量形成用導体同士は、両者の間に介在する前記第２の絶縁層を貫くビア導体で接続されており、
前記コイル形成用導体と前記第１容量形用導体との間で第１の容量が形成されており、
前記第２容量形成用導体と前記接地用導体との間で第２の容量が形成されており、
前記コイルおよび前記インダクタンス形成用導体のインダクタンス，前記第１の容量ならびに前記第２の容量を用いてフィルタ特性を得ることを特徴とするフィルタ素子。
接地用導体が表面に配置された第１の絶縁層と、積層した状態で連続して周回するコイルを構成するためのコイル形成用導体が表面に配置された複数の第２の絶縁層とを有し、前記第１の絶縁層の上に前記複数の第２の絶縁層が積層されて構成された積層体を具備してなり、
前記コイル形成用導体および前記接地用導体のいずれにも接続されない複数の第１容量形成用導体が、一部の前記第２の絶縁層の表面に配置されており、
前記第１の絶縁層に隣接する前記第２の絶縁層の表面に、１つの前記第１容量形成用導体が配置されており、
該第１容量形成用導体に前記第２の絶縁層を介して対向するように配置された第２容量形成用導体と、該第２容量形成用導体および前記接地用導体を接続するインダクタンス形成用導体とが、前記第１の絶縁層の表面に配置されており、
積層方向に隣り合う前記コイル形成用導体同士は、両者の間に介在する前記第２の絶縁層を貫くビア導体で接続されており、
積層方向に隣り合う前記第１容量形成用導体同士は、両者の間に介在する前記第２の絶縁層を貫くビア導体で接続されており、
前記コイル形成用導体と前記第１容量形用導体との間で第１の容量が形成されており、
前記第２容量形成用導体と前記第１容量形成用導体との間で第２の容量が形成されており、
前記コイルおよび前記インダクタンス形成用導体のインダクタンス，前記第１の容量ならびに前記第２の容量を用いてフィルタ特性を得ることを特徴とするフィルタ素子。
請求項１または請求項２に記載のフィルタ素子を搭載していることを特徴とする電子モジュール。