JP4538003B2 - Ｄ／ａ変換回路、表示パネル駆動回路および表示装置 - Google Patents

Description

この発明は、Ｄ／Ａ変換回路、表示パネル駆動回路および表示装置に関し、詳しくは、表示パネルのカラムピン対応に設けられ、表示データをＤ／Ａ変換してカラム方向の駆動電圧または駆動電流あるいはこの駆動電圧または駆動電流の元となる電流を生成するＤ／Ａ変換回路（Ｄ／Ａ）において、Ｄ／ＡをＩＣ化した場合にその占有面積を大きく低減でき、表示パネルに対して駆動ピン数の多いドライバを容易に実現できるようなＤ／Ａの改良に関する。

携帯電話機，ＰＨＳ、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムライ0ンの数が３９６個（１３２×３）の端子ピン（カラムピン）、ローラインが１６２個の端子ピンを持つものが提案され、カラムライン、ローラインの端子ピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの駆動回路として、カラムピン対応にＤ／Ａを設けたこの出願人の出願が公知である（特許文献１，２）。特許文献２にあっては、カラムピン対応に設けたＤ／Ａが表示データと基準電流とを受けて、基準電流に従って表示データを有機ＥＬパネルのカラムピン対応に各Ｄ／ＡがＤ／Ａ変換することでカラム方向の駆動電流あるいはこの駆動電流の元となる電流を生成する。
なお、液晶表示パネルでは、カラムライン，ローラインの端子ピン数は前記よりももっと多数になる。
特開２００３−２３４６５５号公報 特開２００３−３０８０４３号公報 近年、有機ＥＬ表示装置の駆動ピン数は高解像度化の要請により増加する傾向にある。現在開発されている有機ＥＬ表示装置のＱＶＧＡのフルカラーでは、Ｒ，Ｇ，Ｂ各１２０ピンの３６０ピンにもなるので、現在のところ３ドライバは必要とされている。

ところで、液晶表示パネルや有機ＥＬパネルの駆動回路に内蔵される抵抗分割型で電圧出力型のＤ／Ａは、通常、高耐圧（電源電圧２０Ｖ程度）のものとしてデプレッショントＭＯＳトランジスタ（Ｄ−ＭＯＳ）とエンハンスメントＭＯＳトランジスタ（Ｅ−ＭＯＳ）が直列接続されたＥ／Ｄ−ＭＯＳのスイッチ回路が利用されている。
この場合には、図６に示すように、Ｄ／Ａ１０は、基準電流発生回路１と選択回路２とバッファアンプ（ボルテージフォロア）３とからなる。
基準電流発生回路１は、１６個の抵抗Ｒ1〜Ｒ16直列接続の抵抗分圧回路を用いたものであり、Ｄ／Ａ１０は、この基準電流発生回路１の抵抗分圧回路の各抵抗の間に発生する分圧電圧を選択回路２が受ける。そして、選択回路２に対して４ビットＤ0〜Ｄ3の表示データが加えられ選択回路２のＥ／Ｄ−ＭＯＳの多数のスイッチ回路からなるトランジスタ群が選択的にＯＮ／ＯＦＦ駆動されて、基準電圧発生回路１の分圧電圧の１つが選択されてバッファアンプ３に送り出され、Ｄ／Ａ変換出力電圧Ｖoがバッファアンプ３の出力端子３ａに発生する。
なお、図中、白丸（○）がＥ−ＭＯＳのスイッチトランジスタＴｒEであり、黒丸（●）がＤ−ＭＯＳのスイッチトランジスタＴｒDである。
Ｖinは、基準電圧発生回路１に加えられる外部からの基準入力電圧である。
選択回路２に入力される４ビットＤ0〜Ｄ3の表示データの“Ｈ”（＝Ｈｉｇｈレベル），“Ｌ”（＝Ｌｏｗレベル）の信号は、制御信号線８ａ〜８ｈを介してこれらトランジスタのゲートに選択的に供給される。
なお、制御信号線８ａ〜８ｈが選択的に接続されることになるこれらトランジスタのゲート領域の下側には、それぞれソース領域とドレイン領域が所定の間隔を置いて形成されている（図７参照，後述）。９ａ〜９ｄは、インバータであり、それぞれ制御信号線８ａ，８ｃ，８ｅ，８ｇに接続され、４ビットＤ0〜Ｄ3を反転して制御信号線８ａ，８ｃ，８ｅ，８ｇが接続されているゲート領域にそれぞれ加える。
この抵抗分割型のＤ／Ａ１０は、４ビットＤ0〜Ｄ3の表示データの“Ｈ”，“Ｌ”に従って制御信号線８ａ〜８ｈに接続された抵抗の分圧点の１つについて横方向に配列されたスイッチトランジスタＴｒEとスイッチトランジスタＴｒDとの一列分を選択してこれらトランジスタが同時にＯＮにし、各抵抗の分圧点の電圧の１つを４ビットＤ0〜Ｄ3の表示データの値に対応して選択する。選択された分圧点の電圧は、バッファアンプ３の（＋）入力に加えられる。これにより、Ｄ／Ａ変換が行われ、出力端子３ａにアナログ電圧Ｖoが発生する。

選択回路２において、通常、点線で示す横長の矩形枠の範囲ＣがＩＣ内に回路要素の１つとして形成される１個のユニット領域（セル）になっていて、Ｅ−ＭＯＳ４個とＤ−ＭＯＳ４個で合計８個のスイッチトランジスタ群が１つのユニット領域（セル）Ｃに設けられている。そして、ユニット領域Ｃごとにガードリングが設けられて領域が区分けされ、このユニット領域Ｃが縦あるいは横に配列されてＤ／Ａの選択回路２が構成される。ユニット領域Ｃの両端には、配線のためのコンタクトパッド６がそれぞれ設けられている。
図７は、図６のＤ／Ａの選択回路２を構成するスイッチトランジスタを形成した１ユニットの領域（セル）Ｃのレイアウト説明図である。
図７において、４は、ソース・ドレイン形成領域であり、ここには、両端のコンタクトパッド６の間にそれぞれゲート間隔に相当する所定の間隔をおいて各トランジスタのソースあるいはドレインあるいはこれら両者が形成される。
すなわち、エンハンスメントＭＯＳＴｒE（以下Ｅ−ＭＯＳＴｒE）とデプレッションＭＯＳＴｒD（以下Ｄ−ＭＯＳＴｒD）とは、ソース−ゲート−ドレインが順に配置され、Ｅ−ＭＯＳＴｒEのソースと次のＤ−ＭＯＳＴｒDのドレインとは共通の領域として形成されている。あるいはＥ−ＭＯＳＴｒEのドレインと次のＤ−ＭＯＳＴｒDのソースとは共通の領域として形成されている。
５ｅがスイッチトランジスタＴｒEのゲート領域、５ｄがスイッチトランジスタＴｒDのゲート領域であり、ゲート領域５ｅ，５ｄが前記のソース・ドレイン領域を形成する所定の間隔に亙って短冊型に形成されている。各トランジスタは、スイッチＭＯＳであるので、各ゲート領域は、ゲート長は短く、これに対してゲート幅が長い形になっている。
ソース・ドレイン形成領域４は、両端に設けられたコンタクトパッド６の間に所定の間隔で設けた領域のソース・ドレインの集合として形成されている。７は、ＩＣ内部に設けられている縦長矩形のガードリングであり、これの内側にコンタクトパッド６と前記の各スイッチトランジスタが形成されて１個のユニット領域（セル）Ｃとなる。
なお、コンタクトパッド６と、ガードリング７、そしてゲート領域５ｅ，５ｄにそれぞれ設けられた四角点は、コンタクトである。

Ｄ／Ａは、液晶表示パネルや有機ＥＬパネルの端子ピンに対応して設けられるので、液晶表示パネルや有機ＥＬパネルの端子ピン数の増加は、ドライバＩＣの増加につながり、液晶表示パネルや有機ＥＬパネルの製造工数と製造価格を上昇させる。しかも、最近では、有機ＥＬ表示装置のＤ／Ａのビット数も４ビット構成から６ビット乃至８ビットと増加してきており、ドライバＩＣの中におけるＤ／Ａの占有面積が増加する傾向にある。また、低消費電力化の要請から電源電圧は、１５Ｖ前後に低下してきている。
そこで、Ｄ／Ａの占有面積を低減するために、耐圧の点からＥ−ＭＯＳ１個でスイッチ回路を構成することが考えられる。しかし、図７に示すように、１ユニット領域において、通常、コンタクトパッド６は、Ｄ／Ａにおいてはスイッチトランジスタ４個程度のエリアを占める。そのため、１個のＩＣにおいて、スイッチトランジスタの数に対してコンタクトパッド６やガードリング７が占める割合も比較的大きい。したがって、ＭＯＳトランジスタの数の低減は、１個のＩＣにおけるＤ／Ａの占有面積について大きな占有面積の低減にはならない。
この発明の目的は、このような従来技術の問題点を解決するものであって、ＩＣ化した場合にその占有面積を大きく低減できるＤ／Ａを提供することにある。
また、他の目的は、表示パネルに対して駆動ピン数の多いドライバを容易に実現できる表示パネル駆動回路および表示装置を提供することにある。

このような目的を達成するためのこの発明のＤ／Ａ、表示パネル駆動回路あるいは表示装置の構成は、Ｄ／Ａ変換のための複数の各アナログ電圧を複数の各端子のそれぞれに発生する基準電圧発生回路を有し、この基準電圧発生回路のそれぞれのアナログ電圧をそれぞれに複数のスイッチ回路を介して所定の出力に接続し、複数のスイッチ回路をデータに応じて選択的にＯＮ／ＯＦＦすることで複数のアナログ電圧の１つをアナログ変換電圧として所定の出力に得るＤ／Ａ変換回路において、
矩形のガードリングの領域にコンタクトパッドを両端と中央にそれぞれ設け、これらコンタクトパッドの間にＭＯＳのスイッチトランジスタをそれぞれ複数個配列して形成することでＩＣ内に回路要素となるユニット領域を形成し、このユニット領域の両端のそれぞれのコンタクトパッドがそれぞれに複数のアナログ電圧のうちの１つをそれぞれ受け、中央のコンタクトパッドが所定の出力に接続され、ユニット領域の各スイッチトランジスタをそれぞれスイッチ回路とするものであって、データに応じてユニット領域の複数のスイッチトランジスタのＯＮ／ＯＦＦを選択することによりアナログ変換電圧を得るものである。

このようにこの発明にあっては、１個のユニット領域で基準電圧発生回路から２個のアナログ電圧（基準電圧発生回路が抵抗分圧型の場合には分圧点の電圧）が受けられ、しかも、２個分のアナログ電圧（分圧点の電圧）を１個のコンタクトパッドで出力できるので、従来の２個のユニット領域分が１個の領域となる。その上、その１個のユニット領域は、３個のコンタクトパッドで済むので、２個分のユニット領域１個は、トータルとして２個のユニット領域に対してコンタクトパッドが１個増加しユニット領域の１個分の領域を引いた大きさとなるので、２個分のユニット領域より小さい領域となり、しかも、ユニット領域全体の個数を半分程度まで低減することができる。
増加した１個のコンタクトパッドは、Ｄ／Ａにおいてはスイッチトランジスタ４個程度のエリアを占める程度であり、Ｄ／Ａ変換回路では、変換ビット数に応じて複数のユニット領域が使用されるので、変換ビット数が大きくなるほどこの発明は占有エリアの大きな低減が可能になる。
その結果、この発明は、ＩＣ化した場合にＤ／Ａの占有面積を低減でき、特に、表示パネルに対して駆動ピン数の多いドライバのＤ／Ａの占有面積の低減効果には大きいものがある。

図１は、この発明のＤ／Ａを適用した一実施例の４ビット構成のＤ／Ａの回路図、図２は、１ユニットの領域（セル）のレイアウトの説明図、図３は、図２のユニットの領域（セル）に対するアルミ配線の説明図、図４は、アクティブマトリックス型液晶表示パネルを駆動する実施例のＤ／Ａの回路図、そして図５は、アクティブマトリックス型有機ＥＬパネルを駆動する実施例のＤ／Ａの回路図である。なお、各図において、図６，図７に示す構成要素と同一のものは同一の符号で示し、その説明を割愛する。
図１において、２０は、Ｄ／Ａであり、基準電流発生回路１と選択回路１１とバッファアンプ３とからなる。
選択回路１１は、Ｅ−ＭＯＳによる上下２段のスイッチ回路群からなるユニットの領域ＣＥで構成され、４ビットＤ0〜Ｄ3の表示データを受けてスイッチ動作のＥ−ＭＯＳＴｒEを選択的にＯＮ／ＯＦＦする。ＩＣ内に回路要素の１つとして形成される１つのユニットの領域（セル）ＣＥには、コンタクトパッド６が３個設けられている（図２参照）。
制御信号線８ａ〜８ｈは、４ビットＤ0〜Ｄ3の表示データの“Ｈ”，“Ｌ”に従って、抵抗の分圧点の１つの横方向に配列されたスイッチ動作のＥ−ＭＯＳＴｒEの一列が選択的にＯＮになるように、図示するように、それぞれＥ−ＭＯＳＴｒEの各ゲート領域にクロス接続点（・）において選択的に接続されている。これにより、各抵抗の分圧点のうちの１つの電圧が選択されてバッファアンプ３の（＋）入力に加えられ、出力端子３ａにアナログ変換電圧Ｖoを得る。

図２は、１ユニットの領域（セル）ＣＥについてのレイアウト図である。
図２に示すように、３つのコンタクトパッド６が上下の端部と中央部に設けられている。そして、これらコンタクトパッド６の間には、すなわち両端のうちの一方のコンタクトパッド６と中央のコンタクトパッド６、そして両端のうちの他方のコンタクトパッド６と中央のコンタクトパッド６とのそれぞれの間にはそれぞれ４つの短冊形のゲート領域１２がスイッチ動作のＥ−ＭＯＳＴｒEの各ゲート領域として設けられている。そのゲートの長さは短く、これに対して幅が長いものである。ソース・ドレイン形成領域は、両端と中央に設けられたコンタクトパッド６の間にそれぞれ４ａ，４ｂとして設けられ、Ｅ−ＭＯＳＴｒEと次のＥ−ＭＯＳＴｒEのソース−ゲート−ドレインが順に配置され、Ｅ−ＭＯＳＴｒEのソースと次のＥ−ＭＯＳＴｒのドレインとは共通の領域として形成されている。そして、前記の所定の間隔でこれらのソースとトレインとの間にこれらに渡って各Ｅ−ＭＯＳＴｒEのゲート領域１２がそれぞれに形成されている。これにより、ソース・ドレイン形成領域４ａとソース・ドレイン形成領域４ｂとにそれぞれ４個のスイッチ動作のＥ−ＭＯＳＴｒEのソースとドレインの領域、そしてゲート領域とがそれぞれ形成される。
各ゲート領域１２とコンタクトパッド６には、コンタクト１３がそれぞれ設けられている。コンタクト１３は、上層のアルミ配線層において１本のアルミ配線に接続される。

図３は、そのアルミ配線の接続図である。
上層のアルミ配線１４は、短冊形の各ゲート領域１２の長さ方向（縦の方向）にそれぞれ２本配置されるように割当てられている。
ゲート領域１２の幅は、例えば、長さＬ＝１．５μｍであり、幅Ｗ＝３．２μｍであり、ゲート間隔は、Ｄ＝０．５μｍである。
図示するように、各ゲート領域１２における２本のアルミ配線１４は、それぞれ４ビットの表示データ（Ｄ0〜Ｄ3）のうち同じ桁位置の信号を受けるものであって、図１に示すように、２本のアルミ配線１４のうち１本が表示データのある桁位置の信号（Ｄ0〜Ｄ3の１つ）を受けると、残りの１本は、インバータを介して同じある桁位置の信号（Ｄ0〜Ｄ3の１つ）を受ける。そのために、ここでは、各ゲート領域１２に２本のアルミ配線１４が設けられている。
なお、図示するように、コンタクト１３は、各ゲート領域１２において２本のアルミ配線１４の間に配置されるので、アルミ配線１４の上下いずれの配線ラインでもコンタクト１３の位置での面積をコンタクト１３の上まで拡げて延ばすことで簡単に選択的にいずれか１本のアルミ配線１４に接続できるようになっている。もちろん、あるゲート領域１２には接続されなくてもよい。
また、アルミ配線１４との接続は、コンタクト１３の一部を２本のアルミ配線１４のそれぞれの一部とオーバラップする大きさにしておき、配線する側のアルミ配線１４のオーバラップの下には絶縁層を設けることなく、オーバラップ部分でいずれか一方のアルミ配線１４にコンタクトするようにすることもできる。図では隣接するユニットの領域ＣＥのＥ−ＭＯＳＴｒEのゲート領域に接続するので、これらのアルミ配線１４とコンタクト１３とは接続されない。そのため接続部分は示されていない。

このように、各ゲート領域１２に対して２本のアルミ配線１４を設けて選択的にゲート領域１２と接続する。そして、コンタクトパッド６を１個低減して図６の２×ユニットの領域（セル）Ｃを１ユニットの領域（セル）ＣＥとすることにより、スイッチトランジスタ４個分のエリア増加はあるものの、１ユニットの領域（セル）Ｃ分の占有エリアの低減が可能になる。
コンタクトパッド６を４個分のトランジスタとして、スイッチトランジスタ数で従来のものと比較すると、図６の１個のユニットの領域（セル）Ｃがトランジスタ１６個分の大きさであるとすると、１ユニットの領域（セル）ＣＥは、トランジスタ数１６×２＝３２個分の大きさとなるものが、２０個分の大きさとなり、３８％程度、ＩＣにおける占有エリアが低減される。さらに、１個のユニットの領域（セル）ＣＥが従来の２個分の役割を果たすので、２個分のガードリング等の形成エリア等も含めれば、ユニットの領域（セル）がより高い密度で隣接配置されたことと等価になり、さらに占有エリアが低減される。
１個のＤ／Ａでは、変換データの桁数に応じてこの１ユニットの領域（セル）ＣＥが“２”の変換ビット数の累積倍必要になるので、大きな占有エリアの低減になる。しかも、液晶表示パネル等の表示パネル駆動回路はもちろんのこと、特に、有機ＥＬ駆動回路では、それが有機ＥＬパネルの端子ピン数倍となるので、さらに占有エリアの低減効果は大きい。

図４は、６ビットにした場合の図１に対応するＤ／Ａの説明図であり、アクティブマトリックス型液晶表示パネルを駆動する電圧駆動回路についてのものである。
２１は、Ｄ／Ａであり、基準電流発生回路１と選択回路１５とバッファアンプ３とからなる。基準電流発生回路１は、６４個の抵抗Ｒ1〜Ｒ64の直列接続の抵抗分圧回路を用いた回路になっている。そして選択回路１５に入力される表示データは、Ｄ0〜Ｄ5の６ビットとなっている。
なお、図２に対応するこれのレイアウト図は、４ビットから６ビットになった関係で上下のコンタクトパッド６の間のＥ−ＭＯＳＴｒE数がそれぞれ２個増加するだけであるので、これについての説明は割愛する。
図中、１６は、液晶表示パネルを駆動するドライバＩＣであり、１７は、その出力端子ピン、１８は、アクティブマトリックス型液晶表示パネルにおけるピクセル回路、１８ａは、Ｄ／Ａ２１の出力電圧を受ける液晶表示パネル１８の端子ピンである。
ピクセル回路１８は、ゲートドライバ（図示せず）からの信号（Ｙライン側入力）でＮチャネルＭＯＳトランジスタＴMがＯＮ／ＯＦＦされて、このトランジスタがＯＮしたときにソースドライバとしてのドライバＩＣ１６の出力端子ピン１７に発生する電圧が端子ピン１８ａ（Ｘライン側入力）を介して負荷としての液晶セルＣLに加えられる。
図５は、６ビットにした場合の図１に対応する説明図であり、アクティブマトリックス型有機ＥＬパネルを駆動す電圧駆動回路についてのものである。
図４のアクティブマトリックス型液晶表示パネル１８をアクティブ型有機ＥＬパネル１８０に換えたものである。
そこで、図中、１６は、有機ＥＬパネルを駆動するドライバＩＣとなり、１７は、その出力端子ピン、１８０は、アクティブ型有機ＥＬパネルにおけるピクセル回路、１８ａは、Ｄ／Ａ２１の出力電圧を受けるアクティブ型有機ＥＬパネル１８の端子ピンである。そして、１９は、ピクセル回路に設けられた有機ＥＬ素子である。
これの駆動動作は、液晶パネルか、有機ＥＬパネルかの対象の差はあるが、電圧駆動としての動作は実質的に相違がないのでその説明を割愛する。

以上説明してきたが、実施例の基準電流発生回路１は、抵抗分圧形のものであるが、この発明では、基準電流発生回路１は、多数の端子にＤ／Ａ変換のためのアナログ電圧をそれぞれの端子に発生するものであればどのような回路構成のものであってもよい。
また、実施例のＤ／Ａは、電圧出力となっているが、例えば、出力側に電圧−電流変換回路を設けることなどにより、変換出力電圧を電流に変換することで、電流出力のＤ／Ａとしてもよいことはもちろんである。これにより有機ＥＬパネルを駆動することも可能である。
なお、この発明のＤ／Ａは、有機ＥＬ駆動回路や有機ＥＬ表示装置に適用するものに限定されるものではない。

図１は、この発明のＤ／Ａを適用した一実施例の４ビット構成のＤ／Ａの回路図である。 図２は、１ユニットの領域（セル）のレイアウトの説明図である。 図３は、図２のユニットの領域（セル）に対するアルミ配線の説明図である。 図４は、アクティブマトリックス型液晶表示パネルを駆動する実施例のＤ／Ａの回路図である。 図５は、アクティブマトリックス型有機ＥＬパネルを駆動する実施例のＤ／Ａの回路図である。 図６は、従来の有機ＥＬ駆動回路におけるＤ／Ａのトランジスタ構成の説明図である。 図７は、図５のＤ／Ａを構成するスイッチトランジスタを形成した１ユニットの領域（セル）のレイアウト説明図である。

符号の説明

１…基準電圧発生回路（抵抗分圧回路）、２，１１，１５…選択回路、
３…バッファアンプ（ボルテージフォロア）、
４…ソース・ドレイン形成領域、
５ｅ…エンハンスメントＭＯＳトランジスタ（Ｅ−ＭＯＳ）のゲート領域、
５ｄ…デプレッションＭＯＳトランジスタのゲート領域、
６…コ ンタクトパッド、７…ガードリング、
８ａ，８ｈ…制御信号線、９…インバータ、
１０，２０，２１…Ｄ／Ａ変換回路（Ｄ／Ａ）
１２…ゲート領域、
１３…コンタクト、１４…アルミ配線、
１６…ドライバＩＣ、１７…出力端子ピン、１８，１８０…ピクセル回路、
１９…有機ＥＬ素子、Ｃ，ＣＥ…ユニット領域（セル）。

Claims (12)

1. Ｄ／Ａ変換のための複数の各アナログ電圧を複数の各端子のそれぞれに発生する基準電圧発生回路を有し、この基準電圧発生回路のそれぞれの前記アナログ電圧をそれぞれに複数のスイッチ回路を介して所定の出力に接続し、前記複数のスイッチ回路をデータに応じて選択的にＯＮ／ＯＦＦすることで前記複数のアナログ電圧の１つをアナログ変換電圧として前記所定の出力に得るＤ／Ａ変換回路において、
   矩形のガードリングの領域にコンタクトパッドを両端と中央にそれぞれ設け、これらコンタクトパッドの間にＭＯＳのスイッチトランジスタをそれぞれ複数個配列して形成することでＩＣ内に回路要素となるユニット領域を形成し、このユニット領域の前記両端のそれぞれの前記コンタクトパッドがそれぞれに前記複数のアナログ電圧のうちの１つをそれぞれ受け、前記中央のコンタクトパッドが前記所定の出力に接続され、前記ユニット領域の各前記スイッチトランジスタをそれぞれ前記スイッチ回路とするものであって、前記データに応じて前記ユニット領域の複数の前記スイッチトランジスタのＯＮ／ＯＦＦを選択することにより前記アナログ変換電圧を得るＤ／Ａ変換回路。
2. 前記基準電圧発生回路は、前記ＩＣ内設けられ、複数の抵抗を直列に接続した抵抗分圧回路を有し、複数の各分圧点の電圧に応じて各前記アナログ電圧が生成され、前記ユニット領域は、前記ＩＣ内において複数個隣接して配列されている請求項１記載のＤ／Ａ変換回路。
3. さらに、前記所定の出力に接続されるバッファアンプを有し、このバッファアンプの出力が前記Ｄ／Ａ変換回路の出力とされ、前記バッファアンプが前記ＩＣ内に設けられている請求項２記載のＤ／Ａ変換回路。
4. 前記ユニット領域は、前記ガードリングを有するセルとして形成され、ＭＯＳトランジスタは、エンハンスメントＭＯＳトランジスタである請求項３記載のＤ／Ａ変換回路。
5. 複数の抵抗を直列に接続した抵抗分圧回路の複数の分圧点の電圧をそれぞれに複数のスイッチ回路を介して所定の出力に接続し、前記複数のスイッチ回路をデータに応じて選択的にＯＮ／ＯＦＦすることで前記複数の分圧点の電圧の１つをアナログ変換電圧として前記所定の出力に得るＤ／Ａ変換回路において、
   矩形のガードリングの領域にコンタクトパッドを両端と中央にそれぞれ設け、これらコンタクトパッドの間にＭＯＳのスイッチトランジスタをそれぞれ複数個配列して形成することでＩＣ内に回路要素となるユニット領域を形成し、このユニット領域の前記両端のそれぞれの前記コンタクトパッドがそれぞれに前記分圧点のうちの１つの電圧をそれぞれ受け、前記中央のコンタクトパッドが前記所定の出力に接続され、前記ユニット領域の各前記スイッチトランジスタをそれぞれ前記スイッチ回路とするものであって、前記データに応じて前記ユニット領域の複数の前記スイッチトランジスタのＯＮ／ＯＦＦを選択することにより前記アナログ変換電圧を得るＤ／Ａ変換回路。
6. 前記ユニット領域は、前記ＩＣ内において複数個隣接して配列されている請求項５記載のＤ／Ａ変換回路。
7. 前記スイッチトランジスタのＯＮ／ＯＦＦの選択は、複数個隣接して配列されている前記ユニット領域の１つにおける前記両端のうちの１つの前記コンタクトパッドと前記中央のコンタクトパッドの間にある前記複数のスイッチトランジスタが前記データに応じてすべてＯＮにされ、残りの他の前記スイッチトランジスタがすべてＯＦＦにされる請求項６記載のＤ／Ａ変換回路。
8. 前記ユニット領域は、前記ガードリングを有するセルとして形成され、ＭＯＳトランジスタは、エンハンスメントＭＯＳトランジスタである請求項７記載のＤ／Ａ変換回路。
9. 前記複数のスイッチトランジスタは、この各トランジスタのソースの形成領域、ドレインの形成領域あるいはこれら両者の形成領域が前記両端のうちの一方の前記コンタクトパッドと前記中央のコンタクトパッド、そして前記両端のうちの他方の前記コンタクトパッドと前記中央のコンタクトパッドとのそれぞれの間にそれぞれ所定の間隔で複数形成され、各前記トランジスタのゲート領域が前記所定の間隔で前記ソースの領域と前記ドレインの領域に渡って短冊型に形成され、各前記トランジスタのゲート領域のそれぞれの上層に複数の配線ラインが設けられ、前記複数の配線ラインは、前記ゲート領域あるいは他の前記ユニット領域における前記スイッチトランジスタに対応するトランジスタのゲート領域に選択的に接続される請求項８記載のＤ／Ａ変換回路。
10. さらに、前記所定の出力に接続されるバッファアンプを有し、このバッファアンプの出力が前記Ｄ／Ａ変換回路の出力とされ、前記バッファアンプが前記ＩＣ内に設けられ、前記複数の配線ラインは２本であり、前記配線ラインのうち１本が前記データにおけるある桁位置の信号を受け、残りの１本がインバータを介して前記ある桁位置の信号を受ける請求項９記載のＤ／Ａ変換回路。
11. 請求項１〜１０記載のうちのいずれかのＤ／Ａ変換回路を表示パネルの端子ピン対応に有し、前記Ｄ／Ａ変換回路の所定の出力が前記表示パネルの駆動に提供される表示パネル駆動回路。
12. 請求項１１記載の表示パネル駆動回路と前記表示パネルとを有する表示装置。

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