JP4540438B2

JP4540438B2 - 半導体装置及びその製造方法

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Publication number: JP4540438B2
Application number: JP2004278870A
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Inventors: 義弘鷹尾
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Description

本発明は、半導体装置及びその製造方法に係り、特に、基板バイアスにより閾値電圧を制御するＭＩＳトランジスタを有する半導体装置及びその製造方法に関する。

半導体装置の微細化・高集積化とともに、ＭＩＳトランジスタの高速化及び低電圧化が要求されている。

ＭＩＳトランジスタを高速化するためには、閾値電圧の低いＭＩＳトランジスタを構成し、ドレインに印加する駆動電圧を高くすることが有効である。すなわち、ＭＩＳトランジスタの駆動力は、ドレインに印加する駆動電圧と閾値電圧との電圧差に依存するため、この電圧差が大きいほどに高速動作が可能となる。

その一方、ＭＩＳトランジスタの閾値電圧を下げるとオフ電流、すなわちリーク電流が増加するため、リーク電流を減らすためには閾値電圧をある程度高くする必要があった。

このような相反する要求を満足するため、従来の半導体装置では、基板バイアスを印加して閾値電圧を変化していた。基板バイアスとは、ＭＩＳトランジスタが形成されたウェルに印加する電圧であり、ゲート電極に印加する電圧とは逆極性の電圧が用いられる。ゲート電極に印加する電圧とは逆極性の電圧をウェルを介してチャネル領域に印加することにより、チャネルの反転電圧が増加する。したがって、基板バイアスを制御することにより、閾値電圧を変化させることができる。

ＭＩＳトランジスタを動作する際には、基板バイアスを印加せず或いは低電圧の基板バイアスを印加して閾値電圧が低い状態にするとともに、高い駆動電圧で駆動する。これにより、駆動電圧と閾値電圧との電圧差を大きくすることができ、高速動作が可能となる。一方、ＭＩＳトランジスタを動作しないときには、高電圧の基板バイアスを印加して閾値電圧を高い状態とすることで、リーク電流を低減することができる。
特開平１０−０７４９４１号公報特開平１１−３５４７８５号公報 M. Togo et al., "Power-aware 65 nm Node CMOS Technology Using Variable VDD and Back-bias Control with Reliability Consideration for Back-bias Mode", 2004 Symposium on VLSI Technology Digest of Technical Papers, pp. 88-89

しかしながら、ＭＩＳトランジスタの微細化が進むに伴い、閾値電圧の基板バイアス依存性が小さくなることが判明した。特に、ゲート長が例えば６０ｎｍを下回るような極めて微細なＭＩＳトランジスタでは、閾値電圧を基板バイアスにより制御することが困難であった。

本発明の目的は、微細なＭＩＳトランジスタにおいても基板バイアスによる閾値電圧の制御を可能としうる高性能の半導体装置及びその製造方法を提供することにある。

本発明の一観点によれば、半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置され、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とをそれぞれ有する第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記チャネル領域との間及び前記ドレイン領域と前記チャネル領域との間の前記第１の不純物拡散領域直下にそれぞれ形成された前記第１導電型のポケット領域とを有し、前記ウェルは、前記ポケット領域よりも深く前記ソース領域及びドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース領域及びドレイン領域の底部近傍の領域で、且つ、前記第１のピークよりも深い領域に不純物濃度の第２のピークを有し、前記第２のピークにおける前記ウェルの不純物濃度は、前記第１のピークにおける前記ウェルの不純物濃度よりも高い半導体装置が提供される。

また、本発明の他の観点によれば、ロジック部とメモリ部とを有する半導体装置であって、前記ロジック部の半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置され、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とをそれぞれ有する第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記チャネル領域との間及び前記ドレイン領域と前記チャネル領域との間の前記第１の不純物拡散領域直下にそれぞれ形成された前記第１導電型のポケット領域とを有し、前記ウェルは、前記ポケット領域よりも深く前記ソース領域及びドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース領域及びドレイン領域の底部近傍の領域で、且つ、前記第１のピークよりも深い領域に不純物濃度の第２のピークを有し、前記第２のピークにおける前記ウェルの不純物濃度は、前記第１のピークにおける前記ウェルの不純物濃度よりも高い半導体装置が提供される。

また、本発明の更に他の観点によれば、低電圧トランジスタ領域と高電圧トランジスタ領域とを有する半導体装置であって、前記低電圧トランジスタ領域の半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置され、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とをそれぞれ有する第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記チャネル領域との間及び前記ドレイン領域と前記チャネル領域との間の前記第１の不純物拡散領域直下にそれぞれ形成された前記第１導電型のポケット領域とを有し、前記ウェルは、前記ポケット領域よりも深く前記ソース領域及びドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース領域及びドレイン領域の底部近傍の領域で、且つ、前記第１のピークよりも深い領域に不純物濃度の第２のピークを有し、前記第２のピークにおける前記ウェルの不純物濃度は、前記第１のピークにおける前記ウェルの不純物濃度よりも高い半導体装置が提供される。

また、本発明の更に他の観点によれば、半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置され、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とをそれぞれ有する第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記チャネル領域との間及び前記ドレイン領域と前記チャネル領域との間の前記第１の不純物拡散領域直下にそれぞれ形成された前記第１導電型のポケット領域とを有する半導体装置の製造方法であって、前記ウェルを形成する工程は、前記ポケット領域よりも深く前記ソース領域及びドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有する第３の不純物拡散領域を形成する工程と、前記ソース領域及びドレイン領域の底部近傍の領域で、且つ、前記第１のピークよりも深い領域に前記第１のピークよりも不純物濃度の高い不純物濃度の第２のピークを有する第４の不純物拡散領域を形成する工程とを含む半導体装置の製造方法が提供される。

本発明によれば、ソース／ドレイン領域の下面近傍に不純物濃度のピークを有する不純物拡散領域を含むウェルを形成するので、ソース接合及びドレイン接合からチャネル方向への空乏層の伸びを抑制することができる。したがって、より短チャネルのトランジスタにおいても、基板バイアスの増加とともにゲート電荷量を増加することができ、基板バイアスによる閾値電圧の制御を行うことができる。

また、ポケット領域よりも深い領域に不純物濃度のピークを有する不純物拡散領域を含むウェルを形成し、この不純物拡散領域によりトランジスタの閾値電圧制御を行うので、ポケット領域よりも浅くに閾値電圧制御用の不純物拡散領域を形成する場合と比較してチャネル表面側の不純物濃度を低減することができる。これにより、ドーパントイオンによるキャリアの散乱が低減され、キャリア移動度を向上することができる。

本発明の一実施形態による半導体装置及びその製造方法について図１乃至図１２を用いて説明する。

図１は本実施形態による半導体装置の構造を示す概略断面図、図２及び図３は本実施形態による半導体装置におけるシリコン基板中の不純物濃度分布を示すグラフ、図４は一般的な半導体装置の構造を示す概略断面図、図５は図４の半導体装置におけるＩｄ−Ｖｇ特性の基板バイアス依存性を示すグラフ、図６は図４の半導体装置における空乏層端の位置とゲート電極からの電気力線が終端する範囲とを示す概略図、図７は本実施形態の半導体装置における空乏層端の位置とゲート電極からの電気力線が終端する範囲とを示す概略図、図８は本実施形態の半導体装置におけるＩｄ−Ｖｇ特性の基板バイアス依存性を示すグラフ、図９乃至図１２は本実施形態による半導体装置の製造方法を示す工程断面図である。

はじめに、本実施形態による半導体装置の構造について図１乃至図３を用いて説明する。

シリコン基板１０の主表面には、素子領域を画定する素子分離膜１２が形成されている。ここで、図面左側の素子領域はＮ型トランジスタ形成領域であり、図面右側の素子領域はＰ型トランジスタ形成領域であるものとする。Ｎ型トランジスタ形成領域のシリコン基板１０中には、Ｐ型ウェル５８が形成されている。Ｐ型トランジスタ形成領域のシリコン基板１０中には、Ｎ型ウェル６２が形成されている。

Ｐ型ウェル５８が形成されたＮ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜３２を介してゲート電極３４ｎが形成されている。ゲート電極３４ｎの側壁部分には、側壁絶縁膜４８が形成されている。ゲート電極３４ｎの両側のシリコン基板１０中には、エクステンション・ソース／ドレイン構造のＮ型ソース／ドレイン領域６０が形成されている。Ｎ型ソース／ドレイン領域６０のエクステンション領域直下には、Ｐ型ポケット領域４０が形成されている。エクステンション領域は、側壁絶縁膜４８直下のＮ型ソース／ドレイン領域６０の浅い領域であり、後述するＮ型不純物拡散領域３８に相当する。

Ｐ型ウェル５８は、図１及び図２に示すように、Ｐ型ポケット領域４０直下に不純物濃度のピークを有するＰ型不純物拡散領域１８と、Ｎ型ソース／ドレイン拡散層６０の下面近傍に不純物濃度のピークを有するＰ型不純物拡散領域２０と、素子分離膜１２の下面近傍に不純物濃度のピークを有するＰ型不純物拡散領域２２とを有している。Ｐ型不純物拡散領域１８は、主として閾値電圧制御用の拡散層である。Ｐ型不純物拡散領域２０は、主としてソース／ドレイン領域６０からチャネル方向への空乏層の伸びを抑制するための拡散層である。この目的のもと、Ｐ型不純物拡散領域１８よりも不純物濃度が高くなっている。Ｐ型不純物拡散領域２２は、ウェルを構成するための主たる拡散層であり、パンチスルーストップやウェル抵抗の低減のための役割をも有する。Ｐ型不純物拡散領域２２は、素子分離領域内全面に延在している。

Ｎ型ウェル６２が形成されたＰ型トランジスタ形成領域のシリコン基板１０上には、ゲート絶縁膜３２を介してゲート電極３４ｐが形成されている。ゲート電極３４ｐの側壁部分には、側壁絶縁膜４８が形成されている。ゲート電極３４ｐの両側のシリコン基板１０中には、エクステンション・ソース／ドレイン構造のＰ型ソース／ドレイン領域６４が形成されている。Ｐ型ソース／ドレイン領域６４のエクステンション領域直下には、Ｎ型ポケット領域４６が形成されている。エクステンション領域は、側壁絶縁膜４８直下のＰ型ソース／ドレイン領域６４の浅い領域であり、後述するＰ型不純物拡散領域４４に相当する。

Ｎ型ウェル６２は、図１及び図３に示すように、Ｎ型ポケット領域４６直下に不純物濃度のピークを有するＮ型不純物拡散領域２６と、Ｐ型ソース／ドレイン拡散層６２の下面近傍に不純物濃度のピークを有するＮ型不純物拡散領域２８と、素子分離膜１２の下面近傍に不純物濃度のピークを有するＮ型不純物拡散領域３０とを有している。Ｎ型不純物拡散領域２６は、主として閾値電圧制御用の拡散層である。Ｎ型不純物拡散領域２８は、主としてソース／ドレイン領域６４からチャネル方向への空乏層の伸びを抑制するための拡散層である。この目的のもと、Ｎ型不純物拡散領域２６よりも不純物濃度が高くなっている。Ｎ型不純物拡散領域３０は、ウェルを構成するための主たる拡散層であり、パンチスルーストップやウェル抵抗の低減のための役割をも有する。Ｎ型不純物拡散領域３０は、素子分離領域内全面に延在している。

このように、本実施形態による半導体装置は、チャネル方向への空乏層の伸びを抑制するための拡散層として、ソース／ドレイン領域の下面近傍に不純物濃度のピークを有する不純物拡散領域（Ｐ型不純物拡散領域２０、Ｎ型不純物拡散領域２８）を有することを一つの特徴としている。また、閾値電圧制御用の不純物拡散領域（Ｐ型不純物拡散領域１８、Ｎ型不純物拡散領域２６）のピークが、ポケット領域（Ｐ型ポケット領域４０、Ｎ型ポケット領域４６）よりも深くに位置していることを他の特徴としている。

次に、本実施形態による半導体装置においてウェルの不純物プロファイルを上述の構成とする理由について図４乃至図７を用いて説明する。

従来の一般的な半導体装置は、例えば図４に示すような構造を有している。

すなわち、シリコン基板１００の主表面には、素子領域を画定する素子分離膜１０２が形成されている。素子領域のシリコン基板１００中には、ウェル１０４が形成されている。ウェル１０４が形成された領域のシリコン基板１００上には、ゲート絶縁膜１０６を介してゲート電極１０８が形成されている。ゲート電極１０８の側壁部分には、側壁絶縁膜１１０が形成されている。ゲート電極１０８の両側のシリコン基板１００中には、エクステンション・ソース／ドレイン構造のソース／ドレイン領域１１２が形成されている。ソース／ドレイン領域１１２のエクステンション領域直下には、ポケット領域１１４が形成されている。

ウェル１０４は、ポケット領域１１４よりも浅くに不純物濃度のピークを有する不純物拡散領域１１６と、素子分離膜１０２の下面近傍に不純物濃度のピークを有する不純物拡散領域１１８とを有している。不純物拡散領域１１６は主として閾値電圧制御用の拡散層であり、不純物拡散領域１１８は主としてパンチスルーストップやウェル抵抗の低減のための拡散層である。

図５は、図４の構造を有するＮ型ＭＯＳトランジスタのＩｄ−Ｖｇ特性の基板バイアス依存性を示すグラフである。図５（ａ）はゲート長Ｌｇが６０ｎｍの場合、図５（ｂ）はゲート長Ｌｇが４０ｎｍの場合である。また、○印は基板バイアスＶｂが０Ｖの場合、●印は基板バイアスＶｂが−２Ｖの場合である。

ゲート長Ｌｇが６０ｎｍの場合、図５（ａ）に示すように、基板バイアスＶｂをマイナス方向に大きくすることにより、特性曲線が右側にシフトしている。すなわち、基板バイアスＶｂをマイナス方向に大きくすることにより、閾値電圧Ｖｔｈを高くすることができる。

しかしながら、ゲート長Ｌｇが４０ｎｍと短くなった場合、図５（ｂ）に示すように、基板バイアスＶｂをマイナス方向に大きくしても、特性曲線にはほとんど変化が見られない。すなわち、基板バイアスＶｂによる閾値電圧Ｖｔｈの制御は困難である。

図４の構造を有するトランジスタにおいてゲート長Ｌｇが短くなることにより基板バイアスＶｂによる閾値電圧制御が困難となる理由について本願発明者等が鋭意検討を行ったところ、ソース／ドレイン接合から延伸する空乏層が、ウェルに印加する基板バイアスの影響を遮断していることが判明した。

図６は、ゲート電極に閾値電圧Ｖｔｈを印加したときの空乏層端の位置とゲート電極からの電気力線が終端する範囲とを示す概略図である。図６（ａ）はゲート長Ｌｇが６０ｎｍの場合、図６（ｂ）はゲート長Ｌｇが４０ｎｍの場合である。また、点線はシリコン基板側の空乏層端を示し、実線はゲート電極からの電気力線の終端を示している。点線と実線とに囲まれたゲート電極１０８下の領域の広さが、チャネル領域の電荷量に相当する。

ゲート長Ｌｇが６０ｎｍの場合、図６（ａ）に示すように、基板バイアスＶｂがマイナス方向に大きくなるに伴い、基板側の空乏層端は徐々に深くなっていく。このとき、ゲート電極からの電気力線が終端する範囲も、基板バイアスＶｂの増加とともに増加している。これは、基板バイアスＶｂの増加とともにチャネル領域の電荷量が増加していることを意味する。したがって、基板バイアスＶｂをマイナス方向に大きくすることにより、閾値電圧を高くすることができる。

しかしながら、ゲート長Ｌｇが４０ｎｍと短くなった場合、図６（ｂ）に示すように、ソース接合から伸びる空乏層とドレイン接合から伸びる空乏層とが極めて近接する結果、基板バイアスＶｂを増加していっても、ゲート電極からの電気力線が終端する範囲、すなわちチャネル領域の電荷量にほとんど変化はない。この結果、基板バイアスＶｂによる閾値電圧Ｖｔｈの制御が困難となる。

そこで、本願発明者等は、ソース領域とドレイン領域とが近接することによる空乏層のチャネル領域の電荷量への影響を抑制すべく、ソース／ドレイン接合の空乏層がチャネル方向に伸びるのを抑制する不純物拡散領域（Ｐ型不純物拡散領域２０，Ｎ型不純物領域２８）を新たに設けることに想到した。そして、このような不純物拡散領域を設けることにより、より短チャネルのトランジスタにおいても基板バイアスＶｂによる閾値電圧の制御が可能となった。

図７は、本実施形態による半導体装置のゲート電極に閾値電圧Ｖｔｈを印加した場合の空乏層端の位置とゲート電極からの電気力線が終端する範囲とを示す概略図である。なお、図７は、ゲート長Ｌｇが４０ｎｍの場合を示したものである。

上述の通り、本実施形態による半導体装置は、ソース／ドレイン領域の下面近傍に不純物濃度のピークを有する不純物拡散領域（Ｐ型不純物拡散領域２０、Ｎ型不純物拡散領域２８）を有することを特徴としている。この結果、ソース接合及びドレイン接合からチャネル方向への空乏層の伸びは、図６（ｂ）の場合と比較して抑制されている。すなわち、本実施形態による半導体装置では、より短チャネルのトランジスタにおいても、基板バイアスＶｂの増加とともにゲート電荷量を増加することができる。したがって、基板バイアスＶｂをマイナス方向に大きくすることにより、閾値電圧を高くすることができる。

ここで、Ｐ型不純物拡散領域２０及びＮ型不純物拡散領域２８は、ソース接合及びドレイン接合からチャネル方向への空乏層の伸びを抑制するという目的に応じた深さに形成される。この目的のもと、Ｐ型不純物拡散領域２０及びＮ型不純物拡散領域２８は、ソース／ドレイン領域の下面近傍に不純物濃度のピークを有することが望ましい。

また、Ｐ型不純物拡散領域２０及びＮ型不純物拡散領域２８は、基板バイアスＶｂが０Ｖの場合の基板側空乏層端よりも深い位置に形成することが望ましい（図７参照）。これは、Ｐ型不純物拡散領域２０、Ｎ型不純物拡散領域２８を設けることにより基板バイアスＶｂが０Ｖの場合における閾値電圧Ｖｔｈが変化しないようにするためである。

本実施形態による半導体装置は、閾値電圧制御用の拡散層（Ｐ型不純物拡散領域１８、Ｎ型不純物拡散領域）が、ポケット領域（Ｐ型ポケット領域４０、Ｎ型ポケット領域４６）よりも深くに形成されていることをも特徴としている。

通常のトランジスタでは、例えば図４に示すように、閾値電圧制御用の不純物拡散領域１１６は、ポケット領域１１４よりも浅い領域に形成されている。この不純物プロファイルを維持したままでトランジスタを微細化すると、閾値電圧制御用の不純物拡散領域１１６は、シリコン基板１００の極めて浅い領域に形成される。しかしながら、チャネルとなるシリコン基板１００の表面近傍の不純物濃度が増加すると、ドーパントイオンによるキャリアの散乱が増加してキャリア移動度が低下し、ひいてはトランジスタ特性が劣化する。

これに対し、本実施形態による半導体装置のように、トランジスタの微細化に際し、エクステンション領域及びポケット領域を浅くする一方、ポケット領域よりも深くに閾値電圧制御用の拡散層を形成することで、図４に示す半導体装置の場合と比較してチャネル表面側の不純物濃度を低減することができる。これにより、ドーパントイオンによるキャリアの散乱が低減され、キャリア移動度を向上することができる。

また、通常、ポケット層は高濃度のエクステンション領域（後述のＮ型不純物拡散領域３８、Ｐ型不純物拡散領域４４に相当）の直下に局在して形成されるのに対し、閾値電圧制御用の拡散層はチャネル領域にも形成される。このため、閾値電圧制御用の拡散層をポケット領域よりも深くに形成することにより、エクステンション領域と閾値電圧制御用の拡散層とを離間することができる。これにより、高濃度のエクステンション領域と閾値電圧制御用の拡散層とが直接接触することを避けることができ、基板バイアス印加時のように両層に高電圧が印加される場合におけるリーク電流を低減することができる。

ソース／ドレイン領域からチャネル方向への空乏層の伸びを抑制するための拡散層（Ｐ型不純物拡散領域２０、Ｎ型不純物拡散領域２８）は、閾値電圧制御用の拡散層（Ｐ型不純物拡散領域１８、Ｎ型不純物拡散領域２６）を構成するドーパント不純物よりも質量が大きく拡散定数の小さいドーパント不純物により構成することが望ましい。

閾値電圧制御用の拡散層（Ｐ型不純物拡散層１８、Ｎ型不純物拡散層２６）は、チャネル領域を含む比較的浅い領域に形成されるため、シリコン基板に与えるイオン注入ダメージの少ない軽いドーパント不純物により構成することが望ましい。

一方、ソース／ドレイン領域からチャネル方向への空乏層の伸びを抑制するための拡散層（Ｐ型不純物拡散領域２０、Ｎ型不純物拡散領域２８）は比較的深くに形成されるため、必要以上にブロードな分布となると、チャネル領域まで分布してチャネル領域の不純物濃度を増加する原因ともなる。このため、イオン注入直後における分布の広がりや後工程の熱処理による拡散の小さいドーパント不純物が好ましい。

具体的には、Ｐ型不純物拡散領域１８はボロン（Ｂ）により構成することが望ましく、Ｐ型不純物領域２０はインジウム（Ｉｎ）やガリウム（Ｇａ）により構成することが望ましい。また、Ｎ型不純物拡散領域２６はリン（Ｐ）により構成することが望ましく、Ｎ型不純物拡散領域２８は砒素（Ａｓ）やアンチモン（Ｓｂ）により構成することが望ましい。

図８は、本実施形態による半導体装置のＩｄ−Ｖｇ特性の基板バイアス依存性を示すグラフである。図８（ａ）はゲート長Ｌｇが４０ｎｍのＮ型トランジスタの場合、図８（ｂ）はゲート長Ｌｇが４０ｎｍのＰ型トランジスタの場合である。また、○印は基板バイアスＶｂが０Ｖの場合、●印は基板バイアスＶｂが−２Ｖの場合である。

図８に示すように、本実施形態による半導体装置の構造では、Ｎ型トランジスタ及びＰ型トランジスタのいずれの場合にも、図４に示す構造の半導体装置では基板バイアスＶｂにより閾値電圧を制御できなかったゲート長Ｌｇが４０ｎｍのトランジスタにおいても、基板バイアスＶｂによる閾値電圧Ｖｔｈの制御を行うことができた。

次に、本実施形態による半導体装置の製造方法について図９乃至図１２を用いて説明する。

まず、シリコン基板１０中に、例えばＳＴＩ法により、例えば深さ３００ｎｍのトレンチに埋め込まれてなる素子分離膜１２を形成する（図９（ａ））。なお、図において、左側の素子領域がＮ型トランジスタ形成領域であり、右側の素子領域がＰ型トランジスタ形成領域であるものとする。

次いで、例えば熱酸化法により、素子分離膜１２により画定された素子領域上に、犠牲酸化膜１４を形成する。

次いで、フォトリソグラフィーにより、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜１６を形成する。

次いで、フォトレジスト膜１６をマスクとしてイオン注入を行い、Ｎ型トランジスタ形成領域のシリコン基板１０中に、Ｐ型不純物拡散領域１８，２０，２２を形成する（図９（ｂ））。Ｐ型不純物拡散領域１８は、例えばインジウムイオン（Ｉｎ^＋）を、加速エネルギーを６０ｋｅＶ、ドーズ量を１×１０^１３ｃｍ^−２としてイオン注入することにより形成する。Ｐ型不純物拡散領域２０は、例えばインジウムイオンを、加速エネルギーを１８０ｋｅＶ、ドーズ量を３×１０^１３ｃｍ^−２としてイオン注入することにより形成する。Ｐ型不純物拡散領域２２は、例えばボロンイオン（Ｂ^＋）を、加速エネルギーを１５０ｋｅＶ、ドーズ量を３×１０^１３ｃｍ^−２としてイオン注入することにより形成する。

次いで、フォトリソグラフィーにより、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜２４を形成する。

次いで、フォトレジスト膜２４をマスクとしてイオン注入を行い、Ｐ型トランジスタ形成領域のシリコン基板１０中に、Ｎ型不純物拡散領域２６，２８，３０を形成する（図９（ｃ））。Ｎ型不純物拡散領域２６は、例えば砒素イオン（Ａｓ^＋）を、加速エネルギーを１００ｋｅＶ、ドーズ量を５×１０^１２ｃｍ^−２としてイオン注入することにより形成する。Ｎ型不純物拡散領域２８は、例えば砒素イオンを、加速エネルギーを１５０ｋｅＶ、ドーズ量を３×１０^１３ｃｍ^−２としてイオン注入することにより形成する。Ｎ型不純物拡散領域３０は、例えばリンイオン（Ｐ^＋）を、加速エネルギーを３００ｋｅＶ、ドーズ量を３×１０^１３ｃｍ^−２としてイオン注入することにより形成する。

次いで、例えば弗酸系の水溶液を用いたウェットエッチングにより、犠牲酸化膜１４を除去する。

次いで、例えば熱酸化法により、犠牲酸化膜１４を除去することにより露出した素子領域上に、例えば膜厚１ｎｍのシリコン酸化膜を成長し、シリコン酸化膜よりなるゲート絶縁膜３２を形成する。

次いで、ゲート絶縁膜３２上に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜を堆積する。

次いで、フォトリソグラフィー及びドライエッチングによりこのポリシリコン膜をパターニングし、ポリシリコン膜よりなるゲート電極３４ｎ，３４ｐを形成する（図１０（ａ））。ここで、ゲート電極３４ｎはＮ型トランジスタのゲート電極であり、ゲート電極３４ｐはＰ型トランジスタのゲート電極である。

次いで、フォトリソグラフィーにより、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜３６を形成する。

次いで、フォトレジスト膜３６及びゲート電極３４ｎをマスクとしてイオン注入を行い、ゲート電極３４ｎの両側のシリコン基板１０中に、Ｎ型トランジスタのエクステンション領域となるＮ型不純物拡散領域３８を形成する。Ｎ型不純物拡散領域３８は、例えば砒素イオンを、加速エネルギーを２ｋｅＶ、ドーズ量を１×１０^１５ｃｍ^−２としてイオン注入することにより形成する。

次いで、フォトレジスト膜３６及びゲート電極３４ｎをマスクとしてイオン注入を行い、Ｎ型トランジスタ形成領域にＰ型ポケット領域４０を形成する（図１０（ｂ））。Ｐ型ポケット領域４０は、例えばインジウムイオンを、加速エネルギーを５０ｋｅＶ、ドーズ量を２×１０^１３ｃｍ^−２、基板法線に対するチルト角を２５度としてイオン注入することにより形成する。

次いで、フォトリソグラフィーにより、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜４２を形成する。

次いで、フォトレジスト膜４２及びゲート電極３４ｐをマスクとして、例えばボロンイオンを、加速エネルギーを０．５ｋｅＶ、ドーズ量を１×１０^１５ｃｍ^−２としてイオン注入し、Ｐ型トランジスタのエクステンション領域となるＰ型不純物領域４４を形成する。

次いで、フォトレジスト膜４２及びゲート電極３４ｐをマスクとしてイオン注入を行い、Ｐ型トランジスタ形成領域にＮ型ポケット領域４６を形成する（図１０（ｃ））。Ｎ型ポケット領域４６は、例えば砒素イオンを、加速エネルギーを５０ｋｅＶ、ドーズ量を２×１０^１３ｃｍ^−２、基板法線に対するチルト角を２５度としてイオン注入することにより形成する。

次いで、例えばＣＶＤ法により例えば膜厚１００ｎｍのシリコン酸化膜を堆積した後、このシリコン酸化膜をドライエッチングによりエッチバックし、ゲート電極３４ｎ，３４ｐの側壁部分に側壁絶縁膜４８を形成する（図１１（ａ））。

次いで、フォトリソグラフィーにより、Ｎ型トランジスタ形成領域を露出しＰ型トランジスタ形成領域を覆うフォトレジスト膜５０を形成する。

次いで、フォトレジスト膜５０、ゲート電極３４ｎ及び側壁絶縁膜４８をマスクとしてイオン注入を行い、ゲート電極３４ｎの両側のシリコン基板１０中に、Ｎ型不純物領域５２を形成する（図１１（ｂ））。Ｎ型不純物領域５２は、例えばリンイオンを、加速エネルギーを２０ｋｅＶ、ドーズ量を５×１０^１５ｃｍ^−２としてイオン注入することにより形成する。

次いで、フォトリソグラフィーにより、Ｐ型トランジスタ形成領域を露出しＮ型トランジスタ形成領域を覆うフォトレジスト膜５４を形成する。

次いで、フォトレジスト膜５４、ゲート電極３４ｐ及び側壁絶縁膜４８をマスクとしてイオン注入を行い、ゲート電極３４ｐの両側のシリコン基板１０中に、Ｐ型不純物領域５６を形成する（図１２（ａ））。Ｐ型不純物領域５６は、例えばボロンイオンを、加速エネルギーを５ｋｅＶ、ドーズ量を５×１０^１５ｃｍ^−２としてイオン注入することにより形成する。

次いで、例えば１０００℃、３秒間の短時間熱処理を行い、注入した不純物を活性化する。これにより、Ｎ型トランジスタ形成領域には、Ｐ型不純物拡散領域１８，２０，２２を含むＰ型ウェル５８と、Ｎ型不純物拡散領域３８，５２よりなるエクステンションソース・ドレイン構造のＮ型ソース／ドレイン領域６０とが形成される。また、Ｐ型トランジスタ形成領域には、Ｎ型不純物拡散領域２６，２８，３０を含むＮ型ウェル６２と、Ｐ型不純物拡散領域４４，５６よりなるエクステンションソース・ドレイン構造のＰ型ソース／ドレイン領域６４とが形成される（図１２（ｂ））。

このように、本実施形態によれば、ソース／ドレイン領域の下面近傍に不純物濃度のピークを有する不純物拡散領域を含むウェルを形成するので、ソース接合及びドレイン接合からチャネル方向への空乏層の伸びを抑制することができる。したがって、ゲート長が６０ｎｍを下回るような極めてチャネル長の短いトランジスタにおいても、基板バイアスの増加とともにゲート電荷量を増加することができ、基板バイアスによる閾値電圧の制御を行うことができる。

本実施形態によるＭＩＳトランジスタは、例えばロジックデバイスとメモリデバイスとを混載した半導体装置においては、低電圧且つ高速動作が必要なロジック用トランジスタに適用することができる。また、低電圧動作のトランジスタ（例えばロジック用トランジスタ等）と高電圧動作のトランジスタ（例えばＩ／Ｏトランジスタ等）とを有する半導体装置においては、低電圧動作のトランジスタに適用することができる。

例えば図１３に示すように、一のシリコン基板１０上に、Ｐ型ポケット領域４０直下に不純物濃度のピークを有するＰ型不純物拡散領域１８と、Ｎ型ソース／ドレイン拡散層６０の下面近傍に不純物濃度のピークを有するＰ型不純物拡散領域２０と、素子分離膜１２の下面近傍に不純物濃度のピークを有するＰ型不純物拡散領域２２とを有するＰ型ウェル５８内に形成された本実施形態のＮ型トランジスタ（図面左側）と、Ｐ型ポケット領域４０より浅くに不純物濃度のピークを有する閾値電圧制御用のＰ型不純物拡散領域６６と、素子分離膜１２の下面近傍に不純物濃度のピークを有するＰ型不純物拡散領域６８とを有するＰ型ウェル７０内に形成されたＮ型トランジスタ（図面右側）とを形成することができる。

本実施形態によるＭＩＳトランジスタとともに混載するトランジスタは、図１３に示す構造のトランジスタに限定されるものではない。

［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。

例えば、上記実施形態では、Ｎ型トランジスタ及びＰ型トランジスタの双方に本発明を適用した場合を示したが、Ｎ型トランジスタ及びＰ型トランジスタのいずれか一方に本発明を適用するようにしてもよい。

また、上記実施形態では、ウェルを３つのピークを有する不純物拡散領域により構成したが、４つ以上のピークを有するウェルとしてもよい。例えば、不純物拡散領域２０，２８と不純物拡散領域２２，３０との間に、新たな不純物拡散領域を形成してもよい。また、ウェルを二重ウェルとしてもよい。

また、上記実施形態では、ソース領域側及びドレイン領域側にそれぞれポケット領域を設けたが、いずれか一方の側（例えばドレイン領域側）のみにポケット領域を設けるようにしてもよい。

以上詳述したように、本発明の特徴をまとめると以下の通りとなる。

（付記１）半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、
前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置された第２導電型のソース／ドレイン領域と、
前記ソース／ドレイン領域の少なくとも一方と前記チャネル領域との間に形成された前記第１導電型のポケット領域とを有し、
前記ウェルは、前記ポケット領域よりも深く前記ソース／ドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース／ドレイン領域の底部近傍の領域に不純物濃度の第２のピークを有する
ことを特徴とする半導体装置。

（付記２）付記１記載の半導体装置において、
前記ソース／ドレイン領域は、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とを有し、
前記ポケット領域は、前記第１の不純物拡散領域の直下に形成されている
ことを特徴とする半導体装置。

（付記３）付記１又は２記載の半導体装置において、
前記第２のピークにおける前記ウェルの不純物濃度は、前記第１のピークにおける前記ウェルの不純物濃度よりも高い
ことを特徴とする半導体装置。

（付記４）付記１乃至３のいずれか１項に記載の半導体装置において、
前記ウェルは、前記ソース／ドレイン領域が形成された領域よりも深い領域に不純物濃度の第３のピークを有する
ことを特徴とする半導体装置。

（付記５）付記４記載の半導体装置において、
前記第３のピークは、素子分離領域内全面に延在している
ことを特徴とする半導体装置。

（付記６）付記１乃至５のいずれか１項に記載の半導体装置において、
前記第１のピークは、ボロンを主体とする不純物拡散領域により構成されており、
前記第２のピークは、インジウム又はガリウムを主体とする不純物拡散領域により構成されている
ことを特徴とする半導体装置。

（付記７）付記１乃至５のいずれか１項に記載の半導体装置において、
前記第１のピークは、リンを主体とする不純物拡散領域により構成されており、
前記第２のピークは、砒素又はアンチモンを主体とする不純物拡散領域により構成されている
ことを特徴とする半導体装置。

（付記８）付記１乃至７のいずれか１項に記載の半導体装置において、
前記ゲート電極のゲート長は、６０ｎｍ未満である
ことを特徴とする半導体装置。

（付記９）ロジック部とメモリ部とを有する半導体装置であって、
前記ロジック部の半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、
前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置された第２導電型のソース／ドレイン領域と、前記ソース／ドレイン領域の少なくとも一方と前記チャネル領域との間に形成された前記第１導電型のポケット領域とを有するロジックトランジスタとを有し、
前記ウェルは、前記ポケット領域よりも深く前記ソース／ドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース／ドレイン領域の底部近傍の領域に不純物濃度の第２のピークを有する
ことを特徴とする半導体装置。

（付記１０）低電圧トランジスタ領域と高電圧トランジスタ領域とを有する半導体装置であって、
前記低電圧トランジスタ領域の半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、
前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置された第２導電型のソース／ドレイン領域と、前記ソース／ドレイン領域の少なくとも一方と前記チャネル領域との間に形成された前記第１導電型のポケット領域とを有する低電圧トランジスタとを有し、
前記ウェルは、前記ポケット領域よりも深く前記ソース／ドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース／ドレイン領域の底部近傍の領域に不純物濃度の第２のピークを有する
ことを特徴とする半導体装置。

（付記１１）半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置された第２導電型のソース／ドレイン領域と、前記ソース／ドレイン領域の少なくとも一方と前記チャネル領域との間に形成された前記第１導電型のポケット領域とを有する半導体装置の製造方法であって、
前記ウェルを形成する工程は、前記ポケット領域よりも深く前記ソース／ドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有する第１の不純物拡散領域を形成する工程と、前記ソース／ドレイン領域の底部近傍の領域に不純物濃度の第２のピークを有する第２の不純物拡散領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。

（付記１２）付記１１記載の半導体装置の製造方法において、
前記ソース／ドレイン領域を形成する工程は、
前記ゲート電極をマスクとして前記第２導電型の不純物を導入し、前記ポケット領域が形成された領域よりも浅い前記ウェル内の領域に、前記第２導電型の第３の不純物拡散領域を形成する工程と、
前記ゲート電極及び前記ゲート電極の側壁部分に形成された側壁絶縁膜をマスクとして前記第２導電型の不純物を導入し、前記第２のピーク近傍に底部が位置する前記第２導電型の第４の不純物拡散領域を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。

本発明の一実施形態による半導体装置の構造を示す概略断面図である。本発明の一実施形態による半導体装置におけるシリコン基板中の不純物濃度分布を示すグラフ（その１）である。本発明の一実施形態による半導体装置におけるシリコン基板中の不純物濃度分布を示すグラフ（その２）である。一般的な半導体装置の構造を示す概略断面図である。図４の半導体装置におけるＩｄ−Ｖｇ特性の基板バイアス依存性を示すグラフである。図４の半導体装置における空乏層端の位置とゲート電極からの電気力線が終端する範囲とを示す概略図である。本発明の一実施形態による半導体装置における空乏層端の位置とゲート電極からの電気力線が終端する範囲とを示す概略図である。本発明の一実施形態による半導体装置におけるＩｄ−Ｖｇ特性の基板バイアス依存性を示すグラフである。本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。本発明の一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。本発明の一実施形態による半導体装置の適用例を示す概略断面図である。

符号の説明

１０…シリコン基板
１２…素子分離膜
１４…犠牲酸化膜
１６，２４，３６，４２，５０，５４…フォトレジスト膜
１８，２０，２２，４４，５６，６４，６８…Ｐ型不純物拡散領域
２６，２８，３０，３８，５２…Ｎ型不純物拡散領域
３２…ゲート絶縁膜
３４ｎ，３４ｐ…ゲート電極
４０…Ｐ型ポケット領域
４６…Ｎ型ポケット領域
４８…側壁絶縁膜
５８…Ｐ型ウェル
６０…Ｎ型ソース／ドレイン領域
６２…Ｎ型ウェル
６４…Ｐ型ソース／ドレイン領域
１００…シリコン基板
１０２…素子分離膜
１０４…ウェル
１０６…ゲート絶縁膜
１０８…ゲート電極
１１０…側壁絶縁膜
１１２…ソース／ドレイン領域
１１４…ポケット領域
１１６，１１８…不純物拡散領域

Claims

半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、
前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、
前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置され、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とをそれぞれ有する第２導電型のソース領域及びドレイン領域と、
前記ソース領域と前記チャネル領域との間及び前記ドレイン領域と前記チャネル領域との間の前記第１の不純物拡散領域直下にそれぞれ形成された前記第１導電型のポケット領域とを有し、
前記ウェルは、前記ポケット領域よりも深く前記ソース領域及びドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース領域及びドレイン領域の底部近傍の領域で、且つ、前記第１のピークよりも深い領域に不純物濃度の第２のピークを有し、
前記第２のピークにおける前記ウェルの不純物濃度は、前記第１のピークにおける前記ウェルの不純物濃度よりも高い
ことを特徴とする半導体装置。
請求項１記載の半導体装置において、
前記ウェルは、前記第２のピークよりも深い領域に不純物濃度の第３のピークを有し、
前記第３のピークは、素子分離膜下に形成されている
ことを特徴とする半導体装置。
請求項１又は２記載の半導体装置において、
前記第１のピークは、ボロンを主体とする不純物拡散領域により構成されており、
前記第２のピークは、インジウム又はガリウムを主体とする不純物拡散領域により構成されている
ことを特徴とする半導体装置。
請求項１乃至３のいずれか１項に記載の半導体装置において、
前記第１のピークは、リンを主体とする不純物拡散領域により構成されており、
前記第２のピークは、砒素又はアンチモンを主体とする不純物拡散領域により構成されている
ことを特徴とする半導体装置。
ロジック部とメモリ部とを有する半導体装置であって、
前記ロジック部の半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、
前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置され、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とをそれぞれ有する第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記チャネル領域との間及び前記ドレイン領域と前記チャネル領域との間の前記第１の不純物拡散領域直下にそれぞれ形成された前記第１導電型のポケット領域とを有し、
前記ウェルは、前記ポケット領域よりも深く前記ソース領域及びドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース領域及びドレイン領域の底部近傍の領域で、且つ、前記第１のピークよりも深い領域に不純物濃度の第２のピークを有し、前記第２のピークにおける前記ウェルの不純物濃度は、前記第１のピークにおける前記ウェルの不純物濃度よりも高い
ことを特徴とする半導体装置。
低電圧トランジスタ領域と高電圧トランジスタ領域とを有する半導体装置であって、
前記低電圧トランジスタ領域の半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、
前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置され、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とをそれぞれ有する第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記チャネル領域との間及び前記ドレイン領域と前記チャネル領域との間の前記第１の不純物拡散領域直下にそれぞれ形成された前記第１導電型のポケット領域とを有し、
前記ウェルは、前記ポケット領域よりも深く前記ソース領域及びドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有し、前記ソース領域及びドレイン領域の底部近傍の領域で、且つ、前記第１のピークよりも深い領域に不純物濃度の第２のピークを有し、前記第２のピークにおける前記ウェルの不純物濃度は、前記第１のピークにおける前記ウェルの不純物濃度よりも高い
ことを特徴とする半導体装置。
半導体基板内に形成され、チャネル領域を有する第１導電型のウェルと、
前記チャネル領域上に、絶縁膜を介して形成されたゲート電極と、前記ゲート電極の両側の前記ウェル内に、前記チャネル領域を挟むように配置され、前記ゲート電極に整合して形成された第１の不純物拡散領域と、前記ゲート電極の側壁に形成された側壁絶縁膜に整合して形成され、前記第１の不純物拡散領域よりも深い第２の不純物拡散領域とをそれぞれ有する第２導電型のソース領域及びドレイン領域と、前記ソース領域と前記チャネル領域との間及び前記ドレイン領域と前記チャネル領域との間の前記第１の不純物拡散領域直下にそれぞれ形成された前記第１導電型のポケット領域とを有する半導体装置の製造方法であって、
前記ウェルを形成する工程は、前記ポケット領域よりも深く前記ソース領域及びドレイン領域の底部よりも浅い領域に不純物濃度の第１のピークを有する第３の不純物拡散領域を形成する工程と、前記ソース領域及びドレイン領域の底部近傍の領域で、且つ、前記第１のピークよりも深い領域に前記第１のピークよりも不純物濃度の高い不純物濃度の第２のピークを有する第４の不純物拡散領域を形成する工程とを含む
ことを特徴とする半導体装置の製造方法。
請求項７記載の半導体装置の製造方法において、
前記第１の不純物拡散領域は、前記ゲート電極をマスクとして前記第２導電型の不純物を導入することにより形成し、
前記第２の不純物拡散領域は、前記ゲート電極及び前記ゲート電極の側壁部分に形成された側壁絶縁膜をマスクとして前記第２導電型の不純物を導入することにより形成する
ことを特徴とする半導体装置の製造方法。