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JP4541125B2 - 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法 - Google Patents
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JP4541125B2 - 高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法 - Google Patents

高誘電率ゲート絶縁膜を備えた電界効果トランジスタを有する半導体装置及びその製造方法 Download PDF

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Description

本発明は、半導体装置及びその製造方法に関し、特に、ゲート絶縁膜として高誘電率ゲート絶縁膜を使用した電界効果トランジスタを有する半導体装置及びその製造方法に関する。
近年、半導体集積回路装置の高集積化、高機能化及び高速化を実現するため、ゲート絶縁膜としてのＳｉＯ2 膜やＳｉＯＮ膜（シリコン酸窒化膜）を薄膜化することによって反転層容量を増加させ、トランジスタの駆動力を向上させる技術が提案されている。
しかし、このような技術には、ゲート絶縁膜の薄膜化によって基板とゲート電極との間におけるトンネル電流が増加し、このために消費電力が増加するという短所がある。
そこで、ＳｉＯ2 膜及びＳｉＯＮ膜に代えて、誘電率の高いＨｆ、Ｚｒ及びＡｌ等の酸化物を材料の主体とした高誘電率ゲート絶縁膜を用いる技術が提案されている。
以下、図面を参照しながら、特許文献１に示されている技術について説明する。具体的には、ゲート絶縁膜として高誘電率膜を用いた電界効果トランジスタ（ＦＥＴ；Field Effect Transistor ）を有する半導体装置及びその製造方法について説明する。
図１２は、特許文献１に掲載されている高誘電率ゲート絶縁膜を用いたＦＥＴを含む半導体装置１０を示す模式図である。
半導体装置１０には、面方位（１００）、Ｐ導電型且つ単結晶Ｓｉである基板１１が用いられている。初めに、素子間分離絶縁領域１２を形成することにより、基板１１に活性領域を画定する。次に、基板濃度調整用のＰ導電型イオンの注入及び閾値電圧調整用のイオン注入と、活性化加熱処理とを公知の技術によって行なう。
続いて、高誘電率ゲート絶縁膜を形成する。具体的には、まず、トリメチルアルミニウムＡｌ（ＣＨ3）3を原料ガス、Ｈ2 Ｏを酸化ガスとして用いる原子層堆積ＣＶＤ法（ＡＬＣＶＤ法）により、Ａｌ2Ｏ3膜を形成する。次に、Ｓｉ2Ｈ6とＨ2 Ｏとを用いたＡＬＣＶＤ法により、膜厚０．５ｎｍのＳｉＯ2 膜を形成する。このようにして、Ａｌ2Ｏ3膜とＳｉＯ2 膜との複合膜１３を形成する。
続いて、Ｏ2 中におけるＲＴＯ（rapid thermal oxidation ：急速熱酸化）処理により、複合膜１３の内のＡｌ2Ｏ3膜と、基板１１の間に膜厚０．６ｎｍのＳｉＯ2 膜１４を形成する。
続いて、基板１１上に、ゲート電極１５となる膜厚１００ｎｍのin-situ リンドープ多結晶Ｓｉ膜を形成する。次に、該リンドープ多結晶Ｓｉ膜に対して窒素雰囲気中において７５０℃の熱処理を５分間行なった後、エッチング等の公知の技術によって形状を加工することにより、ゲート電極１５とする。
続いて、ゲート電極１５をマスクとして、基板１１におけるゲート電極１５の両側の領域にＡｓイオンを垂直に注入し、浅い拡散層であるイクステンション領域１６を形成する。この際、注入の加速エネルギーは例えば３ｋｅＶ、注入量は１ｘ１０15／ｃｍ2 とする。
ここで、イクステンション領域１６は、後に形成するソース領域及びドレイン領域に比べてＡｓイオンの濃度が低くなっており、トランジスタ内におけるチャネル方向の電界を緩和する目的をもって形成されている。
続いて、同様にゲート電極１５をマスクとして、イクステンション領域１６の下側に、Ｂイオンを垂直に注入する。これにより、パンチスルー防止のためのＰ導電型パンチスルー防止拡散層であるポケット領域１７を形成する。この際、注入の加速エネルギーは例えば１０ｋｅＶ、注入量は４ｘ１０15／ｃｍ2 とする。
続いて、基板１１及びゲート電極１５を覆うように、低温（４００℃）において膜厚５０ｎｍのシリコン酸化膜を堆積する。次に、該シリコン酸化膜を異方性ドライエッチングによりエッチングし、ゲート電極１５の側壁部分にのみ選択的に残すことによって、サイドウォール１８を形成する。
続いて、ゲート電極１５及びサイドウォール１８をマスクとして、基板１１におけるサイドウォール１８両側の領域にＡｓイオンを注入することにより、Ｎ型高濃度拡散層であるソース領域及びドレイン領域（以下、ソース・ドレイン領域１９と呼ぶ）を形成する。この際、注入の加速エネルギーは３０ｋｅＶ、注入量は２ｘ１０15／ｃｍ2 とする。
続いて、１０００℃、５秒間の窒素アニールを行ない、注入したイオンの活性化熱処理を施す。
続いて、基板１１及びゲート電極１５等を覆うように薄いＣｏ膜をスパッタリング法によって堆積する。次に、５００℃における短時間アニールによって、シリコンの露出している部分であるゲート電極１５上及びソース・ドレイン領域１９上においてＣｏ膜のシリサイド化を行なう。更に、素子間分離絶縁領域１２上及びサイドウォール１８上等に残る未反応のＣｏ膜を、塩酸と過酸化水素水との混合液によって除去する。このようにしてＣｏシリサイド膜２０を形成し、次に、短時間の熱処理によってＣｏシリサイド膜２０の低抵抗化を行なう。
続いて、膜厚の大きいシリコン酸化膜を堆積し、表面を化学的機械研磨によって平坦化することにより、表面保護絶縁膜２１とする。次に、表面保護絶縁膜２１の所定の領域を開口した後、配線障壁材としてのＴｉＮ膜及び配線金属としてのＷ膜を堆積し、平坦化研磨によって開口部分のみにＷ膜を残す。この後、必要とする回路構成に従ってアルミニュウムを主材料とする金属膜の堆積及びそのパターニングにより、ゲート及びソース・ドレインに対する配線２２を形成する。
以上のようにして、ゲート絶縁膜として高誘電率膜を用いたＮチャネル型ＦＥＴが形成される。
特開２００３−６９０１１号公報。
しかしながら、高誘電率ゲート絶縁膜を有するＮチャネル型ＦＥＴにおいて、閾値電圧の制御性が悪い場合があるという課題が知られ始めており、本願発明者らによる検討においても確認された。
また、高誘電率ゲート絶縁膜を有するＰチャネル型ＦＥＴにおいても、同様に閾値電圧の制御性が悪い場合があるという課題が知られ始めており、やはり、本願発明者らによる検討においても確認された。
以上に鑑み、本発明は、高誘電率ゲート絶縁膜を有するＮチャネル型及びＰチャネル型のＦＥＴを有する半導体装置及びその製造方法において、閾値電圧の制御性を向上させることを目的とする。
高誘電率ゲート絶縁膜を有するＦＥＴに関し、閾値電圧の制御性が低下する理由を本願発明者らが検討したところ、以下に説明するような新規な知見を得た。
まず、Ｎチャネル型ＦＥＴについて説明する。
Ｎチャネル型ＦＥＴにおいて、イクステンション領域を形成するためには、Ｎ型不純物として主にＡｓを基板に注入するのが一般的である。ここで、高誘電率ゲート絶縁膜を用いる場合には、Ａｓの注入量が一定量より多くなると、逆短チャネル効果（リバースショートチャネル効果）が顕著に発生する。このため、閾値電圧の制御性が悪くなる。
このような、逆短チャネル効果が顕著に発生する現象は、ＳｉＯ2 膜又はＳｉＮ膜等をゲート絶縁膜として用いる場合には発生しない。つまり、高誘電率ゲート絶縁膜を用いる場合に特有の現象である。また、Ｎ型不純物の一つとしてＡｓを用いる場合に発生する現象であり、例えばＰ等の他のＮ型不純物を用いる場合には発生しない。
また、以上のような顕著な逆短チャネル効果は、Ａｓの注入量が一定の値以下の場合には発生せず、該一定の値を超えると発生する。つまり、Ａｓの注入量には、顕著な逆短チャネル効果の発生に関する臨界点が存在する。更に、このような臨界点は、高誘電率ゲート絶縁膜の膜厚に依存する。
Ｎチャネル型ＦＥＴについて、以上のようなことが本願発明者らによって見出された。
尚、逆短チャネル効果とは、閾値電圧がゲート長に依存して大きく変化する現象である。更に詳しくは、ゲート長が短くなるに従って閾値電圧が急に高くなり、ゲート長が更にある一定の値より短くなると今度は閾値電圧が急激に低下するという現象である。
通常、Ｎチャネル型ＦＥＴにおける逆短チャネル効果は、イクステンション領域の下部に形成されるポケット領域に導入されているＰ型不純物が原因であるとされる。ポケット領域中にプラス電荷であるＰ型不純物が存在することから、チャネルの閾値が上昇し、より大きな電圧がトランジスタのオンオフ制御に必要となるのである。
これに対して、本願発明者らが見出した逆短チャネル効果は、イクステンション領域を形成するためのＮ型不純物としてのＡｓが原因となっている。
次に、Ｐチャネル型ＦＥＴの場合について説明する。
Ｐチャネル型ＦＥＴにおいて、ポケット領域を形成するためには、Ｎ型不純物として主にＡｓを基板に注入するのが一般的である。ここで、高誘電率ゲート絶縁膜を用いる場合には、Ａｓの注入量が一定量より多くなると、短チャネル効果（ショートチャネル効果）が異常に顕著になる。このため、閾値電圧の制御性が悪くなる。
このような、異常な短チャネル効果についても、ＳｉＯ2 膜又はＳｉＮ膜等をゲート絶縁膜として用いる場合には発生しない。つまり、高誘電率ゲート絶縁膜を用いる場合に特有の現象である。また、Ｎ型不純物の一つとしてＡｓを用いる場合に発生する現象であり、例えばＰ等の他のＮ型不純物を用いる場合には発生しない。
また、以上のような顕著な短チャネル効果は、Ａｓの注入量が、一定の値以下の場合には発生せず、該一定の値を超えると発生する。つまり、Ａｓの注入量には、異常な短チャネル効果の発生に関する臨界点が存在する。更に、このような臨界点は、高誘電率ゲート絶縁膜の膜厚に依存する。
Ｐチャネル型ＦＥＴについて、以上のようなことが本願発明者らによって見出された。
尚、短チャネル効果とは、閾値電圧がゲート長に依存して変化する現象であり、詳しくは、ゲート長が短くなるに従って急速に閾値電圧が小さくなる現象である。
以上の新規な知見に基づき、前記の目的を達成するため、本発明に係る第１の半導体装置の製造方法は、Ｎチャネル型電界効果トランジスタを有する半導体装置の製造方法であって、該Ｎチャネル型電界効果トランジスタの形成方法は、基板上に、高誘電率ゲート絶縁膜を形成する工程と、高誘電率ゲート絶縁膜の上にゲート電極を形成する工程と、少なくともゲート電極をマスクとして基板にＮ型不純物を導入することにより、イクステンション領域を形成する工程と、少なくともゲート電極をマスクとして、基板におけるイクステンション領域の下にＰ型不純物を導入することにより、ポケット領域を形成する工程とを備え、Ｎ型不純物としての砒素（Ａｓ）の導入量を、高誘電率ゲート絶縁膜の膜厚に基づいて定められる所定値以下である範囲に設定するようになっている。
本発明の第１の半導体装置の製造方法によると、イクステンション領域を形成するために導入するＡｓの量を、高誘電率ゲート絶縁膜の膜厚に依存する臨界点よりも小さくしている。
先に説明したように、イクステンション領域を形成するためのＡｓの導入量が大きくなると、逆短チャネル効果が顕著になることを本願発明者らが見出している。そのため、このようなＡｓの導入量を所定の範囲に制限することによって、逆短チャネル効果の発生を抑制することができ、閾値電圧の制御性が向上する。
ここで、Ａｓの導入量が大きくなると逆短チャネル効果が顕著になる理由は、Ａｓと高誘電率ゲート絶縁膜中の元素とが結合することによってマイナスの固定電荷が発生するためと考えられる。このため、Ａｓの導入量に関する臨界点は、高誘電率ゲート絶縁膜の膜厚に依存している。
尚、所定値以下である範囲は、高誘電率ゲート絶縁膜の膜厚をＸ1 ［ｎｍ］、Ａｓの導入量をＹ1 ［／ｃｍ2 ］とするとき、Ｘ1 に対してＹ1 がＹ1 ≦−２．５×１０14・Ｘ1 ＋１．５×１０15となる範囲であることが好ましい。
イクステンション領域を形成するためのＡｓの導入量をこのような範囲に設定すると、顕著な逆短チャネル効果の発生を抑制することが確実に可能であり、閾値電圧の制御性が確実に向上する。
尚、イクステンション領域を形成するために導入するＮ型不純物は、リン（Ｐ）を含むことが好ましい。
このようにすると、Ａｓの導入量を前記の範囲に設定すると共に、必要とされる量のＮ型不純物を基板に導入してイクステンション領域を形成することができる。
また、トランジスタの構成上、Ｎ型不純物の原子の種類としてＡｓ以外を選択できる場合は、Ａｓの導入量 は０であることが好ましい。
このようにすると、逆短チャネル効果が顕著に発生する原因であるＡｓを導入しないことになるため、逆短チャネル効果を確実に抑制し、閾値電圧の制御性を向上することができる。
また、高誘電率ゲート絶縁膜は、ハフニウムの酸化物及びジルコニウムの酸化物の少なくとも一方を含むことが好ましい。
ハフニウム及びジルコニウムは、Ａｓと結合してゲート絶縁膜中にマイナスの固定電荷を発生させる現象を確実に起こす。このため、このような高誘電率ゲート絶縁膜を形成する半導体装置の製造方法においては、Ａｓの導入量を制限することによって閾値電圧の制御性を向上させる効果が確実に実現される。
また、高誘電率ゲート絶縁膜は、窒素及びシリコンの少なくとも一方を更に含むことが好ましい。
このような高誘電率ゲート絶縁膜を用いる場合にも、本発明の半導体装置の製造方法の効果が確実に実現できる。これに加えて、窒素及びシリコンが含有されることにより、高誘電率ゲート絶縁膜の結晶化を防ぐことができ、この結果的として耐熱性を向上できると共に不要なリークパスを減らすことができる。
前記の目的を達成するため、本発明の第１の半導体装置は、Ｎチャネル型電界効果トランジスタを有する半導体装置であって、該Ｎチャネル型電界効果トランジスタは、基板と、基板上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜上に形成されたゲート電極と、基板におけるゲート電極の両側の領域に形成された、Ｎ型不純物として砒素（Ａｓ）及びリン（Ｐ）の少なくとも一方を含むイクステンション領域と、基板におけるイクステンション領域の下に形成されたＰ型不純物を含むポケット領域とを備え、高誘電率ゲート絶縁膜の膜厚をＸ1 ［ｎｍ］、イクステンション領域に含まれるＮ型不純物の一つとしてのＡｓの量をＹ1 ［／ｃｍ2 ］とするとき、Ｘ1 に対するＹ1 がＹ1 ≦−２．５×１０14・Ｘ1 ＋１．５×１０15の範囲になっている。
第１の半導体装置によると、イクステンション領域を形成するためのＮ型不純物としてのＡｓの量を、高誘電率ゲート絶縁膜の膜厚に依存する臨界点よりも小さくしている。
先に説明したように、逆短チャネル効果が顕著に発生する原因であるＡｓの導入量を制限することにより、閾値電圧の制御性を向上することができる。
また、Ｎ型不純物としてＡｓに加え、必要に応じてＰを用いることにより、Ａｓの量を前記の範囲にすると共に、必要とされる量のＮ型不純物をイクステンション領域に含ませることができる。
以上から、第１の半導体装置は、閾値電圧の制御性が高いＮチャネル型電界効果トランジスタを有する半導体装置となっている。
前記の目的を達成するため、本発明の第２の半導体装置は、Ｎチャネル型電界効果トランジスタを有する半導体装置であって、Ｎチャネル型電界効果トランジスタは、基板と、基板上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜上に形成されたゲート電極と、基板におけるゲート電極の両側の領域に形成された、Ｎ型不純物として砒素（Ａｓ）及びリン（Ｐ）含むイクステンション領域と、基板におけるイクステンション領域の下に形成されたＰ型不純物を含むポケット領域とを備え、イクステンション領域に含まれるＰの量がＡｓの量よりも多いようになっている。
第２の半導体装置によると、イクステンション領域に、Ｎ型不純物として、Ａｓよりも多くのＰが含有されている。これによって、イクステンション領域において、Ｎ型不純物の含有される量が必要を満たすと共に、Ａｓの含有される量が抑制されている。この結果、顕著な逆短チャネル効果の発生を抑制し、Ｎチャネル型電界効果トランジスタにおける閾値電圧の制御性を向上させることができる。
以上から、第２の半導体装置は、閾値電圧の制御性が高いＮチャネル型電界効果トランジスタを有する半導体装置となっている。
また、高誘電率ゲート絶縁膜は、ハフニウムの酸化物及びジルコニウムの酸化物の少なくとも一方を含むことが好ましい。
ハフニウム及びジルコニウムは、Ａｓと結合してゲート絶縁膜中にマイナスの固定電荷を発生させる現象を確実に起こす。このため、このような高誘電率ゲート絶縁膜を形成を有するＮチャネル型電界効果トランジスタにおいては、Ａｓの導入量が制限されていることによって、閾値電圧の制御性が確実に向上している。
これらのことから、閾値電圧の制御性が確実に向上したＮチャネル型電界効果トランジスタを有する半導体装置が実現されている。
また、高誘電率ゲート絶縁膜は、窒素及びシリコンの少なくとも一方を更に含むことが好ましい。
このような高誘電率ゲート絶縁膜を備えたＮチャネル型電界効果トランジスタを有する半導体装置においても、本発明の効果が確実に実現できる。これに加えて、窒素及びシリコンが含有されることにより、高誘電率ゲート絶縁膜の結晶化を防ぐことができ、この結果的として耐熱性を向上できると共に不要なリークパスを減らすことができる。
前記の目的を達成するため、本発明の第２の半導体装置の製造方法は、Ｐチャネル型電界効果トランジスタを有する半導体装置の製造方法であって、該Ｐチャネル型電界効果トランジスタの形成方法は、基板上に、高誘電率ゲート絶縁膜を形成する工程と、高誘電率ゲート絶縁膜の上にゲート電極を形成する工程と、少なくともゲート電極をマスクとして基板にＰ型不純物を導入することにより、イクステンション領域を形成する工程と、少なくともゲート電極をマスクとして、基板におけるイクステンション領域の下にＮ型不純物を導入することにより、ポケット領域を形成する工程とを備え、Ｎ型不純物としての砒素（Ａｓ）の導入量を、高誘電率ゲート絶縁膜の膜厚に基づいて定められる所定値以下である範囲に設定するようになっている。
本発明の第２の半導体装置の製造方法によると、ポケット領域を形成するためのＮ型不純物としてのＡｓの量を、高誘電率ゲート絶縁膜の膜厚に依存する臨界点よりも小さくしている。
先に説明したように、ポケット領域を形成するためのＡｓの導入量が大きくなると、短チャネル効果が異常に顕著になることを本願発明者らが見出している。そのため、このようなＡｓの導入量を所定の範囲に制限することによって、Ｐ型電界効果トランジスタにおける異常な短チャネル効果の発生を抑制することができ、閾値電圧の制御性が向上する。
ここで、Ａｓの導入量が大きくなると短チャネル効果が異常に顕著になる理由は、Ａｓと高誘電率ゲート絶縁膜中の元素とが結合することによってマイナスの固定電荷が発生するためと考えられる。このため、Ａｓの導入量に関する臨界点は、高誘電率ゲート絶縁膜の膜厚に依存している。
尚、所定値以下である範囲は、高誘電率ゲート絶縁膜の膜厚をＸ2 ［ｎｍ］、Ａｓの導入量をＹ2 ［／ｃｍ2 ］とするとき、Ｘ2 に対してＹ2 がＹ2 ≦−１．５×１０13・Ｘ2 ＋９．０×１０13となる範囲であることが好ましい。
ポケット領域を形成するためのＡｓの導入量をこのような範囲に設定すると、異常な短チャネル効果の発生を抑制することが確実に可能であり、閾値電圧の制御性が確実に向上する。
尚、ポケット領域を形成するために導入するＮ型不純物は、リン（Ｐ）を含むことが好ましい。
このようにすると、Ａｓの導入量を前記の範囲に設定すると共に、必要とされる量のＮ型不純物を基板に導入してポケット領域を形成することができる。
また、トランジスタの構成上、Ｎ型不純物の原子の種類としてＡｓ以外を選択できる場合は、Ａｓの導入量 は０であることが好ましい。
このようにすると、異常な短チャネル効果が発生する原因であるＡｓを導入しないことになるため、異常な短チャネル効果を確実に抑制し、閾値電圧の制御性を向上することができる。
また、高誘電率ゲート絶縁膜は、ハフニウムの酸化物及びジルコニウムの酸化物の少なくとも一方を含むことが好ましい。
ハフニウム及びジルコニウムは、Ａｓと結合してゲート絶縁膜中にマイナスの固定電荷を発生させる現象を確実に起こす。このため、このような高誘電率ゲート絶縁膜を形成するＰチャネル型電界効果トランジスタの製造方法においては、Ａｓの導入量を制限することによって閾値電圧の制御性を向上させる効果が確実に実現される。
また、高誘電率ゲート絶縁膜は、窒素及びシリコンの少なくとも一方を更に含むことが好ましい。
このような高誘電率ゲート絶縁膜を用いる場合にも、本発明の半導体装置の製造方法の効果が確実に実現できる。これに加えて、窒素及びシリコンが含有されることにより、高誘電率ゲート絶縁膜の結晶化を防ぐことができ、この結果的として耐熱性を向上できると共に不要なリークパスを減らすことができる。
前記の目的を達成するため、本発明の第３の半導体装置は、Ｐチャネル型電界効果トランジスタを有する半導体装置であって、該Ｐチャネル型電界効果トランジスタは、基板と、基板上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜上に形成されたゲート電極と、基板におけるゲート電極の両側の領域に形成された、Ｐ型不純物を含むイクステンション領域と、基板におけるイクステンション領域の下に形成されたＮ型不純物として砒素（Ａｓ）及びリン（Ｐ）の少なくとも一方を含むポケット領域とを備え、高誘電率ゲート絶縁膜の膜厚をＸ2 ［ｎｍ］、ポケット領域に含まれるＮ型不純物としてのＡｓの量をＹ2 ［／ｃｍ2 ］とするとき、Ｘ2 に対するＹ2 がＹ2 ≦−１．５×１０13・Ｘ2 ＋９．０×１０13の範囲になっている。
第３の半導体装置によると、ポケット領域を形成するためのＮ型不純物の一つとしてのＡｓの量を、高誘電率ゲート絶縁膜の膜厚に依存する臨界点よりも小さくしている。
先に説明したように、短チャネル効果が異常に顕著に発生する原因であるＡｓの導入量を制限することにより、閾値電圧の制御性を向上することができる。
また、Ｎ型不純物としてＡｓに加えてＰを用いることにより、Ａｓの量を前記の範囲にすると共に、必要とされる量のＮ型不純物をポケット領域に含ませることができる。
以上から、第３の半導体装置は、閾値電圧の制御性が高いＰチャネル型電界効果トランジスタを有する半導体装置となっている。
前記の目的を達成するため、本発明の第４の半導体装置は、Ｐチャネル型電界効果トランジスタを有する半導体装置であって、該Ｐチャネル型電界効果トランジスタは、基板と、基板上に形成された高誘電率ゲート絶縁膜と、高誘電率ゲート絶縁膜上に形成されたゲート電極と、基板におけるゲート電極の両側の領域に形成されたＰ型不純物含むイクステンション領域と、基板におけるイクステンション領域の下に形成された、Ｎ型不純物として砒素（Ａｓ）及びリン（Ｐ）を含むポケット領域とを備え、ポケット領域に含まれるＰの量がＡｓの量よりも多いようになっている。
第４の半導体装置によると、ポケット領域に、Ｎ型不純物として、Ａｓよりも多くのＰが含有されている。これによって、イクステンション領域において、Ｎ型不純物の含有される量が必要を満たすと共に、Ａｓの含有される量が抑制されている。この結果、異常な短チャネル効果の発生を抑制し、閾値電圧の制御性を向上させることができる。
以上から、第４の半導体装置は、閾値電圧の制御性が高いＰチャネル型電界効果トランジスタを有する半導体装置となっている。
尚、高誘電率ゲート絶縁膜は、ハフニウムの酸化物及びジルコニウムの酸化物の少なくとも一方を含むことが好ましい。
ハフニウム及びジルコニウムは、Ａｓと結合してゲート絶縁膜中にマイナスの固定電荷を発生させる現象を確実に起こす。このため、このような高誘電率ゲート絶縁膜を有するＰチャネル型電界効果トランジスタにおいては、Ａｓの導入量を制限することによって閾値電圧の制御性を向上させる効果が確実に実現される。
これらのことから、閾値電圧の制御性が確実に向上したＰチャネル型電界効果トランジスタを有する半導体装置が実現されている。
また、高誘電率ゲート絶縁膜は、窒素及びシリコンの少なくとも一方を更に含むことが好ましい。
このような高誘電率ゲート絶縁膜を用いる場合にも、本発明のＰチャネル型電界効果トランジスタの効果が確実に実現できる。これに加えて、窒素及びシリコンが含有されることにより、高誘電率ゲート絶縁膜の結晶化を防ぐことができ、この結果的として耐熱性を向上できると共に不要なリークパスを減らすことができる。
本発明に係るＮチャネル型ＦＥＴを有する半導体装置及びその製造方法によると、イクステンション領域形成のために導入するＡｓの量を設定することにより、逆短チャネル効果を抑制し、閾値電圧の制御性を向上させることができる。
また、本発明に係るＰチャネル型ＦＥＴを有する半導体装置及びその製造方法によると、ポケット領域形成のために導入するＡｓの量を設定することにより、異常な短チャネル効果を抑制し、閾値電圧の制御性を向上させることができる。
（第１の実施形態）
以下、本発明の第１の実施形態について、図面を参照しながら説明する。
図１（ａ）、（ｂ）、図２（ａ）、（ｂ）、図３（ａ）、（ｂ）、図４（ａ）、（ｂ）及び図５（ａ）、（ｂ）は、本実施形態に係るＦＥＴを有する半導体装置の製造方法を説明するための図であり、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）ＦＥＴを有する半導体装置の製造工程を示している。
まず、図１（ａ）に示すように、基板の一例としての面方位（１００）で用いるＰ型シリコン基板１０１に対し、ＳＴＩ（Shallow Trench Isolation）による素子分離領域１０２を形成する。これにより、ＮＭＯＳ（n-channel Metal Oxide Semiconductor ）形成領域１０３とＰＭＯＳ（p-channel Metal Oxide Semiconductor ）形成領域１０４とがＰ型シリコン基板１０１上に区画される。
更に、Ｐ型シリコン基板１０１上に、保護膜として酸化膜１０５を形成する。
続いて、図１（ｂ）に示すように、フォトレジスト膜を形成した後にパターンニングを行なうことにより、ＮＭＯＳ形成領域１０３を覆うマスク１０６を形成する。
次に、マスク１０６に覆われていないＰＭＯＳ形成領域１０４に対し、Ｎ型不純物としてリン（Ｐ）をイオン注入してＮウェル１０７を形成する。
また、Ｎウェル１０７に砒素（Ａｓ）をイオン注入することにより、Ｎウェル１０７の表面付近の領域に、Ｎ型不純物の導入されたチャネル領域（図示省略）を形成する。
続いて、図２（ａ）に示すように、マスク１０６を除去し、フォトレジスト膜を形成した後にパターンニングを行なうことにより、ＰＭＯＳ形成領域１０４を覆うマスク１０８を形成する。
次に、マスク１０８に覆われていないＮＭＯＳ形成領域１０３に対し、Ｐ型不純物としてボロン（Ｂ）をイオン注入してＰウェル１０９を形成する。
また、Ｐウェル１０９にＢを更にイオン注入することにより、Ｐウェル１０９の表面付近の領域に、Ｐ型不純物の導入されたチャネル領域（図示省略）を形成する。この際、注入エネルギーは例えば３０ｋｅＶ、注入量は例えば１．０×１０13／ｃｍ2 である。
続いて、図２（ｂ）に示すように、マスク１０８を除去し、更に酸化膜１０５をエッチバックして除去する。
次に、Ｐ型シリコン基板１０１上に、ゲート絶縁膜１１０を形成する。ゲート絶縁膜１１０は、以下に説明するような積層膜として形成される。
まず、Ｐ型シリコン基板１０１上に、ゲート酸化膜として０．８〜１．３ｎｍ程度のＳｉＯ2 膜を形成する。更に、ＳｉＯ2 膜上に、Ａｒガスを用いるスパッタ法によってＨｆを堆積した後、希釈Ｏ2 を含むＮ2 ガス中においてＲＴＯ処理する。これにより、ＳｉＯ2 膜上に、高誘電率膜であるＨｆＯ2 膜が形成される。場合により、このように形成されたＨｆＯ2 膜に対し、酸素中又は窒素中においてポストデポジションアニールを施す。
このようにして形成されたＳｉＯ2 膜とＨｆＯ2 膜との積層膜が、ゲート絶縁膜１１０として機能する。本実施形態においては、ゲート絶縁膜１１０は膜厚２．９ｎｍとなっている。但し、膜厚が特に限定されるものではない。
尚、ＳｉＯ2 膜に代えて、ＳｉＯＮ膜又はシリコン窒化膜を形成しても良い。
また、ゲート絶縁膜１１０上に、耐熱性の向上及びゲート電極（後に形成されるゲート電極１１１ａ）に対するＨｆの拡散防止を目的とするキャップ層として、シリコン窒化膜等を堆積しても良い。
次に、ゲート絶縁膜１１０上（又は、キャップ層が形成されている場合には、キャップ層上）に、ポリシリコン層１１１を形成する。
続いて、図３（ａ）に示すように、ポリシリコン層１１１をパターニングして、ＮＭＯＳ形成領域１０３及びＰＭＯＳ形成領域１０４にそれぞれゲート電極１１１ａを形成する。
ここで、必要に応じて、基板１０１及びゲート電極１１１ａ等を覆うようにＳｉＯ2 膜を形成した後、該ＳｉＯ2 膜をエッチングすることにより、ゲート電極１１１ａの側壁部分にオフセットスペーサを形成しても良い。オフセットスペーサは、後の工程において形成するイクステンション領域及びポケット領域等の電極１１１ａに対する位置を調整するために、必要に応じて形成する。
続いて、図３（ｂ）に示すように、フォトレジスト膜を形成した後にパターンニングを行なうことにより、ＰＭＯＳ形成領域１０４を覆うマスク１１２を形成する。
次に、マスク１１２に覆われていないＮＭＯＳ形成領域１０３において、Ｎ型不純物としてのＡｓイオンをＰウェル１０９に注入する。この際、ゲート電極１１１ａをマスクとして用いる。これにより、Ｐウェル１０９の表面付近で且つゲート電極１１１ａの両側の領域に、Ｎ型イクステンション領域１１３が形成される。この際の注入の条件については、後に説明する。
更に、Ｎ型イクステンション領域１１３の下にＢイオンを注入することにより、Ｐ型ポケット領域１１４を形成する。この際、例えば注入エネルギーを１０ｋｅＶとすると共に、８×１０12／ｃｍを１回の注入量とする４回転注入によって注入を行なう。尚、この際にも、ゲート電極１１１ａがマスクとして用いられる。
ここで、４回転注入とは、ポケット領域の形成等のためのイオン注入において、基板に対して垂直ではなく角度をもって注入を行なう場合に、基板を９０度ずつ回転させて計４回の注入を行なうことを言う。
続いて、図４（ａ）に示すように、マスク１１２を除去し、フォトレジスト膜を形成した後にパターンニングを行なうことにより、ＮＭＯＳ形成領域１０３を覆うマスク１１５を形成する。
次に、マスク１１５に覆われていないＰＭＯＳ形成領域１０４において、Ｐ型不純物としてのＢイオンをＮウェル１０７に注入する。この際、例えば注入エネルギーは０．５ｋｅＶであると共に、８×１０13／ｃｍを１回の注入量とする４回転注入によって注入を行なう。また、ゲート電極１１１ａをマスクとして用いる。これにより、Ｎウェル１０７の表面付近で且つゲート電極１１１ａの両側の領域に、Ｐ型イクステンション領域１１６が形成される。
更に、Ｐ型イクステンション領域１１６の下にＡｓイオンを注入することにより、Ｎ型ポケット領域１１７を形成する。この際にも、ゲート電極１１１ａがマスクとして用いられる。この際の注入の条件については、後に説明する。
続いて、図４（ｂ）に示すように、マスク１１５を除去する。更に、Ｐ型シリコン基板１０１及びゲート電極１１１ａ等を覆うようにＳｉＮ等の絶縁膜を形成し、異方性エッチング等によってパターニングすることにより、ゲート電極１１１ａの側壁部分にサイドウォール１１８を形成する。
次に、フォトレジスト膜を形成した後にパターンニングを行なうことにより、ＰＭＯＳ形成領域１０４を覆うマスク１１９を形成する。
更に、ゲート電極１１１ａ及びサイドウォール１１８をマスクとして、Ｐウェル１０９に対してＡｓイオンを注入し、続いて同様にＰイオンを注入する。
この際、Ａｓイオンについては注入エネルギー１０ｋｅＶ、注入量５ｘ１０15／ｃｍ2 の条件とする。また、Ｐイオンについて、注入エネルギー５ｋｅＶ、注入量５ｘ１０14／ｃｍ2 の条件とする。
このようなイオンの注入と、後の工程において行なう熱処理とにより、Ｐウェル１０９における表面付近で且つサイドウォール１１８の両側の領域に、Ｎ型のソース領域及びドレイン領域（以後、Ｎ型ソース・ドレイン領域１２０と呼ぶ）が形成される。
続いて、図５（ａ）に示すように、マスク１１９を除去し、フォトレジスト膜を形成した後にパターンニングを行なうことにより、ＮＭＯＳ形成領域１０３を覆うマスク１２１を形成する。
次に、ゲート電極１１１ａ及びサイドウォール１１８をマスクとして、Ｎウェル１０７に対してＢイオンを注入する。この際、注入エネルギー３ｋｅＶ、注入量３ｘ１０15／ｃｍ2 の条件とする。
更に、マスク１２１を除去した後、熱処理を行なう。これによって、Ｎウェル１０７における表面付近で且つサイドウォール１１８の両側の領域に、Ｐ型のソース領域及びドレイン領域（以後、Ｐ型ソース・ドレイン領域１２２と呼ぶ）が形成される。また、先に説明したＮ型ソース・ドレイン領域１２０は、この熱処理によって同時に形成される。
続いて、図５（ｂ）に示すように、Ｎ型ソース・ドレイン領域１２０、Ｐ型ソース・ドレイン領域１２２及びゲート電極１１１ａの上に、ＣｏＳｉ2 又はＮｉＳｉ等のシリサイド層１２３を形成する。
この際、Ｎ型ソース・ドレイン領域１２０、Ｐ型ソース・ドレイン領域１２２及びゲート電極１１１ａの表面には、自然酸化によって酸化膜（図示省略）等が形成されている場合がある。このような場合には、シリサイド層１２３を形成する前に、該酸化膜等をエッチバックして除去しておく。
この後、図示は省略するが、絶縁層及び配線等を形成する。
本実施形態に係る高誘電率ゲート絶縁膜を用いたＣＭＯＳＦＥＴを有する半導体装置は、以上に説明したような製造方法によって製造される。
ここで、本実施形態においては、ＣＭＯＳＦＥＴの内、ＮＭＯＳ形成領域１０３に形成するＮチャネル型ＦＥＴに注目し、図３（ｂ）に示すＮ型イクステンション領域１１３を形成する際のＡｓイオンの注入について説明する。
このようなＡｓイオンの注入において、注入エネルギーを１ｋｅＶとすると共に注入量を幾つかの値とした場合、形成されるＮチャネル型ＦＥＴのゲート長と閾値電圧との関係は図６に示されるようになる。Ａｓの注入量は、具体的には、２ｘ１０14、４ｘ１０14、７ｘ１０14、１０ｘ１０14、１１ｘ１０14、１２ｘ１０14及び１５ｘ１０14としている。尚、単位は全て［／ｃｍ2 ］である。
図６に示すように、ゲート長が１０μｍ程度から短くなるのに従い、いずれのＡｓの注入量においても閾値電圧は緩やかに高くなる。しかし、Ａｓの注入量が一定以上となっている場合には、ゲート長が０．１μｍに近づくにつれて、閾値電圧が急激に高くなるという逆短チャネル効果が見られる。特に、Ａｓの注入量が１０ｘ１０14／ｃｍ2 以上の場合、顕著な逆短チャネル効果が発生している。
尚、ゲート長が更に短くなると、通常の短チャネル効果として、どの場合にも閾値電圧は低下する。
以上のような顕著な逆短チャネル効果が発生すると、僅かなゲート長の変動によって閾値電圧が大きく変動することになる。このため、トランジスタのオンオフ特性を決めるパラメータである閾値電圧の制御が困難になり、その結果、所定の閾値電圧を備えたＮチャネル型ＦＥＴの製造が困難になる。これにより、半導体装置の製品歩留りを低下させる大きな原因となる。
図６から、Ａｓ注入量が２ｘ１０14／ｃｍ2 から７ｘ１０14／ｃｍ2 までの値である場合には、閾値電圧は理想的な変化をしていることが分かる。つまり、ゲート長が１０μｍ程度から短くなるのに従って緩やかに変化しながらも、ゲート長０．１μｍ付近までは、ほぼ一定の値を保つ。その後、ゲート長が更に短くなると、所定のゲート長以下において、通常のＮチャネル型ＦＥＴの場合と同様の短チャネル効果によって閾値電圧は緩やかに減少する。
これに対し、Ａｓの注入量が１０ｘ１０14／ｃｍ2 以上の場合、前述のように顕著な逆短チャネル効果が発生する。
そこで、図７に、ゲート長０．１μｍにおける閾値電圧と、イクステンション領域に対するＡｓの注入量との関係を示す。つまり、図７は、図６におけるゲート長が０．１μｍであるときの各Ａｓ注入量に対する閾値電圧を示す。
図７に示すように、イクステンション領域に対するＡｓの注入量が７ｘ１０14／ｃｍ2 又はそれよりも小さい値を取る場合には、閾値電圧は大きな変動を示さず、ほぼ一定である。しかし、７ｘ１０14／ｃｍ2 を越えると、閾値電圧は急激に増加する。
このように、イクステンション領域を形成するためのＡｓの注入量について、顕著な逆短チャネル効果を生じるか否かの臨界が存在すると考えられる。このため、Ｎ型イクステンション領域１１３を形成する際に注入するＡｓの量を所定の範囲に制限することにより、顕著な逆短チャネル効果を抑制し、閾値電圧の制御性を向上することができる。
また、このように逆短チャネル効果がＡｓの注入量に依存して発生するのは、ゲート絶縁膜としてＨｆを主体とする膜等の高誘電率ゲート絶縁膜を使用する場合であり、ゲート絶縁膜として通常のＳｉＯ2 膜やＳｉＯＮ膜を使用する場合には発生しないことを本願発明者らは見出している。
これらのことから、Ｈｆを含む膜等の高誘電率ゲート絶縁膜を有するＮチャネル型ＦＥＴにおいて、イクステンション領域を形成するためのＡｓの注入量が臨界以上となると逆短チャネル効果が発生するのは、次のような理由によるものと考える。
つまり、Ａｓの注入量を一定の値以上に大きくすると、Ａｓが拡散してゲート絶縁膜に使用されているＨｆ原子と結合する。また、Ａｓの注入を行なう際、特に、斜めの注入を行なう場合に、高誘電率ゲート膜に直接Ａｓが注入され、Ｈｆ原子と結合することも考えられる。これによってゲート絶縁膜中にマイナスの固定電荷が発生するため、Ｎチャネル型ＭＯＳＦＥＴのオンオフを制御するための閾値電圧が大きくなる。
ここで、特にゲート絶縁膜の端の部分は、Ｎ型イクステンション領域１１３までの距離が短く、また、Ａｓが直接注入され得ることから、マイナスの固定電荷を多く含むようになる。このため、ゲート長が充分に長い場合には、主にゲート絶縁膜の端に存在する電荷の影響は小さい。しかし、ゲート長が短くなるに従い、このようなマイナスの固定電荷の影響が大きくなる。このような理由であると考える。
ここで、本実施形態のＦＥＴを有する半導体装置の製造方法において、図２（ｂ）に示した工程で形成するゲート絶縁膜１１０は膜厚２．９ｎｍとなっている。この場合、逆短チャネル効果が顕著に発生するか否かのＡｓ注入量についての臨界は、既に述べたように、７ｘ１０14／ｃｍ2 である。このため、ゲート絶縁膜１１０の膜厚が２．９ｎｍである場合、Ｎ型イクステンション領域１１３に対するＡｓの注入量を７ｘ１０14／ｃｍ2 以下とすることにより、逆短チャネル効果を抑制して、高い閾値電圧の制御性を実現することができる。
更に、図８には、ゲート絶縁膜１１０の膜厚に応じたＡｓ注入量の好ましい範囲を示している。ここでは、Ｈｆを主体とする高誘電率ゲート絶縁膜であるゲート絶縁膜１１０の物理膜厚をＸ1 ［ｎｍ］、Ｎ型イクステンション領域１１３に対するＡｓの注入量をＹ1 ［／ｃｍ2 ］としている。
このとき、顕著な逆短チャネル効果を発生させないＹ1 の臨界（Ａｓ注入量の上限）はＸ1 に依存し、次の式（１）のような直線によって表すことができる。
Ｙ1 ＝−２．５×１０14・Ｘ1 ＋１．５×１０15 ……（１）
Ｙ1 は、該直線の下の範囲になっていることが好ましいのであり、言い換えると、Ｘ1 に対して次の式（２）に示される範囲に設定されることが好ましい。
Ｙ1 ≦−２．５×１０14・Ｘ1 ＋１．５×１０15 ……（２）
このようにすると、顕著な逆短チャネル効果の発生を抑制することができるため、閾値電圧の制御性が向上する。この結果、高誘電率ゲート絶縁膜を用いたＮチャネル型ＦＥＴの製造方法において、良好な閾値電圧の制御性を実現することができる。
また、Ｘ1 をＮ型イクステンション領域１１３に含まれているＡｓの量と考えたときに、同様に式（２）の範囲を満たすようにすると、良好な閾値電圧の制御性を有するＮチャネル型ＦＥＴ及びそのようなＮチャネル型ＦＥＴを有する半導体装置を実現することができる。
尚、ゲート絶縁膜１１０は、本実施形態において、Ｐ型シリコン基板１０１との界面の側に形成されるＳｉＯ2 膜と、該ＳｉＯ2 膜の上に形成されるＨｆＯ2 膜との積層膜として形成された後、ポストデポジションアニールを施された構成である。このため、ゲート絶縁膜１１０の物理膜厚Ｘ1 とは、Ｐ型シリコン基板１０１に近い側のＳｉ含有量が高い酸化膜からゲート電極１１１ａに近い側のＨｆ含有量が高い膜までを含む、ゲート絶縁膜として作用する膜全体の物理膜厚である。
また、Ｘ1 が増加するとＡｓ注入量Ｙ1 の臨界が減少しているが、これは、ゲート絶縁膜１１０の膜厚が大きくなると、Ａｓと結合するＨｆ等の元素が増加し、これらの反応によって生じるマイナスの固定電荷が増加するためと考えられる。
尚、式（２）の範囲を満たすようにＡｓ注入量Ｙ1 の値を設定すると、Ｎ型イクステンション領域１１３を形成するためのＮ型不純物の量が不足する場合が考えられる。このような場合、Ｎ型不純物として、式（２）の範囲を満たす量のＡｓに加えて必要量のリン（Ｐ）を注入すればよい。この際、Ａｓの注入量よりもＰの導入量が多くなり、Ｐを主とするＮ型不純物となっても良い。更に、Ｎ型不純物としてＡｓを用いることなく、Ｐのみを注入してＮ型イクステンション領域１１３を形成しても良い。
本実施形態において解消しようとしている逆短チャネル効果は、Ａｓを用いることが発生の原因であるから、この点においては、Ａｓの注入量は少なくするのがよい。実際のＡｓ及びＰの注入量については、基板内におけるＡｓ及びＰの拡散性等、その他の要因を含めて決定する。
また、Ｎ型イクステンション領域１１３を形成するためのＡｓ又はＰの注入に関して、Ｓｉ又はＧｅの注入によって基板の一部をプレアモルファス化した後に行なっても良い。
（第２の実施形態）
次に、本発明の第２の実施形態に係るＦＥＴを有する半導体装置及びその製造方法について、図面を参照して説明する。
本実施形態におけるＦＥＴを有する半導体装置の製造方法は、工程としては、第１の実施形態において図面を参照して説明したＣＭＯＳＦＥＴを有する半導体装置の製造方法と同様である。そのため、本実施形態の特徴的な部分について詳しく説明し、他の工程については第１の実施形態を参照することによって説明を省略する。
具体的には、ＣＭＯＳＦＥＴの内、ＰＭＯＳ形成領域１０４に形成するＰチャネル型ＦＥＴに注目し、図４（ａ）に示すＮ型ポケット領域１１７を形成する際のＡｓイオンの注入について説明する。
このようなＡｓイオンの注入において、注入エネルギーを４０ｋｅＶとすると共に注入量を幾つかの値とした場合、形成されるＰチャネル型ＦＥＴのゲート長と閾値電圧との関係は図９に示されるようになる。Ａｓの注入量は、具体的には、１×１０13、２×１０13、３×１０13、４．５×１０13、５×１０13及び６×１０13としている。尚、単位は全て［／ｃｍ2 ］である。
ここで、Ｐチャネル型ＦＥＴであるから、ゲート電圧として印加するのは負の電圧である。しかし、図９においては閾値電圧を絶対値によって示しており、このような絶対値が小さい場合を閾値電圧が低い、絶対値が大きい場合を閾値電圧が高いと表現している。
図９に示すように、ゲート長が１０μｍ程度から短くなるのに従い、いずれのＡｓの注入量においても閾値電圧は緩やかに低くなる。また、ゲート長が０．１〜０．２μｍである付近において、急激に閾値電圧が低くなる短チャネル効果が発生している。
更に、Ａｓの注入量が４．５ｘ１０13／ｃｍ2 以上である場合には、通常予想されるよりも異常に顕著な短チャネル効果が発生している。
このような、異常な短チャネル効果が発生すると、僅かなゲート長の変動によって閾値電圧が大きく変動することになる。このため、トランジスタのオンオフ特性を決めるパラメータである閾値電圧の制御が困難になり、その結果、所定の閾値電圧を備えたＰチャネル型ＦＥＴ製造が困難になる。これにより、半導体装置の製品歩留りを低下させる大きな原因となる。
理想的には、ゲート長が１０μｍ程度から短くなるのに従って、閾値電圧は緩やかに変化しながらも、ゲート長が０．１〜０．２μｍ程度までは、ほぼ一定の値になることが望まれる。その後、更にゲート長が短くなると、所定のゲート長以下において、通常のＰチャネル型ＦＥＴの場合と同様の短チャネル効果によって閾値電圧は緩やかに減少するのが望ましい。
そこで、図１０に、ゲート長０．１μｍにおける閾値電圧と、ポケット領域に対するＡｓの注入量との関係を示す。つまり、図１０は、図９におけるゲート長が０．１μｍであるときの各Ａｓ注入量に対する閾値電圧を示す。
図１０に示すように、ポケット領域に対するＡｓの注入量が４．５ｘ１０13／ｃｍ2 又はそれよりも小さい値を取る場合には、閾値電圧は大きな変動を示さず、ほぼ一定である。しかし、４．５ｘ１０13／ｃｍ2 を越えると、閾値電圧は急激に低下する。
このように、ポケット領域を形成するためのＡｓの注入量について、異常な短チャネル効果を生じるか否かの臨界が存在すると考えられる。このため、Ｎ型ポケット領域１１７を形成する際に注入するＡｓの量を所定の範囲に制限することにより、異常な短チャネル効果を抑制し、閾値電圧の制御性を向上することができる。
また、このように異常な短チャネル効果がＡｓの注入量に依存して発生するのは、ゲート絶縁膜としてＨｆを主体とする膜等の高誘電率ゲート絶縁膜を使用する場合であり、ゲート絶縁膜として通常のＳｉＯ2 膜やＳｉＯＮ膜を使用する場合には発生しないことを本願発明者らは見出している。
これらのことから、Ｈｆを含む膜等の高誘電率ゲート絶縁膜を有するＰチャネル型ＦＥＴにおいて、ポケット領域を形成するためのＡｓの注入量が臨界以上となると異常な短チャネル効果が発生するのは、次のような理由によるものと考える。
つまり、Ａｓの注入量を一定の値以上に大きくすると、Ａｓが拡散してゲート絶縁膜に使用されているＨｆ原子と結合する。また、Ａｓの注入を行なう際、特に、斜めの注入を行なう場合に、高誘電率ゲート膜に直接Ａｓが注入され、Ｈｆ原子と結合することも考えられる。これによってゲート絶縁膜中にマイナスの固定電荷が発生するため、Ｐチャネル型ＭＯＳＦＥＴのオンオフを制御するための閾値電圧が小さくなる。
ここで、特にゲート絶縁膜の端の部分は、Ｎ型イクステンション領域１１３までの距離が短く、また、Ａｓが直接注入され得ることから、マイナスの固定電荷を多く含むようになる。このため、ゲート長が充分に長い場合には、主にゲート絶縁膜の端に存在する電荷の影響は小さい。しかし、ゲート長が短くなるに従い、このようなマイナスの固定電荷の影響が大きくなる。このような理由であると考える。
ここで、本実施形態のＦＥＴを有する半導体装置の製造方法において、図４（ａ）に示した工程で形成するゲート絶縁膜１１０は膜厚２．９ｎｍとなっている。この場合、異常な短チャネル効果が顕著に発生するか否かのＡｓ注入量についての臨界は、既に述べたように、４．５ｘ１０13／ｃｍ2 である。このため、ゲート絶縁膜１１０の膜厚が２．９ｎｍである場合、Ｎ型ポケット領域１１７に対するＡｓの注入量を４．５ｘ１０13／ｃｍ2 以下とすることにより、異常な短チャネル効果を抑制して、高い閾値電圧の制御性を実現することができる。
更に、図１１には、ゲート絶縁膜１１０の膜厚に応じたＡｓ注入量の好ましい範囲を示している。ここでは、Ｈｆを主体とする高誘電率ゲート絶縁膜であるゲート絶縁膜１１０の物理膜厚をＸ2 ［ｎｍ］、Ｎ型ポケット領域１１７に対するＡｓの注入量をＹ2 ［／ｃｍ2 ］としている。
このとき、異常な短チャネル効果を発生させないＹ2 の臨界（Ａｓ注入量の上限）はＸ2 に依存し、次の式（３）のような直線によって表すことができる。
Ｙ2 ＝−１．５×１０13・Ｘ2 ＋９．０×１０13 ……（３）
Ｙ2 は、該直線の下の範囲になっていることが好ましいのであり、言い換えると、Ｘ2 に対して次の式（４）に示される範囲に設定されることが好ましい。
Ｙ2 ≦−１．５×１０13・Ｘ2 ＋９．０×１０13 ……（４）
このようにすると、異常な短チャネル効果の発生を抑制することができるため、閾値電圧の制御性が向上する。この結果、高誘電率ゲート絶縁膜を用いたＰチャネル型ＦＥＴを有するＦＥＴの製造方法において、良好な閾値電圧の制御性を実現することができる。
また、Ｘ2 をＮ型ポケット領域１１７に含まれているＡｓの量と考えたときに、同様に式（４）の範囲を満たすようにすると、良好な閾値電圧の制御性を有するＰチャネル型ＦＥＴ及びそのようなＰチャネル型ＦＥＴを有する半導体装置を実現することができる。
尚、ゲート絶縁膜１１０の物理膜厚Ｘ2 、は、第１の実施形態においてＸ1 について説明したのと同様に、ゲート絶縁膜として作用する膜全体の物理膜厚である。
また、Ｘ2 が増加するとＡｓ注入量Ｙ2 の臨界が減少しているが、これは、ゲート絶縁膜１１０の膜厚が大きくなると、Ａｓと結合するＨｆ等の元素が増加し、これらの反応によって生じるマイナスの固定電荷が増加するためと考えられる。
尚、式（３）の範囲を満たすようにＡｓ注入量Ｙ2 の値を設定すると、Ｎ型ポケット領域１１７を形成するためのＮ型不純物の量が不足する場合が考えられる。このような場合、Ｎ型不純物として、式（４）の範囲を満たす量のＡｓに加えて必要量のリン（Ｐ）を注入すればよい。この際、Ａｓの注入量よりもＰの導入量が多くなり、Ｐを主とするＮ型不純物となっても良い。更に、Ｎ型不純物としてＡｓを用いることなく、Ｐのみを注入してＮ型ポケット領域１１７を形成しても良い。
本実施形態において解消しようとしている異常な短チャネル効果は、Ａｓを用いることが発生の原因であるから、この点においては、Ａｓの注入量は少なくするのがよい。実際のＡｓ及びＰの注入量については、基板内におけるＡｓ及びＰの拡散性等、その他の要因を含めて決定する。
尚、式（１）及び式（３）等の式、つまり、Ａｓ導入量に関する臨界値の高誘電率ゲート絶縁膜の膜厚に対する依存性を示す式は、形成されるＦＥＴのゲート長及びゲート絶縁膜の種類等によって、異なる係数を有する場合が考えられる。しかし、第１及び第２の実施形態において説明したのと同様の方法によって、式（１）及び式（３）に相当する式を求めることができる。この結果、良好な閾値電圧の制御性を実現するためのＡｓ導入量の範囲を求めることができる。
また、本明細書中における不純物の注入の条件（注入エネルギー及び注入量等）について、いずれも例示であって、記載の値に限定するものではない。
また、第１及び第２の実施形態において、高誘電率ゲート絶縁膜としてＨｆＯ2 を含む膜を用いる場合を説明したが、高誘電率ゲート絶縁膜をこれに限るものではない。例えばＺｒＯ2 を含む膜を用いる場合にも本発明の効果を得ることができる。
また、ＨｆＯ2 膜又はＺｒＯ2 膜中に、Ｓｉ、Ａｌ、Ｔａ、Ｔｉ又はＬａ等の、酸化物を形成する元素が更に含まれていても良い。更に、ＢＳＴ（（Ｂａ，Ｓｒ）ＴｉＯ3 ）等であっても良いし、三元系酸化膜（例えば、Ｈｆx Ａｌy Ｏ2 等）を用いても良い。
また、これらの酸化膜にＳｉが更に含まれた膜であるシリケイト膜を用いることもできるし、窒素が含まれる膜であっても良い。これにより、高誘電率ゲート絶縁膜の結晶化を防ぐことができ、この結果的として耐熱性を向上できると共に不要なリークパスを減らすことができる。
また、第１及び第２の実施形態において、ＨｆＯ2 膜の形成方法としてＰＶＤ法を示したが、これには限定されない。例えばＣＶＤ法を利用することができ、この場合、以下のような材料を用いることができる。つまり、液体Ｈｆソースであるt-butoxide（Ｃ16Ｈ36ＨｆＯ4 ）、ＴＤＥＡＨ（Tetrakis diethylamido hafnium 、テトラキスジエチルアミドハフニウム、Ｃ16Ｈ40Ｎ4 Ｈｆ）、ＴＤＭＡＨ（Tetrakis dimethylamino hafnium、テトラキスジメチルアミノ ハフニウム、Ｃ8Ｈ24Ｎ4Ｈｆ）、Ｈｆ（ＭＭＰ）4 （Tetrakis 1-Methoxy-2-methyl-2-propoxy hafnium、テトラキス １メトキシ２メチル２プロポキシ ハフニウム及びＨｆ［ＯＣ（ＣＨ3）2ＣＨ2ＯＣＨ3］4 ）等であり、固体ソース（例えばＨｆ（ＮＯ3）4）等である。
更に、ＡＬＤ（Atomic Layer deposition）法を用いることもできる。ＡＬＤ法とは、Ｈｆ金属、ＨｆＣｌ4 、Ｈｆ t-butoxide、Ｈｆ nitrate又はＴＤＥＡ−Ｈｆ等をＨｆ原料とし、Ｏ2 、Ｈ2 Ｏ、ＮＯ、Ｎ2 Ｏ又はＮＨ3 等を置換ガス原料として、各々を交互に暴露する方法である。
更に、ＣＶＤ法による堆積に代えて、プラズマＣＶＤ法又はＪＶＤ（Jet Vapor Deposition）法によってもよいし、酸素含有ガスとして、Ｏ2 代えて、ＮＯ、Ｎ2Ｏ、Ｈ2Ｏ又はＯ3 等を用いてることもできる。
また、第１及び第２の実施形態において、ゲート電極１１１ａはポリシリコンによって形成したが、これに限るものではなく、金属電極を用いることもできる。例えば、高誘電率膜の表面に対して窒素処理を行なった後、Ａｌ／ＴｉＮの積層構造電極又は金属窒化物（ＴｉＮ又はＴａＮ等）を形成しても良い。
更に、ゲート電極１１１ａにはＳｉ又はＧｅ等が混入されていても良いし、Ｔｉ、ＳｉＧｅ、Ｔａ、ＴａＮ、ＴａＳｉx Ｎy 、Ｒｕ、ＲｕＯ2 、ＲｕＯ、ＷＮ、Ｍｏ、ＭｏＯ及びＭｏＮのうちの一つ以上の材料が含まれていても良い。
また、第１及び第２の実施形態において、基板としては、Ｐ型シリコン基板１０１を用いたが、Ｎ型シリコン基板であっても良い。また、基板は面方位（１００）で用いたが、他の面方位（１１０）又は（１１１）であっても良い。また、Ｇｅ等を含有する歪みシリコン基板を用いても良い。
歪みシリコン基板（Strained Ｓｉ基板）は、例えば、Ｓｉ基板上に深さ方向に傾斜組成を有するＳｉＧｅバッファ層が０．５μｍ程度、その上にＳｉＧｅ層が１．５ｎｍ程度、更にその上にＳｉエピタキシャル層が１０ｎｍ程度形成された構造の基板である。
また、ＳｉＧｅ基板でも良いし、ＳＯＩ（Silicon On Insulator）基板でも良い。その他、使用する基板について、特に限定するものではない。
また、第１及び第２の実施形態において説明したＦＥＴを有する半導体装置の製造方法より、良好な閾値制御性を有するＦＥＴを含む半導体装置を歩留り良く製造することができる。
本発明によると、高誘電率ゲート絶縁膜を用いるＮチャネル型又はＰチャネル型のＦＥＴを有する半導体装置及びその製造方法において、閾値電圧の制御性を向上することができる。
図１（ａ）及び（ｂ）は、本発明の第１及び第２の実施形態に係るＦＥＴを有する半導体装置の製造方法を説明する図であり、Ｎ型不純物の導入されたチャネル領域の形成までを示している。 図２（ａ）及び（ｂ）は、本発明の第１及び第２の実施形態に係るＦＥＴを有する半導体装置の製造方法を説明する図であり、ゲート電極を形成するためのポリシリコン層の形成までを示している。 図３（ａ）及び（ｂ）は、本発明の第１及び第２の実施形態に係るＦＥＴを有する半導体装置の製造方法を説明する図であり、Ｐ型ポケット領域の形成までを示している。 図４（ａ）及び（ｂ）は、本発明の第１及び第２の実施形態に係るＦＥＴを有する半導体装置の製造方法を説明する図であり、Ｎ型のソース領域及びドレイン領域の形成までを示している。 図５（ａ）及び（ｂ）は、本発明の第１及び第２の実施形態に係るＦＥＴの製造方法を説明する図であり、シリサイド層の形成までを示している。 図６は、イクステンション領域に対する幾つかのＡｓ注入量について、Ｎチャネル型ＦＥＴのゲート長と閾値電圧との関係を示す図である。 図７は、閾値電圧とイクステンション領域に対するＡｓの注入量との関係を示す図である。 図８は、ゲート絶縁膜の膜厚に応じたＡｓ注入量の好ましい範囲を示す図である。 図９は、ポケット領域に対する幾つかのＡｓ注入量について、Ｐチャネル型ＦＥＴのゲート長と閾値電圧との関係を示す図である。 図１０は、閾値電圧とポケット領域に対するＡｓの注入量との関係を示す図である。 図１１は、ゲート絶縁膜の膜厚に応じたＡｓ注入量の好ましい範囲を示す図である。 図１２は、高誘電率ゲート絶縁膜を用いたＭＯＳＦＥＴを有する従来の半導体装置及びその製造方法を説明するための図である。
符号の説明
１０１ Ｐ型シリコン基板
１０２ 素子分離領域
１０３ ＮＭＯＳ形成領域
１０４ ＰＭＯＳ形成領域
１０５ 酸化膜
１０６ マスク
１０７ Ｎウェル
１０８ マスク
１０９ Ｐウェル
１１０ ゲート絶縁膜
１１１ ポリシリコン層
１１１ａ ゲート電極
１１２ マスク
１１３ Ｎ型イクステンション領域
１１４ Ｐ型ポケット領域
１１５ マスク
１１６ Ｐ型イクステンション領域
１１７ Ｎ型ポケット領域
１１８ サイドウォール
１１９ マスク
１２０ Ｎ型ソース・ドレイン領域
１２１ マスク
１２２ Ｐ型ソース・ドレイン領域
１２３ シリサイド層

Claims (29)

  1. Ｎチャネル型電界効果トランジスタを有する半導体装置の製造方法であって、
    前記Ｎチャネル型電界効果トランジスタの形成方法は、
    基板上に、高誘電率ゲート絶縁膜を形成する工程と、
    前記高誘電率ゲート絶縁膜の上にゲート電極を形成する工程と、
    少なくとも前記ゲート電極をマスクとして前記基板にＮ型不純物を導入することにより、イクステンション領域を形成する工程と、
    少なくとも前記ゲート電極をマスクとして、前記基板における前記イクステンション領域の下にＰ型不純物を導入することにより、ポケット領域を形成する工程とを備え、
    前記Ｎ型不純物としての砒素（Ａｓ）の導入量を、前記Ａｓと前記高誘電率ゲート絶縁膜中の元素との結合によって生じる顕著な逆短チャネル効果が実質的に抑制される臨界点以下である範囲に設定し、
    前記臨界点は、前記高誘電率ゲート絶縁膜の膜厚に基づいて算出され、
    前記Ａｓと前記高誘電率ゲート絶縁膜中の元素とが結合していることを特徴とする半導体装置の製造方法。
  2. 請求項１において、
    前記臨界点は、前記Ａｓの導入量に対する前記Ｎチャネル型電界効果トランジスタの閾値電圧の依存性が変化する点と、前記高誘電率ゲート絶縁膜の膜厚との関係から求められることを特徴とする半導体装置の製造方法。
  3. 請求項１において、
    前記臨界点以下である範囲は、
    前記高誘電率ゲート絶縁膜の膜厚をＸ1 ［ｎｍ］、前記Ａｓの導入量をＹ1 ［／ｃｍ2 ］とするとき、
    Ｘ1 に対してＹ1 がＹ1 ≦−２．５×１０14・Ｘ1 ＋１．５×１０15となる範囲であることを特徴とする半導体装置の製造方法。
  4. 請求項１〜３のいずれか一つにおいて
    前記イクステンション領域を形成する前に、Ｓｉ又はＧｅ注入により基板の一部をプレアモルファス化する工程を有することを特徴とする半導体装置の製造方法。
  5. 請求項１〜４のいずれか一つにおいて、
    前記Ｎ型不純物は、リン（Ｐ）を含むことを特徴とする半導体装置の製造方法。
  6. 請求項１〜５のいずれか一つにおいて、
    前記高誘電率ゲート絶縁膜は、ハフニウムの酸化物及びジルコニウムの酸化物の少なくとも一方を含むことを特徴とする半導体装置の製造方法。
  7. 請求項６において、
    前記高誘電率ゲート絶縁膜は、窒素及びシリコンの少なくとも一方を更に含むことを特徴とする半導体装置の製造方法。
  8. Ｎチャネル型電界効果トランジスタを有する半導体装置であって、
    前記Ｎチャネル型電界効果トランジスタは、
    基板と、
    前記基板上に形成された高誘電率ゲート絶縁膜と、
    前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
    前記基板における前記ゲート電極の両側の領域に形成された、Ｎ型不純物として砒素（Ａｓ）を含むイクステンション領域と、
    前記基板における前記イクステンション領域の下に形成されたＰ型不純物を含むポケット領域とを備え、
    前記Ａｓと前記高誘電率ゲート絶縁膜中の元素とが結合しており、
    前記Ａｓの導入量は、前記Ａｓと前記高誘電率ゲート絶縁膜中の元素との結合によって生じる顕著な逆短チャネル効果が実質的に抑制される臨界点以下である範囲に設定されており、
    前記臨界点は、前記高誘電率ゲート絶縁膜の膜厚に基づいて算出され、
    前記高誘電率ゲート絶縁膜の膜厚をＸ1 ［ｎｍ］、
    前記イクステンション領域に含まれる前記Ｎ型不純物としてのＡｓの量をＹ1 ［／ｃｍ2 ］とするとき、
    Ｘ1 に対するＹ1 がＹ1 ≦−２．５×１０14・Ｘ1 ＋１．５×１０15の範囲になっていることを特徴とする半導体装置。
  9. Ｎチャネル型電界効果トランジスタを有する半導体装置であって、
    前記Ｎチャネル型電界効果トランジスタは、
    基板と、
    前記基板上に形成された高誘電率ゲート絶縁膜と、
    前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
    前記基板における前記ゲート電極の両側の領域に形成された、Ｎ型不純物として砒素（Ａｓ）及びリン（Ｐ）を含むイクステンション領域と、
    前記基板における前記イクステンション領域の下に形成されたＰ型不純物を含むポケット領域とを備え、
    前記Ａｓと前記高誘電率ゲート絶縁膜中の元素とが結合しており、
    前記Ａｓの導入量は、前記Ａｓと前記高誘電率ゲート絶縁膜中の元素との結合によって生じる顕著な逆短チャネル効果が実質的に抑制される臨界点以下である範囲に設定されており、
    前記臨界点は、前記高誘電率ゲート絶縁膜の膜厚に基づいて算出され、
    前記イクステンション領域に含まれるＰの量がＡｓの量よりも多いことを特徴とする半導体装置。
  10. 請求項８又は９において、
    前記高誘電率ゲート絶縁膜は、ハフニウムの酸化物及びジルコニウムの酸化物の少なくとも一方を含むことを特徴とする半導体装置。
  11. 請求項１０において、
    前記高誘電率ゲート絶縁膜は、窒素及びシリコンの少なくとも一方を更に含むことを特徴とする半導体装置。
  12. Ｐチャネル型電界効果トランジスタを有する半導体装置の製造方法であって、
    前記Ｐチャネル型電界効果トランジスタの形成方法は、
    基板上に、高誘電率ゲート絶縁膜を形成する工程と、
    前記高誘電率ゲート絶縁膜の上にゲート電極を形成する工程と、
    少なくとも前記ゲート電極をマスクとして前記基板にＰ型不純物を導入することにより、イクステンション領域を形成する工程と、
    少なくとも前記ゲート電極をマスクとして、前記基板における前記イクステンション領域の下にＮ型不純物を導入することにより、ポケット領域を形成する工程とを備え、
    前記Ｎ型不純物としての砒素（Ａｓ）の導入量を、前記Ａｓと前記高誘電率ゲート絶縁膜中の元素との結合によって生じる異常な短チャネル効果が実質的に抑制される臨界点以下である範囲に設定し、
    前記臨界点は、前記高誘電率ゲート絶縁膜の膜厚に基づいて算出され、
    前記Ａｓと前記高誘電率ゲート絶縁膜中の元素とが結合していることを特徴とする半導体装置の製造方法。
  13. 請求項１２において、
    前記臨界点は、前記Ａｓの導入量に対する前記Ｐチャネル型電界効果トランジスタの閾値電圧の依存性が変化する点と、前記高誘電率ゲート絶縁膜の膜厚との関係から求められることを特徴とする半導体装置の製造方法。
  14. 請求項１２において、
    前記臨界点以下である範囲は、
    前記高誘電率ゲート絶縁膜の膜厚をＸ2 ［ｎｍ］、前記Ａｓの導入量をＹ2 ［／ｃｍ2 ］とするとき、
    Ｘ2 に対してＹ2 がＹ2 ≦−１．５×１０13・Ｘ2 ＋９．０×１０13となる範囲であることを特徴とする半導体装置の製造方法。
  15. 請求項１２において、
    前記Ｎ型不純物は、リン（Ｐ）を含むことを特徴とする半導体装置の製造方法。
  16. 請求項１２〜１５のいずれか一つにおいて、
    前記高誘電率ゲート絶縁膜は、ハフニウムの酸化物及びジルコニウムの酸化物の少なくとも一方を含むことを特徴とする半導体装置の製造方法。
  17. 請求項１６において、
    前記高誘電率ゲート絶縁膜は、窒素及びシリコンの少なくとも一方を更に含むことを特徴とする半導体装置の製造方法。
  18. Ｐチャネル型電界効果トランジスタを有する半導体装置であって、
    前記Ｐチャネル型電界効果トランジスタは、
    基板と、
    前記基板上に形成された高誘電率ゲート絶縁膜と、
    前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
    前記基板における前記ゲート電極の両側の領域に形成された、Ｐ型不純物を含むイクステンション領域と、
    前記基板における前記イクステンション領域の下に形成されたＮ型不純物として砒素（Ａｓ）を含むポケット領域とを備え、
    前記Ａｓと前記高誘電率ゲート絶縁膜中の元素とが結合しており、
    前記Ａｓの導入量は、前記Ａｓと前記高誘電率ゲート絶縁膜中の元素との結合によって生じる異常な短チャネル効果が実質的に抑制される臨界点以下である範囲に設定されており、
    前記臨界点は、前記高誘電率ゲート絶縁膜の膜厚に基づいて算出され、
    前記高誘電率ゲート絶縁膜の膜厚をＸ2 ［ｎｍ］、
    前記ポケット領域に含まれる前記Ｎ型不純物としてのＡｓの量をＹ 2 ［／ｃｍ2 ］とするとき、
    Ｘ2 に対するＹ2 がＹ2 ≦−１．５×１０13・Ｘ2 ＋９．０×１０13の範囲になっていることを特徴とする半導体装置。
  19. Ｐチャネル型電界効果トランジスタを有する半導体装置であって、
    前記Ｐチャネル型電界効果トランジスタは、
    基板と、
    前記基板上に形成された高誘電率ゲート絶縁膜と、
    前記高誘電率ゲート絶縁膜上に形成されたゲート電極と、
    前記基板における前記ゲート電極の両側の領域に形成された、Ｐ型不純物を含むイクステンション領域と、
    前記基板における前記イクステンション領域の下に形成されたＮ型不純物として砒素（Ａｓ）及びリン（Ｐ）を含むポケット領域とを備え、
    前記Ａｓと前記高誘電率ゲート絶縁膜中の元素とが結合しており、
    前記Ａｓの導入量は、前記Ａｓと前記高誘電率ゲート絶縁膜中の元素との結合によって生じる異常な短チャネル効果が実質的に抑制される臨界点以下である範囲に設定されており、
    前記臨界点は、前記高誘電率ゲート絶縁膜の膜厚に基づいて算出され、
    前記ポケット領域に含まれるＰの量がＡｓの量よりも多いことを特徴とする半導体装置。
  20. 請求項１８又は１９において、
    前記高誘電率ゲート絶縁膜は、ハフニウムの酸化物及びジルコニウムの酸化物の少なくとも一方を含むことを特徴とする半導体装置。
  21. 請求項２０において、
    前記高誘電率ゲート絶縁膜は、窒素及びシリコンの少なくとも一方を更に含むことを特徴とする半導体装置。
  22. 請求項８〜１１、１８〜２１のいずれか一つにおいて、
    前記高誘電率ゲート絶縁膜中にマイナスの固定電荷が発生していることを特徴とする半導体装置。
  23. 請求項８〜１１、１８〜２１のいずれか一つにおいて、
    前記高誘電率ゲート絶縁膜の端の部分の方が、中心部分と比較してマイナスの固定電荷が多く含まれることを特徴とする半導体装置。
  24. 請求項８〜１１、１８〜２３のいずれか一つにおいて、
    前記高誘電率ゲート絶縁膜は、シリコンとＨｆを含有しており、
    前記基板に近い側のＳｉ含有量が、前記ゲート電極側と比べて高く、
    前記ゲート電極に近い側のＨｆ含有量が、前記基板に近い側と比べて高いことを特徴とする半導体装置。
  25. 請求項８〜１１、１８〜２４のいずれか一つにおいて、
    前記高誘電率ゲート絶縁膜の上にキャップ層が形成されていることを特徴とする半導体装置。
  26. 請求項２５において、
    前記キャップ層は、シリコン窒化膜であることを特徴とする半導体装置。
  27. 請求項８〜１１、１８〜２６のいずれか一つにおいて、
    前記ゲート電極は、Ａｌ/ＴｉＮの積層構造を有することを特徴とする半導体装置。
  28. 請求項８〜１１、１８〜２７のいずれか一つにおいて、
    前記ゲート電極にＳｉ又はＧｅが混入されていることを特徴とする半導体装置。
  29. 請求項８〜１１、１８〜２８のいずれか一つにおいて、
    前記高誘電率ゲート絶縁膜の物理膜厚は２nm以上４nm以下であることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7858458B2 (en) 2005-06-14 2010-12-28 Micron Technology, Inc. CMOS fabrication
US20070145495A1 (en) * 2005-12-27 2007-06-28 Intel Corporation Method of fabricating a MOSFET transistor having an anti-halo for modifying narrow width device performance
US7923373B2 (en) 2007-06-04 2011-04-12 Micron Technology, Inc. Pitch multiplication using self-assembling materials
US20090176356A1 (en) * 2008-01-09 2009-07-09 Advanced Micro Devices, Inc. Methods for fabricating semiconductor devices using thermal gradient-inducing films
CN102044544B (zh) * 2009-10-13 2012-12-05 中芯国际集成电路制造(上海)有限公司 具有浮动栅的非易失性存储器及其形成方法
US8372705B2 (en) * 2011-01-25 2013-02-12 International Business Machines Corporation Fabrication of CMOS transistors having differentially stressed spacers
KR20120125017A (ko) * 2011-05-06 2012-11-14 삼성전자주식회사 반도체 장치 및 그 제조방법
JP2014187238A (ja) * 2013-03-25 2014-10-02 Toyoda Gosei Co Ltd Ｍｉｓ型半導体装置の製造方法
US10050147B2 (en) * 2015-07-24 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6027976A (en) * 1997-12-18 2000-02-22 Advanced Micro Devices, Inc. Process for making semiconductor device having nitride at silicon and polysilicon interfaces
US6746926B1 (en) * 2001-04-27 2004-06-08 Advanced Micro Devices, Inc. MOS transistor with highly localized super halo implant
JP5073136B2 (ja) * 2001-08-24 2012-11-14 ルネサスエレクトロニクス株式会社 半導体装置
JP2003069011A (ja) 2001-08-27 2003-03-07 Hitachi Ltd 半導体装置とその製造方法
JP4628644B2 (ja) 2001-10-04 2011-02-09 富士通セミコンダクター株式会社 半導体装置の製造方法
JP4122167B2 (ja) * 2002-03-19 2008-07-23 富士通株式会社 半導体装置及びその製造方法
JP4095326B2 (ja) * 2002-03-29 2008-06-04 株式会社東芝 半導体装置の製造方法及び半導体装置
US7186604B2 (en) 2002-08-15 2007-03-06 Renesas Technology Corp. Semiconductor integrated circuit device and method for fabricating the same
JP2004266019A (ja) * 2003-02-28 2004-09-24 Fujitsu Ltd 半導体装置及びその製造方法
JP4691873B2 (ja) * 2003-03-31 2011-06-01 富士通株式会社 半導体装置およびその製造方法
US6913980B2 (en) * 2003-06-30 2005-07-05 Texas Instruments Incorporated Process method of source drain spacer engineering to improve transistor capacitance
JP4408679B2 (ja) * 2003-10-09 2010-02-03 三洋電機株式会社 半導体装置の製造方法
US7029967B2 (en) * 2004-07-21 2006-04-18 Texas Instruments Incorporated Silicide method for CMOS integrated circuits

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