JP4545879B2

JP4545879B2 - Drive control method and drive control apparatus

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Publication number: JP4545879B2
Application number: JP2000143731A
Authority: JP
Inventors: 俊一小野; 昇仁田; 純高村
Original assignee: Toshiba Tec Corp
Current assignee: Toshiba Tec Corp
Priority date: 1999-05-20
Filing date: 2000-05-16
Publication date: 2010-09-15
Anticipated expiration: 2020-05-16
Also published as: JP2001030577A

Description

【０００１】
【発明の属する技術分野】
本発明は、サーマルプリンタやインクジェットプリンタのヘッド駆動装置、ＣＣＤドライバ、モータドライバ、液晶ドライバなどデータや駆動信号によって動作を行う媒体を駆動する駆動制御方法及び駆動制御装置に関する。
【０００２】
【従来の技術】
この種の駆動制御装置としては例えばインクジェットプリンタのヘッド駆動装置がある。従来のヘッド駆動装置として２値印字データによるヘッド駆動装置の一般的な構成を図２６に示す。
【０００３】
このヘッド駆動装置は、２ライン分のバッファを構成するシフトレジスタ１、ラッチ回路２を備える。また、１６２個のインクジェットヘッドの各インク室を配置したインクジェットヘッド（図示しない）を駆動する駆動波形を出力する出力ピンＤＯn （n ＝1 〜162 ）、ラッチ回路２からの出力と通電イネーブル（Ｅ）とに基づいて通電信号を出力するＡＮＤゲート３、このＡＮＤゲート３からの出力を増幅して各出力ピンＤＯn から駆動波形を出力する増幅器４を備える。
【０００４】
このような装置における動作タイミングを図２７に示す。
シリアルデータ（ＳＤ）は、データ転送イネーブル（ＤＳＥＮ）がＨレベルの間にシステムクロック（ＣＫ）に従ってシフトレジスタ１に転送される。そして、シフトレジスタ１に転送された印字データは、ラッチ信号（ＬＴ）に基づいてラッチ回路２にラッチされる。このラッチ回路２の各出力ピンＤＯn に対応するデータ（ＰＮＤＴＡ）が"１"のときに通電イネーブル（Ｅ）による制御により通電信号（ＰＮＥ）としてＡＮＤゲート３から出力される。また、上記データ（ＰＮＤＴＡ）が"０"のときは通電信号（ＰＮＥ）は出力されない。
【０００５】
そして、ＡＮＤゲート３から出力された通電信号（ＰＮＥ）は、増幅器４にて増幅され、ヘッド駆動信号出力ピンＤＯn から駆動波形として出力される。これにより、該当するインクジェットヘッドのインク室を駆動する。
なお、データ転送イネーブル（ＤＳＥＮ）の替わりにデータ転送クロックを用いることも可能である。これに類似する公知技術としては例えば特開昭６３−９２４６７号公報に開示されたものがある。
【０００６】
次に、従来の他のヘッド駆動装置としてバイナリデータによるマルチドロップ階調駆動を行うヘッド駆動装置の一般的な構成を図２８に示す。なお、ここで説明するヘッド駆動装置は、バブルジェット方式やノーマルモードピエゾヘッド駆動方式のように分割して駆動する必要のない方式を採用するものである。
【０００７】
このヘッド駆動装置は、バイナリデータの単位をＰＩＸＥＬとした場合、"バイナリデータ×ＰＩＸＥＬ"数に対応した容量を有するバイナリシフトレジスタ５とバイナリラッチ回路６とを備える。また、１６２個のインクジェットヘッドの各インク室を配置したインクジェットヘッド（図示しない）を駆動する駆動波形を出力する出力ピンＤＯn (n ＝1 〜162 ）、階調通電イネーブル（Ｅ１〜Ｅ７）を外部より直接パラレルに入力し、バイナリデータで対応する信号をセレクトして出力するセレクタ７、このセレクタ７からの出力を増幅して各出力ピンＤＯn から駆動波形を出力する増幅器８を備える。
【０００８】
このような装置における動作タイミングを図２９に示す。
ＰＩＸＥＬ単位でバイナリのシリアルデータ（ＳＤ）は、データ転送イネーブル（ＤＳＥＮ）がＨレベルの間にシステムクロック（ＣＫ）に従ってバイナリシフトレジスタ５に転送される。そして、バイナリシフトレジスタ５に転送された印字データは、ラッチ信号（ＬＴ）に基づいてバイナリラッチ回路６にラッチされる。このバイナリラッチ回路６の出力ピンＤＯn に対応するデータ（ＢＰＮＤＴＡ）は、ＰＩＸＥＬ単位でセレクタ７のセレクト信号として入力され、これにより階調通電イネーブル（Ｅ１〜Ｅ７）の中から対応する信号を選択し、階調通電信号（ＢＰＮＥ）としてセレクタ７から出力される。この階調通電信号（ＢＰＮＥ）は、１ドット当りの階調を変えるための信号で、同じ場所に複数吐出させることで１ドットの体積を変え、マルチブロック階調制御を可能とする。
【０００９】
上記階調通電信号（ＢＰＮＥ）は、増幅器８にて増幅され、ヘッド駆動信号出力ピンＤＯn から階調駆動波形として出力される。これにより、該当するインクジェットヘッドのインク室を駆動し、ＰＩＸＥＬ単位でバイナリの印字データに対応したドロップ数の出力が行われる。
【００１０】
なお、シェアモードピエゾヘッドを駆動する場合、その構造上から分割駆動を行う必要がある。この場合は印字周期内で奇数インク室／偶数インク室の様に分割して駆動が行われる。
【００１１】
上述した図２６に示すヘッド駆動装置においては、ヘッドを駆動するのに必要な駆動情報としてシリアルデータ（ＳＤ）、データ転送イネーブル（ＤＳＥＮ）、システムクロック（ＣＫ）、ラッチ信号（ＬＴ）、通電イネーブル（Ｅ）が必要となる。特に、階調印字を行う場合には図２８に示すヘッド駆動装置のように、さらに必要な階調数だけ階調通電イネーブル（Ｅ１〜Ｅ７）の信号が必要となる。
【００１２】
従って、このような従来のヘッド駆動装置では、ヘッドを駆動するために多くの制御線が必要となり、接続用のコネクタも多ピンのものが必要となってしまうという問題があった。
【００１３】
このような信号線数の増加を回避するため、信号線を削減しつつ、ヘッドの階調駆動を行う装置として、階調通電信号がある１つの駆動信号の繰返しであるマルチドロップ駆動の場合に階調通電信号を生成するという別の方式を採用するヘッド駆動装置がある。このような方式であれば、特に外部より階調通電信号を生成するために複数の階調通電イネーブルを並列に供給する必要はなく、その分だけ信号線数を削減することができる。
【００１４】
このようなヘッド駆動装置の構成を図３０に示し、その動作タイミングを図３１に示す。図２８に示すものと比較すると、セレクタ７が削除され、その代りに制御部９、コンパレータ１１、ＡＮＤゲート１２が設けられている。
この制御部９は、階調通電信号（ＢＰＮＥ）を生成するためのコモン通電イネーブル（ＥＣ）とバイナリドロップ信号（ＣＴＱ）を供給する目的で設けられている。
【００１５】
また、図２８に示すものと比較すると、セレクタ７で階調通電イネーブルを選択して出力する代りに、バイナリラッチ回路６からのデータ（ＢＰＮＤＴＡ）と制御部９からのドロップ信号（ＣＴＱ）をコンパレータ１１にて比較することにより、ＰＩＸＥＬ毎に各々のバイナリデータに応じたコンパレータ出力（ＢＰＮＣＰ）を生成する。そして、このコンパレータ出力（ＢＰＮＣＰ）は、ＡＮＤゲート１２にてコモン階調イネーブル（ＥＣ）と論理和演算され、階調通電信号（ＢＰＮＥ）として出力される。
【００１６】
なお、制御部９は、階調信号発生器等を備えるが、これは固定動作でも設定によって動作を定義してよい。また、制御部９は、動作イネーブル信号（ＥＮ）がＨレベルの状態で動作し、駆動制御が行われる。このようなヘッド駆動装置に類似する公知技術としては例えば特開平３―１９８４６９号公報に開示されたものがある。
【００１７】
また、図３０に示すようなヘッド駆動装置を複数個接続して幅広ヘッドに対応させるようにしたものを図３２、図３３に示す。
図３２に示すものは、ヘッド幅が広がった場合に複数のヘッド駆動装置をカスケード接続するのによく使用される方法であり、各ヘッド駆動装置を同一のタイミングで駆動させるものである。このものにおいては、ラッチ信号（ＬＴ）、データ転送イネーブル（ＤＳＥＮ）、シリアルデータ（ＳＤ）などの共通駆動制御信号群のうちでシリアルデータ（ＳＤ）のみがカスケード接続される。また、制御部９の動作イネーブル（ＥＮ）、ラッチ信号（ＬＴ）、データ転送イネーブル（ＤＳＥＮ）はパラレルに接続される。さらに、システムクロック（ＣＫ）、システムリセット（ＲＳＴ）も同様にパラレルに接続される。従って、図３２に示すようなものにおいては６本の信号線でカスケード接続された装置を駆動することとなる。
【００１８】
これに対し、図３３に示すものは、Ｙ（イエロー）、Ｍ（マゼンダ）、Ｃ（シアン）、Ｋ（ブラック）の４つのヘッドを用いてカラー印字を行わせる場合に代表されるように、各ヘッド駆動装置を独立したタイミングで駆動させるものである。
【００１９】
このものにおいては、各ヘッド駆動装置の駆動制御信号群は、それぞれヘッド駆動装置に対して独立して接続される。なお、システムクロック（ＣＫ）、システムリセット（ＲＳＴ）はパラレルに接続される。このように、ヘッド駆動装置単位で駆動制御信号群が独立して供給されることで、各々のタイミングでの駆動を可能としている。
【００２０】
【発明が解決しようとする課題】
しかしながら、このような図３０に示すような装置においても、ヘッドを駆動するのに必要な駆動情報として少なくともシリアルデータ（ＳＤ）、データ転送イネーブル（ＤＳＥＮ）、システムクロック（ＣＫ）、ラッチ信号（ＬＴ）の信号線は必要である。
【００２１】
また、図３０に示すような装置を複数個接続して幅広ヘッドに対応させる場合、図３２に示すものでは、単一のヘッド駆動装置で構成する場合に比して信号線数の増加はないものの、各ヘッド駆動装置を同一のタイミングで駆動させるため、ヘッド駆動装置間の印字タイミング調整が不可能であることから、各ヘッド駆動装置で駆動させるヘッドを主走査方向や副走査方向にずらして構成する場合などに、印字ずれがないように各ヘッド駆動装置で駆動するヘッドの印字タイミングを調整することができず、すなわちヘッド駆動装置間の段差ずれ等を解消できず良好な印字を行うことができないという問題がある。
【００２２】
また、図３３に示すものでは、各ヘッド駆動装置を独立のタイミングで駆動させるので、上述した印字タイミングの調整は可能であるが、その分だけ信号線数が増加してしまうという問題がある。特に、接続するヘッド駆動装置が多くなればなるほどヘッドを駆動するのに必要な信号線数が増加し、ケーブルやコネクタのピン数が膨大なものとなってしまう。
このように、ヘッドを駆動するのに必要な信号線数が多いほど、ケーブルやコネクタのピン数が多くなるが、このことはノイズを増加させ、接触の確実性等の信頼性も低下させる。さらにコストも増加するため好ましくない。
【００２３】
そこで、本発明は、少ない信号線数でヘッドを駆動しつつ被駆動媒体の駆動タイミングも調整でき、しかも信号線数を抑えつつ多数接続できる駆動制御方法及び駆動制御装置を提供しようとするものである。
【００２４】
【課題を解決するための手段】
請求項１の本発明は、駆動制御データに基づいて印字ヘッドの駆動素子を駆動制御装置によって駆動する駆動制御方法において、前記駆動制御装置は、制御部と、駆動制御データバッファと、駆動部とを備え、単数ビット又は複数ビットで構成したスタートビットとそれに続く駆動制御データとを有するシリアルデータを外部から前記制御部および前記駆動制御データバッファに入力し、前記制御部に前記シリアルデータ中の前記スタートビットを検出させ、同スタートビットを検出したタイミングで、前記駆動制御データバッファに対してイネーブル信号およびラッチ信号を出力させるとともに、前記駆動部に対して前記駆動素子への通電制御用の制御信号を出力させ、前記駆動制御データバッファに、前記イネーブル信号の入力タイミングに基づいて前記シリアルデータ中の前記駆動制御データを認識させるとともに、認識した前記駆動制御データを前記ラッチ信号の入力タイミングに基づいてラッチさせ、前記駆動部に、前記駆動制御データバッファでラッチされた前記駆動制御データと前記制御信号とに基づいて前記駆動素子を駆動させる、ことを特徴とする駆動制御方法である。
【００２５】
請求項２の本発明は、前記シリアルデータは、複数ビットのスタートビットとその後に続く駆動制御データと固定レベルである定常状態により構成したことを特徴とする請求項１記載の駆動制御方法である。
【００２６】
請求項３の本発明は、前記シリアルデータは、最初のスタートビットと定常状態とを逆のレベルにしたことを特徴とする請求項２記載の駆動制御方法である。
【００２７】
請求項４の本発明は、前記シリアルデータは、装置リセット情報を含み、前記制御部に前記装置リセット情報を検出させるとともに、同装置リセット情報を検出したときに前記駆動制御装置をリセットするリセット信号を出力させることを特徴とする請求項１記載の駆動制御方法である。
【００２８】
請求項５の本発明は、前記駆動制御装置を複数接続し、各駆動制御装置を駆動させようとするタイミングで各駆動制御装置に入力されたシリアルデータに基づいて各駆動制御装置における対応する前記駆動素子の相互間のタイミング制御を含む前記駆動素子の駆動制御を行うことを特徴とする請求項１記載の駆動制御方法である。
【００２９】
請求項６の本発明は、駆動制御データに基づいて印字ヘッドの駆動素子を駆動する駆動制御装置において、単数ビット又は複数ビットで構成したスタートビットと駆動制御データとを有するシリアルデータの供給を受け、同シリアルデータから前記スタートビットを検出し、同スタートビットを検出したタイミングでイネーブル信号、ラッチ信号、および前記駆動素子への通電制御用の制御信号を出力する制御部と、前記シリアルデータ、前記イネーブル信号および前記ラッチ信号の供給を受け、前記イネーブル信号が入力されるタイミングで前記シリアルデータ中の前記駆動制御データを認識し、前記ラッチ信号が入力されるタイミングで前記認識した前記駆動制御データをラッチする駆動制御データバッファと、前記制御信号の供給を受け、入力された前記制御信号および前記駆動制御データバッファにラッチされた前記駆動制御データに基づいて前記駆動素子を駆動する駆動部と、を設けたことを特徴とする駆動制御装置である。
【００３０】
請求項７の本発明は、前記制御部は、前記シリアルデータから前記スタートビットを検出し、転送スタート信号、印字スタート信号、および前記ラッチ信号を出力するスタートビット検出部と、前記転送スタート信号の供給を受け、前記転送スタート信号が入力されるタイミングで前記イネーブル信号を出力する転送制御部と、前記印字スタート信号の供給を受け、前記印字スタート信号が入力されるタイミングで前記制御信号を出力する駆動制御部と、を有することを特徴とする請求項６記載の駆動制御装置である。
【００３１】
請求項８の本発明は、前記転送制御部から出力される前記イネーブル信号は、前記スタートビット検出部にフィードバックされ、前記スタートビット検出部は、前記転送制御部から前記イネーブル信号がフィードバックされている間、前記スタートビットの検出を無効とする、ことを特徴とする請求項７記載の駆動制御装置である。
【００３２】
請求項９の本発明は、前記シリアルデータは、前記スタートビットと、それに続く前記駆動制御データおよび設定データのいずれか一方を含み、前記駆動素子の駆動制御に必要な設定を行う設定モードと前記駆動素子の駆動制御を行う駆動制御モードとを判断するモード判断部を備え、前記スタートビット検出部は、前記モード判断部が前記駆動制御モードを判断しているときに前記シリアルデータから前記スタートビットを検出すると前記転送スタート信号、前記印字スタート信号、および前記ラッチ信号を出力し、前記モード判断部が前記設定モードを判断しているときに前記シリアルデータから前記スタートビットを検出すると設定スタート信号を出力し、前記シリアルデータおよび前記設定スタート信号の供給を受け、前記設定スタート信号が入力されたときに、前記シリアルデータに含まれる設定データを用いて前記駆動制御部の設定を行う設定部をさらに備えたことを特徴とする請求項７記載の駆動制御装置である。
【００３３】
請求項１０の本発明は、前記設定データは、データ転送数情報を含み、前記設定部は、前記データ転送数情報に基づいて前記駆動制御データバッファへの前記駆動制御データの転送数を設定し、前記転送制御部は、前記設定部により設定された転送数の駆動制御データが前記駆動制御データバッファに記憶されるまで、前記イネーブル信号を出力することを特徴とする請求項９記載の駆動制御装置である。
【００３４】
請求項１１の本発明は、前記モード判断部は、外部からのリセット信号の入力を受けたときに設定モードになったと判断し、前記設定部が前記駆動素子の駆動制御に必要な設定を終了したことを検出することにより駆動制御モードになったと判断することを特徴とする請求項９記載の駆動制御装置である。
【００３５】
請求項１２の本発明は、前記モード判断部は、設定データが予め決められた所定データ数だけ前記設定部に転送されたことにより、前記設定部が前記駆動素子の駆動制御に必要な設定を終了したことを検出し、これによって駆動制御モードになったと判断することを特徴とする請求項９記載の駆動制御装置である。
【００３６】
請求項１３の本発明は、前記シリアルデータは、前記スタートビットに続く設定データ転送数情報を含み、前記スタートビット検出部は、前記スタートビットを検出すると、同スタートビットに続く前記設定データ転送数情報を前記設定部へ転送し、前記設定部は、前記シリアルデータから前記設定データ転送数情報が示す設定データ数分のデータを取り込んで設定を行うことを特徴とする請求項９記載の駆動制御装置である。
【００３７】
請求項１４の本発明は、前記設定部は、前記駆動素子の駆動制御に必要な設定が終了すると、設定終了信号を出力し、前記モード判断部は、前記設定部からの設定終了信号を検出することにより、駆動制御モードになったと判断することを特徴とする請求項９記載の駆動制御装置である。
【００３８】
請求項１５の本発明は、前記シリアルデータは、前記スタートビットに続くモード情報を含み、前記スタートビット検出部は、前記スタートビットを検出したとき、同スタートビットに続く前記モード情報が設定モードへの切換えを示すならば、当該駆動制御装置の各部をリセットするリセット信号を出力し、前記モード判断部は、前記スタートビット検出部から前記リセット信号が入力されたことに応じて設定モードになったと判断することを特徴とする請求項１１記載の駆動制御装置である。
【００３９】
請求項１６の本発明は、前記設定部は、設定モードにおける前記駆動素子の駆動制御に必要な設定を正常に終了したか否かを判定する正常終了判定手段を有することを特徴とする請求項９記載の駆動制御装置である。
【００４０】
請求項１７の本発明は、前記正常終了判定手段は、設定が正常に終了したか否かを、設定データの演算結果に基づいて判定することを特徴とする請求項１６記載の駆動制御装置である。
【００４１】
請求項１８の本発明は、前記シリアルデータは、設定データの和との理論和が所定値となるようなチェックデータを含み、前記正常終了判定手段は、設定モードにおいて前記シリアルデータのうちの設定データの和を算出し、設定データに基づく設定が終了すると、設定データの和と前記シリアルデータのうちのチェックデータとの論理和が所定値となったときのみに設定が正常に終了したと判定することを特徴とする請求項１７記載の駆動制御装置である。
【００４２】
請求項１９の本発明は、前記正常終了判定手段は、設定データの和と前記シリアルデータのうちのチェックデータとの論理和における下位の数ビットが所定値となったときのみに設定が正常に終了したと判定することを特徴とする請求項１８記載の駆動制御装置である。
【００４３】
請求項２０の本発明は、前記モード判断部は、前記正常終了判定手段によって設定が正常に終了したと判定された場合は駆動制御モードになったと判断し、前記正常終了判定手段によって設定が正常に終了したと判定されない場合はまだ設定モードのままであると判断することを特徴とする請求項１６ないし請求項１９のうちいずれか１記載の駆動制御装置である。
【００４４】
請求項２１の本発明は、前記設定部は、前記正常終了判定手段によって設定が正常に終了したと判定されたときに設定終了信号を出力し、前記モード判断部は、前記設定部からの設定終了信号を検出することにより、駆動制御モードになったと判断することを特徴とする請求項１６ないし請求項２０のうちいずれか１記載の駆動制御装置である。
【００４５】
請求項２２の本発明は、前記設定部は、設定モードにおいて設定データを入力するための設定データバッファを有することを特徴とする請求項９記載の駆動制御装置である。
【００４６】
請求項２３の本発明は、前記設定部は、設定モードにおいて前記設定データバッファに、そのビット幅分の設定データが入力されるごとに、入力されたビット幅分の設定データについての設定を行うことを特徴とする請求項２２記載の駆動制御装置である。
【００４７】
請求項２４の本発明は、前記駆動制御データバッファは、所定数の前記駆動素子に対して１つの割合で設けられた多段数のシフトレジスタを有し、前記レジスタ数よりも少数の前記駆動制御データを選択的に割り当てて前記各レジスタに記憶させることを特徴とする請求項７に記載の駆動制御装置である。
【００４８】
請求項２５の本発明は、外部へ設定データ又は駆動制御データを転送するデータ出力端子と、前記モード判断部が設定モードを判断している場合は、前記設定データバッファのデータを前記データ出力端子を介して外部へ転送し、前記モード判断部が駆動制御モードを判断している場合は、前記駆動制御データバッファのデータを前記データ出力端子を介して外部へ転送する転送データ選択部とを設けたことを特徴とする請求項２２記載の駆動制御装置である。
【００４９】
請求項２６の本発明は、請求項６記載の駆動制御装置を複数カスケード接続して構成した駆動制御装置であって、各駆動制御装置は、シリアルデータを入力するスタートビット検知端子をデータ入力端子及びデータ出力端子と別個に設け、第１段の駆動制御装置は、外部からのシリアルデータを転送するデータ線に対して、前記スタートビット検知端子と前記データ入力端子とを共通に接続し、第２段以降の駆動制御装置は、外部からのシリアルデータを転送するデータ線に対して、各駆動制御装置のスタートビット検知端子はパラレルに接続し、データ入力端子は前段の駆動制御装置のデータ出力端子に接続することによりシリーズにカスケード接続したことを特徴とする駆動制御装置である。
【００５０】
請求項２７の本発明は、請求項２５記載の駆動制御装置を複数カスケード接続して構成した駆動制御装置であって、各駆動制御装置は、シリアルデータを入力するスタートビット検知端子とデータ入力端子とを別個に設け、第１段の駆動制御装置は、外部からのシリアルデータを転送するデータ線に対して、前記スタートビット検知端子と前記データ入力端子とを共通に接続し、第２段以降の駆動制御装置は、外部からのシリアルデータを転送するデータ線に対して、各駆動制御装置のスタートビット検知端子はパラレルに接続し、データ入力端子は前段の駆動制御装置のデータ出力端子に接続することによりシリーズにカスケード接続したことを特徴とする駆動制御装置である。
【００５１】
請求項２８の本発明は、各駆動制御装置の前記設定部は、前記モード判断部が設定モードを判断している場合に入力するシリアルデータの設定データに含まれる駆動制御データの転送長情報に基づいて、駆動制御データの転送長を設定し、各駆動制御装置の前記転送制御部は、前記設定部に設定された駆動制御データの転送長情報に基づいて、前記イネーブル信号を出力することを特徴とする請求項２７記載の駆動制御装置である。
【００５２】
請求項２９の本発明は、各駆動制御装置の前記設定部は、入力されるシリアルデータのスタートビットに含まれる駆動制御データの転送長情報に基づいて、前記駆動制御データバッファに対する駆動制御データの転送を行うことを特徴とする請求項２７記載の駆動制御装置である。
【００５３】
請求項３０の本発明は、前記設定データは、各駆動制御装置の前記設定データバッファのビット幅とカスケード数の積を単位として各駆動制御装置の前記設定データバッファに転送するようにし、各駆動制御装置は、上記転送単位で前記設定データバッファの設定データを設定することを特徴とする請求項２７記載の駆動制御装置である。
【００６６】
【発明の実施の形態】
以下、本発明をインクジェットプリンタのヘッド駆動装置に適用した場合の第１の実施の形態を図１ないし図８を参照して説明する。
本実施の形態に係るヘッド駆動装置は、ｎ個のインクジェットヘッドの各インク室を配置したインクジェットヘッドを階調駆動するものであって、設定モードと駆動制御モードとしての印字モードを有し、設定モードにて制御部の設定を行い、印字モードにて印字動作を行うものである。
【００６７】
図１は、本実施の形態に係るヘッド駆動装置の構成を示す回路図である。このヘッド駆動装置は、データ転送、ラッチ、通電制御等を行うための制御信号を生成する共通制御部（ＣＣ）２１、共通制御部（ＣＣ）２１で生成された制御信号に基づいてインクジェットヘッド（図示しない）を駆動する階調ヘッド駆動信号を生成し、出力ピンＤＯn （n ＝1 〜162 ）から出力する駆動手段としてのヘッド制御部（ＮＣ）２２、カスケード接続する場合に必要となる転送データ選択手段セレクタとしての（ＭＵＸ）２３を備える。
【００６８】
上記共通制御部（ＣＣ）２１は、印字モード時にヘッド駆動部（ＮＣ）２２に対して各種制御信号を出力してヘッド駆動部（ＮＣ）２２の駆動制御を行うものである。この共通制御部（ＣＣ）２１は、後述する設定データを入力する設定データバッファ（ＣＮＦＢＵＦ）を備え、設定モード時には設定データバッファ（ＣＮＦＢＵＦ）を介し、後述する内部設定レジスタ（図示しない）に対して設定が行われることにより機能する。また、印字動作の制御のみならず、印字データ転送、ラッチといったヘッド駆動部（ＮＣ）２２に設けられた印字データ入力用の駆動制御データバッファとしての印字データバッファ（ＰＲＴＢＵＦ）に対する制御も行う。なお、この印字データバッファ（ＰＲＴＢＵＦ）は、データ入力手段でもある。また、これらの設定データバッファ（ＣＮＦＢＵＦ）、印字データバッファ（ＰＲＴＢＵＦ）の出力は、セレクタ（ＭＵＸ）２３によって切換えられて出力される。
【００６９】
従って、本実施の形態に係るヘッド駆動装置を複数カスケード接続した場合に、設定モード、印字モードの各モード時において各バッファのカスケード接続が可能となる。これにより、設定データと印字データとを転送する信号線数を少なくすることができる。
なお、このセレクタ（ＭＵＸ）２３は、ヘッド駆動装置を複数接続する場合にのみ必要となり、ヘッド駆動装置を単体で使用する場合は不要となる。
【００７０】
本実施の形態に係るヘッド駆動装置は、外部からの入力としてシリアルデータ（ＳＤ）、システムクロック（ＣＫ）、システムリセット（ＲＳＴ）の３本、外部への出力としてデータ出力端子としてのシリアルデータ出力（ＳＤＯ）、設定終了信号（ＣＦＤＮ）の２本と階調ヘッド駆動信号出力（ＤＯn ）のｎ本から構成される。ここで、シリアルデータ（ＳＤ）は、スタートビット検知端子（ＣＤＩ）、データ入力端子（ＳＤＩ）の双方へ供給されるようになっている。なお、上記設定終了信号（ＣＦＤＮ）は、設定モード、印字モードの各モード状態を監視するための信号である。
【００７１】
次に、上記共通制御部（ＣＣ）２１の回路構成を図２を参照して説明する。上記共通制御部（ＣＣ）２１は、後述するシリアルデータ（ＳＤ）の起動情報としてのスタートビットを検出してラッチ、データ転送、通電を制御するスタートビット検出手段、モード判断手段としてのスタートビット処理器（ＳＴＣ）２４、データ転送イネーブルを生成する印字データ転送制御器（ＤＴＣ）２５、上記ヘッド駆動部（ＮＣ）２２を制御するヘッド駆動制御器（ＰＲＣ）２７、上記設定データバッファ（ＣＮＦＢＵＦ）を介して所定の設定を行う設定制御器（ＣＦＣ）２６を備える。この共通制御部（ＣＣ）２１からの出力に従い、ヘッド駆動部（ＮＣ）２２が動作することとなる。
【００７２】
上記印字データ転送制御器（ＤＴＣ）２５及びヘッド駆動制御器（ＰＲＣ）２７には、設定モード時に設定データバッファ（ＣＮＦＢＵＦ）を介して設定が行われる内部設定レジスタ（図示しない）が設けられている。これらの内部レジスタは、設定データバッファ（ＣＮＦＢＵＦ）と同じビット幅で構成されている。
なお、図示はしないが、図２に示す上記スタートビット処理器（ＳＴＣ）２４、印字データ転送制御器（ＤＴＣ）２５、設定制御器（ＣＦＣ）２６、ヘッド駆動制御器（ＰＲＣ）２７には、システムクロック（ＣＫ）、システムリセット（ＲＳＴ）、後述するポートリセット（ＰＲＳＴ）が供給される。そして、これらはシステムクロック（ＣＫ）に基づいて動作し、システムリセット（ＲＳＴ）又はポートリセット（ＰＲＳＴ）によってリセットされる。後述する図９に示すものも同様である。
【００７３】
次に、ヘッド駆動装置に投入されるシリアルデータ（ＳＤ）の構成を図３を参照して説明する。
図３は、シリアルデータ（ＳＤ）のフォーマットを示す。このシリアルデータ（ＳＤ）は、起動情報としてのスタートビットとデータとＬレベルの定常状態（固定レベル）の箇所から構成されている。このように定常状態がＬレベルに固定されているので、定常状態とスタートビットとの誤認を防止できる。
【００７４】
このシリアルデータ（ＳＤ）は、クロック信号（ＣＫ）に同期してヘッド駆動装置へ投入される。ここでは、スタートビットはＨレベル及びＬレベルの２ビットで構成した場合の例を示す。
なお、スタートビットはＨレベルのみの単独1ビットで構成してもよい。また、シリアルデータ（ＳＤ）におけるデータが無い定常状態がＨレベル（固定レベル）の場合には、スタートビットをＬレベルの単独１ビット、又はＬレベルで始まる複数ビットで構成してもよい。
上記シリアルデータ（ＳＤ）のスタートビットの後に続くデータは、設定モードにおいては設定データとし、印字モードでは駆動制御データとしての印字データとする。上記設定データは印字データの転送長（駆動制御データの転送長情報）などを設定するものである。
【００７５】
次に、上記共通制御部（ＣＣ）２１の印字モード時における動作タイミングを図４を参照して説明する。なお、実際には、設定モードが先に行われることとなるが設定モードの説明は後述するため、ここでは共通制御部（ＣＣ）２１にヘッド駆動部（ＮＣ）２２の駆動制御のための設定が既にされているものとして印字モード時の説明を先に行う。
【００７６】
印字モード時において、スタートビットと印字データを含む印字モード時シリアルデータ（ＳＤ）が投入されると、この印字モード時シリアルデータ（ＳＤ）はスタートビット検知端子（ＣＤＩ）を介して共通制御部（ＣＣ）２１に入力されるとともに、データ入力端子（ＳＤＩ）を介してヘッド駆動部（ＮＣ）２２に入力される。
【００７７】
そして、印字モード時シリアルデータ（ＳＤ）のうち、スタートビットは共通制御部（ＣＣ）２１のスタートビット処理器（ＳＴＣ）２４に入力され、検知される。また、このスタートビットに続く印字データは、印字データ入力端子（ＳＤＩ）からヘッド駆動部（ＮＣ）２２へ転送される。
このように１本のシリアルデータ（ＳＤ）に時分割されたスタートビット及びデータの各情報は、２本の端子によりスタートビットとデータとに分離される。
【００７８】
上記スタートビット処理器（ＳＴＣ）２４において、印字モード時シリアルデータ（ＳＤ）のうちのスタートビットが検知されると、印字データ転送スタート（ＤＴＣＧＯ）、印字データラッチ信号（ＤＴＬＴ）、印字スタート信号（ＰＲＣＧＯ）の各制御信号が同時に生成される。
このとき、上記スタートビットは、データ入力端子（ＳＤＩ）にも供給されるが、この時点では印字データ転送制御部（ＤＴＣ）２５において印字データ転送イネーブル（ＤＳＥＮ）が発生していないため、スタートビットがデータ入力端子（ＳＤＩ）からヘッド駆動部（ＮＣ）２２へ転送されることはない。
【００７９】
このように、スタートビットが検知されると、データ転送起動のための印字データ転送スタート（ＤＴＣＧＯ）、データラッチのための印字データラッチ信号（ＤＴＬＴ）、駆動制御起動のための印字スタート信号（ＰＲＣＧＯ）の各制御信号が同時に生成され、それぞれの処理が開始されるので、このスタートビットは、装置を起動する起動情報として、データ転送起動情報、データラッチ情報、駆動制御起動情報を兼ねている。
【００８０】
上記スタートビット処理器（ＳＴＣ）２４からの印字データ転送スタート（ＤＴＣＧＯ）が印字データ転送制御部（ＤＴＣ）２５へ供給されると、印字データ転送制御部（ＤＴＣ）２５が起動して印字データ転送イネーブル（ＤＳＥＮ）を生成し、ヘッド駆動部（ＮＣ）２２に出力する。
【００８１】
この印字データ転送イネーブル（ＤＳＥＮ）がＨレベルのときにシリアルデータ（ＳＤ）上の情報を印字データと認識することとなる。ここで認識された印字データは、ヘッド駆動部（ＮＣ）２２の印字データ入力端子（ＳＤＩ）から印字データバッファ（ＰＲＴＢＵＦ）へ転送される。
【００８２】
上記印字データ転送制御器（ＤＴＣ）２５では、後述する設定モード時にヘッド駆動部（ＮＣ）２２の印字データバッファ（ＰＲＴＢＵＦ）における後述するシフトレジスタ３１の段数が設定されるため、印字データの転送数が設定値（印字データの転送長）に到達すると印字データ転送イネーブル（ＤＳＥＮ）をＬレベルとし、印字データのシフトレジスタ３１への転送を停止する。
【００８３】
このように、設定モード時に共通制御部（ＣＣ）における印字データ転送制御器（ＤＴＣ）２５に印字データの転送長（駆動制御データの転送長情報）を設定するため、印字データバッファ（ＰＲＴＢＵＦ）を組替えた場合にも柔軟に対応でき、印字データの転送が可能となる。また、従来は、データを投入する際、外部から転送イネーブルを同時に投入する必要があったが、本実施の形態ではこれを不要とすることができ、シリアルデータ（ＳＤ）のみでデータの転送を行うことができる。
【００８４】
なお、後述する設定モード時には、設定データを含む設定モード時シリアルデータ（ＳＤ）が投入されるが、この場合は例えば設定容量を所定値とし、共通制御部（ＣＣ）２１における設定制御器（ＣＦＣ）２６のハードウエアの動作を設定データの容量に合わせておくことにより、外部から転送イネーブルを同時に投入することなく、データの転送を行うことができる。
【００８５】
また、上記印字データ転送イネーブル（ＤＳＥＮ）は、スタートビット処理器（ＳＴＣ）２４にフィードバックされており、これを利用して印字データ転送中にスタートビット検知端子（ＣＤＩ）から入力されるスタートビットの検知を無効とすることで印字データとスタートビットを判別するとともに、スタートビットと印字データの誤認を防止している。
【００８６】
上記印字データ転送イネーブル（ＤＳＥＮ）がＨレベルの間は、印字モード時シリアルデータ（ＳＤ）のうちの印字データがヘッド駆動部（ＮＣ）２２における印字データバッファ（ＰＲＴＢＵＦ）へ転送され、上記スタートビット処理器（ＳＴＣ）２４で生成された印字データラッチ信号（ＤＴＬＴ）によりラッチされる。
【００８７】
また、これと同時に上記スタートビット処理器（ＳＴＣ）２４で生成された印字スタート（ＰＲＣＧＯ）がヘッド駆動制御器（ＰＲＣ）２７に供給されると、ヘッド駆動制御器（ＰＲＣ）２７が起動する。すると、ヘッド駆動制御器（ＰＲＣ）２７は、ヘッド駆動部（ＮＣ）２２に対し、コモン階調イネーブル（ＥＣ）、階調通電信号の幅を作る基準となるバイナリドロップ信号（ＣＴＱ）、インク室をグループ分けして分割駆動する場合にその振分けを行うための分割印字信号（ＤＩＶ）の各制御信号を出力する。これにより、後述のようにヘッド駆動部（ＮＣ）２２が駆動制御され、印字が行われる。
【００８８】
このように、スタートビットの投入タイミング、すなわち印字モード時シリアルデータ（ＳＤ）の投入タイミングを調整することにより、印字スタート（ＰＲＣＧＯ）のタイミングを変えることができる。従って、シリアルデータの投入タイミングのみで印字用紙上の印字位置を調整できる。
【００８９】
次に、上記ヘッド駆動部（ＮＣ）２２の回路構成を図５を参照して説明する。
上記ヘッド駆動部（ＮＣ）２２は、バイナリデータの単位をＰＩＸＥＬとした場合、"バイナリデータｘＰＩＸＥＬ"数に対応した容量を有するバイナリ構成の記憶手段としてのシフトレジスタ３１とラッチ回路３２とを備える。これらシフトレジスタ３１とラッチ手段としてのラッチ回路３２は上述した印字データバッファ（ＰＲＴＢＵＦ）を構成する。
【００９０】
また、上記ヘッド駆動部（ＮＣ）２２は、１６２個のインクジェットヘッドの各インク室を配置したインクジェットヘッド（図示しない）を駆動する駆動波形を出力する出力ピンＤＯn 、バイナリドロップ信号（ＣＴＱ）をバイナリ印字データと比較して、ＰＩＸＥＬ毎に各々のバイナリデータに応じた出力（ＢＰＮＣＰ）を生成するコンパレータ３３、このコンパレータ３３からの出力（ＢＰＮＣＰ）をコモン階調イネーブル（ＥＣ）と論理和演算して階調通電信号（ＢＰＮＥ）を出力するＡＮＤゲート３４、分割印字信号（ＤＩＶ）に基づいて分割駆動する場合に駆動するグループのインク室を選択する駆動インク室セレクタ３５、駆動インク室セレクタ３５からの出力を増幅して対応する出力ピンＤＯn から駆動波形を出力する増幅器３６から構成される。
【００９１】
次に、上記ヘッド駆動部（ＮＣ）２２の印字モード時における動作タイミングを図６を参照して説明する。なお、ここでは上記共通制御部（ＣＣ）２１を説明した場合と同様に、後述の設定モードによって既に所定の設定がされて機能定義がされているものとして、スタートビットを含む印字モード時シリアルデータ（ＳＤ）が入力されることにより印字制御を行う場合について説明する。
【００９２】
このヘッド駆動部（ＮＣ）２２は、上記共通制御部（ＣＣ）２１におけるスタートビット処理器（ＳＴＣ）２４からの印字データ転送イネーブル（ＤＳＥＮ）がＨレベルのときに、印字データ入力端子（ＳＤＩ）から供給されたシリアルデータ（ＳＤ）のうちの印字データをデータバッファ（ＰＲＴＢＵＦ）のシフトレジスタ３１に格納する。
【００９３】
そして、上記共通制御部（ＣＣ）２１におけるヘッド駆動制御器（ＰＲＣ）２７からの印字データラッチ信号（ＤＴＬＴ）によりシフトレジスタ３１に格納されたデータがラッチ回路３２にてラッチされる。このラッチ回路３２にラッチされたデータ（ＢＰＮＤＴＡ）は、上記ヘッド駆動制御器（ＰＲＣ）２７からのバイナリドロップ信号（ＣＴＱ）とともにコンパレータ３３に入力されて比較される。この比較結果は、ＰＩＸＥＬ毎に各々のバイナリデータに応じたコンパレータ出力（ＢＰＮＣＰ）となる。
【００９４】
このコンパレータ出力（ＢＰＮＣＰ）は、ＡＮＤゲート３４にてコモン階調イネーブル（ＥＣ）と論理和演算され、階調通電信号（ＢＰＮＥ）として出力され、駆動インク室セレクタ３５に供給される。この駆動インク室セレクタ３５は、上記ヘッド駆動制御器（ＰＲＣ）２７からの分割印字信号（ＤＩＶ）に基づいて２分割駆動する場合に駆動するグループのインク室を選択して該当インク室についての出力ピン（ＤＯn ）に対して増幅器３６を介して階調通電信号（ＢＰＮＥ）を出力する。また、ヘッド駆動部（ＮＣ）２２は、動作イネーブル信号（ＥＮ）がＨレベルの状態で動作し、駆動制御が行われる。なお、図７に図２に示す共通制御部（ＣＣ）２１の印字動作タイミングを示す。
【００９５】
次に、上記共通制御部（ＣＣ）２１の設定モード時における動作タイミングを図８を参照して説明する。
本実施の形態におけるヘッド駆動装置は、印字動作を行うのに先立って、設定モード時に共通制御部（ＣＣ）２１に対して設定を行い機能定義を行う必要がある。
【００９６】
この設定モード時に投入される設定モード時シリアルデータ（ＳＤ）は、上述した印字モード時シリアルデータ（ＳＤ）と同様に、図３に示すスタートビットとデータから構成される。従って、共通制御部（ＣＣ）２１は、設定モードの場合においても、上述した印字モードの場合と同様に設定モード時シリアルデータ（ＳＤ）におけるスタートビットによって起動する。
【００９７】
但し、設定モード時シリアルデータ（ＳＤ）は、データの内容が設定データである点で、データの内容が印字データである印字モード時シリアルデータ（ＳＤ）と異なる。この設定モード時シリアルデータ（ＳＤ）の設定データとしては、共通制御部（ＣＣ）２１における印字データ転送制御器（ＤＴＣ）２５及びヘッド駆動制御器（ＰＲＣ）２７の内部設定レジスタに設定するデータが搭載される。また、設定データのフォーマットは、例えば"設定レジスタのビット幅×（上記印字データ転送制御器（ＤＴＣ）２５、ヘッド駆動制御器（ＰＲＣ）２７の設定レジスタ数）"で構成される。
【００９８】
設定モードにおいて、スタートビットと設定データを含む設定モード時シリアルデータ（ＳＤ）が入力されると、この設定モード時シリアルデータ（ＳＤ）はスタートビット検知端子（ＣＤＩ）を介して共通制御部（ＣＣ）２１に入力されるとともに、データ入力端子（ＳＤＩ）を介して設定データ入力端子（ＣＦＳＤＩ）に入力される。
【００９９】
そして、設定モード時シリアルデータ（ＳＤ）のうち、スタートビットは共通制御部（ＣＣ）２１のスタートビット処理器（ＳＴＣ）２４に入力され、検知される。スタートビット処理器（ＳＴＣ）２４において、設定モード時シリアルデータ（ＳＤ）のうちのスタートビットが検知されると、設定スタート信号（ＣＦＣＧＯ）が生成される。
【０１００】
この設定スタート信号（ＣＦＣＧＯ）が設定制御器（ＣＦＣ）２６に供給されると、設定制御器（ＣＦＣ）２６は起動する。すると、設定制御器（ＣＦＣ）２６は、設定データ転送イネーブル（ＣＦＤＳＥＮ）をＨレベルとし、設定データバッファ（ＣＮＦＢＵＦ）への転送と印字データ転送制御器（ＤＴＣ）２５、ヘッド駆動制御器（ＰＲＣ）２７への設定を行う。この設定データ転送イネーブル（ＣＦＤＳＥＮ）は、設定動作終了とともに自動的にＬレベルとなり設定動作も停止する。
【０１０１】
また、上記設定データ転送イネーブル（ＣＦＤＳＥＮ）は、スタートビット処理器（ＳＴＣ）２４にフィードバックされており、これを利用して設定データ転送中にスタートビット検知端子（ＣＤＩ）から入力されるスタートビットの検知を無効とすることで設定データとスタートビットを判別するとともに、スタートビットと設定データの誤認を防止している。
【０１０２】
また、設定制御器（ＣＦＣ）２６は、上記設定データが転送されると同時に上記内部設定レジスタのアドレスを生成しながら設定データバッファ（ＣＮＦＢＵＦ）のビット幅単位で上記設定データを入力し、このバッファがフルになると設定データ（ＣＦＤ）としてライト信号（ＤＴＣＷ）及び（ＰＲＣＷ）を出力しながらそのデータを印字データ転送制御器（ＤＴＣ）２５、ヘッド駆動制御器（ＰＲＣ）２７へ設定し、これらの機能定義付けをする。
【０１０３】
このような動作によって設定を行い、"設定レジスタのビット幅×（上記内部設定レジスタ数）"の所定量の設定データが転送されると設定動作を終了する。
【０１０４】
次に、上記設定モードと印字モードの切換え方法について図８を参照して説明する。本実施の形態では、切換え用の専用信号を用いない構成となっている。
【０１０５】
すなわち、図８に示す共通制御部（ＣＣ）２１における動作タイミングでは、設定モードへの切換えはリセット信号（ＲＳＴ）が入力されることで行われるようになっている。このリセット信号（ＲＳＴ）が入力されると、設定制御器（ＣＦＣ）２６は設定終了信号（ＣＦＤＮ）をＬレベルに保持する。これは、リセット後は必ず設定を行い機能定義をする必要があるためである。つまり、リセット陣号（ＲＳＴ）を設定モードへの切換え信号と兼用している。
【０１０６】
そして、設定が終了すると自動的に印字モードに切換えられるようになっている。例えば、予め決められた所定量の設定データが転送され終わると設定制御器（ＣＦＣ）２６が設定データ転送終了による設定終了を認識し、設定終了信号（ＣＦＤＮ）をＨレベルにする。このようにしても、設定を行うべき設定レジスタの数は決められているため、所定量のデータを固定的に転送することのみでモードの切換えを行っても不都合は生じないからである。
【０１０７】
上記設定終了信号（ＣＦＤＮ）は、Ｌレベルのときは設定モードになっていることを示し、Ｈレベルのときは印字モードになっていることを示す。従って、この設定終了信号（ＣＦＤＮ）は、装置内部で現在のモードを認識するために使用されるとともに、装置外部から現在のモードを監視するために使用される。
【０１０８】
このように、本実施の形態においては、印字動作を行うのに先立って、設定モード時に共通制御部（ＣＣ）２１に対して設定を行う必要がある。このため、万が一、設定の対象となる印字データ転送制御器（ＤＴＣ）２５やヘッド駆動制御器（ＰＲＣ）２７の内部設定レジスタに誤った設定がなされると、その設定に従って印字が行われてしまうため、印字の乱れ等が発生する恐れがある。これを防止するため、本実施の形態では、次のような構成により設定の正常終了を確認するようにしている。
【０１０９】
設定モード時シリアルデータ（ＳＤ）は、設定データの最後に例えばすべての設定データを加算した総和との和が下位にて"０"（限定値）となるような図８に示すチェックデータ（ＣＨＫＤＴＡ）を付加してこれを設定データとする。
【０１１０】
また、設定制御器（ＣＦＣ）２６はこの設定データ（チェックデータ（ＣＨＫＤＴＡ）を含む）をすべて加算する加算器とこの加算器による合計値と限定値（下位にて"０"）とを比較し、これが等しい場合は設定終了信号（ＣＦＤＮ）をＨレベルに変化させ、等しくない場合は設定終了信号（ＣＦＤＮ）をＬレベルのまま保持する制御器とを備える正常終了判定手段としての正常終了判定器２６ａを設ける。
【０１１１】
そして、正常判定を行う場合の動作としては、図８に示すように設定制御器（ＣＦＣ）２６は、設定モード時に設定データバッファ（ＣＮＦＢＵＦ）から各設定レジスタに設定データ（ＣＦＤ）を書込むタイミング（書込信号（ＤＴＣＷ）、（ＰＳＣＷ）のタイミング）で全ての設定データを加算していく。
【０１１２】
これを繰返し、全ての設定データ（チェックデータ（ＣＨＫＤＴＡ）を含む）の総和が下位にて"０"となっていた場合、正常終了判定器２６ａは、設定終了信号（ＣＦＤＮ）をＬレベルからＨレベルに変化させる。これに対し、設定データの総和が下位にて"０"でない場合、設定終了信号（ＣＦＤＮ）をＬレベルに保持する。よって、設定が正常に終了した場合には設定モードから印字モードに切換えられるが、設定が正常が終了しない場合は印字モードに切換えられることはない。
【０１１３】
これにより、たとえ印字データ転送制御器（ＤＴＣ）２５やヘッド駆動制御器（ＰＲＣ）２７の内部設定レジスタに誤った設定がなされても、印字モードに切換えられることがないので、その誤った設定に従って印字が行われることを防止でき、印字の乱れ等を防止できる。
【０１１４】
なお、複数のヘッド駆動装置をカスケード接続する場合には、この設定終了信号（ＣＦＤＮ）は、複数のヘッド駆動装置間でワイヤードＯＲ接続される。これにより、全てのヘッド駆動装置の設定が終了しない限り、設定終了信号（ＣＦＤＮ）がＨレベルとならないため、複数のヘッド駆動装置の設定終了確認を最小の信号線にて行うことができる。
【０１１５】
また、チェックデータ（ＣＨＫＤＴＡ）は、必ずしも設定データの最後の部分に載せる必要はなく、また設定データ（チェックデータ（ＣＨＫＤＴＡ）を含む）の総和は予め決められた所定値であれば必ずしも"０"とする必要はない。
【０１１６】
上述したように、設定モード時においては、設定モード時シリアルデータ（ＳＤ）が共通制御部（ＣＣ）２１の設定データ入力端子（ＣＦＳＤＩ）から入力され、設定データバッファ（ＣＮＦＢＵＦ）に転送され、設定データ出力端子（ＣＦＳＤＯ）より出力される。また、印字モード時においては、印字モード時シリアルデータ（ＳＤ）がヘッド駆動部（ＮＣ）２２の印字データ入力端子（ＰＸＳＤＩ）から入力され、印字データバッファ（ＰＲＴＢＵＦ）に転送され、印字データ出力端子（ＰＸＳＤＯ）より出力される。
【０１１７】
この設定データ出力端子（ＣＦＳＤＯ）と印字データ出力端子（ＰＸＳＤＯ）は、それぞれセレクタ（ＭＵＸ）２３の入力端子（Ｃ）、（Ｐ）へと接続され、その出力はヘッド駆動装置をカスケード接続する場合に使用するシリアルデータ出力（ＳＤＯ）となる。
【０１１８】
上記セレクタ（ＭＵＸ）２３のセレクト端子（Ｓ）には、設定終了信号（ＣＦＤＮ）が入力されている。そして、このセレクタ（ＭＵＸ）２３は、設定終了信号（ＣＦＤＮ）がＬレベル（設定モード）のときは、セレクタ（ＭＵＸ）２３のシリアルデータ出力（ＳＤＯ）端子からは入力端子（Ｐ）から入力した上記設定データ出力端子（ＣＦＳＤＯ）からの設定データを出力し、また設定終了信号（ＣＦＤＮ）がＨレベル（印字モード）のときは、セレクタ（ＭＵＸ）２３のシリアルデータ出力端子（ＳＤＯ）からは入力端子（Ｐ）から入力した上記印字データ出力端子（ＰＸＳＤＯ）からの印字データを出力するようになっている。これにより、設定モード、印字モードのどちらのモードでも各ヘッド駆動装置の設定データバッファ（ＣＮＦＢＵＦ）、印字データバッファ（ＰＲＴＢＵＦ）をカスケード接続できる。
【０１１９】
このような本実施の形態であれば、装置を起動するスタートビットとデータとを有するシリアルデータ（ＳＤ）、クロック（ＣＫ）、リセット（ＲＳＴ）の３本の信号線を入力することによって、データの転送制御から装置内の設定や印字ヘッドにおける駆動素子の駆動制御まで確実に行うことができる。
【０１２０】
しかも、シリアルデータ（ＳＤ）のスタートビットを検出して得られたタイミングによって装置を起動するので、シリアルデータ（ＳＤ）の投入タイミングを調整することによって、印字タイミングを調整することができる。
また、設定モード時又は印字モード時において入力したシリアルデータ（ＳＤ）のうちのスタートビットとデータとを判別するので、スタートビットとデータの誤認を防止することができる。
【０１２１】
また、印字データによって印字ヘッドのインク室を駆動制御する印字モードのみならず、設定データによって上記印字制御に必要な設定を行う設定モードについても、スタートビットを含むシリアルデータを入力することによってそのスタートビットを検出して得られたタイミングで実行することができるので、設定を行うための信号線を増やす必要がない。
【０１２２】
さらに、設定モードを有することにより、設定により装置の定義付けを柔軟に変えることができる。これにより装置のハードウエアの構成、例えばバッファの組替え、装置をカスケード接続する場合のカスケード数などに応じた駆動制御を行うことができる。
また、リセット信号により設定モードの処理が行われ、設定が終了すると自動的に駆動制御モードに切換えられ、被駆動媒体の駆動制御が行われるので、モード切換えのための信号線を不要とすることができる。
【０１２３】
次に、本発明をインクジェットプリンタのヘッド駆動装置に適用した場合の第２の実施の形態を図９ないし図１２を参照して説明する。
本実施の形態は、上記第１の実施の形態と比較すると、外部からのリセット信号（ＲＳＴ）を入力すると設定モードに切換える代りに、シリアルデータのスタートビットを複数化（時分割）し、そのスタートビットにモード情報を持たせることにより、このモード情報に基づいてモードを切換える点、また設定モード時シリアルデータ（ＳＤ）のスタートビットに設定データ転送数情報を持たせることで、転送できる設定データを所定値に固定せずに設定を行う点で異なる。
【０１２４】
本実施の形態におけるシリアルデータ（ＳＤ）は、図１１に示すようにスタートビットを１０ビットとしている。そのスタートビットは、順に設定又は印字を起動するための１ビットのスタートフラグ、モード情報としての１ビットのポートリセット（ＰＲＳＴ）フラグ、設定データ転送数情報としての８ビットのスタートビットデータ（ＳＴＤ）からなる。
【０１２５】
図９は、本実施の形態における共通制御部（ＣＣ）２１の回路構成を示す図で、図２に示すもの比較すると、スタートビット処理器（ＳＴＣ）２４においてシリアルデータ（ＳＤ）のスタートビットが検出され、その検出結果に基づいてスタートビットデータ（ＳＴＤ）、（ＳＴＷＲ）が出力される点、設定制御器（ＣＦＣ）２６に設定制御器レジスタ（ＣＦＣＲＥＧ）２６ｂを設け、スタートビット処理器（ＳＴＣ）からのスタートビットデータ（ＳＴＤ）、スタートビットデータライト信号（ＳＴＷＲ）を入力して設定制御器レジスタ（ＣＦＣＲＥＧ）に設定を行う点、スタートビット処理器（ＳＴＣ）２４においてシリアルデータ（ＳＤ）のスタートビットのうちのモード切換データとしてのＰＲＳＴフラグに基づいて外部リセットと同様の機能（設定モードへの切換機能を含む）を有する内部リセット信号としてのポートリセット（ＰＲＳＴ）が生成される点で異なる。
【０１２６】
本実施の形態におけるスタートビット処理器（ＳＴＣ）２４は、図１０に示すように、シリアルデータ（ＳＤ）のスタートビットのデータを一時的に格納するスタートビットデータバッファ３８、スタートビット検知端子（ＣＤＩ）から入力されたシリアルデータ（ＳＤ）を入力してスタートフラグを検出する２入力ＡＮＤゲート３９及び３入力ＮＯＲゲート４０、スタートフラグが検出されるとスタートビットデータ（ＳＴＤ）をスタートビットデータバッファ３８に入力する間、３入力ＮＯＲゲート４０を利用してスタートフラグの検出などを禁止し、スタートビットの最終ビットまでをカウントするカウンタ４２を起動するＪＫフリップフロップ４１を備える。
【０１２７】
また、スタートビットのポートリセットフラグを検出するＪＫフリップフロップ４３、ＮＯＴゲート４４を介して入力する設定終了信号（ＣＦＤＮ）がＬレベル（印字モード）であって、上記カウンタ４２のカウント終了信号（ＲＣ）が入力されるとスタートビットデータライト信号（ＳＴＷＲ）にもなる設定スタート信号（ＣＦＣＧＯ）を出力するＮＡＮＤゲート４５を備える。
【０１２８】
さらに、ＪＫフリップフロップ４３でポートリセットフラグが"真"（Ｈレベル）を検出した場合にポートリセット（ＰＲＳＴ）を出力するＮＡＮＤゲート４７、入力した設定終了信号（ＣＦＤＮ）がＬレベル（印字モード）の場合に上記ＪＫフリップフロップ４３のＱ出力を反転させて印字データラッチ信号（ＤＴＬＴ）を出力するＮＯＴゲート４８、設定スタート信号（ＣＦＣＧＯ）と上記ＪＫフリップフロップ４３のＱ出力を入力しこれらに基づいて印字データ転送スタート（ＤＴＣＧＯ）でもある印字スタート（ＰＲＣＧＯ）を出力するＮＡＮＤゲート４９を備える。
【０１２９】
図９及び図１０に示す回路の設定モードにおける動作タイミングを図１２に示す。
上記スタートビット検知器（ＳＴＣ）において、上述したようなスタートビットを備える設定モード時シリアルデータ（ＳＤ）がスタートビット検知端子（ＣＤＩ）から入力され、そのスタートビットのスタートフラグが検出されると、これに続くポートリセットフラグの確認が行われる。そのポートリセットフラグの内容が"真"である場合（設定モードへの切換えの場合）、ポートリセット信号（ＰＲＳＴ）を生成し、各回路へ供給する。すなわち、このポートリセット信号（ＰＲＳＴ）は、システムリセットと同様の機能を有するため、装置のイニシャライズと設定モードへの切換えが行われる。
【０１３０】
また、スタートビットの次の８ビットは設定データ数情報を持つスタートビットデータ（ＳＴＤ）である。このスタートビットデータ（ＳＴＤ）は、スタートビット検知器（ＳＴＣ）において、スタートビットデータバッファ３８に入力され、データが揃うと設定制御器（ＣＦＣ）２６にスタートビットデータライト信号（ＳＴＷＲ）とともに供給される。このとき、設定スタート信号（ＣＦＣＧＯ）も設定制御器（ＣＦＣ）２６に供給される。
【０１３１】
これにより、設定制御器（ＣＦＣ）２６は、スタートビットデータ（ＳＴＤ）の設定データ数情報に基づいてシリアルデータ（ＳＤ）の設定データ数分だけデータを取込んで設定を行う。従って、その設定データ数情報をスタートビットのスタートビットデータ（ＳＴＤ）に載せるだけで、設定データ数が異なる設定モード時シリアルデータ（ＳＤ）によって設定が可能となる。
【０１３２】
なお、本実施の形態では、設定モード時シリアルデータ（ＳＤ）のスタートビットデータ（ＳＴＤ）に設定データ数情報を載せた場合について述べたが、必ずしもこれに限定されるものではなく、スタートビットデータ（ＳＴＤ）に印字データ数情報を載せた設定モード時シリアルデータ（ＳＤ）又は印字モード時シリアルデータ（ＳＤ）として入力させて、この印字データ数情報を印字データ転送制御器（ＤＴＣ）２５に設定するようにすれば、設定モードにおいて印字データ転送数を設定しなくても、印字データバッファ（ＰＲＴＢＵＦ）の容量に応じた印字データの転送が可能となる。
【０１３３】
また、本実施の形態では、モード情報としてスタートフラグにリセットフラグを設けて、スタートビット処理器（ＳＴＣ）２４でリセットフラグを検出することによりモードの判断をし、モードを切換えるようにしたものについて述べたが、必ずしもこれに限定されることはなく、リセットフラグの代りにスタートフラグに設定モードか印字モードかを判断できるモード情報を載せ又はこのようなモード情報を設定データに載せ、これを検出することによって、スタートビット処理器（ＳＴＣ）２４でモードを判断し、モードの切換えを行うようにしてもよい。これにより、リセット信号によらなくてもモードの判断を行うことができ、またモードを切換えることができる。
【０１３４】
このように、スタートビットを複数化（時分割化）し、設定モード、印字モードに関わらず、様々な情報をもたせることにより、設定時及び印字時における制御に柔軟性を持たせることも可能となる。
【０１３５】
次に、本発明をインクジェットプリンタのヘッド駆動装置に適用した場合の第３の実施の形態を図１３ないし図１７を参照して説明する。
本実施の形態では、上述した図１に示すヘッド駆動装置を複数カスケード接続して駆動制御装置を構成している。
【０１３６】
具体的には、図１３に示すように第１段のヘッド駆動装置（Ａ）５１1 のシリアルデータ出力端子（ＳＤＯ）を第２段のヘッド駆動装置（Ｂ）５１2 の印字データ入力端子（ＳＤＩ）に接続（カスケード接続）する。なお、外部から投入されるシリアルデータ（ＳＤ）は各ヘッド駆動装置５１1 ，５１2 のスタートビット検知端子（ＣＤＩ）と第１段のヘッド駆動装置５１1 のデータ入力端子（ＳＤＩ）に接続される。またシステムクロック（ＣＫ）、システムリセット信号（ＲＳＴ）については、各ヘッド駆動装置の対応する端子に共通に入力される。このようにスタートビット検知端子（ＣＤＩ）は各ヘッド駆動装置においてシリアルデータ（ＳＤ）をパラレルに接続するのは、各ヘッド駆動装置においてシリアルデータ（ＳＤ）のスタートビットの検知を時間的に同時に行う必要があるためである。
【０１３７】
また、第１段のヘッド駆動装置５１1 については、スタートビット検知端子（ＣＤＩ）とデータ入力端子（ＳＤＩ）の接続は、ヘッド駆動装置単体の接続と同様となる。
なお、カスケード接続により第１段のヘッド駆動装置５１1 から第２段のヘッド駆動装置５１2 に転送されるデータは、印字データ転送イネーブル（ＤＳＥＮ）又は設定データ転送イネーブル（ＣＦＤＳＥＮ）によって転送制御されるため、シリアルデータ（ＳＤ）のうちのスタートビットを除いた印字データ又は設定データとなる。
【０１３８】
また、印字モード時シリアルデータ（ＳＤ）の印字データについては、ヘッド駆動装置のカスケード段数が変わると、印字データの転送数も変わる。従って、上記第１の実施の形態のように設定モード時シリアルデータ（ＳＤ）に、カスケード数も含めた全ての印字データ転送数を設定データとして載せることにより、これに基づいて印字データ転送数を各ヘッド駆動装置の印字データ転送制御器（ＤＴＣ）２５に設定するか、又は第２の実施の形態のように印字モード時シリアルデータ（ＳＤ）のスタートビットにカスケード数も含めた全ての印字データ転送数を載せたものを各ヘッド駆動装置に与える必要がある。
【０１３９】
次に、印字モード時のカスケード転送状態を図１４及び図１５を参照して説明する。
図１４は、図１３に示すような２段のヘッド駆動装置５１1 ，５１2 をカスケード接続した場合の各ヘッド駆動装置５１1 ，５１2 の印字データバッファ（ＰＲＴＢＵＦ）の接続例を示す。全体として各ヘッド駆動装置５１1 ，５１2 のシフトレジスタ５２1 ，５２2 とラッチ回路５３1 ，５３2 がカスケード段数倍になることとなる。また、各ヘッド駆動装置装置５１1 ，５１2 の各データ転送イネーブル（ＤＳＥＮ）も同様にカスケード段数倍の時間有効となっている。
【０１４０】
図１５は、２段のヘッド駆動装置５１1 ，５１2 をカスケード接続した場合の印字モード時における転送タイミングを示す図である。
この場合の印字モード時シリアルデータ（ＳＤ）のフォーマットは、先頭のスタートビットとそれに続く第２段のヘッド駆動装置５１2 に供給する印字データＢ−ｎ（ｎ＝１，２…）、第１段のヘッド駆動装置５１1 に供給する印字データＡ−ｎ（ｎ＝１，２…）と、Ｌレベルの定常状態から構成される。
【０１４１】
図１４でこのような印字モード時シリアルデータ（ＳＤ）は、第１段のヘッド駆動装置５１1 のデータ入力端子（Ａ−ＳＤＩ）から入力されてシリアルデータ出力端子（Ａ−ＳＤＯ）から出力され、第２段のヘッド駆動装置５１2 のデータ入力端子（Ｂ−ＳＤＩ）へ供給される。そして、印字データ転送イネーブル（ＤＳＥＮ）により制御され、印字モード時シリアルデータ（ＳＤ）のうちの印字データが、各ヘッド駆動装置５１1 ，５１2 のシフトレジスタ５２1 ，５２2 に転送される。
【０１４２】
このシフトレジスタ５２1 ，５２2 に転送された印字データ（Ａ−Ｄａｔａ、Ｂ−Ｄａｔａ）は、各ヘッド駆動装置５１1 ，５１2 が次の印字モード時シリアルデータ（ＳＤ）のスタートビットを検出したタイミングで印字データラッチ信号（ＤＴＬＴ）により各ヘッド駆動装置５１1 ，５１2 のラッチ回路５３1 ，５３2 に転送される。
【０１４３】
次に、２段のヘッド駆動装置５１1 ，５１2 をカスケード接続した駆動制御装置において設定モード時に各ヘッド駆動装置５１1 ，５１2 に対して個別に設定を行う場合について図１６及び図１７を参照して説明する。
設定モード時においては、第１段のヘッド駆動装置５１1 における図１に示すセレクタ（ＭＵＸ）２３により、第１段のヘッド駆動装置５１1 のデータ入力端子（Ａ−ＳＤＩ）から入力された設定データがシリアルデータ出力端子（Ａ−ＳＤＯ）から出力され、第２段のヘッド駆動装置５１2 のデータ入力端子（Ｂ−ＳＤＩ）へ供給される。これにより、図１６に示すように各ヘッド駆動装置５１1 ，５１2 の設定データバッファ（ＣＮＦＢＵＦ）がカスケードに接続される。
【０１４４】
上記各設定データバッファ（ＣＮＦＢＵＦ）５４1 ，５４2 には、実際に設定データの情報が設定される内部設定レジスタ５５1 ，５５2 が接続している。上記設定データバッファ（ＣＮＦＢＵＦ）は、内部設定レジスタ５５1 ，５５2 と同じビット幅を有する。そして、この設定データバッファ（ＣＮＦＢＵＦ）に設定データが転送されて、設定データバッファ（ＣＮＦＢＵＦ）がＦｕｌｌになると、その設定データを内部設定レジスタ５５1 ，５５2 に順に書込んでいく。
【０１４５】
この場合の動作タイミングを図１７に示す。
設定モード時シリアルデータ（ＳＤ）のフォーマットは、先頭のスタートビットとそれに続く設定データとＬレベルの定常状態から構成される。この設定データについては、設定データバッファ（ＣＮＦＢＵＦ）のカスケード接続状態に合わせ、設定データバッファ（ＣＮＦＢＵＦ）のビット幅×カスケード数×設定レジスタ数となっている。すなわち、設定モード時シリアルデータ（ＳＤ）は、図１７に示すように（Ｂ−１，Ａ−１），（Ｂ−２，Ａ−２）…（Ｂ−ｎ，Ａ−ｎ）といった具合に、カスケード接続された各ヘッド駆動装置５１1 ，５１2 の同一番号の内部設定レジスタに設定する設定データが続き、さらにこのような設定データが設定レジスタ数ｎだけ続く構成となっている。
【０１４６】
このような設定モード時シリアルデータ（ＳＤ）は、第１段のヘッド駆動装置５１1 のデータ入力端子（Ａ−ＳＤＩ）から入力されてシリアルデータ出力端子（Ａ−ＳＤＯ）から出力され、第２段のヘッド駆動装置５１2 のデータ入力端子（Ｂ−ＳＤＩ）へ供給される。
【０１４７】
そして、各ヘッド駆動装置５１1 ，５１2 は、設定モード時シリアルデータ（ＳＤ）のスタートビットが検知されると、設定データ転送イネーブル（ＣＦＤＳＥＮ）を発生する。これにより、各設定データバッファ（ＣＮＦＢＵＦ）５４1 ，５４2 に設定データが取込まれる。
【０１４８】
例えば、（Ｂ−１，Ａ−１）の設定データが転送されると、第２段の設定データバッファ（ＣＮＦＢＵＦ）５４2 にはＢ−１の設定データが格納され、第１段の設定データバッファ（ＣＮＦＢＵＦ）５４1 にはＡ−１の設定データが格納される。
【０１４９】
この時、設定データバッファ（ＣＮＦＢＵＦ）５４1 ，５４2 に格納された設定データは、該当する設定レジスタ（この例では番号１のもの）に書込まれる。こうして、各ヘッド駆動装置５１1 ，５１2 で別々のデータを設定することが可能となる。
以上の操作を（Ｂｎ，Ａｎ）まで順に繰返すことにより、各々の装置の全ての設定レジスタに独立した設定を行うことができる。
【０１５０】
次に、設定データの転送開始と終了について説明する。
設定データの転送は、設定データ転送イネーブル（ＣＦＤＳＥＮ）が出力されている間に行われる。この場合、設定データ転送イネーブル（ＣＦＤＳＥＮ）は、設定モード時シリアルデータ（ＳＤ）のスタートビットを検出することによって発生するので、これによって設定データの転送が開始されるが、その転送終了については、カスケード数による可変要因のため、異なる場合もある。
そこで、設定データの転送終了は、以下のように行う。
【０１５１】
先ず、設定データの転送数については、
（設定データバッファのビット幅）×（設定レジスタ数）×（カスケード数）
…（１）式
で決まる。
【０１５２】
この（１）式において（設定データバッファのビット幅）×（設定レジスタ数）については各ヘッド駆動装置に固有の値であるため、（カスケード数）が変化すると、設定データの転送数も変化することとなる。
【０１５３】
従って、（カスケード数）が印字ヘッド幅などにより固有の場合は、（カスケード数）は固定値となるので、（１）式も固定値にすることができる。このような場合は、各ヘッド駆動装置の共通制御部（ＣＣ）２１の設定制御器（ＣＦＣ）２６に設定データ転送数として上記固定値を予め定義しておくとともに、その設定データ転送数だけカウントを行うカウンタを設ける。
【０１５４】
そして、設定モード時シリアルデータ（ＳＤ）のスタートビットが検出されると、設定制御器（ＣＦＣ）２６の設定データ転送イネーブル（ＣＦＤＳＥＮ）をＨレベルにして設定データの転送を開始させるとともに、カウンタを起動する。そして、カウンタにより設定データ数分のカウントを終了した時点で、設定データ転送イネーブル（ＣＦＤＳＥＮ）をＬレベルにして設定データの転送を終了するようにすればよい。
【０１５５】
これに対して、（カスケード数）が変化する場合は、上述した第２の実施の形態のように設定モード時シリアルデータ（ＳＤ）のスタートビットに設定データ転送データ数の情報を持たせて、これを設定制御器（ＣＦＣ）２６にカスケード数情報として設定することにより設定データ数を定義する。これにより、上記の場合と同様にカウンタで設定データ数分だけカウントさせて、それによって設定データ転送イネーブル（ＣＦＤＳＥＮ）をＬレベルにして設定データの転送を終了するようにすればよい。
【０１５６】
これにより、カスケード接続されたヘッド駆動装置の数に関わらず、また信号線を増加させることなく、カスケード接続されたヘッド駆動装置ごとに設定内容の異なる設定データを各ヘッド駆動装置に転送することができる。
【０１５７】
このような構成の本実施の形態では、カスケード接続によって複数のヘッド駆動装置を接続して駆動制御装置を構成しても、少ない信号線で各ヘッド駆動装置の設定モード及び印字モードの双方の動作を行うことができ、被駆動媒体の駆動制御を行うことができる。
【０１５８】
なお、本実施の形態では、２段のヘッド駆動装置を接続した場合について説明するが、３段以上のヘッド駆動装置を接続する場合においても、前段のシリアルデータ出力端子（ＳＤＯ）に後段の印字データ入力端子（ＳＤＩ）を接続することにより構成する。これにより、多数のヘッド駆動装置を接続しても、信号線数を増加させることなく、被駆動媒体を駆動制御させることができる。
【０１５９】
例えば、４段のヘッド駆動装置をカスケード接続して使用するものとして、図１８に示すように１ライン分の印字出力を行う一体で構成された印字ヘッド６１を用紙６２の搬送方向に対して直角方向に配置し、この印字ヘッド６１をＡ〜Ｄの４つに分割して構成する場合がある。この場合、印字ヘッド６１の各分割部Ａ〜Ｄをカスケード接続された４つのヘッド駆動装置に図１９に示すような印字モード時シリアルデータ（ＳＤ）を投入することによって駆動する。
【０１６０】
ところが、図１８に示すものは印字ヘッド６１が一体で構成された場合であるが、この印字ヘッド６１の各分割部Ａ〜Ｄが別体で構成される場合には、各分割部Ａ〜Ｄを用紙の搬送方向に対して直角方向に正確に並べて配置することは困難である。このため、実際には図２１に示すように取付誤差が生じる。ここでは、分割部Ａを基準として、ＢについてはΔＤAB、ＣについてはΔＤAC、ＤについてはΔＤADの取付誤差がそれぞれ生じているものとする。このような取付誤差は、印字のずれを発生させるため、印字品質に影響を与える。
【０１６１】
このような場合には、図２２に示すように上記取付誤差（ΔＤAB、ΔＤAC、ΔＤAD）をなくすような各ヘッド駆動装置の駆動タイミングのずれ量、すなわち取付誤差（ΔＤAB、ΔＤAC、ΔＤAD）に対応する図２２に示すような印字ギャップ時間（ΔＴAB、ΔＴAC、ΔＴAD）を試験等によって求めておく。
【０１６２】
そして、図２４に示すように各ヘッド駆動装置に対する印字モード時シリアルデータ（ＳＤ−Ａ〜ＳＤ−Ｄ）をそれぞれ独立に投入するとともに、その投入タイミングを上記印字ギャップ時間（ΔＴAB、ΔＴAC、ΔＴAD）の分だけずらすようにする。
【０１６３】
これにより、各ヘッド駆動装置は、上述したように印字モード時シリアルデータ（ＳＤ−Ａ〜ＳＤ−Ｄ）のスタートビットを検出することによって駆動制御を行うことから、各印字モード時シリアルデータ（ＳＤ−Ａ〜ＳＤ−Ｄ）の投入タイミングで印字ヘッド６１の各分割部Ａ〜Ｄが駆動する。従って、印字ヘッド６１の取付誤差などによる印字ずれを防止することができ、印字品質への影響を防止することができる。
【０１６４】
次に、本発明をインクジェットプリンタのヘッド駆動装置に適用した場合の第４の実施の形態を図２５を参照して説明する。
図２５は、印字ヘッドを４分割駆動させる場合のヘッド駆動部（ＮＣ）の回路構成を示す図であるが、印字ヘッドを２分割駆動させる場合の図５に示す回路の部分と同一部分は、同一符号を付してその詳細な説明を省略する。
【０１６５】
本実施の形態におけるヘッド駆動部（ＮＣ）２２は、図５に示すものと比較すると、シフトレジスタ６３にＰＩＸＥＬ（Ｐ２）とＰＩＸＥＬ（Ｐ３）の間、ＰＩＸＥＬ（Ｐ４）とＰＩＸＥＬ（Ｐ５）の間など２つのＰＩＸＥＬおきにその直前のＰＩＸＥＬからの印字データ又はその２つ前のＰＩＸＥＬからの印字データを選択して次のＰＩＸＥＬに供給することによって、印字データを振分けるデータセレクタ６４を設けた点、このデータセレクタ６４のセレクト信号である印字データ切換信号（ＰＸＳＥＬ）が追加された点で異なる。このような構成によって、２つのインク室に対して１つのＰＩＸＥＬの印字データ、又は４つのインク室に対して１つのＰＩＸＥＬの印字データが対応することになる。
【０１６６】
このような構成の本実施の形態においては、シフトレジスタ６３に転送される印字データは、印字データ切換信号（ＰＸＳＥＬ）によってＰＩＸＥＬ（Ｐ１），（Ｐ２），（Ｐ３），（Ｐ４）…又はＰＩＸＥＬ（Ｐ１），（Ｐ３），（Ｐ５），（Ｐ７）…にシフトされる。
【０１６７】
このようにシフト印字データは、印字データラッチ信号（ＤＴＬＴ）によりシフトレジスタ３１に格納されたデータがラッチ回路３２にてラッチされる。このラッチ回路３２にラッチされたデータ（ＢＰＮＤＴＡ）は、バイナリドロップ信号（ＣＴＱ）とともにコンパレータ３３に入力されて比較される。この比較結果は、ＰＩＸＥＬ毎に各々のバイナリデータに応じたコンパレータ出力（ＢＰＮＣＰ）となる。
【０１６８】
このコンパレータ出力（ＢＰＮＣＰ）は、ＡＮＤゲート３４にてコモン階調イネーブル（ＥＣ）と論理和演算され、階調通電信号（ＢＰＮＥ）として出力され、駆動インク室セレクタ３５に供給される。
この駆動インク室セレクタ３５は、上記ヘッド駆動制御器（ＰＲＣ）２７からの分割印字信号（ＤＩＶ）に基づいて４分割駆動する場合に駆動するグループのインク室を選択して該当インク室についての出力ピン（ＤＯn ）に対して増幅器３６を介して階調通電信号（ＢＰＮＥ）を出力する。また、ヘッド駆動部（ＮＣ）２２は、動作イネーブル信号（ＥＮ）がＨレベルの状態で動作し、駆動制御が行われる。
【０１６９】
こうして、シフトレジスタ６３のＰＩＸＥＬにシフトされた印字データに基づく出力は、駆動インク室セレクタ３５にて分割信号（ＤＩＶ）の状態に従い、対応する４つ又は２つのインク室に振分けられることとなる。
このように、印字データバッファ（ＰＲＴＢＵＦ）のシフトレジスタ６３にデータセレクタ６４を設けてバッファの組替えを可能としたことによって、本実施の形態におけるシフトレジスタ６３については、印字データバッファ切換信号（ＰＸＳＥＬ）の状態により段数が半分になるため、印字データ転送数も減らすことができる。
【０１７０】
この場合、既に述べたように、印字データ転送制御器（ＤＴＣ）２５のデータ転送数の設定を変更することにより、印字データ転送数の変更に対応できる。また、スタートビットに印字データ転送数情報を載せたシリアルデータ（ＳＤ）を投入することによって、設定モードにおいて印字データ転送制御器（ＤＴＣ）２５の該当する内部レジスタの設定を変更したり、印字モードにおいて印字データ転送数を設定したりしてもよい。
【０１７１】
以上の第１〜第４の実施の形態においては、被駆動媒体としてインクジェットプリンタにおける印字ヘッドのインク室を例に挙げて、これらを駆動するヘッド駆動装置で駆動制御装置を構成した場合について説明したが、必ずしもこれに限定されるものではなく、負荷や駆動素子など駆動制御データに基づいて駆動する被駆動媒体、例えばモータ、ＣＣＤ、液晶などを駆動する駆動制御装置に適用してもよい。
【０１７２】
また、第１〜第４の実施の形態においては、設定モードを必要とする場合について説明したが、必ずしもこれに限定されるものではなく、設定モードがない場合であっても、すなわち既に固有の設定が行われている場合などには、シリアルデータのみで駆動制御を行うようにしてもよい。
【０１７３】
【発明の効果】
以上詳述したように、請求項１ないし請求項３０の本発明によれば、スタートビットとデータ（設定データ又は駆動制御データ）を有するシリアルデータを入力することによって、スタートビットとデータとを判別し、このスタートビットを検出して得られたタイミングによって、上記データの転送、ラッチ、駆動制御するための制御信号など必要な信号を内部で生成し、それに基づいて駆動信号を生成し、被駆動媒体を駆動制御することにより、外部から取込む信号線数を大幅に削減しつつ、シリアルデータの投入タイミングを調整することによって被駆動媒体の駆動タイミングを調整することができる。さらに、スタートビットとデータとを判別するので、スタートビットとデータの誤認を防止することができる。
【０１７４】
特に、請求項２７ないし請求項３０駆動制御装置を複数個接続して使用する場合であっても、各駆動制御装置間相互の被駆動媒体の駆動タイミングの調整を少ない信号線数にて行うことができるので、例えばプリンタのヘッド駆動装置に適用した場合に各駆動制御装置間相互の印字位置調整を少ない信号線数にて行うことができる。
【０１７５】
また、本発明によれば、上記スタートビットに起動情報のみならず、駆動制御に必要な情報としてデータ転送起動情報やデータ転送数情報を含めて、これに基づいてデータの転送制御を行うことにより、上記効果に加えて、装置内に設けたバッファを組替えた場合にも柔軟に対応した駆動制御データの転送できるという効果を奏する。また、請求項１０の本発明によれば、データ転送数情報に基づいて装置内部で転送イネーブル信号を生成するので、従来はデータを投入する際に外部から転送イネーブルを同時に投入する必要があったが、これを不要とすることができる。
従って、これらによれば、シリアルデータのみでデータの転送を行うことができるという効果を奏する。
【０１７６】
また、請求項９ないし請求項１５の本発明によれば、駆動制御データによって被駆動媒体を駆動制御する駆動制御モードのみならず、設定データによって上記駆動制御に必要な設定を行う設定モードについても、スタートビットを含むシリアルデータを入力することによってそのスタートビットを検出して得られたタイミングで実行することができるので、駆動制御に必要な設定を行うための信号線を不要とする効果を奏する。さらに、設定モードを有することにより、設定により装置の定義付けを柔軟に変えることができる。これにより装置のハードウエアの構成、例えばバッファの組替え、装置をカスケード接続する場合のカスケード数などに応じた駆動制御を行うことができる。
【０１７７】
また、請求項１１ないし請求項１５の本発明によれば、リセット信号又は内部リセット信号により設定モードの処理が行われ、設定が終了すると自動的に駆動制御モードに切換えられ、被駆動媒体の駆動制御が行われるので、モード切換えのための信号線を不要とすることができる効果を奏する。また、請求項２４の本発明によれば、設定データに含まれたモード情報に基づいて設定モードか駆動制御モードかを判断することにより、リセット信号を使用しなくても、モードの判断を行うことができる。
【０１７８】
また、請求項１７ないし請求項２３によれば、設定モードにおける駆動制御に必要な設定を正常に終了したことを判定することにより、正常終了したことを判定したときに設定モードから駆動制御モードへ切換えられるようにすることができるので、たとえ装置内に誤った設定がなされても駆動制御モードに切換えられることがないため、その誤った設定に従って駆動制御が行われることを防止できる。従って、例えば本装置をプリンタのヘッド駆動装置に適用した場合には、印字の乱れ等を防止できる。
【０１７９】
また、請求項１４及び請求項２１の本発明によれば、設定モードにおける設定が終了すると設定終了信号を出力するので、複数の駆動制御装置をカスケード接続した場合に各駆動制御装置の設定終了信号をワイヤート゛ＯＲ接続することにより、全ての駆動制御装置の設定が終了しない限り、駆動制御モードに切換えられないようにすることができる。これにより、複数の駆動制御装置の全体としての設定終了確認（モード判断）を最小の信号線にて行うことができる。
【０１８０】
また、請求項２２ないし請求項２５の本発明によれば、設定モード時に設定データを入力する設定データバッファと駆動制御モード時に駆動制御データを入力する駆動制御データバッファとを別個に設け、設定モードにおいては設定データ数に応じたデータ処理を可能とし、駆動制御モードにおいては駆動制御データ数に応じたデータ処理を可能とする。例えば、設定モードにおいては設定データバッファのビット幅分ごとに設定を行い、駆動制御モードにおいては駆動制御データの転送長に応じて駆動制御を行うようにすることもできる。これにより、通電条件に応じてバッファを組替えた場合でも容易に対応することができる。
【０１８１】
また、駆動制御データバッファを組替え可能に構成することにより、シフトレジスタなどの段数を減らすことができるので、駆動制御データ転送数も減らすことができる。
【０１８２】
請求項２６ないし請求項３０の本発明によれば、シリアルデータを入力するデータ線に接続するスタートビット検知端子とデータ入力端子とを別個に設けたため、複数の駆動制御装置を接続する場合に、例えばデータ線に対してスタートビット検知端子をパラレルに接続し、データ入力端子を前段の駆動制御装置のデータ出力端子にシリーズに接続することよって、設定データバッファ、駆動制御データバッファをそれぞれカスケード接続することができるので、駆動制御データと設定データの双方の動作が可能となる。これにより、多数の駆動制御装置を接続しても少ない信号線数で被駆動媒体を駆動制御することができる。
【０１８３】
また、請求項２５及び請求項２７の本発明によれば、転送データ選択手段によって設定データと駆動制御データとを選択的にデータ出力端子から外部へ出力できるので、複数の駆動制御装置を接続する際に、前段の駆動制御装置のデータ出力端子を次段の駆動制御装置のシリアルデータを入力するデータ入力端子に接続することによって、設定データと駆動制御データとの双方を選択的に各駆動制御装置に転送することができる。これにより、設定データと駆動制御データを転送するための信号線数を減らすことができる。
【０１８４】
また、請求項２８および請求項２９の本発明によれば、駆動制御データ転送数、設定データ転送数の情報を設定データに含ませたり、スタートビットに含ませ、その情報に基づいてデータ転送を行うことにより、カスケード接続した駆動制御装置の数に関わらず、また信号線数を増やすことなく、各駆動制御装置ごとに異なる転送数の駆動制御データや設定データを制御することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るヘッド駆動装置の回路構成を示す図。
【図２】図１に示す共通制御部（ＣＣ）の回路構成を示す図。
【図３】本実施の形態に係るヘッド駆動装置に投入されるシリアルデータの構成を示す図。
【図４】本実施の形態における共通制御部（ＣＣ）の印字モード時における動作タイミングを示す図。
【図５】図１に示すヘッド駆動部（ＮＣ）の回路構成を示す図。
【図６】本実施の形態におけるヘッド駆動部（ＮＣ）の印字モード時における動作タイミングを示す図。
【図７】本実施の形態における共通制御部（ＣＣ）の印字モード時における動作タイミングを示す図。
【図８】本実施の形態における設定モード時の動作タイミングと、設定モードと印字モードとの切換え方法について説明するための動作タイミング図。
【図９】本発明の第２の実施の形態における共通制御部（ＣＣ）の回路構成を示す図。
【図１０】本実施の形態におけるスタートビット処理器（ＳＴＣ）の回路構成を示す図。
【図１１】本実施の形態に係るヘッド駆動装置に投入されるシリアルデータの構成を示す図。
【図１２】本実施の形態における図９、図１０に示す回路の設定モードにおける動作タイミングを示す図。
【図１３】本発明の第３の実施の形態に係るヘッド駆動装置の回路構成を示す図。
【図１４】図１３に示すヘッド駆動装置をカスケード接続した場合の各ヘッド駆動装置の印字データバッファ（ＰＲＴＢＵＦ）の接続例を示す図。
【図１５】図１４に示すようにカスケード接続した場合の印字モード時における転送タイミングを示す図。
【図１６】図１３に示すヘッド駆動装置をカスケード接続した場合の各ヘッド駆動装置の設定データバッファ（ＣＮＦＢＵＦ）の接続例を示す図。
【図１７】図１６に示すようにカスケード接続した場合の設定モード時における動作タイミングを示す図。
【図１８】本実施の形態にかかるヘッド駆動装置で駆動する印字ヘッドであって、一体で４分割して構成するものを示す図。
【図１９】図１８に示す印字ヘッドの各分割部を駆動するヘッド駆動装置に転送するシリアルデータを説明する図。
【図２０】図１８に示す印字ヘッドの各分割部を駆動する各ヘッド駆動装置に転送するシリアルデータの動作タイミングを示す図。
【図２１】本実施の形態で駆動する印字ヘッドの４つの分割部を別体で構成した場合の各分割部の取付誤差を説明する図。
【図２２】図２１に示す取付誤差をなくすような各ヘッド駆動装置の駆動タイミングのずれ量を説明する図。
【図２３】図２１に示すような取付誤差のある印字ヘッドの各分割部を駆動するヘッド駆動装置に転送するシリアルデータを説明する図。
【図２４】図２１に示す印字ヘッドの各分割部を駆動する各ヘッド駆動装置に転送するシリアルデータの転送タイミングを示す図。
【図２５】本発明の第４の実施の形態におけるヘッド駆動部（ＮＣ）の回路構成を示す図。
【図２６】従来のヘッド駆動装置の回路構成を示す図。
【図２７】図２６に示すヘッド駆動装置の動作タイミングを示す図。
【図２８】従来の他のヘッド駆動装置の回路構成を示す図。
【図２９】図２８に示すヘッド駆動装置の動作タイミングを示す図。
【図３０】従来の他のヘッド駆動装置の回路構成を示す図。
【図３１】図３０に示すヘッド駆動装置の動作タイミングを示す図。
【図３２】従来のカスケード接続したヘッド駆動装置の回路構成を示す図。
【図３３】従来のカスケード接続した他のヘッド駆動装置の回路構成を示す図。
【符号の説明】
２１…共通制御部（ＣＣ）
２２…ヘッド制御部（ＮＣ）
２３…セレクタ（ＭＵＸ）
２４…スタートビット処理器（ＳＴＣ）
２５…印字データ転送制御器（ＤＴＣ）
２６…設定制御器（ＣＦＣ）
２７…ヘッド駆動制御器（ＰＲＣ）
３１…シフトレジスタ
３２…ラッチ回路
３３…コンパレータ
３４…ＡＮＤゲート
３５…駆動インク室セレクタ
３６…増幅器
３８…スタートビットデータバッファ
３９…２入力ＡＮＤゲート
４０…３入力ＮＯＲゲート
４１…ＪＫフリップフロップ
４２…カウンタ
４３…ＪＫフリップフロップ
４４…ＮＯＴゲート
４５…ＡＮＤゲート
４７…ＮＡＮＤゲート
４８…ＮＯＴゲート
４９…ＮＡＮＤゲート
５１1 ，５１2 …ヘッド駆動装置
５２1 ，５２2 …シフトレジスタ
５３1 ，５３2 …ラッチ回路
５４1 ，５４2 …設定データバッファ（ＣＮＦＢＵＦ）
５５1 ，５５2 …内部設定レジスタ
６１…印字ヘッド
６２…用紙
６３…シフトレジスタ
６４…データセレクタ[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a drive control method and a drive control apparatus for driving a medium that operates according to data and a drive signal, such as a head drive device, a CCD driver, a motor driver, and a liquid crystal driver of a thermal printer and an inkjet printer.
[0002]
[Prior art]
As this type of drive control device, for example, there is a head drive device of an ink jet printer. FIG. 26 shows a general configuration of a head driving device using binary print data as a conventional head driving device.
[0003]
This head driving device includes a shift register 1 and a latch circuit 2 that constitute a buffer for two lines. Further, an output pin DOn (n = 1 to 162) for outputting a drive waveform for driving an ink jet head (not shown) in which each ink chamber of the 162 ink jet heads is arranged, an output from the latch circuit 2 and energization enable (E And an amplifier 4 for amplifying the output from the AND gate 3 and outputting a drive waveform from each output pin DOn.
[0004]
The operation timing in such an apparatus is shown in FIG.
Serial data (SD) is transferred to the shift register 1 according to the system clock (CK) while the data transfer enable (DSEN) is at the H level. The print data transferred to the shift register 1 is latched by the latch circuit 2 based on the latch signal (LT). When the data (PNDTA) corresponding to each output pin DOn of the latch circuit 2 is "1", it is output from the AND gate 3 as a conduction signal (PNE) by the control by the conduction enable (E). When the data (PNDTA) is “0”, the energization signal (PNE) is not output.
[0005]
The energization signal (PNE) output from the AND gate 3 is amplified by the amplifier 4 and output as a drive waveform from the head drive signal output pin DOn. Thereby, the ink chamber of the corresponding inkjet head is driven.
A data transfer clock can be used instead of the data transfer enable (DSEN). A known technique similar to this is disclosed, for example, in JP-A-63-92467.
[0006]
Next, FIG. 28 shows a general configuration of a head driving device that performs multi-drop gradation driving using binary data as another conventional head driving device. The head driving device described here employs a method that does not need to be divided and driven, such as a bubble jet method or a normal mode piezo head driving method.
[0007]
This head driving device includes a binary shift register 5 and a binary latch circuit 6 having a capacity corresponding to the number of “binary data × PIXEL” when the unit of binary data is PIXEL. Further, an output pin DOn (n = 1 to 162) for outputting a drive waveform for driving an inkjet head (not shown) in which each ink chamber of the 162 inkjet heads is arranged, and gradation energization enable (E1 to E7) are externally provided. A selector 7 which inputs directly in parallel, selects and outputs a corresponding signal with binary data, and an amplifier 8 which amplifies the output from the selector 7 and outputs a drive waveform from each output pin DOn are provided.
[0008]
The operation timing in such a device is shown in FIG.
The binary serial data (SD) in PIXEL units is transferred to the binary shift register 5 according to the system clock (CK) while the data transfer enable (DSEN) is at the H level. The print data transferred to the binary shift register 5 is latched by the binary latch circuit 6 based on the latch signal (LT). Data (BPNDTA) corresponding to the output pin DOn of the binary latch circuit 6 is input as a select signal of the selector 7 in PIXEL units, thereby selecting a corresponding signal from the gradation energization enable (E1 to E7). , And output from the selector 7 as a gradation energization signal (BPNE). This gradation energization signal (BPNE) is a signal for changing the gradation per dot, and a plurality of ejections are made at the same location to change the volume of one dot, thereby enabling multi-block gradation control.
[0009]
The gradation energization signal (BPNE) is amplified by the amplifier 8 and is output as a gradation drive waveform from the head drive signal output pin DOn. As a result, the ink chamber of the corresponding inkjet head is driven, and the number of drops corresponding to the binary print data is output in PIXEL units.
[0010]
Note that when driving a share mode piezo head, it is necessary to perform split driving because of its structure. In this case, the drive is performed by dividing into odd-numbered ink chambers / even-numbered ink chambers within the printing cycle.
[0011]
In the head driving apparatus shown in FIG. 26 described above, serial data (SD), data transfer enable (DSEN), system clock (CK), latch signal (LT), energization enable as drive information necessary for driving the head. (E) is required. In particular, when gradation printing is performed, the gradation energization enable (E1 to E7) signals are required for the necessary number of gradations as in the head driving device shown in FIG.
[0012]
Therefore, such a conventional head driving apparatus has a problem that many control lines are required to drive the head, and a connector for connection is required to have a multi-pin structure.
[0013]
In order to avoid such an increase in the number of signal lines, a device that performs gradation driving of the head while reducing the number of signal lines is used in the case of multi-drop driving in which one driving signal having a gradation energization signal is repeated. There is a head driving device that employs another method of generating a gradation energization signal. With such a method, it is not necessary to supply a plurality of gradation energization enables in parallel in order to generate a gradation energization signal from the outside, and the number of signal lines can be reduced accordingly.
[0014]
The configuration of such a head drive device is shown in FIG. 30, and the operation timing is shown in FIG. Compared with that shown in FIG. 28, the selector 7 is deleted, and instead, a control unit 9, a comparator 11, and an AND gate 12 are provided.
The controller 9 is provided for the purpose of supplying a common energization enable (EC) and a binary drop signal (CTQ) for generating a gradation energization signal (BPNE).
[0015]
Compared with that shown in FIG. 28, instead of selecting and outputting the gradation energization enable by the selector 7, the data (BPNDTA) from the binary latch circuit 6 and the drop signal (CTQ) from the control unit 9 are compared. 11, a comparator output (BPNCP) corresponding to each binary data is generated for each PIXEL. The comparator output (BPNCP) is logically ORed with the common gradation enable (EC) by the AND gate 12 and output as a gradation energization signal (BPNE).
[0016]
The control unit 9 includes a gradation signal generator or the like, but this may be a fixed operation or an operation defined by setting. The control unit 9 operates in a state where the operation enable signal (EN) is at the H level, and drive control is performed. A known technique similar to such a head driving device is disclosed in, for example, Japanese Patent Laid-Open No. 3-198469.
[0017]
FIGS. 32 and 33 show a configuration in which a plurality of head driving devices as shown in FIG. 30 are connected to correspond to the wide head.
The method shown in FIG. 32 is a method often used for cascading a plurality of head drive devices when the head width increases, and drives each head drive device at the same timing. In this circuit, only serial data (SD) is cascade-connected in a common drive control signal group such as a latch signal (LT), data transfer enable (DSEN), serial data (SD) and the like. The operation enable (EN), latch signal (LT), and data transfer enable (DSEN) of the control unit 9 are connected in parallel. Further, a system clock (CK) and a system reset (RST) are similarly connected in parallel. Therefore, in the device as shown in FIG. 32, a device connected in cascade with six signal lines is driven.
[0018]
On the other hand, as shown in FIG. 33, as represented by the case where color printing is performed using four heads of Y (yellow), M (magenta), C (cyan), and K (black), Each head driving device is driven at an independent timing.
[0019]
In this device, the drive control signal group of each head driving device is independently connected to the head driving device. The system clock (CK) and the system reset (RST) are connected in parallel. In this way, the drive control signal group is independently supplied for each head drive unit, thereby enabling driving at each timing.
[0020]
[Problems to be solved by the invention]
However, even in such an apparatus as shown in FIG. 30, at least serial data (SD), data transfer enable (DSEN), system clock (CK), and latch signal (LT) are required as drive information necessary for driving the head. ) Signal line is necessary.
[0021]
Further, when a plurality of devices as shown in FIG. 30 are connected to correspond to a wide head, the number of signal lines is not increased in the case shown in FIG. 32 as compared with the case of a single head driving device. However, since each head drive device is driven at the same timing, it is impossible to adjust the print timing between the head drive devices. Therefore, the head driven by each head drive device is shifted in the main scanning direction and the sub-scanning direction. In the case of configuration, it is not possible to adjust the print timing of the heads driven by each head drive device so that there is no print deviation, that is, the step difference between the head drive devices cannot be eliminated and good printing is performed. There is a problem that can not be.
[0022]
In the case shown in FIG. 33, since each head driving device is driven at an independent timing, the above-described adjustment of the printing timing is possible, but there is a problem that the number of signal lines increases accordingly. In particular, as the number of head driving devices to be connected increases, the number of signal lines required to drive the head increases, and the number of pins of cables and connectors becomes enormous.
As described above, the greater the number of signal lines necessary to drive the head, the greater the number of pins of the cable or connector. This increases noise and decreases reliability such as contact reliability. Furthermore, the cost increases, which is not preferable.
[0023]
Therefore, the present invention is to provide a drive control method and a drive control apparatus that can adjust the drive timing of a driven medium while driving a head with a small number of signal lines, and that can be connected in large numbers while suppressing the number of signal lines. is there.
[0024]
[Means for Solving the Problems]
The present invention of claim 1 , Driving Based on dynamic control data The print head drive element is driven by a drive control device. Drive Rude In the dynamic control method, The drive control device includes a control unit, a drive control data buffer, and a drive unit, Serial data with a start bit composed of a single bit or multiple bits, followed by drive control data Is input to the control unit and the drive control data buffer from the outside, and the control unit is caused to detect the start bit in the serial data. Detect start bit did timing Then, an enable signal and a latch signal are output to the drive control data buffer, and a control signal for controlling energization to the drive element is output to the drive unit, and the enable signal is output to the drive control data buffer. The drive control data in the serial data is recognized based on a signal input timing, and the recognized drive control data is latched based on the input timing of the latch signal. Driving the drive element based on the drive control data and the control signal latched in This is a drive control method characterized by this.
[0025]
The present invention of claim 2 The serial data is composed of a plurality of start bits followed by drive control data and a steady state at a fixed level. The drive control method according to claim 1, wherein:
[0026]
The present invention of claim 3 The serial data is characterized in that the first start bit and the steady state are at opposite levels. A drive control method according to claim 2.
[0027]
The present invention of claim 4 The serial data includes device reset information, and causes the control unit to detect the device reset information and to output a reset signal for resetting the drive control device when the device reset information is detected. Claims 1 The drive control method described.
[0028]
The present invention of claim 5 Timing control between the corresponding drive elements in each drive control device based on serial data input to each drive control device at the timing of connecting a plurality of the drive control devices and driving each drive control device Drive control of the drive element including Claims 1 The drive control method described.
[0029]
The present invention of claim 6 In a drive control device that drives a drive element of a print head based on drive control data, the start bit is received from the serial data having a start bit composed of a single bit or a plurality of bits and drive control data. And a control unit that outputs an enable signal, a latch signal, and a control signal for controlling energization to the drive element at a timing when the start bit is detected, and supply of the serial data, the enable signal, and the latch signal A drive control data buffer that recognizes the drive control data in the serial data at a timing when the enable signal is input, and latches the recognized drive control data at a timing when the latch signal is input; The control signal supplied and supplied with the control signal Drive control apparatus characterized in that a, a driving unit for driving the drive element based on the signal and the driving control data buffer to the latched said drive control data It is.
[0030]
The present invention of claim 7 The control unit detects the start bit from the serial data and outputs a transfer start signal, a print start signal, and the latch signal, and receives the transfer start signal, and receives the transfer start signal. A transfer control unit that outputs the enable signal at a timing when the print start signal is input, and a drive control unit that receives the supply of the print start signal and outputs the control signal at a timing when the print start signal is input. The drive control apparatus according to claim 6. It is.
[0031]
The present invention of claim 8 The enable signal output from the transfer control unit is fed back to the start bit detection unit, and the start bit detection unit detects the start bit while the enable signal is fed back from the transfer control unit. The drive control device according to claim 7, wherein the drive control device is invalidated. It is.
[0032]
The present invention of claim 9 The serial data includes the start bit and any one of the following drive control data and setting data, and a setting mode for performing settings necessary for drive control of the drive element and a drive for performing drive control of the drive element A mode determination unit for determining a control mode, and the start bit detection unit detects the start bit from the serial data when the mode determination unit is determining the drive control mode, the transfer start signal, The print start signal and the latch signal are output, and when the start bit is detected from the serial data when the mode determination unit determines the setting mode, a setting start signal is output, and the serial data and the serial data The setting start signal is supplied and the setting start signal is input. To come, the drive control device of claim 7, wherein by using the setting data included in the serial data and further comprising a setting unit for setting the drive controller It is.
[0033]
The present invention of claim 10 The setting data includes data transfer number information, the setting unit sets the transfer number of the drive control data to the drive control data buffer based on the data transfer number information, and the transfer control unit includes: 10. The drive control device according to claim 9, wherein the enable signal is output until the drive control data of the number of transfers set by the setting unit is stored in the drive control data buffer. It is.
[0034]
The present invention of claim 11 The mode determining unit determines that the setting mode has been entered when receiving an external reset signal, and is driven by detecting that the setting unit has completed the setting necessary for driving control of the driving element. 10. The drive control apparatus according to claim 9, wherein it is determined that the control mode has been entered. It is.
[0035]
The present invention of claim 12 The mode determination unit detects that the setting unit has completed the setting necessary for driving control of the driving element by transferring the setting data to the setting unit by a predetermined number of predetermined data. The drive control mode is determined by It is a drive control device.
[0036]
The present invention of claim 13 The serial data includes setting data transfer number information following the start bit, and the start bit detection unit transfers the setting data transfer number information following the start bit to the setting unit when detecting the start bit. 10. The setting unit according to claim 9, wherein the setting unit performs setting by fetching data for the number of setting data indicated by the setting data transfer number information from the serial data. It is a drive control device.
[0037]
The present invention of claim 14 When the setting necessary for driving control of the drive element is completed, the setting unit outputs a setting end signal, and the mode determination unit detects the setting end signal from the setting unit, thereby entering the drive control mode. Judge that it became Claims 9 It is a drive control apparatus of description.
[0038]
The present invention of claim 15 The serial data includes mode information following the start bit, and when the start bit detection unit detects the start bit, if the mode information following the start bit indicates switching to a setting mode, A reset signal for resetting each part of the drive control device is output, and the mode determination unit determines that the setting mode has been entered in response to the reset signal being input from the start bit detection unit. Claims 11 It is a drive control apparatus of description.
[0039]
The present invention of claim 16 The setting unit includes a normal end determination unit that determines whether the setting necessary for driving control of the driving element in the setting mode has been normally ended. Claims 9 It is a drive control apparatus of description.
[0040]
The present invention of claim 17 The normal completion determination unit determines whether the setting has been normally completed based on a calculation result of the setting data. It is a drive control device.
[0041]
The present invention of claim 18 The serial data includes check data such that a theoretical sum with a sum of setting data becomes a predetermined value, and the normal end determination means calculates a setting data sum of the serial data in a setting mode, and sets When the setting based on the data is completed, it is determined that the setting is normally completed only when the logical sum of the sum of the setting data and the check data of the serial data reaches a predetermined value. The drive control device according to claim 17.
[0042]
The present invention of claim 19 The normal end determination means determines that the setting has been completed normally only when the lower several bits in the logical sum of the sum of the set data and the check data of the serial data reach a predetermined value. Claims 18 It is a drive control apparatus of description.
[0043]
The invention of claim 20 The mode determining unit determines that the drive control mode is set when the normal end determining unit determines that the setting has been normally completed, and the mode determining unit determines that the setting is not normally completed by the normal end determining unit. 17. It is determined that the setting mode is still maintained. Claim 19 Any one of This is a drive control device.
[0044]
The present invention of claim 21 The setting unit outputs a setting end signal when the normal end determination unit determines that the setting is normally ended, and the mode determination unit detects a setting end signal from the setting unit, 17. It is determined that the drive control mode has been entered. Claim Any one of 20 This is a drive control device.
[0045]
The present invention of claim 22 The setting unit includes a setting data buffer for inputting setting data in a setting mode. Claim 9 It is a drive control apparatus of description.
[0046]
The invention of claim 23 provides The setting unit sets the setting data for the input bit width every time the setting data for the bit width is input to the setting data buffer in the setting mode. Claims 22 It is a drive control apparatus of description.
[0047]
The present invention of claim 24 provides The drive control data buffer has a multistage number of shift registers provided at a ratio of one to a predetermined number of the drive elements, and selectively allocates the drive control data smaller than the number of registers to Store in each register Claims 7 It is a drive control apparatus as described in above.
[0048]
The invention of claim 25 provides Data output terminal for transferring setting data or drive control data to the outside, and when the mode determination unit determines the setting mode, the data of the setting data buffer is transferred to the outside via the data output terminal, A transfer data selection unit for transferring the data of the drive control data buffer to the outside via the data output terminal when the mode determination unit determines the drive control mode; Claims 22 It is a drive control apparatus of description.
[0049]
The present invention of claim 26 provides 7. A drive control device configured by cascading a plurality of drive control devices according to claim 6, wherein each drive control device has a start bit detection terminal for inputting serial data separately from a data input terminal and a data output terminal. The first-stage drive control device commonly connects the start bit detection terminal and the data input terminal to a data line for transferring serial data from the outside. The start bit detection terminal of each drive controller is connected in parallel to the data line for transferring serial data from the outside, and the data input terminal is connected to the data output terminal of the drive controller of the previous stage. Characterized by cascade connection It is a drive control device.
[0050]
The present invention of claim 27 provides 26. A drive control apparatus comprising a plurality of drive control apparatuses according to claim 25 connected in cascade, wherein each drive control apparatus is provided with a start bit detection terminal for inputting serial data and a data input terminal separately. The stage drive control device commonly connects the start bit detection terminal and the data input terminal to a data line for transferring serial data from the outside. The start bit detection terminal of each drive control device is connected in parallel to the data line for transferring serial data, and the data input terminal is connected in cascade to the series by connecting to the data output terminal of the previous drive control device. It is characterized by It is a drive control device.
[0051]
The present invention of claim 28 provides The setting unit of each drive control device transfers the drive control data based on the transfer length information of the drive control data included in the serial data setting data input when the mode determination unit determines the setting mode. The transfer control unit of each drive control device outputs the enable signal based on the transfer length information of the drive control data set in the setting unit. 28. The drive control apparatus according to claim 27.
[0052]
The present invention of claim 29 provides The setting unit of each drive control device transfers drive control data to the drive control data buffer based on transfer length information of drive control data included in a start bit of input serial data. A drive control apparatus according to claim 27.
[0053]
The invention of claim 30 provides The setting data is transferred to the setting data buffer of each drive control unit in units of the product of the bit width of the setting data buffer and the number of cascades of each drive control unit. Set the setting data in the setting data buffer Claims 27 It is a drive control apparatus of description.
[0066]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, a first embodiment in which the present invention is applied to a head driving device of an ink jet printer will be described with reference to FIGS.
The head drive device according to the present embodiment is for gradation driving an inkjet head in which each ink chamber of n inkjet heads is arranged, and has a setting mode and a print mode as a drive control mode, and is set The control unit is set in the mode, and the printing operation is performed in the printing mode.
[0067]
FIG. 1 is a circuit diagram showing a configuration of a head driving device according to the present embodiment. This head drive device generates a control signal for performing data transfer, latching, energization control, etc., and an inkjet head (CC) 21 based on a control signal generated by the common control unit (CC) 21. A head control unit (NC) 22 serving as a driving means that generates a gray scale head driving signal for driving (not shown) and outputs it from an output pin DOn (n = 1 to 162), transfer data required for cascade connection (MUX) 23 is provided as a selector means selector.
[0068]
The common control unit (CC) 21 outputs various control signals to the head drive unit (NC) 22 in the print mode to control the drive of the head drive unit (NC) 22. The common control unit (CC) 21 includes a setting data buffer (CNFBUF) for inputting setting data, which will be described later, and an internal setting register (not shown), which will be described later, via the setting data buffer (CNFBUF) in the setting mode. It works by setting. In addition to the control of the print operation, the print data buffer (PRTBUF) as a drive control data buffer for print data input provided in the head drive unit (NC) 22 such as print data transfer and latch is also controlled. The print data buffer (PRTBUF) is also a data input unit. The outputs of the setting data buffer (CNFBUF) and the print data buffer (PRTBUF) are switched by the selector (MUX) 23 and output.
[0069]
Therefore, when a plurality of head driving devices according to the present embodiment are cascade-connected, the buffers can be cascade-connected in the setting mode and the printing mode. As a result, the number of signal lines for transferring setting data and print data can be reduced.
The selector (MUX) 23 is necessary only when a plurality of head driving devices are connected, and is not necessary when the head driving device is used alone.
[0070]
The head driving device according to the present embodiment has three serial data (SD), system clock (CK), and system reset (RST) as external inputs, and serial data output as a data output terminal as external output. (SDO), two setting end signals (CFDN) and n gradation head drive signal outputs (DOn). Here, the serial data (SD) is supplied to both the start bit detection terminal (CDI) and the data input terminal (SDI). The setting end signal (CFDN) is a signal for monitoring each mode state of the setting mode and the printing mode.
[0071]
Next, the circuit configuration of the common control unit (CC) 21 will be described with reference to FIG. The common control unit (CC) 21 detects a start bit as activation information of serial data (SD), which will be described later, and starts bit processing as a start bit detection unit and mode determination unit that controls latching, data transfer, and energization. A print data transfer controller (DTC) 25 for generating a data transfer enable, a head drive controller (PRC) 27 for controlling the head drive unit (NC) 22, and the setting data buffer (CNFBUF). A setting controller (CFC) 26 for performing predetermined settings is provided. In accordance with the output from the common control unit (CC) 21, the head drive unit (NC) 22 operates.
[0072]
The print data transfer controller (DTC) 25 and the head drive controller (PRC) 27 are provided with an internal setting register (not shown) that is set via a setting data buffer (CNFBUF) in the setting mode. . These internal registers are configured with the same bit width as the setting data buffer (CNFBUF).
Although not shown, the start bit processor (STC) 24, print data transfer controller (DTC) 25, setting controller (CFC) 26, and head drive controller (PRC) 27 shown in FIG. A system clock (CK), a system reset (RST), and a port reset (PRST) described later are supplied. These operate based on the system clock (CK) and are reset by a system reset (RST) or a port reset (PRST). The same applies to what is shown in FIG.
[0073]
Next, the configuration of serial data (SD) input to the head driving device will be described with reference to FIG.
FIG. 3 shows the format of serial data (SD). This serial data (SD) is composed of a start bit and data as start-up information, and an L level steady state (fixed level) location. As described above, since the steady state is fixed at the L level, it is possible to prevent misidentification between the steady state and the start bit.
[0074]
The serial data (SD) is input to the head driving device in synchronization with the clock signal (CK). Here, an example in which the start bit is composed of 2 bits of H level and L level is shown.
Note that the start bit may be composed of a single bit of only the H level. Further, when the steady state where there is no data in the serial data (SD) is the H level (fixed level), the start bit may be composed of a single bit of the L level or a plurality of bits starting at the L level.
Data following the start bit of the serial data (SD) is set data in the setting mode, and is print data as drive control data in the print mode. The setting data is for setting the transfer length of print data (transfer length information of drive control data) and the like.
[0075]
Next, the operation timing of the common control unit (CC) 21 in the print mode will be described with reference to FIG. In practice, the setting mode is performed first, but since the description of the setting mode will be described later, here the setting for driving control of the head driving unit (NC) 22 is set in the common control unit (CC) 21. Assuming that has already been done, the description in the print mode will be given first.
[0076]
When the print mode serial data (SD) including the start bit and the print data is input in the print mode, the print mode serial data (SD) is sent to the common control unit (CDI) via the start bit detection terminal (CDI). CC) 21 and also to the head drive unit (NC) 22 via the data input terminal (SDI).
[0077]
In the print mode serial data (SD), the start bit is input to the start bit processor (STC) 24 of the common control unit (CC) 21 and detected. The print data following this start bit is transferred from the print data input terminal (SDI) to the head drive unit (NC) 22.
Thus, each information of the start bit and data time-divided into one serial data (SD) is separated into a start bit and data by two terminals.
[0078]
When the start bit processor (STC) 24 detects the start bit of the serial data (SD) in the print mode, the print data transfer start (DTTCGO), print data latch signal (DTLT), print start signal ( PRCGO) control signals are generated simultaneously.
At this time, the start bit is also supplied to the data input terminal (SDI). However, since the print data transfer enable (DSEN) is not generated in the print data transfer control unit (DTC) 25 at this time, the start bit Is not transferred from the data input terminal (SDI) to the head drive unit (NC) 22.
[0079]
Thus, when the start bit is detected, the print data transfer start (DTTCGO) for starting data transfer, the print data latch signal (DTLT) for data latching, and the print start signal (PRCGO for starting drive control) are detected. ) Are simultaneously generated and the respective processes are started, so this start bit also serves as data transfer start information, data latch information, and drive control start information as start information for starting the apparatus.
[0080]
When the print data transfer start (DTCGO) from the start bit processor (STC) 24 is supplied to the print data transfer control unit (DTC) 25, the print data transfer control unit (DTC) 25 is activated to transfer the print data. An enable (DSEN) is generated and output to the head drive unit (NC) 22.
[0081]
When the print data transfer enable (DSEN) is at the H level, information on the serial data (SD) is recognized as print data. The recognized print data is transferred from the print data input terminal (SDI) of the head drive unit (NC) 22 to the print data buffer (PRTBUF).
[0082]
The print data transfer controller (DTC) 25 sets the number of stages of the shift register 31 (described later) in the print data buffer (PRTBUF) of the head drive unit (NC) 22 in the setting mode described later. Reaches the set value (print data transfer length), the print data transfer enable (DSEN) is set to the L level, and the transfer of the print data to the shift register 31 is stopped.
[0083]
Thus, in order to set the print data transfer length (drive control data transfer length information) in the print data transfer controller (DTC) 25 in the common controller (CC) in the setting mode, the print data buffer (PRTBUF) is set. It is possible to flexibly cope with rearrangement, and print data can be transferred. Conventionally, when data is input, it has been necessary to input transfer enable from the outside at the same time. However, in this embodiment, this can be eliminated, and data transfer can be performed using only serial data (SD). It can be carried out.
[0084]
In the setting mode, which will be described later, serial data (SD) including setting data is input. In this case, for example, the setting capacity is set to a predetermined value and the setting controller (CFC) in the common control unit (CC) 21 is set. ) By adjusting the operation of the hardware of 26 to the capacity of the setting data, data can be transferred without turning on the transfer enable from the outside at the same time.
[0085]
Further, the print data transfer enable (DSEN) is fed back to the start bit processor (STC) 24, and the start bit processor (STC) 24 is used to check the start bit input from the start bit detection terminal (CDI) during the print data transfer. By invalidating the detection, the print data and the start bit are discriminated and the misidentification of the start bit and the print data is prevented.
[0086]
While the print data transfer enable (DSEN) is at the H level, print data in the serial data (SD) in the print mode is transferred to the print data buffer (PRTBUF) in the head drive unit (NC) 22 and the start bit The data is latched by a print data latch signal (DTLT) generated by the processor (STC) 24.
[0087]
At the same time, when the print start (PRCGO) generated by the start bit processor (STC) 24 is supplied to the head drive controller (PRC) 27, the head drive controller (PRC) 27 is activated. Then, the head drive controller (PRC) 27 sends a common gradation enable (EC), a binary drop signal (CTQ) as a reference for creating the width of the gradation energization signal, and an ink chamber to the head drive unit (NC) 22. When divided driving is performed in groups, each control signal of a divided print signal (DIV) for performing the distribution is output. As a result, the head drive unit (NC) 22 is driven and controlled as will be described later.
[0088]
In this way, by adjusting the start bit input timing, that is, the input timing of the serial data (SD) in the print mode, the print start (PRCGO) timing can be changed. Therefore, the printing position on the printing paper can be adjusted only with the input timing of the serial data.
[0089]
Next, the circuit configuration of the head drive unit (NC) 22 will be described with reference to FIG.
The head drive unit (NC) 22 includes a shift register 31 and a latch circuit 32 as a binary storage means having a capacity corresponding to the number of “binary data xPIXEL” when the unit of binary data is PIXEL. The shift register 31 and the latch circuit 32 as a latch means constitute the above-described print data buffer (PRTBUF).
[0090]
Further, the head drive unit (NC) 22 outputs binary output signals DON and binary drop signals (CTQ) that output drive waveforms for driving an inkjet head (not shown) in which each ink chamber of the 162 inkjet heads is arranged. Comparator 33 that generates an output (BPNCP) corresponding to each binary data for each PIXEL in comparison with the print data, and an output (BPNCP) from this comparator 33 is ORed with a common gradation enable (EC). An AND gate 34 that outputs a gradation energization signal (BPNE), a driving ink chamber selector 35 that selects an ink chamber of a group to be driven when divided driving is performed based on the divided printing signal (DIV), and a driving ink chamber selector 35 Amplifier 3 for amplifying the output and outputting a drive waveform from the corresponding output pin DOn 6 is composed.
[0091]
Next, the operation timing of the head drive unit (NC) 22 in the print mode will be described with reference to FIG. Here, as in the case of the description of the common control unit (CC) 21, the serial data in the print mode including the start bit is assumed to have already been set with a predetermined setting in the setting mode to be described later. A case where print control is performed by inputting (SD) will be described.
[0092]
The head drive unit (NC) 22 is connected to a print data input terminal (SDI) when the print data transfer enable (DSEN) from the start bit processor (STC) 24 in the common control unit (CC) 21 is H level. The print data of the serial data (SD) supplied from is stored in the shift register 31 of the data buffer (PRTBUF).
[0093]
Then, the data stored in the shift register 31 is latched by the latch circuit 32 by the print data latch signal (DTLT) from the head drive controller (PRC) 27 in the common control unit (CC) 21. The data (BPNDTA) latched in the latch circuit 32 is input to the comparator 33 and compared with the binary drop signal (CTQ) from the head drive controller (PRC) 27. The comparison result is a comparator output (BPNCP) corresponding to each binary data for each PIXEL.
[0094]
This comparator output (BPNCP) is logically ORed with the common gradation enable (EC) by the AND gate 34, is output as a gradation energization signal (BPNE), and is supplied to the drive ink chamber selector 35. The drive ink chamber selector 35 selects an ink chamber of a group to be driven in the case of two-division drive based on the division print signal (DIV) from the head drive controller (PRC) 27, and outputs the corresponding ink chamber. A gradation energization signal (BPNE) is output through the amplifier 36 to the pin (DOn). The head driver (NC) 22 operates in a state where the operation enable signal (EN) is at the H level, and drive control is performed. 7 shows the printing operation timing of the common control unit (CC) 21 shown in FIG.
[0095]
Next, the operation timing of the common control unit (CC) 21 in the setting mode will be described with reference to FIG.
The head driving device according to the present embodiment needs to perform function definition by setting the common control unit (CC) 21 in the setting mode prior to performing the printing operation.
[0096]
The setting mode serial data (SD) input in the setting mode is composed of the start bit and data shown in FIG. 3 in the same manner as the printing mode serial data (SD) described above. Accordingly, the common control unit (CC) 21 is activated by the start bit in the serial data (SD) in the setting mode even in the setting mode, as in the case of the printing mode described above.
[0097]
However, the serial data (SD) in the setting mode is different from the serial data (SD) in the printing mode in which the data content is the printing data in that the data content is the setting data. As the setting data of the serial data (SD) in this setting mode, there are data set in the internal setting registers of the print data transfer controller (DTC) 25 and the head drive controller (PRC) 27 in the common controller (CC) 21. Installed. The format of the setting data is, for example, “bit width of setting register × (the number of setting registers of the print data transfer controller (DTC) 25 and the head drive controller (PRC) 27)”.
[0098]
In the setting mode, when the setting mode serial data (SD) including the start bit and setting data is input, the setting mode serial data (SD) is supplied to the common control unit (CC) via the start bit detection terminal (CDI). ) 21 and is input to the setting data input terminal (CFSDI) via the data input terminal (SDI).
[0099]
In the setting mode serial data (SD), the start bit is input to the start bit processor (STC) 24 of the common control unit (CC) 21 and detected. When the start bit processor (STC) 24 detects a start bit in the serial data (SD) in the setting mode, a setting start signal (CFCGO) is generated.
[0100]
When the setting start signal (CFCGO) is supplied to the setting controller (CFC) 26, the setting controller (CFC) 26 is activated. Then, the setting controller (CFC) 26 sets the setting data transfer enable (CFDSEN) to the H level, transfers to the setting data buffer (CNFBUF), the print data transfer controller (DTC) 25, and the head drive controller (PRC). 27 is set. This setting data transfer enable (CFDSEN) automatically becomes L level when the setting operation ends, and the setting operation is also stopped.
[0101]
The setting data transfer enable (CFDSEN) is fed back to the start bit processor (STC) 24, and the start bit processor (STC) 24 is used to input a start bit input from the start bit detection terminal (CDI) during setting data transfer. By disabling the detection, the setting data and the start bit are discriminated, and misidentification of the start bit and the setting data is prevented.
[0102]
The setting controller (CFC) 26 inputs the setting data in units of the bit width of the setting data buffer (CNFBUF) while generating the address of the internal setting register at the same time as the setting data is transferred. Is set to the print data transfer controller (DTC) 25 and the head drive controller (PRC) 27 while outputting write signals (DTCW) and (PRCW) as setting data (CFD). Define the function.
[0103]
Setting is performed by such an operation, and when a predetermined amount of setting data of “bit width of setting register × (number of internal setting registers)” is transferred, the setting operation ends.
[0104]
Next, a method for switching between the setting mode and the printing mode will be described with reference to FIG. In the present embodiment, a dedicated switching signal is not used.
[0105]
That is, at the operation timing in the common control unit (CC) 21 shown in FIG. 8, switching to the setting mode is performed by inputting a reset signal (RST). When this reset signal (RST) is input, the setting controller (CFC) 26 holds the setting end signal (CFDN) at the L level. This is because it is necessary to make settings and define functions after reset. That is, the reset number (RST) is also used as a signal for switching to the setting mode.
[0106]
When the setting is completed, the print mode is automatically switched. For example, when a predetermined amount of setting data is transferred, the setting controller (CFC) 26 recognizes the setting end due to the end of the setting data transfer, and sets the setting end signal (CFDN) to the H level. Even in this case, since the number of setting registers to be set is determined, there is no inconvenience even if the mode is switched only by transferring a predetermined amount of data fixedly.
[0107]
When the setting end signal (CFDN) is at L level, it indicates that the setting mode is selected, and when it is at H level, it indicates that the printing mode is selected. Therefore, the setting end signal (CFDN) is used for recognizing the current mode inside the apparatus and is used for monitoring the current mode from the outside of the apparatus.
[0108]
Thus, in the present embodiment, it is necessary to set the common control unit (CC) 21 in the setting mode prior to performing the printing operation. For this reason, if an incorrect setting is made in the internal setting register of the print data transfer controller (DTC) 25 or the head drive controller (PRC) 27 to be set, printing is performed according to the setting. For this reason, there is a possibility that the printing may be disturbed. In order to prevent this, in the present embodiment, the normal end of the setting is confirmed by the following configuration.
[0109]
In the setting mode serial data (SD), for example, the check data (CHKDTA) shown in FIG. 8 is such that the sum of all the setting data at the end of the setting data becomes “0” (limited value) in the lower order. ) Is used as setting data.
[0110]
In addition, the setting controller (CFC) 26 compares an adder that adds all of the setting data (including check data (CHKDTA)), a total value by this adder, and a limit value ("0" in the lower order). When these are equal, the setting end signal (CFDN) is changed to the H level, and when they are not equal, a normal end determining device as a normal end determining means comprising a controller for holding the setting end signal (CFDN) at the L level. 26a is provided.
[0111]
As an operation in the case of performing normal determination, as shown in FIG. 8, the setting controller (CFC) 26 writes the setting data (CFD) from the setting data buffer (CNFBUF) to each setting register in the setting mode. All the setting data is added at (the timing of the write signals (DTCW) and (PSCW)).
[0112]
When this is repeated and the total sum of all setting data (including check data (CHKDTA)) is “0” in the lower order, the normal end determination unit 26a changes the setting end signal (CFDN) from the L level to the H level. Change to level. On the other hand, when the sum of the setting data is not “0” in the lower order, the setting end signal (CFDN) is held at the L level. Therefore, when the setting is completed normally, the setting mode is switched to the printing mode. However, when the setting is not completed normally, the printing mode is not switched.
[0113]
As a result, even if an incorrect setting is made in the internal setting register of the print data transfer controller (DTC) 25 or the head drive controller (PRC) 27, the print mode is not switched. Printing can be prevented, and printing disturbances can be prevented.
[0114]
When a plurality of head driving devices are cascade-connected, this setting end signal (CFDN) is wired OR-connected between the plurality of head driving devices. As a result, the setting end signal (CFDN) does not become the H level unless the setting of all the head driving devices is completed, so that the setting completion confirmation of the plurality of head driving devices can be performed with the minimum signal line.
[0115]
The check data (CHKDTA) does not necessarily have to be placed in the last part of the setting data, and the sum of the setting data (including check data (CHKDTA)) is not necessarily “0” if it is a predetermined value. It is not necessary to.
[0116]
As described above, in the setting mode, serial data (SD) in the setting mode is input from the setting data input terminal (CFSDI) of the common control unit (CC) 21, transferred to the setting data buffer (CNFBUF), and set. It is output from the data output terminal (CFSDO). In the print mode, serial data (SD) in the print mode is input from the print data input terminal (PXSDI) of the head drive unit (NC) 22, transferred to the print data buffer (PRTBUF), and the print data output terminal. (PXSDO).
[0117]
The setting data output terminal (CFSDO) and the print data output terminal (PXSDO) are connected to the input terminals (C) and (P) of the selector (MUX) 23, respectively, and their outputs are in the case of cascading the head driving devices. Serial data output (SDO) used for
[0118]
A setting end signal (CFDN) is input to the select terminal (S) of the selector (MUX) 23. The selector (MUX) 23 is input from the input terminal (P) from the serial data output (SDO) terminal of the selector (MUX) 23 when the setting end signal (CFDN) is at the L level (setting mode). When the setting data is output from the setting data output terminal (CFSDO) and the setting end signal (CFDN) is at the H level (printing mode), it is input from the serial data output terminal (SDO) of the selector (MUX) 23. Print data from the print data output terminal (PXSDO) input from the terminal (P) is output. Thereby, the setting data buffer (CNFBUF) and the print data buffer (PRTBUF) of each head driving device can be cascade-connected in both the setting mode and the printing mode.
[0119]
In this embodiment, data is input by inputting three signal lines of serial data (SD) having a start bit and data for starting the device, clock (CK), and reset (RST). From the transfer control to the setting in the apparatus and the drive control of the drive element in the print head can be reliably performed.
[0120]
In addition, since the apparatus is started at the timing obtained by detecting the start bit of the serial data (SD), the print timing can be adjusted by adjusting the input timing of the serial data (SD).
In addition, since the start bit and the data of the serial data (SD) input in the setting mode or the print mode are discriminated, it is possible to prevent the start bit and the data from being misidentified.
[0121]
In addition to the print mode in which the ink chamber of the print head is driven and controlled by the print data, the setting mode in which the setting necessary for the print control is set by the set data can be started by inputting serial data including a start bit. Since it can be executed at the timing obtained by detecting the bit, there is no need to increase the number of signal lines for setting.
[0122]
Furthermore, by having a setting mode, the definition of the apparatus can be flexibly changed by setting. This makes it possible to perform drive control according to the hardware configuration of the device, for example, buffer recombination, the number of cascades when the devices are connected in cascade.
In addition, the processing of the setting mode is performed by the reset signal, and when the setting is completed, the mode is automatically switched to the drive control mode, and the drive medium of the driven medium is controlled, so that the signal line for mode switching is not required. Can do.
[0123]
Next, a second embodiment in which the present invention is applied to a head driving device of an ink jet printer will be described with reference to FIGS.
Compared with the first embodiment, this embodiment divides the start bit of serial data (time division) instead of switching to the setting mode when an external reset signal (RST) is input. Setting data that can be transferred by giving mode data to the start bit of the serial data (SD) in the setting mode by changing the mode based on the mode information by giving mode information to the start bit. Is different in that the setting is performed without fixing the value to a predetermined value.
[0124]
In the serial data (SD) in the present embodiment, the start bit is 10 bits as shown in FIG. The start bit includes, in order, a 1-bit start flag for starting setting or printing, a 1-bit port reset (PRST) flag as mode information, and 8-bit start bit data (STD) as setting data transfer number information. Consists of.
[0125]
FIG. 9 is a diagram showing a circuit configuration of the common control unit (CC) 21 in the present embodiment. Compared to the circuit configuration shown in FIG. 2, the start bit processor (STC) 24 determines the start bit of the serial data (SD). The start bit data (STD) and (STWR) are output based on the detection result, and the setting controller register (CFCREG) 26b is provided in the setting controller (CFC) 26, and the start bit processor (STC) ) Input the start bit data (STD) and the start bit data write signal (STWR) from the above, and setting the setting controller register (CFCREG). In the start bit processor (STC) 24, the serial data (SD) Based on the PRST flag as the mode switching data in the start bit, an external reset and Except that the port reset (PRST) as an internal reset signal which functions like (including switching function to setting mode) is generated.
[0126]
As shown in FIG. 10, the start bit processor (STC) 24 in this embodiment includes a start bit data buffer 38 for temporarily storing start bit data of serial data (SD), a start bit detection terminal (CDI). The 2-input AND gate 39 and the 3-input NOR gate 40 for detecting the start flag by inputting the serial data (SD) input from the above), and when the start flag is detected, the start bit data (STD) is converted to the start bit data buffer 38. And a JK flip-flop 41 for starting a counter 42 that counts up to the last bit of the start bit while prohibiting detection of a start flag and the like using a three-input NOR gate 40.
[0127]
Also, the setting end signal (CFDN) input via the JK flip-flop 43 for detecting the port reset flag of the start bit and the NOT gate 44 is L level (print mode), and the count end signal (RC of the counter 42) ) Is input, a NAND gate 45 for outputting a setting start signal (CFCGO) that also becomes a start bit data write signal (STWR) is provided.
[0128]
Further, when the JK flip-flop 43 detects that the port reset flag is “true” (H level), the NAND gate 47 outputs a port reset (PRST), and the input setting end signal (CFDN) is L level (print mode). In this case, the Q output of the JK flip-flop 43 is inverted to output the print data latch signal (DTLT), the setting start signal (CFCGO) and the Q output of the JK flip-flop 43 are input and based on them. A NAND gate 49 for outputting a print start (PRCGO) which is also a print data transfer start (DTCGO).
[0129]
The operation timing in the setting mode of the circuit shown in FIGS. 9 and 10 is shown in FIG.
In the start bit detector (STC), when the setting mode serial data (SD) having the start bit as described above is input from the start bit detection terminal (CDI) and the start flag of the start bit is detected, The subsequent port reset flag is confirmed. When the content of the port reset flag is “true” (when switching to the setting mode), a port reset signal (PRST) is generated and supplied to each circuit. In other words, since this port reset signal (PRST) has the same function as system reset, the device is initialized and switched to the setting mode.
[0130]
The next 8 bits after the start bit are start bit data (STD) having set data number information. The start bit data (STD) is input to the start bit data buffer 38 in the start bit detector (STC), and is supplied to the setting controller (CFC) 26 together with the start bit data write signal (STWR) when the data is ready. The At this time, the setting start signal (CFCGO) is also supplied to the setting controller (CFC) 26.
[0131]
Thereby, the setting controller (CFC) 26 takes in and sets data corresponding to the number of set data of the serial data (SD) based on the set data number information of the start bit data (STD). Therefore, the setting data number information can be set by the setting mode serial data (SD) having a different number of setting data simply by placing the setting data number information on the start bit data (STD) of the start bit.
[0132]
In the present embodiment, the case has been described in which the setting data number information is included in the start bit data (STD) of the serial data (SD) in the setting mode. However, the present invention is not necessarily limited to this. (STD) is input as setting mode serial data (SD) or printing mode serial data (SD) with print data number information set, and this print data number information is set in the print data transfer controller (DTC) 25. By doing so, it is possible to transfer print data in accordance with the capacity of the print data buffer (PRTBUF) without setting the number of print data transfers in the setting mode.
[0133]
In this embodiment, a reset flag is provided in the start flag as mode information, and the mode is determined by detecting the reset flag by the start bit processor (STC) 24, and the mode is switched. As described above, the present invention is not necessarily limited to this. Instead of the reset flag, the start flag is loaded with mode information capable of determining the setting mode or the print mode, or such mode information is loaded into the setting data and detected. By doing so, the mode may be switched by judging the mode by the start bit processor (STC) 24. Thereby, the mode can be determined without using the reset signal, and the mode can be switched.
[0134]
In this way, it is possible to give flexibility to control at the time of setting and printing by making the start bit plural (time division) and giving various information regardless of the setting mode and printing mode. Become.
[0135]
Next, a third embodiment in which the present invention is applied to a head driving device of an ink jet printer will be described with reference to FIGS.
In the present embodiment, a drive control device is configured by cascading a plurality of the head drive devices shown in FIG. 1 described above.
[0136]
Specifically, as shown in FIG. 13, the serial data output terminal (SDO) of the first stage head driving device (A) 51 1 is replaced with the print data input terminal (SDI) of the second stage head driving device (B) 512. Connect to (cascade connection). The serial data (SD) input from the outside is connected to the start bit detection terminal (CDI) of each head driving device 51 1, 512 and the data input terminal (SDI) of the first stage head driving device 51 1. The system clock (CK) and the system reset signal (RST) are input in common to the corresponding terminals of each head driving device. As described above, the start bit detection terminal (CDI) connects serial data (SD) in parallel in each head driving device. In each head driving device, detection of the start bit of the serial data (SD) is performed simultaneously in time. This is necessary.
[0137]
In the first stage head driving device 51 1, the connection between the start bit detection terminal (CDI) and the data input terminal (SDI) is the same as the connection of the head driving device alone.
Note that data transferred from the first-stage head driving device 51 1 to the second-stage head driving device 512 by cascade connection is controlled by print data transfer enable (DSEN) or setting data transfer enable (CFDSEN). The print data or setting data excluding the start bit of the serial data (SD).
[0138]
As for the print data of the serial data (SD) in the print mode, when the number of cascade stages of the head drive device changes, the number of print data transfers also changes. Therefore, by setting all the print data transfer numbers including the number of cascades as setting data in the setting mode serial data (SD) as in the first embodiment, the print data transfer number can be set based on this. All the print data set in the print data transfer controller (DTC) 25 of each head driving device or including the cascade number in the start bit of the serial data (SD) in the print mode as in the second embodiment It is necessary to give each head drive device the number of transfers.
[0139]
Next, the cascade transfer state in the print mode will be described with reference to FIGS.
FIG. 14 shows a connection example of the print data buffer (PRTBUF) of each head drive device 51 1, 512 when two-stage head drive devices 51 1, 512 shown in FIG. 13 are cascade-connected. As a whole, the shift registers 521 and 522 and the latch circuits 531 and 532 of the head driving devices 511 and 512 are multiplied by the number of cascade stages. Similarly, each data transfer enable (DSEN) of each head driving device 511, 512 is also valid for a number of times equal to the number of cascade stages.
[0140]
FIG. 15 is a diagram showing the transfer timing in the print mode when the two-stage head driving devices 511 and 512 are connected in cascade.
In this case, the format of the serial data (SD) at the time of the printing mode is that the first start bit, the print data Bn (n = 1, 2,...) Supplied to the second stage head driving device 512, and the first stage Print data An (n = 1, 2,...) Supplied to the head driving device 511 and an L level steady state.
[0141]
In FIG. 14, such serial data (SD) in the print mode is input from the data input terminal (A-SDI) of the first stage head driving device 51 1 and output from the serial data output terminal (A-SDO). It is supplied to the data input terminal (B-SDI) of the second stage head driving device 512. Then, controlled by the print data transfer enable (DSEN), the print data of the serial data (SD) in the print mode is transferred to the shift registers 521 and 522 of the head driving devices 511 and 512.
[0142]
The print data (A-Data, B-Data) transferred to the shift registers 521 and 522 is printed at the timing when each head driving device 511 and 512 detects the start bit of the serial data (SD) in the next print mode. The data is transferred to the latch circuits 531 and 532 of the head driving devices 511 and 512 by the data latch signal (DTLT).
[0143]
Next, with reference to FIGS. 16 and 17, a case in which setting is individually made for each head drive device 51 1, 512 in the setting mode in a drive control device in which two stages of head drive devices 51 1, 512 are cascade-connected will be described. To do.
In the setting mode, the setting data input from the data input terminal (A-SDI) of the first stage head driving device 51 1 by the selector (MUX) 23 shown in FIG. The data is output from the serial data output terminal (A-SDO) and supplied to the data input terminal (B-SDI) of the second stage head driving device 512. As a result, as shown in FIG. 16, the setting data buffers (CNFBUF) of the head driving devices 51 1 and 512 are connected in cascade.
[0144]
The setting data buffers (CNFBUF) 541 and 542 are connected to internal setting registers 551 and 552 in which setting data information is actually set. The setting data buffer (CNFBUF) has the same bit width as the internal setting registers 551 and 552. When the setting data is transferred to the setting data buffer (CNFBUF) and the setting data buffer (CNFBUF) becomes full, the setting data is sequentially written into the internal setting registers 551 and 552.
[0145]
The operation timing in this case is shown in FIG.
The format of the serial data (SD) in the setting mode is composed of a leading start bit, subsequent setting data, and an L level steady state. The setting data has a bit width of the setting data buffer (CNFBUF) × the number of cascades × the number of setting registers in accordance with the cascade connection state of the setting data buffer (CNFBUF). That is, the serial data (SD) in the setting mode is (B-1, A-1), (B-2, A-2)... (Bn, An) as shown in FIG. The setting data to be set in the internal setting register of the same number of each of the head drive devices 51 1 and 512 connected in cascade follows, and such setting data continues for the number n of setting registers.
[0146]
The serial data (SD) in the setting mode is input from the data input terminal (A-SDI) of the first stage head driving device 511 and output from the serial data output terminal (A-SDO), and then the second stage. Is supplied to the data input terminal (B-SDI) of the head driving device 512.
[0147]
Each head drive device 51 1, 512 generates a setting data transfer enable (CFDSEN) when a start bit of serial data (SD) is detected in the setting mode. As a result, the setting data is taken into the setting data buffers (CNFBUF) 541, 542.
[0148]
For example, when the setting data (B-1, A-1) is transferred, the setting data B-1 is stored in the second setting data buffer (CNFBUF) 542, and the first setting data buffer is stored. (CNFBUF) 541 stores the setting data of A-1.
[0149]
At this time, the setting data stored in the setting data buffers (CNFBUF) 541 and 542 are written in the corresponding setting register (number 1 in this example). In this way, it is possible to set different data in each of the head driving devices 51 1 and 512.
By repeating the above operations in order up to (Bn, An), independent setting can be performed for all setting registers of each device.
[0150]
Next, the start and end of setting data transfer will be described.
The setting data is transferred while the setting data transfer enable (CFDSEN) is being output. In this case, since the setting data transfer enable (CFDSEN) is generated by detecting the start bit of the serial data (SD) in the setting mode, the setting data transfer is started. May vary due to variable factors depending on the number of cascades.
Therefore, the transfer of the setting data is performed as follows.
[0151]
First, regarding the number of settings data transferred,
(Bit width of setting data buffer) x (number of setting registers) x (number of cascades)
... (1) Formula
Determined by.
[0152]
In this equation (1), (the bit width of the setting data buffer) × (the number of setting registers) is a value specific to each head driving device. Therefore, when the (cascade number) changes, the number of setting data transfers also changes. It will be.
[0153]
Accordingly, when the (cascade number) is unique due to the print head width or the like, the (cascade number) is a fixed value, so that the equation (1) can also be a fixed value. In such a case, the fixed value is defined in advance as the setting data transfer number in the setting controller (CFC) 26 of the common control unit (CC) 21 of each head driving device, and the number of setting data transfer is counted. A counter for performing the above is provided.
[0154]
When the start bit of the serial data (SD) in the setting mode is detected, the setting data transfer enable (CFDSEN) of the setting controller (CFC) 26 is set to the H level to start the transfer of the setting data, and the counter is to start. Then, when the count for the number of set data is completed by the counter, the set data transfer enable (CFDSEN) may be set to L level to end the transfer of the set data.
[0155]
On the other hand, when the (cascade number) changes, the start bit of the serial data (SD) in the setting mode has information on the number of set data transfer data as in the second embodiment described above. The number of setting data is defined by setting this as the number of cascade information in the setting controller (CFC) 26. Thus, as in the case described above, the counter is counted by the number of set data, so that the set data transfer enable (CFDSEN) is set to the L level to end the transfer of the set data.
[0156]
Thus, regardless of the number of cascaded head drive devices and without increasing the number of signal lines, setting data having different setting contents for each cascaded head drive device can be transferred to each head drive device. it can.
[0157]
In the present embodiment having such a configuration, even if a plurality of head drive devices are connected by cascade connection to configure the drive control device, the operation of both the setting mode and the print mode of each head drive device with a small number of signal lines And drive control of the driven medium can be performed.
[0158]
In the present embodiment, a case where two stages of head driving devices are connected will be described. However, even when three or more stages of head driving devices are connected, subsequent printing is performed on the serial data output terminal (SDO) of the preceding stage. It is configured by connecting a data input terminal (SDI). As a result, even if a large number of head drive devices are connected, the driven medium can be driven and controlled without increasing the number of signal lines.
[0159]
For example, assuming that four stages of head drive devices are used in cascade connection, as shown in FIG. 18, an integrally configured print head 61 that performs print output for one line is perpendicular to the conveyance direction of the paper 62. In some cases, the print head 61 is divided into four parts A to D. In this case, the divided parts A to D of the print head 61 are driven by inputting serial data (SD) in the print mode as shown in FIG. 19 into four head drive devices connected in cascade.
[0160]
However, what is shown in FIG. 18 is a case where the print head 61 is integrally formed. However, when the divided portions A to D of the print head 61 are separately formed, the divided portions A to D are formed. It is difficult to arrange them in the direction perpendicular to the sheet conveyance direction. For this reason, an installation error actually occurs as shown in FIG. Here, on the basis of the divided part A, it is assumed that ΔDAB for B, ΔDAC for C, and ΔDAD for D are generated. Such an attachment error causes a printing deviation, and thus affects the printing quality.
[0161]
In such a case, as shown in FIG. 22, it corresponds to the amount of deviation of the drive timing of each head drive device that eliminates the mounting error (ΔDAB, ΔDAC, ΔDAD), that is, the mounting error (ΔDAB, ΔDAC, ΔDAD). The print gap time (ΔTAB, ΔTAC, ΔTAD) as shown in FIG.
[0162]
Then, as shown in FIG. 24, serial data (SD-A to SD-D) for each print mode for each head driving device is independently input, and the input timing is set to the print gap time (ΔTAB, ΔTAC, ΔTAD). Shift by the amount of.
[0163]
As a result, each head drive device performs drive control by detecting the start bit of the print mode serial data (SD-A to SD-D) as described above. The divided portions A to D of the print head 61 are driven at the input timing of -A to SD-D). Accordingly, it is possible to prevent a printing deviation due to a mounting error of the print head 61 and to prevent an influence on the printing quality.
[0164]
Next, a fourth embodiment in which the present invention is applied to a head driving device of an ink jet printer will be described with reference to FIG.
FIG. 25 is a diagram showing a circuit configuration of the head drive unit (NC) when the print head is driven in four parts. The same part as the circuit part shown in FIG. The same reference numerals are assigned and detailed description thereof is omitted.
[0165]
Compared with that shown in FIG. 5, the head drive unit (NC) 22 in the present embodiment has a shift register 63 between PIXEL (P2) and PIXEL (P3), between PIXEL (P4) and PIXEL (P5). A data selector 64 that distributes print data by selecting print data from the immediately preceding PIXEL or print data from the previous two PIXELs and supplying them to the next PIXEL every two PIXELs, etc. The difference is that a print data switching signal (PXSEL) which is a select signal of the data selector 64 is added. With such a configuration, one PIXEL print data corresponds to two ink chambers, or one PIXEL print data corresponds to four ink chambers.
[0166]
In the present embodiment having such a configuration, the print data transferred to the shift register 63 is PIXEL (P1), (P2), (P3), (P4)... Or PIXEL by a print data switching signal (PXSEL). (P1), (P3), (P5), (P7).
[0167]
Thus, the shift print data is latched by the latch circuit 32 in the data stored in the shift register 31 by the print data latch signal (DTLT). The data (BPNDTA) latched in the latch circuit 32 is input to the comparator 33 and compared with the binary drop signal (CTQ). The comparison result is a comparator output (BPNCP) corresponding to each binary data for each PIXEL.
[0168]
This comparator output (BPNCP) is logically ORed with the common gradation enable (EC) by the AND gate 34, is output as a gradation energization signal (BPNE), and is supplied to the drive ink chamber selector 35.
The drive ink chamber selector 35 selects an ink chamber of a group to be driven in the case of four-division drive based on the division print signal (DIV) from the head drive controller (PRC) 27, and outputs the corresponding ink chamber. A gradation energization signal (BPNE) is output through the amplifier 36 to the pin (DOn). The head driver (NC) 22 operates in a state where the operation enable signal (EN) is at the H level, and drive control is performed.
[0169]
Thus, the output based on the print data shifted to PIXEL of the shift register 63 is distributed to the corresponding four or two ink chambers by the drive ink chamber selector 35 according to the state of the division signal (DIV).
As described above, the data selector 64 is provided in the shift register 63 of the print data buffer (PRTBUF) so that the buffer can be rearranged. As a result, the print data buffer switching signal (PXSEL) for the shift register 63 in the present embodiment. Since the number of stages is halved depending on the state, the number of print data transfers can be reduced.
[0170]
In this case, as described above, the print data transfer number can be changed by changing the setting of the data transfer number of the print data transfer controller (DTC) 25. Also, by inputting serial data (SD) with print data transfer number information in the start bit, the setting of the corresponding internal register of the print data transfer controller (DTC) 25 can be changed in the setting mode, or the print mode can be changed. The number of print data transfers may be set at.
[0171]
In the first to fourth embodiments described above, the case where the drive control device is configured by the head drive device that drives the ink chamber of the print head in the ink jet printer as an example of the driven medium has been described. However, the present invention is not necessarily limited thereto, and the present invention may be applied to a drive control device that drives a driven medium that is driven based on drive control data such as a load and a drive element, such as a motor, a CCD, and a liquid crystal.
[0172]
In the first to fourth embodiments, the case where the setting mode is required has been described. However, the present invention is not necessarily limited to this. When the setting is performed, the drive control may be performed only with the serial data.
[0173]
【The invention's effect】
As detailed above, claims 1 to 30 According to the present invention, by inputting serial data having a start bit and data (setting data or drive control data), the start bit and the data are discriminated, and the timing obtained by detecting the start bit is determined. Signal lines taken from outside by generating necessary signals such as control signals for data transfer, latching, drive control, etc., generating drive signals based on the signals, and controlling the drive of the driven medium The drive timing of the driven medium can be adjusted by adjusting the input timing of the serial data while greatly reducing the number. Furthermore, since the start bit and data are discriminated, it is possible to prevent the start bit and data from being misidentified.
[0174]
In particular, the claims 27 Or claims 30 Even when a plurality of drive control devices are connected and used, the drive timing of the driven medium between the drive control devices can be adjusted with a small number of signal lines. When applied to the apparatus, it is possible to adjust the printing position between the drive control apparatuses with a small number of signal lines.
[0175]
Also ,Book According to the invention, not only the start information but also the data transfer start information and the data transfer number information are included in the start bit as information necessary for the drive control, and the data transfer control is performed based on the information, thereby achieving the above effect. In addition, there is an effect that drive control data can be flexibly transferred even when a buffer provided in the apparatus is rearranged. Claims 10 According to the present invention, since the transfer enable signal is generated inside the apparatus based on the data transfer number information, it has been conventionally necessary to simultaneously input the transfer enable when inputting data, but this is not necessary. It can be.
So this In addition Accordingly, there is an effect that data can be transferred only with serial data.
[0176]
Claims 9 Or claims 15 According to the present invention, serial data including a start bit is input not only in the drive control mode in which the driven medium is driven and controlled by the drive control data but also in the setting mode in which the setting necessary for the drive control is set by the setting data. By doing so, it can be executed at the timing obtained by detecting the start bit, so that there is an effect that a signal line for performing settings necessary for drive control becomes unnecessary. Furthermore, by having a setting mode, the definition of the apparatus can be flexibly changed by setting. This makes it possible to perform drive control according to the hardware configuration of the device, for example, buffer recombination, the number of cascades when the devices are connected in cascade.
[0177]
Claims 11 Or claims 15 According to the present invention, the processing of the setting mode is performed by the reset signal or the internal reset signal, and when the setting is completed, the mode is automatically switched to the drive control mode, and the drive control of the driven medium is performed. For this reason, there is an effect that it is possible to eliminate the need for a signal line. According to the twenty-fourth aspect of the present invention, the mode is determined without using the reset signal by determining the setting mode or the drive control mode based on the mode information included in the setting data. be able to.
[0178]
Claims 17 Or claims 23 Therefore, by determining that the setting necessary for drive control in the setting mode has been completed normally, it is possible to switch from the setting mode to the drive control mode when determining that the setting has been completed normally. Even if an incorrect setting is made in the apparatus, the drive control mode is not switched, so that it is possible to prevent the drive control from being performed according to the incorrect setting. Therefore, for example, when this apparatus is applied to a head driving apparatus of a printer, it is possible to prevent printing disturbance and the like.
[0179]
Claims 14 And claims 21 According to the present invention, when the setting in the setting mode is completed, a setting end signal is output. Therefore, when a plurality of drive control devices are connected in cascade, the setting end signals of the drive control devices are all connected by wired OR connection. As long as the setting of the drive control device is not completed, it is possible not to switch to the drive control mode. As a result, it is possible to perform setting completion confirmation (mode determination) as a whole of the plurality of drive control devices using the minimum signal line.
[0180]
Claims 22 Or claims 25 According to the present invention, the setting data buffer for inputting the setting data in the setting mode and the drive control data buffer for inputting the driving control data in the driving control mode are provided separately, and the data corresponding to the number of setting data in the setting mode is provided. In the drive control mode, data processing corresponding to the number of drive control data is enabled. For example, the setting mode can be set for each bit width of the setting data buffer, and the drive control can be performed in accordance with the transfer length of the drive control data in the drive control mode. Thereby, even when the buffer is rearranged according to the energization condition, it can be easily handled.
[0181]
Further, by configuring the drive control data buffer so that it can be rearranged, the number of stages such as shift registers can be reduced, so that the number of drive control data transfers can also be reduced.
[0182]
Claim 26 Or claims 30 According to the present invention, since the start bit detection terminal and the data input terminal connected to the data line for inputting serial data are provided separately, when connecting a plurality of drive control devices, for example, the start is performed for the data line. By connecting the bit detection terminal in parallel and connecting the data input terminal to the data output terminal of the previous drive control device in series, the setting data buffer and the drive control data buffer can be cascaded, so that drive control Both data and setting data can be operated. As a result, even if a large number of drive control devices are connected, the driven medium can be driven and controlled with a small number of signal lines.
[0183]
Claims 25 And claims 27 According to the present invention, the setting data and the drive control data can be selectively output from the data output terminal to the outside by the transfer data selection means. Therefore, when a plurality of drive control devices are connected, By connecting the data output terminal to the data input terminal for inputting serial data of the next stage drive control device, both the setting data and the drive control data can be selectively transferred to each drive control device. Thereby, the number of signal lines for transferring setting data and drive control data can be reduced.
[0184]
Claims 28 and Claim 29 According to the present invention, information on the number of drive control data transfers and information on the number of set data transfers is included in the set data or included in the start bit, and data transfer is performed based on the information, thereby performing cascade-connected drive control. Regardless of the number of devices and without increasing the number of signal lines, it is possible to control drive control data and setting data with different numbers of transfers for each drive control device.
[Brief description of the drawings]
FIG. 1 is a diagram showing a circuit configuration of a head driving device according to a first embodiment of the invention.
FIG. 2 is a diagram showing a circuit configuration of a common control unit (CC) shown in FIG.
FIG. 3 is a diagram showing a configuration of serial data input to the head driving device according to the embodiment.
FIG. 4 is a diagram showing an operation timing in a print mode of a common control unit (CC) in the present embodiment.
FIG. 5 is a diagram showing a circuit configuration of a head driving unit (NC) shown in FIG. 1;
FIG. 6 is a diagram showing an operation timing in a print mode of a head drive unit (NC) in the present embodiment.
FIG. 7 is a diagram showing an operation timing in a print mode of a common control unit (CC) in the present embodiment.
FIG. 8 is an operation timing chart for explaining an operation timing in the setting mode and a switching method between the setting mode and the printing mode in the present embodiment.
FIG. 9 is a diagram showing a circuit configuration of a common control unit (CC) in the second embodiment of the present invention.
FIG. 10 is a diagram showing a circuit configuration of a start bit processor (STC) in this embodiment.
FIG. 11 is a diagram showing a configuration of serial data input to the head driving device according to the present embodiment.
12 is a diagram showing operation timing in the setting mode of the circuit shown in FIGS. 9 and 10 in this embodiment; FIG.
FIG. 13 is a diagram showing a circuit configuration of a head driving device according to a third embodiment of the present invention.
14 is a diagram showing a connection example of a print data buffer (PRTBUF) of each head driving device when the head driving devices shown in FIG. 13 are cascade-connected.
FIG. 15 is a diagram showing transfer timings in a print mode when cascade connection is made as shown in FIG. 14;
16 is a diagram showing a connection example of a setting data buffer (CNFBUF) of each head driving device when the head driving device shown in FIG. 13 is cascade-connected.
FIG. 17 is a diagram showing operation timings in the setting mode when cascade connection is made as shown in FIG. 16;
FIG. 18 is a diagram showing a print head that is driven by the head drive device according to the present embodiment and is configured to be divided into four integrally;
FIG. 19 is a diagram for explaining serial data transferred to a head driving device that drives each division unit of the print head shown in FIG. 18;
20 is a diagram showing the operation timing of serial data transferred to each head driving device that drives each division unit of the print head shown in FIG. 18;
FIG. 21 is a view for explaining attachment errors of each divided portion when the four divided portions of the print head driven in the present embodiment are configured separately;
FIG. 22 is a diagram for explaining a drive timing shift amount of each head drive device that eliminates the mounting error shown in FIG. 21;
FIG. 23 is a view for explaining serial data transferred to a head driving device that drives each divided portion of a print head having an attachment error as shown in FIG. 21;
24 is a diagram showing transfer timing of serial data to be transferred to each head driving device that drives each division unit of the print head shown in FIG. 21. FIG.
FIG. 25 is a diagram showing a circuit configuration of a head drive unit (NC) according to a fourth embodiment of the present invention.
FIG. 26 is a diagram showing a circuit configuration of a conventional head driving device.
27 is a view showing the operation timing of the head driving device shown in FIG. 26. FIG.
FIG. 28 is a diagram showing a circuit configuration of another conventional head driving device.
29 is a view showing the operation timing of the head driving device shown in FIG. 28. FIG.
FIG. 30 is a diagram showing a circuit configuration of another conventional head driving device.
31 is a diagram showing operation timing of the head driving device shown in FIG. 30. FIG.
FIG. 32 is a diagram showing a circuit configuration of a conventional cascade-connected head driving device.
FIG. 33 is a diagram showing a circuit configuration of another conventional head drive device connected in cascade.
[Explanation of symbols]
21 ... Common control unit (CC)
22 ... Head controller (NC)
23 ... Selector (MUX)
24 ... Start bit processor (STC)
25 ... Print data transfer controller (DTC)
26 ... Setting controller (CFC)
27. Head drive controller (PRC)
31 ... Shift register
32 ... Latch circuit
33 ... Comparator
34 ... AND gate
35 ... Drive ink chamber selector
36 ... Amplifier
38 ... Start bit data buffer
39: 2-input AND gate
40 ... 3-input NOR gate
41 ... JK flip-flop
42 ... Counter
43 ... JK flip-flop
44 ... NOT gate
45 ... AND gate
47 ... NAND gate
48 ... NOT gate
49 ... NAND gate
511, 512 ... head drive device
521, 522... Shift register
531, 532... Latch circuit
541, 542 ... Setting data buffer (CNFBUF)
551, 552 ... Internal setting register
61 ... Print head
62 ... paper
63: Shift register
64 ... Data selector

Claims

In that drive turning control method to drive by the drive control device the driving elements of the print head based on the driving dynamic control data,
The drive control device includes a control unit, a drive control data buffer, and a drive unit,
Serial data having a start bit composed of a single bit or a plurality of bits and subsequent drive control data is input to the control unit and the drive control data buffer from the outside,
The control unit detects the start bit in the serial data, and outputs an enable signal and a latch signal to the drive control data buffer at a timing when the start bit is detected. Output a control signal for energization control to the drive element,
Causing the drive control data buffer to recognize the drive control data in the serial data based on the input timing of the enable signal, and latching the recognized drive control data based on the input timing of the latch signal;
Causing the drive unit to drive the drive element based on the drive control data and the control signal latched in the drive control data buffer;
The drive control method characterized by the above-mentioned.

2. The drive control method according to claim 1 , wherein the serial data comprises a plurality of start bits, subsequent drive control data, and a steady state at a fixed level .

3. The drive control method according to claim 2 , wherein the serial data has the first start bit and the steady state at opposite levels .

The serial data includes device reset information, and causes the control unit to detect the device reset information and to output a reset signal for resetting the drive control device when the device reset information is detected. The drive control method according to claim 1 .

Connecting a plurality of the drive control devices,
Drive control of the drive elements including timing control between the corresponding drive elements in each drive control device based on serial data input to each drive control device at a timing to drive each drive control device. driving control method according to claim 1, wherein the performing.

  In the drive control device that drives the drive element of the print head based on the drive control data,
  Receiving serial data having a start bit composed of a single bit or a plurality of bits and drive control data, detecting the start bit from the serial data, and at the timing of detecting the start bit, an enable signal, a latch signal, and A control unit for outputting a control signal for energization control to the drive element;
  The supply of the serial data, the enable signal and the latch signal is received, the drive control data in the serial data is recognized at the timing when the enable signal is input, and the recognition is performed at the timing when the latch signal is input A drive control data buffer for latching the drive control data;
  A drive unit that receives the supply of the control signal and drives the drive element based on the input control signal and the drive control data latched in the drive control data buffer;
  A drive control device comprising:

  The controller is
  A start bit detector that detects the start bit from the serial data and outputs a transfer start signal, a print start signal, and the latch signal;
  A transfer controller that receives the transfer start signal and outputs the enable signal at a timing when the transfer start signal is input;
  A drive control unit that receives the supply of the print start signal and outputs the control signal at a timing when the print start signal is input;
  The drive control apparatus according to claim 6, further comprising:

The enable signal output from the transfer control unit is fed back to the start bit detection unit, and the start bit detection unit detects the start bit while the enable signal is fed back from the transfer control unit. The drive control device according to claim 7, wherein the drive control device is invalidated.

  The serial data includes the start bit followed by any one of the drive control data and setting data,
  A mode determination unit for determining a setting mode for performing setting necessary for drive control of the drive element and a drive control mode for performing drive control of the drive element;
  The start bit detection unit outputs the transfer start signal, the print start signal, and the latch signal when detecting the start bit from the serial data while the mode determination unit determines the drive control mode. When the mode determination unit detects the setting mode and outputs the setting start signal upon detecting the start bit from the serial data,
  The apparatus further includes a setting unit configured to set the drive control unit using setting data included in the serial data when the serial data and the setting start signal are supplied and the setting start signal is input. The drive control apparatus according to claim 7.

The setting data includes data transfer number information, and the setting unit sets the transfer number of the drive control data to the drive control data buffer based on the data transfer number information,
10. The drive control device according to claim 9, wherein the transfer control unit outputs the enable signal until drive control data of the number of transfers set by the setting unit is stored in the drive control data buffer. .

The mode determining unit determines that the setting mode has been entered when receiving an external reset signal, and detects that the setting unit has completed setting necessary for driving control of the driving element. The drive control apparatus according to claim 9, wherein it is determined that the control mode is set.

The mode determination unit detects that the setting unit has completed the setting necessary for driving control of the driving element by transferring the setting data to the setting unit by a predetermined number of predetermined data. 10. The drive control apparatus according to claim 9, wherein it is determined that the drive control mode has been established .

The serial data includes setting data transfer number information following the start bit,
The start bit detection unit, when detecting the start bit, transfers the setting data transfer number information following the start bit to the setting unit,
10. The drive control apparatus according to claim 9, wherein the setting unit performs setting by fetching data corresponding to the number of setting data indicated by the setting data transfer number information from the serial data .

When the setting necessary for drive control of the drive element is completed, the setting unit outputs a setting end signal,
The drive control device according to claim 9 , wherein the mode determination unit determines that the drive control mode is set by detecting a setting end signal from the setting unit.

The serial data includes mode information following the start bit, and when the start bit detecting unit detects the start bit, if the mode information following the start bit indicates switching to a setting mode, Output a reset signal to reset each part of the drive control device,
12. The drive control apparatus according to claim 11 , wherein the mode determination unit determines that the setting mode is entered in response to the reset signal input from the start bit detection unit .

10. The drive control apparatus according to claim 9 , wherein the setting unit includes a normal end determination unit that determines whether or not the setting necessary for drive control of the drive element in the setting mode has been normally ended .

The drive control device according to claim 16, wherein the normal end determination means determines whether or not the setting is normally ended based on a calculation result of the setting data .

The serial data includes check data such that a theoretical sum with a sum of setting data is a predetermined value,
The normal end determination means calculates the sum of the setting data of the serial data in the setting mode, and when the setting based on the setting data is completed, the logical sum of the sum of the setting data and the check data of the serial data 18. The drive control device according to claim 17, wherein it is determined that the setting has been normally completed only when becomes a predetermined value .

The normal end determination means determines that the setting has been completed normally only when the lower-order several bits in the logical sum of the sum of the set data and the check data of the serial data reach a predetermined value. The drive control device according to claim 18 .

The mode determining unit determines that the drive control mode has been set when the normal end determining unit determines that the setting has ended normally, and the normal end determining unit determines that the setting has not ended normally. the preceding claims 16, characterized in that determining to remain still in the setting mode drive control apparatus as claimed in any one of claims 19.

The setting unit outputs a setting end signal when it is determined by the normal end determining means that the setting has been normally ended,
Wherein the mode determination unit, by detecting a setting completion signal from the setting unit, to claims 16, characterized in that a determination is made that the vehicle is in the driving control mode drive control apparatus as claimed in any one of claims 20 .

The drive control device according to claim 9 , wherein the setting unit includes a setting data buffer for inputting setting data in a setting mode .

The setting unit according to claim 22 for the setting data buffer in the setting mode, every time the setting data of the bit width is input, and performs setting for the input bit width of configuration data has been The drive control apparatus described.

The drive control data buffer has a multistage number of shift registers provided at a ratio of one to a predetermined number of the drive elements, and selectively allocates the drive control data smaller than the number of registers to The drive control device according to claim 7 , wherein the drive control device is stored in each register .

A data output terminal for transferring setting data or drive control data to the outside;
When the mode determination unit determines the setting mode, the data of the setting data buffer is transferred to the outside via the data output terminal, and when the mode determination unit determines the drive control mode, A transfer data selection unit for transferring the data of the drive control data buffer to the outside via the data output terminal;
Drive control apparatus according to claim 22, wherein a is provided.

A drive control device comprising a plurality of drive control devices according to claim 6 connected in cascade,
Each drive control device is provided with a start bit detection terminal for inputting serial data separately from the data input terminal and the data output terminal,
The first-stage drive control device commonly connects the start bit detection terminal and the data input terminal to a data line for transferring serial data from the outside.
In the second and subsequent drive control devices, the start bit detection terminal of each drive control device is connected in parallel to the data line for transferring serial data from the outside, and the data input terminal is the data of the previous drive control device. A drive control device characterized in that it is cascaded in series by connecting to an output terminal .

A drive control device configured by cascading a plurality of drive control devices according to claim 25,
Each drive control device is provided with a start bit detection terminal and a data input terminal for inputting serial data,
The first-stage drive control device commonly connects the start bit detection terminal and the data input terminal to a data line for transferring serial data from the outside.
In the second and subsequent drive control devices, the start bit detection terminal of each drive control device is connected in parallel to the data line for transferring serial data from the outside, and the data input terminal is the data of the previous drive control device. A drive control device characterized in that it is cascaded in series by connecting to an output terminal .

The setting unit of each drive control device transfers the drive control data based on the transfer length information of the drive control data included in the serial data setting data input when the mode determination unit determines the setting mode. Set the length,
28. The drive control device according to claim 27 , wherein the transfer control unit of each drive control device outputs the enable signal based on transfer length information of drive control data set in the setting unit.

The setting unit of each drive control device transfers drive control data to the drive control data buffer based on transfer length information of drive control data included in a start bit of input serial data. The drive control apparatus according to claim 27.

The setting data is transferred to the setting data buffer of each drive control device in units of the product of the bit width and the cascade number of the setting data buffer of each drive control device,
28. The drive control apparatus according to claim 27 , wherein each drive control apparatus sets the setting data of the setting data buffer in the transfer unit .