JP4547666B2

JP4547666B2 - アクティブピクセルセンサ用の回路

Info

Publication number: JP4547666B2
Application number: JP2004221094A
Authority: JP
Inventors: ジェフェリー・スティーブン・ベック; マシュー・マイケル・ボーグ
Original assignee: マイクロンテクノロジー，インク．
Priority date: 2003-07-29
Filing date: 2004-07-29
Publication date: 2010-09-22
Anticipated expiration: 2024-07-29
Also published as: US7369168B2; JP2005051784A; GB0416505D0; US7973847B2; CN100596167C; US20050116140A1; US20080192136A1; DE102004009627A1; GB2404440B; GB2404440A; CN1642222A

Description

本発明はアクティブピクセルセンサに関し、特にアクティブピクセルセンサ用の回路に関する。

ディジタルカメラ及び他の撮像デバイスは、典型的には画像をキャプチャーし（又は、捕捉し）、格納するためのＣＭＯＳマイクロチップ上に配置されたピクセルのようなデバイスアレイを有する。各デバイス及びその関連付けられた回路構成は、これらの組合せが多くの場合にアクティブピクセルセンサ（ＡＰＳ）と呼ばれ、画像の各ピクセル位置で検出された光の強度を、格納、再生、及び操作のためにディジタル化されることが可能な電圧信号に変換する。

図１は、画像の１つのピクセルをディジタル化する従来の３−トランジスタのＡＰＳ１００の一実施形態を示す概略図である。ＡＰＳ１００アレイ内のピクセル数は、キャプチャーされた画像の解像度を決定する。典型的なＡＰＳ１００ピクセルは、３つのトランジスタ１２０、１２１及び１２２と、シリコン領域に配置されたフォトダイオード１２５とを備え、そのシリコン領域上には、複数の金属層が配置される。複数の金属層は、典型的にはＡＰＳ１００が動作のために５つの端子パターンを必要とするために必要とされる。これは、従来のＣＭＯＳアレイ上の各ＡＰＳ１００間の幅が、典型的には１枚の金属層あたりに２つの端子パターン用の必要な空間しか許されていないためである。該５つの端子パターンは、ＲＥＳＥＴ１１０、ＰＲＥＳＥＴ１１１、Ｖ_ｄｄ１１２、ＣＯＬＵＭＮ１１３、及びＲＯＷ１１４を含む。各ＡＰＳ１００は、ＧＲＯＵＮＤ１１５端子もまた備える。ＣＭＯＳアレイ内の他のＡＰＳ１００（図示せず）に関連付けられた全ての他の接点（contact）に関連して、ＡＰＳ１００のための各制御端子の信号を制御するために、制御装置（図示せず）を使用することによって、ＣＭＯＳアレイに衝突する光の強度、すなわち画像を検知してディジタル化することができる。

図２は、図１のＡＰＳ１００の従来の動作のタイミング図である。ＡＰＳ１００の動作は、リセット段階２００と、集積段階（integration phase）２２０と、読み出し段階２４０とを含む。これらの段階２００、２２０及び２４０の各々を、タイミング図に関連して以下に説明する。

画像を得る前に、各ＡＰＳ１００は、先ず最初にリセット段階２００の間に「クリア」されなければならない。このことは、ＣＭＯＳアレイ（図示せず）内の全てのピクセルが、フォトダイオード１２５が光の集積を開始する時に、必ず同じ開始電圧を有するようにするためである。期間２０１の間に、ＡＰＳ１００は前の読み出し段階２４０にあって、従って（読み出し段階２４０に関して下記に説明されるように）、ＲＥＳＥＴ１１０パターンが、所定のローの電圧レベル（典型的には０ボルト）に設定され、ＲＯＷ１１４パターンとＰＲＥＳＥＴ１１１パターンとが、所定のハイの電圧レベル（典型的には２．５〜５．０ボルト）に設定される。ｔ２においては、トランジスタ１２１が閉じられたスイッチとして動作するように、ＲＥＳＥＴ１１０パターンはハイの電圧レベルまで引き上げられる。従って、ノード１３０における電圧は、ＰＲＥＳＥＴ１１１パターンにおける電圧に等しい。ノード１３０における電圧はトランジスタ１２２をオンにすることができるが、トランジスタ１２２を介して流れる可能性のあるどのような電流も重要ではない。何故ならば、ＣＯＬＵＭＮ１１３パターン上に結果として得られる任意の信号は、後述のように読み出し段階２４０までは感知されないからである。次に、ＰＲＥＳＥＴ１１１パターンは、所定のローの電圧レベルに落とされ、一方でＲＥＳＥＴ１１０パターンはハイの電圧レベルのままとなる。従って、ノード１３０における電圧はローとなり、それにより、フォトダイオード１２５に関連した寄生容量（図示せず）が放電させられる。最終的に、ＰＲＥＳＥＴ１１１パターンはハイの電圧レベルに戻され、所定の開始電圧レベルまでフォトダイオード１２５の寄生容量を充電し、リセット段階２００を完了する。

次に、集積段階２２０の間は、フォトダイオード１２５がリセットされた後、トランジスタ１２１がｔ３においてオフとなるように、ＲＥＳＥＴ１１０パターンはローの電圧に設定される。この時点で、フォトダイオード１２５は、キャプチャーされるための画像からの光にさらされる準備が整う。所定の期間２０４の間に、フォトダイオード１２５は光にさらされる。既知のように、フォトダイオード１２５は、フォトダイオード１２５に衝突する光の強度に比例する逆電流を引き込み、従って、部分的に又は完全に寄生容量を放電する。

所定の集積期間２０４の後、読み出し段階２４０が開始する。ＲＯＷ１１４パターンにはｔ５においてハイの電圧レベルがもたらされる。これにより、トランジスタ１２０が閉じられたスイッチになり、トランジスタ１２２がソースフォロワーとして動作することができる。このことがノード１３０において電圧を生じさせる結果となり、その電圧は、集積段階２２０の間に検出された光の強度を表し、この電圧レベルから、トランジスタ１２２からのＶ_ＧＳ電圧降下を差し引いた電圧レベルに、ＣＯＬＵＭＮ１１３パターン上の電圧をバイアスする。ＣＯＬＵＭＮ１１３パターンは定電流源（図示せず）に結合される。これにより、ノード１３０における電圧が、トランジスタ１２２を介してＣＯＬＵＭＮ１１３パターン上の対応する電圧に変換することができる。トランジスタ１２２の電圧閾値は、他のＡＰＳ１００内にある全てのトランジスタ１２２に対して同じであるか、又はほぼ同じであるため、Ｖ_ＧＳ電圧降下の影響は相殺される。これにより、処理回路構成（図示せず）が、ＣＯＬＵＭＮ１１３パターン上の電圧に基づいてＡＰＳ１００によってキャプチャーされたピクセルにおける光の強度を決定することができる。

前述の各段階は、ＡＰＳ１００の各行に対して、すなわち画像キャプチャー手順中のＣＭＯＳアレイ内のピクセルに対して繰り返される。各行は、個別に繰り返され、典型的には回転式（rolling fashion）で、繰り返される。すなわち、第１の行がリセット段階から集積段階に推移すると、次の行がリセット段階を開始する。従って、他のピクセル行が読み取られている間は、どのピクセル行も絶対に読み出されない。

図１のＡＰＳ１００が有する１つの問題は、前述のように、各ＡＰＳ１００が５つの端子パターンを必要とすることである。結果として、少なくとも３つの金属層を、典型的にはＣＭＯＳアレイのために必要とする。その３つの金属層内では、各ピクセルのための（ここでは1層あたりに２つの）パターンがルーティングされる。これらの金属層は、典型的には活性シリコン領域の上部に配置され、その上部には、集積フォトダイオードのダイオード１２５と、トランジスタ１２０、１２１及び１２２とが構成される。更に、これらの金属層は、典型的には絶縁のための比較的厚い絶縁体層によって分離される。従って、従来のＣＭＯＳアレイは、典型的には絶縁体によって分離された少なくとも３つの金属層を備える。

図３は、従来のＣＭＯＳアレイ３００内で、ＡＰＳ１００によって占有された領域の図である。絶縁酸化物３１５によって分離された３つの金属層３１０、３１１及び３１２は、各フォトダイオード１２５の上にキャビティ３２０を形成する。これらのキャビティ３２０は、２つの問題を生じさせる場合がある。第１の問題は、金属層と酸化物層とがより厚く、及びより多層になればなるほど、より多くの光がＣＭＯＳアレイ３００内のフォトダイオード１２５に達することから妨げられることである。従って、金属層及び酸化物層の厚み、及び層数が増すと、ＣＭＯＳアレイ３００の感度が低下する。

第２の問題は、キャビティ３２０の高さが高くなればなるほど、入射光の入射角３３０は、陰影領域３２５によって示されるように、ピクセルに達するために、ＣＭＯＳアレイ３００の法線に、より近づかなければならないことである。従って、入射角度３３０が大きすぎる場合には、フォトダイオード１２５は画像を正確にキャプチャーすることができない。更に、空間に制約があるため、入射角度を減少させるための光学縦列（optical train）の補正は実際には不可能である。

従って、ＣＭＯＳピクセルアレイ内の金属層及び酸化物層の厚み、及び／又は、層数を低減することが望まれている。

本発明の一実施形態によると、ピクセル回路は、光の強度を電圧信号に変換するフォトダイオードを有するシリコン基板を備える。ピクセル回路は、行パターンと、リセットパターンとを更に備える。行パターンは、読み出し段階中にフォトダイオードを列パターンに結合するためのスイッチを有効にし、リセット段階中にフォトダイオードにおける電圧をクリアする。ピクセル回路は、電源パターンを更に備える。４つのパターンのみを有するピクセル回路は、より少ない金属層しか必要としない。

金属層を少なくすることにより（例えば、行パターン及びリセットパターンのための第１の金属層、並びに列パターン及びＶ_ｄｄのための第２の金属層とすることにより）、光は、画像がキャプチャーされている間中、より容易にフォトダイオードに到達することができる。すなわち、３つの金属層の代わりに２つの金属層しか存在しないため、各ピクセルに対する上述のキャビティはより浅くなる。従って、各ピクセルに関連付けられた制御回路構成のために、金属層が少ないことは有利である。

金属層が少ない場合の他の利点は、光をより大きい入射角でキャプチャーするための能力である。例えば、ディジタルカメラ付き電話のような用途では、空間が限られているため、光源とＣＭＯＳピクセルアレイとの間での光学縦列の補正は実際には不可能である。従って、制御回路構成のために、より多くの金属層を有する従来のＣＭＯＳピクセルアレイと比較した場合には、入射角度を、金属層がより少ないＣＭＯＳピクセルアレイ内で、より大きくすることができる。

本発明の上記の態様及び付随する多くの利点は、添付の図面に関連させて後述の詳細な説明を参照することによって、より容易に理解されるであろう。

ピクセルの感度を上げ、画像をより適切に捕捉することができる。

図４は、本発明の一実施形態による３−トランジスタのＡＰＳ４００の概略図である。ＡＰＳ４００は、ＡＰＳ４００が５つではなく４つの端子パターンのみを備える点を除いて、図１のＡＰＳ１００に類似している。端子パターンをこのように減らすことは、対応するピクセルアレイ（図６）内の金属層と酸化物層とを減らすことができ、従って、アレイの感度を改善する。

ＡＰＳ４００は、３つのトランジスタ４２０、４２１、及び４２２と、活性シリコン領域（図示せず）上に配置された集積フォトダイオード４２５とを備える。しかしながら、図１のＡＰＳ１００とは異なり、４つの端子パターンのみが動作のために必要となる。これらの４つのパターンは、ＲＥＳＥＴ４１０、Ｖ_ｄｄ４１２、ＣＯＬＵＭＮ４１３、及びＲＯＷ４１４を含む。各ＡＰＳ４００は、ＧＲＯＵＮＤ４１５端子もまた備える。各ＡＰＳ４００のためのパターンが４つのみであるため、パターンのために必要な金属層はより少ない。本明細書に示される実施形態では、ＡＰＳ４００には、図１に示される従来のＡＰＳ１００に存在していたＰＲＥＳＥＴ１１１パターンがない。ＰＲＥＳＥＴ１１１パターンのクリア機能と、ＲＯＷ４１４パターンの機能とを組み合わせることによって、４つのパターンのみが動作のために使用される。

図５は、図４のＡＰＳ４００の動作を示すタイミング図である。ＡＰＳ４００の動作は、リセット段階５００と、集積段階５２０と、読み出し段階５４０とを含む。これらの段階５００、５２０及び５４０の各々は以下に説明される。

画像を得る前に、ＡＰＳ４００は、リセット段階５００の間にクリアされる。期間５０１の間に、ＡＰＳ４００は前の読み出し段階５４０にあり、従ってＲＥＳＥＴ５１０のパターンは所定のローの電圧レベルに設定され、ＲＯＷ４１４のパターンは所定のハイの電圧レベルに設定される。ｔ２において、ＲＥＳＥＴ４１０パターンがハイの電圧レベルに引き上げられる。その結果、トランジスタ４２１が閉じられたスイッチとして動作する。これにより、ノード４３０における電圧がＲＯＷ４１４のパターンにおける電圧に等しくなる。ノード４３０の電圧はトランジスタ４２２をオンにすることができ、所定の電流がトランジスタ４２２を介して流れることができる。何故ならばトランジスタ４２０のゲートにも結合されるＲＯＷ４１４のパターンはハイの電圧レベルにあって、トランジスタ４２０がオンであるためである。しかしながら、ＣＯＬＵＭＮ４１３のパターンはアクセスされていないため、すなわち、これは読み出し段階５４０ではないため、ＣＯＬＵＭＮ４１３パターン上のそのような電圧は、一般にはＣＭＯＳアレイの動作に悪影響を及ぼさない。

次に、ＲＯＷ４１４パターンは所定のローの電圧レベルに落され、一方でＲＥＳＥＴ４１０パターンはハイの電圧レベルのままとなる。従って、ノード４３０における電圧はローとなり、フォトダイオード４２５を放電する。次に、ＲＯＷ４１４パターンはハイの電圧に戻され、フォトダイオードに関連した寄生容量を所定の開始電圧レベルに充電し、リセット段階５００を完了する。

次に、集積段階５２０の間は、フォトダイオード４２５に関連した寄生容量が放電された後、トランジスタ４２１がｔ３でオフになるように、ＲＥＳＥＴ４１０のパターンがローの電圧に設定される。この時点で、フォトダイオード４２５は、所定の集積期間５０４の間、光にさらされる。

所定の集積期間５０４の後、読み出し段階５４０が開始する。ＲＯＷ４１４パターンには、ｔ５においてハイの電圧レベルがもたらされる。これにより、トランジスタ４２０がオンにされて閉じられたスイッチとなり、トランジスタ４２２がソースフォロワーとして動作することができる。読み出し段階５４０の間の所定のハイの電圧は、リセット段階中と同じである可能性があるが、トランジスタ４２２をオンにするのに必要とされる電流に依存して変化する可能性がある。このことがノード４３０において電圧を生じさせる結果となり、この電圧は集積段階５２０の間に検出された光の強度を表し、ＣＯＬＵＭＮ４１３端子上の電圧を、トランジスタ４２２からのＶ_ＧＳ電圧降下を差し引いた電圧でバイアスする。ここでもまた、トランジスタ４２２の電圧閾値は、他のＡＰＳ４００内の全てのトランジスタ４２２に関して同じであるか、又はほぼ同じであるため、Ｖ_ＧＳ電圧降下の影響は相殺される。これにより、処理回路構成（図示せず）が、ＣＯＬＵＭＮ４１３のパターン上の電圧に基づいてピクセルにおける光の強度を決定することができる。

上述の各段階は、画像キャプチャー手順中に、各ピクセル行（ＡＰＳ４００）について繰り返される。各行は、個別に繰り返され、典型的には次々に繰り返される。すなわち、第１の行が上述の３つの各段階を通って遷移した後、次の隣接する行が、リセット段階から始まる段階を通る遷移を開始する。従って、他のピクセル行が読み取られている間、どのピクセル行も決して読み取られない。このことは、図６に関して以下で詳細に説明する。

図６は、図４のいくつかのＡＰＳ４００が内部に配置されたＣＭＯＳピクセルアレイ６１０を含むシステム６００のブロック図を示す。システム６００は、ディジタルカメラ、ディジタルカメラ付き電話、又はディジタル画像キャプチャー装置を使用する他の電子デバイスとすることができる。このシステムは、バス６２０に結合された中央処理装置（ＣＰＵ、又はプロセッサ）６１５を備える。バス６２０には、ＣＭＯＳアレイ６１０によりキャプチャーされたディジタル画像を格納するためのメモリ６２５も結合される。ＣＰＵ６１５は、バス６２０を介してＣＭＯＳアレイ６１０を制御することにより、画像のキャプチャーを容易にし、画像がキャプチャーされると、その画像をディジタルフォーマットでメモリ６２５内に格納する。

ＣＭＯＳアレイ６１０は、画像のキャプチャーを容易にするための、及び画像をディジタル化するためのいくつかの構成要素を備える。ＣＭＯＳアレイ６１０内の各ＡＰＳ４００は、行（ＲＯＷ）制御回路構成６５０と、列（ＣＯＬＵＭＮ）制御回路構成６６０とに結合され、これらの制御回路構成は、図４と図５とに関して上述された制御信号を促進する（又は、信号の制御を容易にする）。更に詳細には、単一ピクセル行内にある各ＡＰＳ４００は、接続部６５１を介して、専用のＲＯＷ（図４の４１４）制御ラインと、専用のＲＥＳＥＴ（図４の４１０）制御ラインとに結合される。更に、単一列内にある各ＡＰＳ４００は、接続部６６１を介して、専用のＣＯＬＵＭＮ（図４の４１３）制御ラインに結合される。更に、ＣＭＯＳアレイ６１０内の各ＡＰＳ４００は、Ｖ_ｄｄ６１１と、ＧＲＯＵＮＤ（又はＧＮＤ）６１２とに結合される（個々の接続部は図示せず）。

図５に関して上記に説明したように、ＣＭＯＳアレイ６１０の各行は個別に読み出される。例えば、第１の行６５２内の各ピクセルが画像キャプチャー手順、すなわち
リセット５００、集積５２０、及び読み出し５４０を開始した後、次の行６５３が同じ画像キャプチャー手順を開始する。読み出し段階５４０の間は、第１の行内の各ＡＰＳ４００におけるＣＯＬＵＭＮ４１３のパターン上の電圧が、列制御回路構成６６０により読み出され、多重化装置（マルチプレクサ）６７０に送られる。この多重化装置は、各ＣＯＬＵＭＮ４１３パターンの電圧信号を、単一の多重化された信号に結合する。この多重化された信号は、読み出される特定の行内の各ピクセルの各フォトダイオード４２５においてキャプチャーされた電圧信号、すなわちピクセルを表す。増幅段階６８０の後、この信号は、バス６２０へと伝送される前に、アナログ−ディジタル変換器６９０を介してディジタル信号に変換される。次に、ＣＰＵ６１５は、次の行を表す次のディジタル信号に関連して、ディジタル信号をメモリ６２５内に格納するのを促進する。（以下同様である）この手順は、各行が読み出されてしまい、完全なディジタル画像がメモリ６２５内に格納されてしまうまで、ＣＭＯＳアレイ６１０内の各行について繰り返される。

前述の説明は、当業者が本発明を完成して使用することを可能にするために述べられる。本明細書で説明された一般的な原理は、本発明の思想及び範囲を逸脱することなく、詳細に説明されている以外の実施形態と用途とに適用されることが可能である。本発明は、示された実施形態に限定されることを意図したものではなく、本明細書で開示され又は示された原理と特徴とに矛盾しない最も広い範囲で認められるべきである。

従来の３−トランジスタのピクセルキャプチャー回路の概略図である。図１の３−トランジスタのピクセルキャプチャー回路の動作を示すタイミング図である。図１の３−トランジスタのピクセルキャプチャー回路を備える従来のＣＭＯＳピクセルアレイの領域の断面図である。本発明の一実施形態による３−トランジスタのピクセルキャプチャー回路の概略図である。本発明の一実施形態による図４の３−トランジスタのピクセルキャプチャー回路の動作のタイミング図である。本発明の一実施形態による図４のピクセルキャプチャー回路を備えるＣＭＯＳアレイのブロック図である。

符号の説明

４００ピクセルキャプチャー回路
４１０リセットパターン、第３の制御ノード
４１３列パターン、第２の制御ノード
４１４行ノード、行パターン、第１の制御ノード
４２５ピクセルキャプチャーデバイス
４３０ノード、ピクセルノード
６００ＣＭＯＳアレイ
６１５プロセッサ
６２５メモリ

Claims

ピクセルキャプチャー回路（４００）であって、
ノード（４３０）を有し、該ノード（４３０）において光の強度をピクセル信号に変換するよう動作可能なピクセルキャプチャーデバイス（４２５）であって、該ピクセル信号がキャプチャーされたピクセルを表すことからなる、ピクセルキャプチャーデバイスと、
行信号を搬送する行パターン（４１４）であって、前記キャプチャーされたピクセルの読み出し中に前記ノード（４３０）を列パターン（４１３）に結合するためのゲート信号として前記行信号を動作させ、リセット段階中に前記ノード（４３０）を所定の信号レベルに設定するように前記行信号を動作させる行パターン（４１４）と、
前記キャプチャーされたピクセルの読み出し中に、前記ノード（４３０）を前記行パターン（４１４）から結合を解くように動作可能なリセット信号を搬送するリセットパターン（４１０）と、
前記行パターン（４１４）とは独立な電源パターン（４１２）と、を備え、
前記行パターン（４１４）および前記リセットパターン（４１０）は、第１の導電性層に配置され、
前記列パターン（４１３）および前記電源パターン（４１２）は、第２の導電性層に配置される、回路。
前記ピクセルキャプチャーデバイス（４２５）および第１および第２の導電性層は、シリコン基板上に配置される、請求項１に記載の回路。
ＣＭＯＳアレイ（６００）を有するシステムであって、該ＣＭＯＳアレイは、
行と列をなすように配置された複数のピクセルキャプチャー回路（４００）であって、
ノード（４３０）を有し、ノード（４３０）において光の強度をピクセル信号に変換するよう動作可能なピクセルキャプチャーデバイス（４２５）であって、前記ピクセル信号がキャプチャーされたピクセルを表すことからなる、ピクセルキャプチャーデバイスと、
行信号を搬送する行パターン（４１４）であって、前記キャプチャーされたピクセルの読み出し中に前記ノード（４３０）を列パターン（４１３）に結合するためのゲート信号として前記行信号を動作させ、リセット段階中に前記ノード（４３０）を所定の信号レベルに設定するように前記行信号を動作させる行パターン（４１４）と、
前記キャプチャーされたピクセルの読み出し中に、前記ノード（４３０）を前記行パターン（４１４）から結合を解くように動作可能なリセット信号を搬送するリセットパターン（４１０）と、
前記行パターン（４１４）とは独立な電源パターン（４１２）と、を備え、
前記行パターン（４１４）および前記リセットパターン（４１０）は、第１の導電性層に配置され、
前記列パターン（４１３）および前記電源パターン（４１２）は、第２の導電性層に配置される、ピクセルキャプチャー回路と、
ＣＭＯＳアレイ（６００）に結合されたプロセッサ（６１５）であって、該ＣＭＯＳアレイ（６００）内の各ピクセル内の各列パターン（４１３）における電圧信号の検出を容易にするよう動作可能であることからなる、プロセッサ（６１５）とを備える、システム。
前記プロセッサ（６１５）に結合されたメモリ（６２５）を更に備え、該メモリは、前記ピクセル信号を格納するよう動作可能であることからなる、請求項３に記載のシステム。