JP4547872B2

JP4547872B2 - Method for manufacturing switching element

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Publication number: JP4547872B2
Application number: JP2003169605A
Authority: JP
Inventors: 正紀舟木
Original assignee: Victor Company of Japan Ltd
Current assignee: Victor Company of Japan Ltd
Priority date: 2003-06-13
Filing date: 2003-06-13
Publication date: 2010-09-22
Anticipated expiration: 2023-06-13
Also published as: JP2005005596A

Description

【０００１】
本発明は、大電流，高耐圧特性を有し、ラッチアップを防止できるスイッチング素子の製造方法に関するものである。
【０００２】
【従来の技術】
従来、大電流，高耐圧特性を有するパワー用スイッチング素子が各種の電子機器に多用されている。この種のパワー用スイッチング素子の一例として、例えば、絶縁ゲートバイポーラトランジスタ｛ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒＴｒａｎｓｉｓｔｏｒ）｝がある（例えば、特許文献１）。
【０００３】
【特許文献１】
特開平８−１３９３１９号公報（第５頁、第１図）
図１３は従来のパワー用スイッチング素子の一例として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を示した縦断面図、
図１４は図１３に示した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、電子とホールの流れを示した縦断面図である。
【０００４】
図１３に示した従来のパワー用スイッチング素子の一例となる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００は、上記した特許文献１（特開平８−１３９３１９号公報）に開示されたものであり、ここでは特許文献１を参照して簡略に説明する。
【０００５】
図１３に示した如く、従来のパワー用スイッチング素子の一例となる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００では、ｎ型の高抵抗半導体基板を用い、この基板からなるｎ型ベース層１０１の図示左上方にｐ型ベース層１０２が形成されている。また、ｐ型ベース層１０２の表面近傍にｐ^＋層１０３とｎ型エミッタ層１０４とが左右に隣接して形成され、且つ、ｐ^＋層１０３上及びｎ型エミッタ層１０４上にエミッタ電極１０５が形成されている。
【０００６】
また、ｐ型ベース層１０２から所定距離離れてｎ型ベース層１０１の表面近傍にｐ型コレクタ層１０６が形成され、且つ、ｐ型コレクタ層１０６上にコレクタ電極１０７が形成されている。
【０００７】
また、左方のｐ型ベース層１０２と右方のｐ型コレクタ層１０６との間で、ｎ型ベース層１０１の表面部位には、素子分離のためのフィールド酸化膜１０８が形成されている。この際、フィールド酸化膜１０８のある基板表面では横方向に高い耐圧が確保される。
【０００８】
また、ｎ型エミッタ層１０４とフィールド酸化膜１０８との間で、ｐ型ベース層１０２の表面上及びｎ型ベース層１０１の表面上にはゲート絶縁膜１０９を介してゲート電極１１０が形成され、且つ、ゲート電極１１０の右側がフィールド酸化膜１０８上の一部に接するように延びて形成されていると共に、ゲート電極１１０上にゲートコンタクト電極１１１が形成されている。この際、ゲート電極１１０は、ｎ型エミッタ層１０４とｎ型ベース層１０１との間に位置するｐ型ベース層１０２を覆う領域の平面積よりも、ｐ型ベース層１０２とフィールド酸化膜１０８との間に位置するｎ型ベース層１０１を覆う領域の平面積の方が大きくなるように形成されており、これによりオン電圧が低くなるようなっている。
【０００９】
ここで、上記構成による絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００の動作を図１４を用いて説明すると、ゲート電極１１０にｎ型エミッタ層１０４の電位に対して正の電圧を印加すると、ゲート電極１１０の下に位置するｐ型ベース層１０２の表面部位が反転してｎ型のチャネルが形成される。これにより、ｎ型エミッタ層１０４からの電子ｅがｐ型ベース層１０２とｎ型ベース層１０１とを順に通ってｐ型コレクタ層１０６内に流れ込む。その際に、電荷中性条件を満たすように、ｐ型コレクタ層１０６からｎ型ベース層１０１に向かってホール（正孔）ｈが注入され、このホール（正孔）ｈはフィールド酸化膜１０８の下方を通ってｎ型ベース層１０１を介してｐ型ベース層１０２内に入り、このｐ型ベース層１０２内でｎ型エミッタ層１０４の近傍を通ってｐ^＋層１０３に到達する。これにより、ｐ型ベース層１０２は導電変調を起こして低抵抗になり、ｐ型ベース層１０２全体に大電流が流れることになる。
【００１０】
【発明が解決しようとする課題】
ところで、図１３及び図１４に示したように、従来のパワー用スイッチング素子の一例となる絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００では、上記の構造形態により電子ｅとホールｈの両極性の電荷がキャリアとして動作し、電子ｅによる電子電流が電子ｅとは逆方向に流れ、且つ、ホールｈによるホール電流がホールｈと同じ方向に流れるので、電子電流とホール電流とが加算されて大電流が得られるものの、ｐ型コレクタ層１０６からのホールｈがｎ型ベース層１０１を介してｐ型ベース層１０２内に入り、このｐ型ベース層１０２内でｎ型エミッタ層１０４の近傍を通ってｐ^＋層１０３に到達する際に重大な問題が生じる。
【００１１】
即ち、ホールｈがｎ型エミッタ層１０４の近傍を通る際にｎ型エミッタ層１０４の近傍のチャネル電位が上昇し、これに伴ってチャネルのしきい値電圧が減少する。この結果、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００内で電子電流が増大する。それが更にホール電流を増やす結果となり、更にチャネルのしきい値電圧が減少する、というサイクルが生じ、いわゆる制御不可能なラッチアップ状態になる。言い換えると、チャネルのしきい値電圧が漸次減少することにより、制御不可能な大電流が発生し、最終的には絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００が破壊されてしまうという問題点が発生する。
【００１２】
そこで、上記した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）１００の構造形態を採用した上で、大電流，高耐圧特性を有し、ラッチアップを防止できるスイッチング素子の製造方法が望まれている。
【００１３】
【課題を解決するための手段】
本発明は上記課題に鑑みてなされたものであり、半導体基板内に互いに隣接するＰウェル及びＮウェルを形成するステップと、前記Ｐウェルにイオン注入を行って、前記Ｐウェルにおける前記半導体基板の表面から所定の深さの領域に前記Ｎウェルに隣接するＰ型のホール吸収層を形成するステップと、前記半導体基板の前記Ｐウェルから前記Ｎウェルに亘る領域上にゲート絶縁膜を形成するステップと、前記ゲート絶縁膜上にゲート電極を形成するステップと、前記Ｐウェル及び前記Ｎウェルの各所定の領域にイオン注入を行って、前記Ｐウェル内における前記Ｐ型のホール吸収層の上方の領域にウェル・コンタクト用Ｐ^＋拡散層を形成すると同時に、前記Ｎウェル内にＰ^＋ドレイン層を形成するステップと、前記Ｐウェル内における前記ウェル・コンタクト用Ｐ^＋拡散層よりも前記Ｎウェルに近い側であって前記Ｐ型のホール吸収層の上方の領域にイオン注入を行ってＮ^＋ソース層を形成するステップと、前記Ｐウェルにおける前記ウェル・コンタクト用Ｐ^＋拡散層及び前記Ｎ^＋ソース層の下方の前記Ｐ型のホール吸収層が形成されている下方領域にイオン注入を行って、前記ウェル・コンタクト用Ｐ^＋拡散層及び前記Ｐ型のホール吸収層に隣接して、前記Ｐ型のホール吸収層よりもＰ^＋濃度が濃いＰ型のホール伝導層を形成するステップと、を有し、前記ゲート電極の下方の領域を前記Ｐ型のホール吸収層よりもＰ^＋濃度が薄いＰウェル・チャネル領域とすることを特徴とするスイッチング素子の製造方法である。
【００１４】
【発明の実施の形態】
以下に本発明に係るスイッチング素子の製造方法の一実施例を図１乃至図１２を参照して＜第１実施例＞，＜第２実施例＞の順に詳細に説明する。
この際、本発明に係るスイッチング素子はパワー用として開発したものであるので、以下では、パワー用スイッチング素子及びパワー用スイッチング素子の製造方法と呼称して説明する。
【００１５】
＜第１実施例＞
図１は本発明に係る第１実施例のパワー用スイッチング素子を模式的に示した縦断面図、
図２は本発明に係る第１実施例のパワー用スイッチング素子において、電子とホールの流れを示した縦断面図、
図３〜図９は本発明に係る第１実施例のパワー用スイッチング素子の製造工程１〜製造工程７を示した縦断面図、
図１０は図１中のＡ−Ａ’の不純物プロファイルを示した図である。
【００１６】
図１に示した第１実施例のパワー用スイッチング素子１０は、Ｐ型半導体基板１１を用いてパワー用ＭＯＳＦＥＴ（ＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＦｉｅｌｄＥｆｆｅｃｔＴｒａｎｓｉｓｔｏｒ）として構成したものである。
【００１７】
上記した第１実施例のパワー用スイッチング素子（以下、パワー用ＭＯＳＦＥＴと記す）１０では、Ｐ型半導体基板１１内にＰウェル１１ａとＮウェル１２とが縦方向に分割して互いに隣接して形成されている。より具体的には、Ｐ型半導体基板１１内の下方及び左方にＰウェル１１ａが形成され、且つ、Ｐ型半導体基板１１内で下方より上の図示右方にＮウェル１２が形成されている。
【００１８】
また、Ｐ型半導体基板１１内のＰウェル１１ａの表面近傍にウェル・コンタクト用Ｐ^＋拡散層１３とＮ^＋ソース層１４とが左右に隣接して形成され、且つ、ウェル・コンタクト用Ｐ^＋拡散層１３上及びＮ^＋ソース層１４上にソース電極１５が形成されていると共に、このソース電極１５は接地されている。
【００１９】
また、Ｐ型半導体基板１１内のＰウェル１１ａから所定距離離れてＮウェル１２の表面近傍にＰ^＋ドレイン層１６が形成され、且つ、Ｐ^＋ドレイン層１６上にドレイン電極１７が形成されていると共に、ドレイン電極１７にドレイン電圧Ｖｄｄが印加されるようになっている。
【００２０】
また、Ｎ^＋ソース層１４とＰ^＋ドレイン層１６との間でＮウェル１２の表面部位には、素子分離のためのフィールド酸化膜１８が形成されている。この際、フィールド酸化膜１８はＰ^＋ドレイン層１６の左端に隣接しており、フィールド酸化膜１８のある基板表面では横方向に高い耐圧が確保される。
【００２１】
また、Ｐウェル１１ａとＮウェル１２の境界を跨いで、Ｐウェル１１ａの表面上及びＮウェル１２の表面上にはゲート酸化膜１９を介してゲート電極２０が形成され、且つ、ゲート電極２０の右側がフィールド酸化膜１８上の一部に接するように延びて形成されていると共に、ゲート電極２０上にゲートコンタクト電極２１が形成されて、ゲート電圧が印加されるようになっている。この際、ゲート電極２０の下方にチャネル用としてＰウェル・チャネル領域１１ａ’がＰウェル１１ａと略同じ状態で形成されており、且つ、Ｐウェル・チャネル領域１１ａ’のチャネル長が例えば１μｍに設定されている。
【００２２】
また、ゲート電極２０の下方に形成されるＰウェル・チャネル領域１１ａ’よりも深さが深い位置に、このＰウェル・チャネル領域１１ａ’よりもＰ^＋濃度が濃いＰ型のホール吸収層２２が形成されている。この際、ホール吸収層２２が形成される位置は、ゲート電極２０のチャネル下でしきい値などのトランジタ特性に影響を与えない位置である。
【００２３】
更に、ホール吸収層２２の左方にＰ型のホール伝導層２３が隣接して形成されており、このホール伝導層２３はウェル・コンタクト用Ｐ^＋拡散層１３の下方及びＮ^＋ソース層１４の下方にも隣接して、ホール吸収層２２よりもＰ^＋濃度が濃く形成されている。
【００２４】
上記したＰ型のホール吸収層２２及びＰ型のホール伝導層２３は、第１実施例の要部を構成するものであり、ホール吸収層２２はＰ^＋ドレイン層１６からのホールをＮウェル１２を介して吸収するための機能を備えており、一方、ホール伝導層２３はホール吸収層２２からのホールをウェル・コンタクトＰ^＋拡散層１３に伝達するための機能を備えている。
【００２５】
ここで、上記のようなＰ型のホール吸収層２２及びＰ型のホール伝導層２３の構成を取る理由について、図２に示したパワー用ＭＯＳＦＥＴ１０の動作図を用いて説明する。
【００２６】
図２に示した如く、パワー用ＭＯＳＦＥＴ１０内のＮウェル１２は、外部と接続されていないために電気的に浮いた状態になっている。この状態でＰ^＋型ドレイン層１６に高電圧をかけると、Ｐ^＋型ドレイン層１６とＮウェル１２とが順方向になるので、Ｎウェル１２の電位はＰ^＋型ドレイン層１６の電位とほぼ同じになる（厳密には拡散電位の分だけ異なる）。これにより空乏層はＮウェル１２とＰウェル１１ａとの間で広がり、この空乏層により、耐圧が確保される。特に横方向に関しては、フィールド酸化膜１８により高い耐圧を確保している。
【００２７】
ここで、ゲートコンタクト電極２１を介してゲート電極２０にソース電極１５に印加する電圧よりも大きな電圧をかけると、ゲート電極２０の下方のチャネルが開いて、Ｎ^＋ソース層１４からの電子ｅがゲート電極２０の下方に形成されたＰウェル・チャネル領域１１ａ’を経由してＮウェル１２内に注入される。すると、Ｎウェル１２の電位が下がる。この後、Ｎウェル１２内に注入された電子ｅはフィールド酸化膜１８の下方を通ってＰ^＋型ドレイン層１６に到達する。そして、Ｎウェル１２とＰ^＋型ドレイン層１６との間で０．６Ｖ以上の電位差が生じると、こんどはＰ^＋型ドレイン層１６からホールｈがＮウェル１２内に注入される。このホールｈは、Ｎウェル１２内でフィールド酸化膜１８の下方を通ってＮウェル１２を介してＰウェル１１ａ側に向かうものの、ゲート電極２０の下方に形成されたＰウェル・チャネル領域１１ａ’を通ることなく、このＰウェル・チャネル領域１１ａ’よりも下方位置に形成したホール吸収層２２に直ちに吸収され、更に、ホール吸収層２２に隣接したホール伝導層２３を経由してウェル・コンタクト用Ｐ^＋拡散層１３に到達する。
【００２８】
即ち、この第１実施例では、Ｐ^＋型ドレイン層１６からのホールｈは、ゲート電極２０の下方に形成されたＰウェル・チャネル領域１１ａ’を通らないので、Ｎ^＋ソース層１４の近傍のチャネル電位が上昇せず、これに伴ってチャネルのしきい値電圧が変動しないために、電子ｅによる電子電流とホールｈによるホール電流とが加算された状態で大電流が常に安定に得られる。これにより、従来例で説明したような制御不可能な大電流が発生することがないので、パワー用ＭＯＳＦＥＴ１０内でラッチアップ状態に至ることも無く、パワー用ＭＯＳＦＥＴ１０の性能向上に寄与できる。
【００２９】
次に、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程について、図３〜図９を用いて製造工程順に説明する。
【００３０】
まず、図３に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程１では、Ｐ型半導体基板１１を用い、このＰ型半導体基板１１内に既知の方法でＰ型半導体基板１１内の下方及び左方にＰウェル１１ａを形成すると共に、Ｐ型半導体基板１１内で下方より上の図示右方にＮウェル１２を形成する。
【００３１】
次に、図４に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程２では、Ｎウェル１２の表面部位に既知の方法でフィールド酸化膜１８を形成する。具体的には、フィールド酸化膜１８は、Ｐウェル１１ａとＮウェル１２の境界部位からＮウェル１２側に向かって例えば０．２μｍ離れたところから、４．５μｍの幅で０．７μｍの厚さに形成する。
【００３２】
次に、図５に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程３では、Ｐ型半導体基板１１の表面に薄い犠牲酸化膜（図示せず）を１０ｎｍの厚さで成膜し、且つ、既知のフォトレジスト／エッチング工程によりＮウェル１２の表面上及びフィールド酸化膜１８上にレジスト膜を成膜し、且つ、Ｐウェル１１ａの表面を露出させて、Ｐウェル１１ａの表面部位にしきい値電圧調整用としてボロンをエネルギー２５ＫｅＶ，注入量１Ｅ１２／ｃｍ^２でイオン注入する。この後、更にボロンをエネルギー２００ＫｅＶ，注入量１Ｅ１３／ｃｍ^２で注入して、Ｐウェル１１ａの表面よりも下方でチャネルのしきい値に影響を与えない位置に、ホール吸収層２２を水平方向に所定の深さで形成する。（尚、しきい値電圧調整用のボロンは以下の図面では省略する）
次に、図６に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程４では、Ｐ型半導体基板１１の表面に成膜した薄い犠牲酸化膜をフッ酸で除去し、この後、Ｐ型半導体基板１１の表面上でＰウェル１１ａとＮウェル１２の境界を跨いだ左右に既知の方法でゲート酸化膜１９を３５ｎｍの厚みで形成し、このゲート酸化膜１９上にゲート電極２０をＮ^＋型ポリシリコンにより形成する。この際、ゲート電極２０の左端の位置は、Ｐウェル・チャネル領域１１ａ’（図１）内でのチャネル長が例えば１μｍになるように設定にされている。
【００３３】
次に、図７に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程５では、左方のウェル・コンタクト用Ｐ^＋拡散層１３と、右方のＰ^＋ドレイン層１６とを形成するために、既知のフォトレジスト／エッチング工程によりウェル・コンタクト用Ｐ^＋拡散層１３より右方のＰウェル１１ａの表面上，ゲート電極２０上，フィールド酸化膜１８上にレジスト膜を成膜し、レジスト膜が成膜されていない部位に対して基板表面側からＢＦ２（２フッ化ボロン）をエネルギー３０ＫｅＶ，注入量１．５Ｅ１５／ｃｍ^２で注入して、左方のウェル・コンタクト用Ｐ^＋拡散層１３と、右方のＰ^＋ドレイン層１６とを同時に形成する。
【００３４】
次に、図８に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程６では、Ｎ^＋ソース層１４を形成するために、既知のフォトレジスト／エッチング工程によりウェル・コンタクト用Ｐ^＋拡散層１３上，ゲート電極２０上，フィールド酸化膜１８上，Ｐ^＋ドレイン層１６上にレジスト膜を成膜し、レジスト膜が成膜されてない部位に対して基板表面側からひ素をエネルギー５０ＫｅＶ，注入量２Ｅ１５／ｃｍ^２で注入して、Ｎ^＋ソース層１４を形成する。
【００３５】
次に、図９に示した如く、第１実施例のパワー用ＭＯＳＦＥＴ１０の製造工程７では、ホール伝導層２３を形成するために、既知のフォトレジスト／エッチング工程によりゲート電極２０上，フィールド酸化膜１８上，Ｐ^＋ドレイン層１６上にレジスト膜を成膜し、レジスト膜が成膜されてない部位に対して基板表面側から再度ボロンをエネルギー２００ＫｅＶ，注入量１Ｅ１５／ｃｍ^２で注入すると、製造工程３で形成したホール吸収層２２内の左方部位に更にボロンが加わった状態でホール伝導層２３が形成される。この際、ゲート電極２０がマスキングされているので、このゲート電極２０の下方のＰウェル・チャネル領域１１ａ’よりも下方位置に形成されたホール吸収層２２は製造工程３で形成したままの状態を維持している。
【００３６】
この後、配線処理用として図１に示したソース電極１５，ゲートコンタクト電極２１，ドレイン電極１７を形成し、不純物の活性化として、１０００℃，１０秒の急速アニールを行ない、各電極１５，２１，１７に対して配線処理を施すと、図１に示した状態でパワー用ＭＯＳＦＥＴ１０が得られる。
【００３７】
上記のように製造工程１〜７により製造したパワー用ＭＯＳＦＥＴ１０のチャネル下、深さ方向を図１に示したＡ−Ａ’に沿って断面した時のボロン注入による不純物プロファイルは図１０に示したようになる。この図１０に示されているように、ホール吸収層２２の不純物濃度は１Ｅ１７／ｃｍ^３の後半にあり、基板表面よりも濃い。この結果、Ｐ^＋ドレイン層１６からのホールｈは、Ｐウェル・チャネル領域１１ａ’内に進入することなく、直ちにホール吸収層２２に吸収され、大きなホール電流が流れてもＮ^＋ソース層１４の近傍のチャネル電位に影響を与えず、チャネルのしきい値電圧は変動しないので、制御不可能な大電流が発生せず、ラッチアップを防止できるパワー用ＭＯＳＦＥＴ１０が得られた。
【００３８】
＜第２実施例＞
図１１は本発明に係る第２実施例のパワー用スイッチング素子を模式的に示した縦断面図、
図１２は本発明に係る第２実施例のパワー用スイッチング素子において、電子とホールの流れを示した縦断面図である。
【００３９】
図１１に示した第２実施例のパワー用スイッチング素子３０は、第１実施例で用いたＰ型半導体基板１１に代えて、Ｎ型半導体基板３１を用いてパワー用ＭＯＳＦＥＴとして構成したものである。
【００４０】
上記した第２実施例のパワー用スイッチング素子（以下、パワー用ＭＯＳＦＥＴと記す）３０では、Ｎ型半導体基板３１内にＮウェル３１ａとＰウェル３２とが縦方向に分割して互いに隣接して形成されている。より具体的には、Ｎ型半導体基板３１内の下方及び右方にＮウェル３１ａが形成され、且つ、Ｎ型半導体基板３１内で下方より上の図示左方にＰウェル３２が形成されている点が第１実施例と大きく異なっている。
【００４１】
上記に伴って、Ｎ型半導体基板３１内のＰウェル３２の表面近傍にウェル・コンタクト用Ｐ^＋拡散層３３とＮ^＋ソース層３４とが左右に隣接して形成され、且つ、ウェル・コンタクト用Ｐ^＋拡散層３３上及びＮ^＋ソース層３４上にソース電極３５が形成されていると共に、このソース電極３５は接地されている。
【００４２】
また、Ｎ型半導体基板３１内のＰウェル３２から所定距離離れてＮウェル３１ａの表面近傍にＰ^＋ドレイン層３６が形成され、且つ、Ｐ^＋ドレイン層３６上にドレイン電極３７が形成されていると共に、ドレイン電極３７にドレイン電圧Ｖｄｄが印加されるようになっている。
【００４３】
また、Ｎ^＋ソース層３４とＰ^＋ドレイン層３６との間でＮウェル３１ａの表面部位には、素子分離のためのフィールド酸化膜３８が形成されている。この際、フィールド酸化膜３８はＰ^＋ドレイン層３６の左端に隣接しており、フィールド酸化膜３８のある基板表面では横方向に高い耐圧が確保される。
【００４４】
また、Ｐウェル３２とＮウェル３１ａの境界を跨いで、Ｐウェル３２の表面上及びＮウェル３１ａの表面上にはゲート酸化膜３９を介してゲート電極４０が形成され、且つ、ゲート電極４０の右側がフィールド酸化膜３８上の一部に接するように延びて形成されていると共に、ゲート電極４０上にゲートコンタクト電極４１が形成されて、ゲート電圧が印加されるようになっている。この際、ゲート電極４０の下方にチャネル用としてＰウェル・チャネル領域３２’がＰウェル３２と略同じ状態で形成されており、且つ、Ｐウェル・チャネル領域３２’のチャネル長が例えば１μｍに設定されている。
【００４５】
また、ゲート電極４０の下方に形成されるＰウェル・チャネル領域３２’よりも深さが深い位置に、このＰウェル・チャネル領域３２’よりもＰ^＋濃度が濃いＰ型のホール吸収層４２が形成されている。この際、ホール吸収層４２が形成される位置は、ゲート電極４０のチャネル下でしきい値などのトランジタ特性に影響を与えない位置である。
【００４６】
更に、ホール吸収層４２の左方にＰ型のホール伝導層４３が隣接して形成されており、このホール伝導層４３はウェル・コンタクト用Ｐ^＋拡散層３３の下方及びＮ^＋ソース層３４の下方にも隣接して、ホール吸収層４２よりもＰ^＋濃度が濃く形成されている。
【００４７】
上記したＰ型のホール吸収層４２及びＰ型のホール伝導層４３は、第２実施例の要部を構成するものであり、且つ、第１実施例と同じ機能を備えており、ホール吸収層４２はＰ^＋ドレイン層３６からのホールをＮウェル３１ａを介して吸収するための機能を備えており、一方、ホール伝導層４３はホール吸収層４２からのホールをウェル・コンタクトＰ^＋拡散層３３に伝達するための機能を備えている。
【００４８】
従って、第２実施例のパワー用スイッチング素子３０は、Ｎ型半導体基板３１を用いている以外は第１実施例の技術的思想をそのまま投入したものであるから、第２実施例のパワー用スイッチング素子３０を動作させた時の態様は図１２に示したように、第１実施例と同様な動作となり、これに伴って第１実施例と同様な効果を得ることができるものである。
【００４９】
尚、第２実施例のパワー用スイッチング素子３０の製造工程は、Ｎ型半導体基板３１を用いた以外は、第１実施例と同じ製造工程で製造できるので、ここでの詳述を省略する。
【００５０】
【発明の効果】
以上詳述したように、本発明によれば、とくに、ゲート電極の下方に形成されるＰウェル・チャネル領域よりも深さが深い位置に形成され、且つ、Ｐ^＋ドレイン層からのホールをＮウェルを介して吸収するためのＰ型のホール吸収層と、Ｐ型のホール吸収層に隣接すると共にウェル・コンタクトＰ^＋拡散層にも隣接してＰ型のホール吸収層からのホールをウェル・コンタクトＰ^＋拡散層に伝達するためのＰ型のホール伝導層とを備えているので、この結果、Ｐ^＋型ドレイン層からのホールは、ゲート電極の下方に形成されたＰウェル・チャネル領域を通らないので、Ｎ^＋ソース層の近傍のチャネル電位が上昇せず、これに伴ってチャネルのしきい値電圧が変動しないために、電子による電子電流とホールによるホール電流とが加算された状態で大電流が常に安定に得られる。これにより、従来例で説明したような制御不可能な大電流が発生することがないので、スイッチング素子内でラッチアップ状態に至ることも無く、スイッチング素子の性能向上に寄与できる。
【図面の簡単な説明】
【図１】本発明に係る第１実施例のパワー用スイッチング素子を模式的に示した縦断面図である。
【図２】本発明に係る第１実施例のパワー用スイッチング素子において、電子とホールの流れを示した縦断面図である。
【図３】本発明に係る第１実施例のパワー用スイッチング素子の製造工程１を示した縦断面図である。
【図４】本発明に係る第１実施例のパワー用スイッチング素子の製造工程２を示した縦断面図である。
【図５】本発明に係る第１実施例のパワー用スイッチング素子の製造工程３を示した縦断面図である。
【図６】本発明に係る第１実施例のパワー用スイッチング素子の製造工程４を示した縦断面図である。
【図７】本発明に係る第１実施例のパワー用スイッチング素子の製造工程５を示した縦断面図である。
【図８】本発明に係る第１実施例のパワー用スイッチング素子の製造工程６を示した縦断面図である。
【図９】本発明に係る第１実施例のパワー用スイッチング素子の製造工程７を示した縦断面図である。
【図１０】図１中のＡ−Ａ’の不純物プロファイルを示した図である。
【図１１】本発明に係る第２実施例のパワー用スイッチング素子を模式的に示した縦断面図である。
【図１２】本発明に係る第２実施例のパワー用スイッチング素子において、電子とホールの流れを示した縦断面図である。
【図１３】従来のパワー用スイッチング素子の一例として絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）を示した縦断面図である。
【図１４】図１３に示した絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）において、電子とホールの流れを示した縦断面図である。
【符号の説明】
１０…第１実施例のパワー用スイッチング素子（パワー用ＭＯＳＦＥＴ）、
１１…Ｐ型半導体基板、
１１ａ…Ｐウェル、１１ａ’…Ｐウェル・チャネル領域、１２…Ｎウェル、
１３…ウェル・コンタクト用Ｐ^＋拡散層、１４…Ｎ^＋ソース層、
１５…ソース電極、１６…Ｐ^＋ドレイン層、１７…ドレイン電極、
１８…フィールド酸化膜、１９…ゲート酸化膜、
２０…ゲート電極、２１…ゲートコンタクト電極、
２２…ホール吸収層、２３…ホール伝導層、
３０…第２実施例のパワー用スイッチング素子（パワー用ＭＯＳＦＥＴ）、
３１…Ｎ型半導体基板、３１ａ…Ｎウェル、
３２…Ｐウェル、３２’…Ｐウェル・チャネル領域、
３３…ウェル・コンタクト用Ｐ^＋拡散層、３４…Ｎ^＋ソース層、
３５…ソース電極、３６…Ｐ^＋ドレイン層、３７…ドレイン電極、
３８…フィールド酸化膜、３９…ゲート酸化膜、
４０…ゲート電極、４１…ゲートコンタクト電極、
４２…ホール吸収層、４３…ホール伝導層、
ｅ…電子、ｈ…ホール。[0001]
The present invention has a large current and a high withstand voltage characteristic and can prevent latch-up. Rusu The present invention relates to a manufacturing method of an switching element.
[0002]
[Prior art]
2. Description of the Related Art Conventionally, power switching elements having large current and high withstand voltage characteristics are widely used in various electronic devices. An example of this type of power switching element is an insulated gate bipolar transistor {IGBT (Insulated Gate Bipolar Transistor)} (for example, Patent Document 1).
[0003]
[Patent Document 1]
JP-A-8-139319 (page 5, FIG. 1)
FIG. 13 is a longitudinal sectional view showing an insulated gate bipolar transistor (IGBT) as an example of a conventional power switching element;
FIG. 14 is a longitudinal sectional view showing the flow of electrons and holes in the insulated gate bipolar transistor (IGBT) shown in FIG.
[0004]
An insulated gate bipolar transistor (IGBT) 100 as an example of the conventional power switching element shown in FIG. 13 is disclosed in the above-mentioned Patent Document 1 (Japanese Patent Laid-Open No. 8-139319). A brief description will be given with reference to Document 1.
[0005]
As shown in FIG. 13, an insulated gate bipolar transistor (IGBT) 100, which is an example of a conventional power switching element, uses an n-type high-resistance semiconductor substrate, and an upper left portion of an n-type base layer 101 made of this substrate. A p-type base layer 102 is formed. Further, the p-type base layer 102 has a p ⁺ The layer 103 and the n-type emitter layer 104 are formed adjacent to each other on the left and right, and p ⁺ An emitter electrode 105 is formed on the layer 103 and the n-type emitter layer 104.
[0006]
A p-type collector layer 106 is formed in the vicinity of the surface of the n-type base layer 101 at a predetermined distance from the p-type base layer 102, and a collector electrode 107 is formed on the p-type collector layer 106.
[0007]
A field oxide film 108 for element isolation is formed on the surface portion of the n-type base layer 101 between the left p-type base layer 102 and the right p-type collector layer 106. At this time, a high breakdown voltage is secured in the lateral direction on the substrate surface on which the field oxide film 108 is provided.
[0008]
A gate electrode 110 is formed between the n-type emitter layer 104 and the field oxide film 108 on the surface of the p-type base layer 102 and on the surface of the n-type base layer 101 with a gate insulating film 109 interposed therebetween. In addition, the right side of the gate electrode 110 is formed so as to be in contact with a part of the field oxide film 108, and the gate contact electrode 111 is formed on the gate electrode 110. At this time, the gate electrode 110 includes the p-type base layer 102, the field oxide film 108, and the plane area of the region covering the p-type base layer 102 located between the n-type emitter layer 104 and the n-type base layer 101. The planar area of the region covering the n-type base layer 101 located between them is formed to be larger, so that the on-voltage is lowered.
[0009]
Here, the operation of the insulated gate bipolar transistor (IGBT) 100 configured as described above will be described with reference to FIG. 14. When a positive voltage is applied to the gate electrode 110 with respect to the potential of the n-type emitter layer 104, The surface portion of the p-type base layer 102 located below is inverted to form an n-type channel. As a result, electrons e from the n-type emitter layer 104 flow into the p-type collector layer 106 through the p-type base layer 102 and the n-type base layer 101 in order. At this time, holes (holes) h are injected from the p-type collector layer 106 toward the n-type base layer 101 so as to satisfy the charge neutrality condition. It enters the p-type base layer 102 through the n-type base layer 101 through the lower part, and passes through the vicinity of the n-type emitter layer 104 in the p-type base layer 102. ⁺ Reach layer 103. As a result, the p-type base layer 102 undergoes conductive modulation and becomes low resistance, and a large current flows through the entire p-type base layer 102.
[0010]
[Problems to be solved by the invention]
By the way, as shown in FIGS. 13 and 14, in the insulated gate bipolar transistor (IGBT) 100 as an example of the conventional power switching element, the charges of the bipolar polarity of the electron e and the hole h are transferred by the above structure. Since the electron current due to the electron e flows in the opposite direction to the electron e and the hole current due to the hole h flows in the same direction as the hole h, the electron current and the hole current are added to obtain a large current. However, the hole h from the p-type collector layer 106 enters the p-type base layer 102 through the n-type base layer 101, passes through the vicinity of the n-type emitter layer 104 in this p-type base layer 102, and p ⁺ Significant problems arise when reaching layer 103.
[0011]
That is, when the hole h passes through the vicinity of the n-type emitter layer 104, the channel potential in the vicinity of the n-type emitter layer 104 increases, and accordingly, the threshold voltage of the channel decreases. As a result, the electron current increases in the insulated gate bipolar transistor (IGBT) 100. This results in a further increase in the Hall current and a cycle in which the channel threshold voltage further decreases, resulting in a so-called uncontrollable latch-up state. In other words, a gradual decrease in the threshold voltage of the channel causes a large current that cannot be controlled, and eventually the insulated gate bipolar transistor (IGBT) 100 is destroyed.
[0012]
Therefore, after adopting the structure of the above-described insulated gate bipolar transistor (IGBT) 100, it has large current and high withstand voltage characteristics and can prevent latch-up. Rusu A manufacturing method of an switching element is desired.
[0013]
[Means for Solving the Problems]
The present invention has been made in view of the above problems. Half Forming a P-well and an N-well adjacent to each other in the conductor substrate, and performing ion implantation on the P-well so that the P-well is adjacent to the N-well in a region having a predetermined depth from the surface of the semiconductor substrate. Forming a P-type hole absorbing layer, forming a gate insulating film on a region extending from the P well to the N well of the semiconductor substrate, and forming a gate electrode on the gate insulating film Then, ion implantation is performed on each predetermined region of the P well and the N well, and a well contact P is formed in a region above the P-type hole absorption layer in the P well. ⁺ At the same time as forming the diffusion layer, P in the N-well ⁺ Forming a drain layer; and P for the well contact in the P well ⁺ Ion implantation is performed on a region closer to the N well than the diffusion layer and above the P-type hole absorption layer, to form N ⁺ Forming a source layer; and the well contact P in the P well ⁺ Diffusion layer and N ⁺ Ion implantation is performed in the lower region where the P-type hole absorption layer is formed below the source layer, and the well contact P ⁺ Adjacent to the diffusion layer and the P-type hole absorption layer, P is more than the P-type hole absorption layer. ⁺ Form a dense P-type hole conduction layer And having steps, The region below the gate electrode is more P than the P-type hole absorption layer. ⁺ Low concentration P-well channel region That It is the manufacturing method of the switching element characterized.
[0014]
DETAILED DESCRIPTION OF THE INVENTION
The present invention relates to Rusu One embodiment of the manufacturing method of the switching element will be described in detail in the order of <first embodiment> and <second embodiment> with reference to FIGS.
At this time, since the switching element according to the present invention has been developed for power, the following description will be made by referring to the power switching element and the method for manufacturing the power switching element.
[0015]
<First embodiment>
FIG. 1 is a longitudinal sectional view schematically showing a power switching element according to a first embodiment of the present invention.
FIG. 2 is a longitudinal sectional view showing the flow of electrons and holes in the power switching element according to the first embodiment of the present invention;
3 to 9 are longitudinal sectional views showing manufacturing steps 1 to 7 of the power switching element of the first embodiment according to the present invention,
FIG. 10 is a diagram showing an impurity profile of AA ′ in FIG.
[0016]
The power switching element 10 according to the first embodiment shown in FIG. 1 is configured as a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor) using a P-type semiconductor substrate 11.
[0017]
In the power switching element (hereinafter referred to as power MOSFET) 10 of the first embodiment described above, the P well 11a and the N well 12 are formed in the P-type semiconductor substrate 11 so as to be adjacent to each other in the vertical direction. Has been. More specifically, a P well 11a is formed below and to the left in the P-type semiconductor substrate 11, and an N well 12 is formed on the right in the figure above the bottom in the P-type semiconductor substrate 11. .
[0018]
Further, a well contact P is formed near the surface of the P well 11a in the P-type semiconductor substrate 11. ⁺ Diffusion layer 13 and N ⁺ The source layer 14 is formed adjacent to the right and left, and the well contact P ⁺ On diffusion layer 13 and N ⁺ A source electrode 15 is formed on the source layer 14, and the source electrode 15 is grounded.
[0019]
In addition, P is formed in the vicinity of the surface of the N well 12 at a predetermined distance from the P well 11 a in the P type semiconductor substrate 11. ⁺ A drain layer 16 is formed and P ⁺ A drain electrode 17 is formed on the drain layer 16, and a drain voltage Vdd is applied to the drain electrode 17.
[0020]
N ⁺ Source layer 14 and P ⁺ A field oxide film 18 for element isolation is formed on the surface of the N well 12 between the drain layer 16 and the drain layer 16. At this time, the field oxide film 18 is formed of P. ⁺ Adjacent to the left end of the drain layer 16, a high breakdown voltage is secured in the lateral direction on the substrate surface on which the field oxide film 18 is provided.
[0021]
A gate electrode 20 is formed on the surface of the P well 11 a and the surface of the N well 12 across the boundary between the P well 11 a and the N well 12 via the gate oxide film 19. The right side is formed so as to be in contact with a part of the field oxide film 18, and the gate contact electrode 21 is formed on the gate electrode 20 so that the gate voltage is applied. At this time, the P well / channel region 11a ′ for the channel is formed under the gate electrode 20 in substantially the same state as the P well 11a, and the channel length of the P well / channel region 11a ′ is set to 1 μm, for example. Has been.
[0022]
In addition, at a position deeper than the P well / channel region 11a ′ formed below the gate electrode 20, the P well / channel region 11a ′ has a depth greater than that of the P well / channel region 11a ′. ⁺ A P-type hole absorption layer 22 having a high concentration is formed. At this time, the position where the hole absorption layer 22 is formed is a position which does not affect the transistor characteristics such as a threshold value under the channel of the gate electrode 20.
[0023]
Further, a P-type hole conduction layer 23 is formed adjacent to the left side of the hole absorption layer 22, and this hole conduction layer 23 is a well contact P. ⁺ Below diffusion layer 13 and N ⁺ Also adjacent to the lower side of the source layer 14, P is more than the hole absorption layer 22. ⁺ The concentration is high.
[0024]
The P-type hole absorption layer 22 and the P-type hole conduction layer 23 described above constitute the main part of the first embodiment. ⁺ The hole conduction layer 23 has a function of absorbing holes from the drain layer 16 through the N well 12, while the hole conductive layer 23 absorbs holes from the hole absorption layer 22 into the well contact P. ⁺ A function for transmitting to the diffusion layer 13 is provided.
[0025]
Here, the reason why the P-type hole absorption layer 22 and the P-type hole conduction layer 23 are configured as described above will be described with reference to the operation diagram of the power MOSFET 10 shown in FIG.
[0026]
As shown in FIG. 2, the N well 12 in the power MOSFET 10 is in an electrically floating state because it is not connected to the outside. P in this state ⁺ When a high voltage is applied to the type drain layer 16, P ⁺ Since the type drain layer 16 and the N well 12 are in the forward direction, the potential of the N well 12 is P ⁺ It becomes almost the same as the potential of the type drain layer 16 (strictly, it differs by the diffusion potential). As a result, the depletion layer extends between the N well 12 and the P well 11a, and a breakdown voltage is secured by this depletion layer. Particularly in the lateral direction, the field oxide film 18 ensures a high breakdown voltage.
[0027]
Here, when a voltage higher than the voltage applied to the source electrode 15 is applied to the gate electrode 20 via the gate contact electrode 21, the channel below the gate electrode 20 opens, and N ⁺ Electrons e from the source layer 14 are injected into the N well 12 via the P well channel region 11 a ′ formed below the gate electrode 20. Then, the potential of the N well 12 is lowered. Thereafter, the electrons e injected into the N well 12 pass under the field oxide film 18 to form P ⁺ The type drain layer 16 is reached. N well 12 and P ⁺ If a potential difference of 0.6 V or more is generated with respect to the type drain layer 16, this is P ⁺ Holes h are injected from the type drain layer 16 into the N well 12. This hole h passes through the lower part of the field oxide film 18 in the N well 12 and goes to the P well 11 a side through the N well 12, but the hole h passes through the P well channel region 11 a ′ formed under the gate electrode 20. Without being passed, it is immediately absorbed by the hole absorption layer 22 formed below the P well channel region 11 a ′, and further via the hole conduction layer 23 adjacent to the hole absorption layer 22, the well contact P ⁺ It reaches the diffusion layer 13.
[0028]
That is, in this first embodiment, P ⁺ Since the hole h from the type drain layer 16 does not pass through the P well channel region 11a ′ formed below the gate electrode 20, N ⁺ Since the channel potential in the vicinity of the source layer 14 does not increase and the threshold voltage of the channel does not fluctuate accordingly, a large current is generated in a state where the electron current due to the electrons e and the hole current due to the holes h are added. Always stable. As a result, since a large uncontrollable current as described in the conventional example does not occur, the power MOSFET 10 does not reach a latch-up state and can contribute to the performance improvement of the power MOSFET 10.
[0029]
Next, the manufacturing process of the power MOSFET 10 of the first embodiment will be described in the order of the manufacturing process with reference to FIGS.
[0030]
First, as shown in FIG. 3, in the manufacturing process 1 of the power MOSFET 10 of the first embodiment, a P-type semiconductor substrate 11 is used, and the P-type semiconductor substrate 11 contains a P-type semiconductor substrate 11 by a known method. A P well 11a is formed on the lower side and the left side, and an N well 12 is formed on the right side in the figure above the lower side in the P-type semiconductor substrate 11.
[0031]
Next, as shown in FIG. 4, in the manufacturing process 2 of the power MOSFET 10 of the first embodiment, a field oxide film 18 is formed on the surface portion of the N well 12 by a known method. Specifically, the field oxide film 18 is, for example, 0.2 μm away from the boundary between the P well 11a and the N well 12 toward the N well 12 side, and is 4.5 μm wide and 0.7 μm thick. To form.
[0032]
Next, as shown in FIG. 5, in the manufacturing process 3 of the power MOSFET 10 of the first embodiment, a thin sacrificial oxide film (not shown) is formed to a thickness of 10 nm on the surface of the P-type semiconductor substrate 11. In addition, a resist film is formed on the surface of the N well 12 and the field oxide film 18 by a known photoresist / etching process, and the surface of the P well 11a is exposed to form a surface portion of the P well 11a. Boron energy 25 KeV, injection amount 1E12 / cm for threshold voltage adjustment ² Ion implantation. After this, boron is further supplied with an energy of 200 KeV and an injection amount of 1E13 / cm ² The hole absorption layer 22 is formed at a predetermined depth in the horizontal direction at a position below the surface of the P well 11a and not affecting the channel threshold. (Boron for threshold voltage adjustment is omitted in the following drawings.)
Next, as shown in FIG. 6, in the manufacturing process 4 of the power MOSFET 10 of the first embodiment, the thin sacrificial oxide film formed on the surface of the P-type semiconductor substrate 11 is removed with hydrofluoric acid. A gate oxide film 19 is formed with a thickness of 35 nm on the surface of the type semiconductor substrate 11 by a known method on the left and right across the boundary between the P well 11a and the N well 12, and a gate electrode 20 is formed on the gate oxide film 19 with an N ⁺ It is formed of type polysilicon. At this time, the position of the left end of the gate electrode 20 is set so that the channel length in the P-well channel region 11a ′ (FIG. 1) becomes 1 μm, for example.
[0033]
Next, as shown in FIG. 7, in the manufacturing process 5 of the power MOSFET 10 of the first embodiment, the left well contact P is formed. ⁺ Diffusion layer 13 and P on the right ⁺ In order to form the drain layer 16, the well contact P is formed by a known photoresist / etching process. ⁺ A resist film is formed on the surface of the P well 11a on the right side of the diffusion layer 13, the gate electrode 20, and the field oxide film 18, and BF2 (from the substrate surface side to the portion where the resist film is not formed is formed. Boron difluoride) energy 30 KeV, injection amount 1.5E15 / cm ² Implanted with P for left well contact ⁺ Diffusion layer 13 and P on the right ⁺ The drain layer 16 is formed at the same time.
[0034]
Next, as shown in FIG. 8, in the manufacturing process 6 of the power MOSFET 10 of the first embodiment, N ⁺ In order to form the source layer 14, the well contact P is formed by a known photoresist / etching process. ⁺ On diffusion layer 13, gate electrode 20, field oxide film 18, P ⁺ A resist film is formed on the drain layer 16, and arsenic is applied at an energy of 50 KeV and an injection amount of 2E15 / cm from the substrate surface side to a portion where no resist film is formed. ² Inject with N ⁺ A source layer 14 is formed.
[0035]
Next, as shown in FIG. 9, in the manufacturing process 7 of the power MOSFET 10 of the first embodiment, in order to form the hole conductive layer 23, the field oxide film on the gate electrode 20 is formed by a known photoresist / etching process. 18 top, P ⁺ A resist film is formed on the drain layer 16, and boron is re-energized from the substrate surface side to the portion where the resist film is not formed with an energy of 200 KeV and an injection amount of 1E15 / cm. ² Then, the hole conduction layer 23 is formed in a state where boron is further added to the left portion in the hole absorption layer 22 formed in the manufacturing process 3. At this time, since the gate electrode 20 is masked, the hole absorption layer 22 formed below the P well channel region 11a ′ below the gate electrode 20 remains in the state formed in the manufacturing process 3. Is maintained.
[0036]
Thereafter, the source electrode 15, the gate contact electrode 21, and the drain electrode 17 shown in FIG. 1 are formed for wiring processing, and rapid annealing is performed at 1000 ° C. for 10 seconds to activate the impurities. , 17, the power MOSFET 10 is obtained in the state shown in FIG.
[0037]
The impurity profile by boron implantation when the depth direction is taken along the line AA ′ shown in FIG. 1 under the channel of the power MOSFET 10 manufactured by the manufacturing steps 1 to 7 as described above is shown in FIG. It becomes like this. As shown in FIG. 10, the impurity concentration of the hole absorption layer 22 is 1E17 / cm. ³ It is darker than the substrate surface. As a result, P ⁺ The hole h from the drain layer 16 is immediately absorbed by the hole absorption layer 22 without entering the P well channel region 11a ′, and even if a large hole current flows, N ⁺ Since the channel potential in the vicinity of the source layer 14 is not affected and the threshold voltage of the channel does not fluctuate, a power MOSFET 10 capable of preventing latch-up without generating a large uncontrollable current is obtained.
[0038]
<Second embodiment>
FIG. 11 is a longitudinal sectional view schematically showing a power switching element according to the second embodiment of the present invention.
FIG. 12 is a longitudinal sectional view showing the flow of electrons and holes in the power switching element according to the second embodiment of the present invention.
[0039]
The power switching element 30 of the second embodiment shown in FIG. 11 is configured as a power MOSFET using an N-type semiconductor substrate 31 instead of the P-type semiconductor substrate 11 used in the first embodiment. .
[0040]
In the power switching element (hereinafter referred to as power MOSFET) 30 of the second embodiment described above, an N well 31a and a P well 32 are formed in the N type semiconductor substrate 31 so as to be adjacent to each other in the vertical direction. Has been. More specifically, an N well 31a is formed in the lower and right sides of the N type semiconductor substrate 31, and a P well 32 is formed in the left side of the N type semiconductor substrate 31 above the lower side in the figure. The point is greatly different from the first embodiment.
[0041]
As a result, the well contact P is formed near the surface of the P well 32 in the N-type semiconductor substrate 31. ⁺ Diffusion layer 33 and N ⁺ The source layer 34 is formed adjacent to the left and right, and the well contact P ⁺ On diffusion layer 33 and N ⁺ A source electrode 35 is formed on the source layer 34, and the source electrode 35 is grounded.
[0042]
Further, a P is formed in the vicinity of the surface of the N well 31a at a predetermined distance from the P well 32 in the N type semiconductor substrate 31. ⁺ A drain layer 36 is formed and P ⁺ A drain electrode 37 is formed on the drain layer 36, and a drain voltage Vdd is applied to the drain electrode 37.
[0043]
N ⁺ Source layer 34 and P ⁺ A field oxide film 38 for element isolation is formed on the surface of the N well 31a between the drain layer 36 and the drain layer 36. At this time, the field oxide film 38 is formed of P. ⁺ Adjacent to the left end of the drain layer 36, a high breakdown voltage is secured in the lateral direction on the substrate surface on which the field oxide film 38 is provided.
[0044]
A gate electrode 40 is formed on the surface of the P well 32 and the surface of the N well 31a across the boundary between the P well 32 and the N well 31a via the gate oxide film 39. The right side is formed so as to be in contact with a part of the field oxide film 38, and the gate contact electrode 41 is formed on the gate electrode 40 so that the gate voltage is applied. At this time, a P-well / channel region 32 ′ for the channel is formed in the substantially same state as the P-well 32 below the gate electrode 40, and the channel length of the P-well / channel region 32 ′ is set to 1 μm, for example. Has been.
[0045]
In addition, at a position deeper than the P well channel region 32 ′ formed below the gate electrode 40, the P well channel region 32 ′ ⁺ A P-type hole absorption layer 42 having a high concentration is formed. At this time, the position where the hole absorption layer 42 is formed is a position that does not affect the transistor characteristics such as a threshold value under the channel of the gate electrode 40.
[0046]
Further, a P-type hole conduction layer 43 is formed adjacent to the left side of the hole absorption layer 42, and this hole conduction layer 43 is a well contact P. ⁺ Below the diffusion layer 33 and N ⁺ Adjacent to the lower side of the source layer 34, P is more than the hole absorption layer 42 ⁺ The concentration is high.
[0047]
The P-type hole absorbing layer 42 and the P-type hole conducting layer 43 constitute the main part of the second embodiment and have the same functions as those of the first embodiment. 42 is P ⁺ The hole conduction layer 43 has a function of absorbing holes from the drain layer 36 through the N well 31a, while the hole conductive layer 43 allows holes from the hole absorption layer 42 to be absorbed by the well contact P. ⁺ A function for transmitting to the diffusion layer 33 is provided.
[0048]
Accordingly, since the power switching element 30 of the second embodiment is the same as the technical idea of the first embodiment except that the N-type semiconductor substrate 31 is used, the power switching of the second embodiment is performed. As shown in FIG. 12, the mode when the element 30 is operated is the same as that of the first embodiment, and accordingly, the same effect as that of the first embodiment can be obtained.
[0049]
Since the manufacturing process of the power switching element 30 of the second embodiment can be manufactured by the same manufacturing process as that of the first embodiment except that the N-type semiconductor substrate 31 is used, detailed description thereof is omitted here.
[0050]
【The invention's effect】
As detailed above, the present invention According to In particular, it is formed at a position deeper than the P well channel region formed below the gate electrode, and P ⁺ A P-type hole absorption layer for absorbing holes from the drain layer through the N-well, and a well contact P adjacent to the P-type hole absorption layer. ⁺ Adjacent to the diffusion layer, holes from the P-type hole absorption layer are formed as well contacts ⁺ And a P-type hole conduction layer for transmitting to the diffusion layer. ⁺ The hole from the type drain layer does not pass through the P-well channel region formed below the gate electrode. ⁺ Since the channel potential in the vicinity of the source layer does not increase and the threshold voltage of the channel does not fluctuate accordingly, a large current is always stable in a state where the electron current due to electrons and the hole current due to holes are added. can get. As a result, the uncontrollable large current as described in the conventional example is not generated, and the latch-up state is not reached in the switching element, which can contribute to the improvement of the performance of the switching element.
[Brief description of the drawings]
FIG. 1 is a longitudinal sectional view schematically showing a power switching element according to a first embodiment of the present invention.
FIG. 2 is a longitudinal sectional view showing the flow of electrons and holes in the power switching element according to the first embodiment of the present invention.
FIG. 3 is a longitudinal sectional view showing manufacturing process 1 of the power switching element according to the first embodiment of the present invention.
FIG. 4 is a longitudinal sectional view showing a manufacturing process 2 of the power switching element according to the first embodiment of the present invention.
FIG. 5 is a longitudinal sectional view showing a manufacturing process 3 of the power switching element according to the first embodiment of the present invention;
FIG. 6 is a longitudinal sectional view showing a manufacturing process 4 of the power switching element according to the first embodiment of the present invention.
FIG. 7 is a longitudinal sectional view showing a manufacturing process 5 of the power switching element according to the first embodiment of the present invention;
FIG. 8 is a longitudinal sectional view showing a manufacturing process 6 of the power switching element according to the first embodiment of the present invention;
FIG. 9 is a longitudinal sectional view showing a manufacturing process 7 of the power switching element according to the first embodiment of the present invention;
10 is a view showing an impurity profile of AA ′ in FIG. 1; FIG.
FIG. 11 is a longitudinal sectional view schematically showing a power switching element according to a second embodiment of the present invention.
FIG. 12 is a longitudinal sectional view showing the flow of electrons and holes in the power switching element according to the second embodiment of the present invention.
FIG. 13 is a longitudinal sectional view showing an insulated gate bipolar transistor (IGBT) as an example of a conventional power switching element.
14 is a longitudinal sectional view showing the flow of electrons and holes in the insulated gate bipolar transistor (IGBT) shown in FIG.
[Explanation of symbols]
10: Power switching element (power MOSFET) of the first embodiment,
11 ... P-type semiconductor substrate,
11a ... P well, 11a '... P well channel region, 12 ... N well,
13 ... P for well contact ⁺ Diffusion layer, 14 ... N ⁺ Source layer,
15 ... Source electrode, 16 ... P ⁺ Drain layer, 17... Drain electrode,
18 ... Field oxide film, 19 ... Gate oxide film,
20 ... gate electrode, 21 ... gate contact electrode,
22 ... hole absorbing layer, 23 ... hole conducting layer,
30: Power switching element (power MOSFET) of the second embodiment,
31 ... N-type semiconductor substrate, 31a ... N well,
32 ... P well, 32 '... P well channel region,
33 ... P for well contact ⁺ Diffusion layer, 34 ... N ⁺ Source layer,
35 ... Source electrode, 36 ... P ⁺ Drain layer, 37... Drain electrode,
38 ... Field oxide film, 39 ... Gate oxide film,
40 ... gate electrode, 41 ... gate contact electrode,
42 ... Hole absorption layer, 43 ... Hole conduction layer,
e ... Electronic, h ... Hall.

Claims

Forming adjacent P wells and N wells in a semiconductor substrate;
Performing ion implantation on the P-well to form a P-type hole absorption layer adjacent to the N-well in a region at a predetermined depth from the surface of the semiconductor substrate in the P-well;
Forming a gate insulating film on a region extending from the P well to the N well of the semiconductor substrate;
Forming a gate electrode on the gate insulating film;
Ion implantation is performed on each predetermined region of the P well and the N well to form a well contact P ⁺ diffusion layer in a region above the P-type hole absorption layer in the P well. Forming a P ⁺ drain layer in the N-well;
A step of forming an N ⁺ source layer by performing ion implantation in a region closer to the N well than the P ⁺ diffusion layer for well contact in the P well and above the P type hole absorption layer. When,
Ion implantation is performed in a lower region where the P-type hole absorption layer below the P ⁺ diffusion layer for the well contact and the N ⁺ source layer is formed in the P well, and the P ⁺ for the well contact. Forming a P-type hole conductive layer having a P ⁺ concentration higher than that of the P-type hole absorption layer adjacent to the diffusion layer and the P-type hole absorption layer, and below the gate electrode A method for manufacturing a switching element, characterized in that the region is a P well channel region having a P ⁺ concentration lower than that of the P-type hole absorption layer.