JP4547873B2

JP4547873B2 - Pixel circuit, display device, and driving method of pixel circuit

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Publication number: JP4547873B2
Application number: JP2003171169A
Authority: JP
Inventors: 勝秀内野; 淳一山下; 哲郎山本
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2003-06-16
Filing date: 2003-06-16
Publication date: 2010-09-22
Anticipated expiration: 2023-06-16
Also published as: JP2005010223A

Description

【０００１】
【発明の属する技術分野】
本発明は、有機ＥＬ（Electroluminescence ）ディスプレイなどの、電流値によって輝度が制御される電気光学素子を有する画素回路、およびこの画素回路がマトリクス状に配列された画像表示装置のうち、特に各画素回路内部に設けられた絶縁ゲート型電界効果トランジスタによって電気光学素子に流れる電流値が制御される、いわゆるアクティブマトリクス型画像表示装置、並びに画素回路の駆動方法に関するものである。
【０００２】
【従来の技術】
画像表示装置、たとえば液晶ディスプレイなどでは、多数の画素をマトリクス状に並べ、表示すべき画像情報に応じて画素毎に光強度を制御することによって画像を表示する。
これは有機ＥＬディスプレイなどにおいても同様であるが、有機ＥＬディスプレイは各画素回路に発光素子を有する、いわゆる自発光型のディスプレイであり、液晶ディスプレイに比べて画像の視認性が高い、バックライトが不要、応答速度が速い、等の利点を有する。
また、各発光素子の輝度はそれに流れる電流値によって制御することによって発色の階調を得る、すなわち発光素子が電流制御型であるという点で液晶ディスプレイなどとは大きく異なる。
【０００３】
有機ＥＬディスプレイにおいては、液晶ディスプレイと同様、その駆動方式として単純マトリクス方式とアクティブマトリクス方式とが可能であるが、前者は構造が単純であるものの、大型かつ高精細のディスプレイの実現が難しいなどの問題がある。
そのため、各画素回路内部の発光素子に流れる電流を、画素回路内部に設けた能動素子、一般にはＴＦＴ（Thin Film Transistor、薄膜トランジスタ）によって制御する、アクティブマトリクス方式の開発が盛んに行われている。
【０００４】
図７は、一般的な有機ＥＬ表示装置の構成を示すブロック図である。
この表示装置１は、図７に示すように、画素回路（ＰＸＬＣ）２ａがｍ×ｎのマトリクス状に配列された画素アレイ部２、水平セレクタ（ＨＳＥＬ）３、ライトスキャナ（ＷＳＣＮ）４、水平セレクタ３により選択され輝度情報に応じたデータ信号が供給されるデータ線ＤＴＬ１〜ＤＴＬｎ、およびライトスキャナ４により選択駆動される走査線ＷＳＬ１〜ＷＳＬｍを有する。
【０００５】
図８は、図７の画素回路２ａの一構成例を示す回路図である（たとえば特許文献１、２参照）。
図８の画素回路は、多数提案されている回路のうちで最も単純な回路構成であり、いわゆる２トランジスタ駆動方式の回路である。
【０００６】
図８の画素回路２ａは、ｐチャネル薄膜電界効果トランジスタ（以下、ＴＦＴという）１１およびＴＦＴ１２、キャパシタＣ１１、発光素子である有機ＥＬ素子（ＯＬＥＤ）１３を有する。また、図８において、ＤＴＬはデータ線を、ＷＳＬは走査線をそれぞれ示している。
有機ＥＬ素子は多くの場合整流性があるため、ＯＬＥＤ(Organic Light Emitting Diode)と呼ばれることがあり、図８その他では発光素子としてダイオードの記号を用いているが、以下の説明においてＯＬＥＤには必ずしも整流性を要求するものではない。
図８ではＴＦＴ１１のソースが電源電位ＶCCに接続され、発光素子１３のカソード（陰極）は接地電位ＧＮＤに接続されている。図８の画素回路２ａの動作は以下の通りである。
【０００７】
ステップＳＴ１：
走査線ＷＳＬを選択状態（ここでは低レベル）とし、データ線ＤＴＬに書き込み電位Ｖdataを印加すると、ＴＦＴ１２が導通してキャパシタＣ１１が充電または放電され、ＴＦＴ１１のゲート電位はＶdataとなる。
【０００８】
ステップＳＴ２：
走査線ＷＳＬを非選択状態（ここでは高レベル）とすると、データ線ＤＴＬとＴＦＴ１１とは電気的に切り離されるが、ＴＦＴ１１のゲート電位はキャパシタＣ１１によって安定に保持される。
【０００９】
ステップＳＴ３：
ＴＦＴ１１および発光素子１３に流れる電流は、ＴＦＴ１１のゲート・ソース間電圧Ｖｇｓに応じた値となり、発光素子１３はその電流値に応じた輝度で発光し続ける。
上記ステップＳＴ１のように、走査線ＷＳＬを選択してデータ線に与えられた輝度情報を画素内部に伝える操作を、以下「書き込み」と呼ぶ。
上述のように、図８の画素回路２ａでは、一度Ｖdataの書き込みを行えば、次に書き換えられるまでの間、発光素子１３は一定の輝度で発光を継続する。
【００１０】
上述したように、画素回路２ａでは、駆動（ドライブ）トランジスタであるＦＥＴ１１のゲート印加電圧を変化させることで、ＥＬ発光素子１３に流れる電流値を制御している。
このとき、ｐチャネルのドライブトランジスタのソースは電源電位ＶCCに接続されており、このＴＦＴ１１は常に飽和領域で動作している。よって、下記の式１に示した値を持つ定電流源となっている。
【００１１】
【数１】
Ｉds＝１／２・μ（Ｗ／Ｌ）Ｃｏｘ（Ｖgs−｜Ｖｔｈ｜）² …（１）
【００１２】
ここで、μはキャリアの移動度を、Ｃｏｘは単位面積当たりのゲート容量を、Ｗはゲート幅を、Ｌはゲート長を、ＶｇｓはＴＦＴ１１のゲート・ソース間電圧を、ＶｔｈはＴＦＴ１１のしきい値Ｖｔｈをそれぞれ示している。
【００１３】
単純マトリクス型画像表示装置では、各発光素子は、選択された瞬間にのみ発光するのに対し、アクティブマトリクスでは、上述したように、書き込み終了後も発光素子が発光を継続するため、単純マトリクスに比べて発光素子のピーク輝度、ピーク電流を下げられるなどの点で、とりわけ大型・高精細のディスプレイでは有利となる。
【００１４】
しかしながら、ＴＦＴは一般的にＶｔｈや移動度μのバラツキが大きい。そのため、同じ入力電圧が異なるドライブトランジスタのゲートに印加されても、そのオン電流はバラツイてしまい、その結果、画質のユニフォーミティが劣化してしまう。
【００１５】
この問題を改善するため多数の画素回路が提案されているが、代表例を図９に示す（たとえば特許文献３、または特許文献４参照）。
【００１６】
図９の画素回路２ｂは、ｐチャネルＴＦＴ２１〜ＴＦＴ２４、キャパシタＣ２１、発光素子である有機ＥＬ発光素子（ＯＬＥＤ）２５を有する。また、図９において、ＤＴＬはデータ線を、ＷＳＬは走査線を、ＤＳＬは駆動線をそれぞれ示している。
【００１７】
この画素回路２ｂの動作について説明する。
この場合、データ線ＤＴＬに供給される入力信号ＳＩは電流信号である。
入力信号ＳＩの書込み時は、ＴＦＴ２２をオフした状態でＴＦＴ２４とＴＦＴ２３とをオンする。これにより、信号電流がドライブトランジスタであるＴＦＴ２１を流れる。
このとき、ＴＦＴ２１のゲートとドレインは接続されており、飽和領域にて駆動している。よって上記式１に示される式に基づいて、入力電流に相当するゲート電圧が書き込まれ、画素容量素子であるキャパシタＣ２１に保持される。
その後、ＴＦＴ２４をオフしＴＦＴ２２をオンすることで、入力信号電流の相当する電流がＴＦＴ２１とＥＬ発光素子２５に流れる。
【００１８】
【特許文献１】
ＵＳＰ５，６８４，３６５
【特許文献２】
特開平８−２３４６８３号公報
【特許文献３】
ＵＳＰ６，２２９，５０６
【特許文献４】
特表２００２−５１４３２０号公報のＦＩＧ．３
【００１９】
【発明が解決しようとする課題】
上述した図９の画素回路では、画素毎のＶｔｈバラツキや移動度μの補正（キャンセル）することが可能である。
しかしながら、大画面パネルにおいて、この図９の画素回路では以下に示すような不利益がある。
【００２０】
大画面パネルではそのパネルサイズが増大するために、データ線（信号線）ＤＴＬの配線容量Ｃｓｉｇが増加してしまう。この課題について、図１０および図１１に関連付けて説明する。
【００２１】
図１０は、データ線の配線容量が大きいときの回路図を示す図であり、図１１（Ａ）〜（Ｅ）は図１１の回路の要部の電位変化を示す図である。
図１１は、同一のデータ線ＤＴＬに、図９の画素回路と同様の２つの画素回路２ｂ−１，２ｂ−２が接続した例である。
図１１（Ａ）は第１行目の画素回路２ｂ−１のＴＦＴ２４−１のゲートに接続された走査線ＷＳＬ１に印加される走査信号ｗｓ〔１〕を、図１１（Ｂ）は第１行目の画素回路２ｂ−２のＴＦＴ２４−２のゲートに接続された走査線ＷＳＬ２に印加される走査信号ｗｓ〔２〕を、図１１（Ｃ）は第１行目の画素回路２ｂ−１のキャパシタＣ２１−１の電位ＶＣ２１１を、図１１（Ｄ）は第２行目の画素回路２ｂ−２のキャパシタＣ２１−２の電位ＶＣ２１２を、図１１（Ｄ）はデータ線ＤＴＬの配線容量Ｃｓｉｇの電位ＶＣｓｉｇをそれぞれ示している。
【００２２】
たとえば、第２行目の画素回路２ｂ−２に黒信号を書き込むとする。まず、ＴＦ２４−２がオンする前には、配線容量Ｃｓｉｇには前段の画素回路２ｂ−１のＴＦＴ２１−１のゲート電位が保持されている。
次に、ＴＦＴ２４−２がオンする。このとき、画素容量としてのキャパシタＣ２１−２に対して配線容量Ｃｓｉｇは大きいので（たとえば、画素容量は５００ｆＦ、配線容量Ｃｓｉｇは２００ｐＦ）、ＴＦＴ２４−２がオンすると、図１１（Ｃ），（Ｅ）に示すように、キャパシタＣ２１−２の電位ＶＣ２１２は配線容量Ｃｓｉｇの電位ＶＣｓｉｇと等しくなる。
つまり、キャパシタＣ２１−２には前段画素回路２ｂ−１のゲート電圧が書き込まれる。ここで、黒信号に相当する電位をたとえば１０Ｖであるとすると、キャパシタＣ２１−２は前段のゲート電位から、自段のゲート電位１０Ｖまで書き込まなくてはならない。
このとき、黒信号では電流値が０μＡに近く、この書き込みに時間がかかる。特に、大画面パネルにてデータ線ＤＴＬの配線容量Ｃｓｉｇが大きい（重い）場合には、この書き込み時間はさらに必要とする。
しかしながら、一般的に各画素回路への入力信号の書き込み時間は、高々１水平走査期間（１Ｈ）である。よって、大画面パネルにて黒信号を書き込む時には１Ｈ期間内に書き込むことができなくなる。これにより、前段や自段のしきい値Ｖｔｆや移動度μのばらつきがゲート電圧に影響してしまい、ユニフォーミティの悪い画質となってしまう。特に上述のように、電流値の低い黒信号を書き込む時に、この減少は顕著に生じる。
【００２３】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、データ線の配線容量の影響を抑止でき、画素内部の能動素子のしきい値のバラツキや移動度のバラツキの影響を受けることなく、ユニフォーミティの高い画質を得ることができる画素回路、表示装置、および画素回路の駆動方法を提供することにある。
【００２４】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点は、流れる電流によって輝度が変化する電気光学素子を駆動する画素回路であって、輝度情報に応じた電流レベルの電流信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、上記データ線には、上記第３のスイッチを導通させてデータ線の信号電流を上記第３のノードに入力させる前に、所定の基準電圧が書き込まれ、上記基準電圧の値は、黒表示時の駆動トランジスタのしきい値ばらつきによるゲート電圧の中間値であり、上記電気的結合手段は、上記第２のノードと上記第３のノードとを直接接続した配線により形成され、または、第４のノードと、上記第２のノードと上記第４のノードとの間に接続された第４のスイッチと、上記第３のノードに供給された信号電流を電圧レベルの信号として上記第４のノードに現出させる変換部と、を含んで形成される。
【００２５】
本発明の第２の観点に係る表示装置は、マトリクス状に複数配列された画素回路と、上記画素回路のマトリクス配列に対して列毎に配線され、輝度情報に応じた電流レベルの信号電流が供給されるデータ線と、第１および第２の基準電位と、上記データ線に所定のタイミングで基準電圧を供給する基準電圧供給手段と、を有し、上記画素回路は、流れる電流によって輝度が変化する電気光学素子と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、上記第３のスイッチが導通されてデータ線の信号電流が上記第３のノードに入力される前に、上記基準電圧供給手段は、上記データ線に、所定の基準電圧を供給し、上記基準電圧の値は、黒表示時の駆動トランジスタのしきい値ばらつきによるゲート電圧の中間値であり、上記電気的結合手段は、上記第２のノードと上記第３のノードとを直接接続した配線により形成され、または、第４のノードと、上記第２のノードと上記第４のノードとの間に接続された第４のスイッチと、上記第３のノードに供給された信号電流を電圧レベルの信号として上記第４のノードに現出させる変換部と、を含んで形成される。
【００２８】
好適には、上記変換部は、ゲートが上記第３のノードに接続され、ドレインが上記第４のノードに接続され、かつドレインとゲート同士が接続され、ソースが所定電位に接続されたトランジスタを含む。
【００２９】
好適には、上記電気光学素子を駆動する場合、第１ステージとして、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続させ、第２ステージとして、所定時間経過後に上記第２のスイッチを非導通状態に保持させ、第３ステージとして、上記データ線に基準電圧を書き込ませ、第４ステージとして上記第１のスイッチを導通させて、上記データ線を伝播させた信号電流を上記第３のノードに書き込ませた後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に信号電流に応じた電流を供給する。
【００３１】
また、上記基準電圧供給手段は、基準電圧源と、上記基準電圧源を、上記データ線に対して選択的に接続するスイッチ回路と、をさらに有する。
【００３２】
本発明の第３の観点は、流れる電流によって輝度が変化する電気光学素子と、輝度情報に応じた電流レベルの電流信号が供給されるデータ線と、第１、第２、および第３のノードと、第１および第２の基準電位と、上記第１のノードに接続された第１端子と第２端子間で電流供給ラインを形成し、上記第２のノードに接続された制御端子の電位に応じて上記電流供給ラインを流れる電流を制御する駆動トランジスタと、上記第１のノードに接続された第１のスイッチと、上記第１のノードと上記第２のノードとの間に接続された第２のスイッチと、上記データ線と上記第３のノードとの間に接続された第３のスイッチと、上記第２のノードと上記第３のノードとを電気的に結合するための電気的結合手段と、を有し、上記第１の基準電位と第２の基準電位との間に、上記駆動トランジスタの電流供給ライン、上記第１のノード、上記第１のスイッチ、および上記電気光学素子が直列に接続され、上記電気的結合手段は、上記第２のノードと上記第３のノードとを直接接続した配線により形成され、または、第４のノードと、上記第２のノードと上記第４のノードとの間に接続された第４のスイッチと、上記第３のノードに供給された信号電流を電圧レベルの信号として上記第４のノードに現出させる変換部と、を含んで形成される画素回路の駆動方法であって、上記第２のスイッチを所定時間導通させて上記第１のノードと上記第２のノードとを電気的に接続し、所定時間経過後に上記第２のスイッチを非導通状態に保持し、上記データ線に基準電圧を書き込み、上記第１のスイッチを導通させて、上記データ線を伝播させた信号電流を上記第３のノードに書き込んだ後、上記第３のスイッチを非導通状態に保持し、上記電気光学素子に信号電流に応じた電流を供給する。
【００３３】
本発明によれば、たとえば、第１のスイッチを非導通状態に保持して、第２のスイッチを導通状態とする。
第２のスイッチが導通状態になったことに伴い、第１のノードと第２のノード、すなわち駆動トランジスタのソースとゲートが接続されるために、駆動トランジスタのゲート電位はカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、駆動トランジスタのゲート電位はカットオフ点にて保持される。これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
また、データ線の配線容量には、たとえば１Ｈに一度基準電圧Ｖｒｅｆが書き込まれる。基準電圧は電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
次に、第２のスイッチを非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、第３のスイッチを導通状態として、データ線に伝搬されたデータ信号（信号電流）を画素回路に入力させる。これにより、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
そして、第３のスイッチを非導通状態とした後、第１のスイッチを導通状態とする。これにより、電気光学素子に電流が流れ、電気光学素子が発光する。
【００３４】
黒信号を書き込む場合、黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路の第３のスイッチをカットオフしておき、データ線は所定タイミングで基準電圧を書き込むことでき、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００３５】
【発明の実施の形態】
以下、本発明の実施形態を添付図面に関連付けて説明する。
【００３６】
第１実施形態
図１は、本第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図２は、図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００３７】
この表示装置１００は、図１および図２に示すように、画素回路（ＰＸＬＣ）１０１がｍ×ｎのマトリクス状に配列された画素アレイ部１０２、水平セレクタ（ＨＳＥＬ）１０３、ライトスキャナ（ＷＳＣＮ）１０４、ドライブスキャナ（ＤＳＣＮ）１０５、オートゼロ回路（ＡＺＲＤ）１０６、基準電圧供給回路（ＲＶＳ）１０７、水平セレクタ１０３により選択され輝度情報に応じたデータ信号（信号電流）が供給され、所定のタイミングで基準電圧が供給されるデータ線ＤＴＬ１０１〜ＤＴＬ１０ｎ、ライトスキャナ１０４により選択駆動される走査線ＷＳＬ１０１〜ＷＳＬ１０ｍ、ドライブスキャナ１０５により選択駆動される駆動線ＤＳＬ１０１〜ＤＳＬ１０ｍ、オートゼロ回路１０６により選択駆動されるオートゼロ線ＡＬＺ１０１〜ＡＺＬ１０ｍを有する。
【００３８】
なお、画素アレイ部１０２において、画素回路１０１はｍ×ｎのマトリクス状に配列されるが、図１においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図２においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００３９】
本第１の実施形態に係る画素回路１０１は、図２に示すように、ｐチャネルＴＦＴ１１１〜ＴＦＴ１１４、キャパシタＣ１１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子１１５、第１のノードＮＤ１１１、第２のノードＮＤ１１２、および第３のノードＮＤ１１３を有する。
また、図２において、ＤＴＬ１０１はデータ線を、ＷＳＬ１０１は走査線を、ＤＳＬ１０１は駆動線、ＡＺＬ１０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ１１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ１１２が第１のスイッチを構成し、ＴＦＴ１１３が第２のスイッチを構成し、ＴＦＴ１１４が第３のスイッチを構成している。また、第２のノードＮＤ１１２と第３のノードＮＤ１１３が電気的結合手段としての配線ＩＣＮＴにより直接接続されている。
また、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００４０】
画素回路１０１において、電源電位ＶCCと接地電位ＧＮＤとの間にＴＦＴ１１１、第１のノードＮＤ１１１、ＴＦＴ１１２、および発光素子１１５が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ１１１のソースが電源電圧ＶCCの供給ラインに接続され、ドレインが第１のノードＮＤ１１１に接続されている。第１のスイッチとしてのＴＦＴ１１２のソースが第１のノードＮＤ１１１に接続され、ドレインが発光素子１１５のアノードに接続され、発光素子１１５のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ１１１のゲートが第２のノードＮＤ１１２に接続され、ＴＦＴ１１２の駆動線ＤＳＬ１０１に接続されている。
第１のノードＮＤ１１１と第２のノードＮＤ１１２とに、第２のスイッチとしてのＴＦＴ１１３ソース・ドレインが接続され、ＴＦＴ１１３のゲートがオートゼロ線ＡＺＬ１０１に接続されている。
第２のノードＮＤ１１２と第３のノードＮＤ１１３とが配線ＩＣＮＴにより直接接続されている。また、キャパシタＣ１１１の第１電極が第３のノードＮＤ１１３に接続され、第２電極が電源電位ＶCCに接続されている。
データ線ＤＴＬ１０１と第３のノードＮＤ１１３とに第３のスイッチとしてのＴＦＴ１１４のソース・ドレインが接続され、ＴＦＴ１１４のゲートが走査線ＷＳＬ１０１に接続されている。
【００４１】
基準電圧供給回路（ＲＶＳ）１０７は、図２に示すように、基準電圧源Ｖ１０７と、基準電圧源Ｖ１０７を、データ線ＤＴＬ１０１（〜１０ｎ）に対して選択的に接続するスイッチ回路ＳＷ１０７とを有する。
スイッチ回路ＳＷ１０７は、たとえばｐチャネルＴＦＴにより構成され、駆動パルスＤPULにより導通制御される。たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、駆動パルスＤPULがスイッチ回路ＳＷ１０７を構成するｐチャネルＴＦＴに印加される。
この基準電圧源Ｖ１０７による基準電圧Ｖｒｅｆの値は、全画素回路１０１のドライブトランジスタであるＴＦＴ１１１のしきい値Ｖｔｈのばらつきを含めたカットオフ時のゲート電圧の中心値（中間値）に設定される。
【００４２】
次に、上記構成の動作を、画素回路の動作を中心に、図３（Ａ）〜（Ｈ）に関連付けて説明する。
図３（Ａ）は画素配列の第１行目の走査線ＷＳＬ１０１に印加される走査信号ｗｓ〔１〕を、図３（Ｂ）は画素配列の第２行目の走査線ＷＳＬ１０２に印加される走査信号ｗｓ〔２〕を、図３（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ１０１に印加されるオートゼロ信号ａｚ〔１〕を、図３（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ１０２に印加されるオートゼロ信号ａｚ〔２〕を、図３（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ１０１に印加される駆動信号ｄｓ〔１〕を、図３（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ１０２に印加される駆動信号ｄｓ〔２〕を、図３（Ｇ）は基準電圧供給回路１０７のスイッチ回路ＳＷ１０７のゲートに印加される駆動パルスＤPUL を、図３（Ｈ）はＴＦＴ１１１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００４３】
図３（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ１０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ１１２が非導通状態）で、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ１１３を導通状態とする。
【００４４】
このとき、ＴＦＴ１１３がオンし、第１のノードＮＤ１１１と第２のノードＮＤ１１２、すなわちドライブトランジスタとしてのＴＦＴ１１１のソースとゲートが接続されるための、図３（Ｈ）に示すように、ＴＦＴ１１１のゲート電位ＶｇはＴＦＴ１１１がカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、ＴＦＴ１１１のゲート電位Ｖｇはカットオフ点にて保持される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００４５】
また、データ線ＤＴＬ１０１は、スイッチ回路ＳＷ１０７を介して基準電圧源Ｖ１０７に接続されている。
そして、スイッチ回路ＳＷ１０７が、図３（Ｇ）に示すような駆動パルスＤPULにより、たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、導通制御される。これにより、データ線ＤＴＬ１０１の配線容量Ｃｓｉｇには、基準電圧Ｖｒｅｆが書き込まれる。基準電圧Ｖｒｅｆは電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
【００４６】
次に、図３（Ｃ）に示すように、オートゼロ線ＡＺＬ１０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ１１３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、走査線ＷＳＬ１０１への走査信号ｗｓ〔１〕を、図３（Ａ）に示すように、低レベルとしてＴＦＴ１１４を導通状態として、データ線ＤＴＬ１０１に伝搬されたデータ信号（信号電流）を第３のノードＮＤ１１３（第２のノードＮＤ１１２）を通して画素容量素子としてのキャパシタＣ１１１に書き込むことができる。このとき、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量Ｃ１１２を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
【００４７】
そして、図３（Ａ）に示すように、走査線ＷＳＬ１０１を高レベルとしてＴＦＴ１１４を非導通状態とした後、図３（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ１１２を導通状態とする。
これにより、ＴＦＴ１１１、ＥＬ発光素子１１５に電流が流れ、ＥＬ発光素子１１５が発光する。
【００４８】
ここで、従来困難であった黒信号を書き込む場合を考える。黒信号では従来同様に電流値は殆ど０μＡである。
しかしながら、本実施形態では、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定している。黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。
つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路のＴＦＴ１１４をカットオフしておき、データ線ＤＴＬ１０１は１Ｈ毎に基準電圧Ｖｒｅｆを書き込むことでき、従来問題であった大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００４９】
以上説明したように、本第１の実施形態によれば、電流駆動型アクティブマトリックス有機ELディスプレイにおいて、入力信号電流を書き込む前に、画素回路１０１のドライブトランジスタ（ＴＦＴ）１１１のゲート−ドレイン間に接続したＴＦＴ１１３を導通させてＴＦＴ１１１をカットオフさせ、さらに、信号電流を書き込む前に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定して、この後に入力信号電流を書き込むことで、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
【００５０】
なお、本実施形態では、画素回路としてｐチャネルのＴＦＴ１１１〜１１４を用いて構成した例を説明したが、ｎチャネルＴＦＴを用いて構成することも可能である。ただし、電源電位ＶCCと接地電位ＧＤＮへの接続形態が逆となる。
また、ｐチャネルＴＦＴとｎチャネルＴＦＴを混在させたＣＭＯＳ型に構成することも可能である。
【００５１】
第２実施形態
図４は、本第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
図５は、図４の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【００５２】
この表示装置２００は、図４および図５に示すように、画素回路（ＰＸＬＣ）２０１がｍ×ｎのマトリクス状に配列された画素アレイ部２０２、水平セレクタ（ＨＳＥＬ）２０３、ライトスキャナ（ＷＳＣＮ）２０４、ドライブスキャナ（ＤＳＣＮ）２０５、オートゼロ回路（ＡＺＲＤ）２０６、基準電圧供給回路（ＲＶＳ）２０７、水平セレクタ２０３により選択され輝度情報に応じたデータ信号（信号電流）が供給され、所定のタイミングで基準電圧が供給されるデータ線ＤＴＬ２０１〜ＤＴＬ２０ｎ、ライトスキャナ２０４により選択駆動される走査線ＷＳＬ２０１〜ＷＳＬ２０ｍ、ドライブスキャナ２０５により選択駆動される駆動線ＤＳＬ２０１〜ＤＳＬ２０ｍ、オートゼロ回路２０６により選択駆動されるオートゼロ線ＡＬＺ２０１〜ＡＺＬ２０ｍを有する。
【００５３】
なお、画素アレイ部２０２において、画素回路２０１はｍ×ｎのマトリクス状に配列されるが、図４においては図面の簡単化のために２（＝ｍ）×３（＝ｎ）のマトリクス状に配列した例を示している。
また、図５においても、図面の簡単化のために一つの画素回路の具体的な構成を示している。
【００５４】
本実施形態に係る画素回路２０１は、図５に示すように、ｐチャネルＴＦＴ２１１〜ＴＦＴ２１６、画素容量素子としてのキャパシタＣ２１１、有機ＥＬ素子（ＯＬＥＤ：電気光学素子）からなる発光素子２１７、第１のノードＮＤ２１１、第２のノードＮＤ２１２、第３のノードＮＤ２１３、および第４のノードＮＤ２１４を有する。
また、図２において、ＤＴＬ２０１はデータ線を、ＷＳＬ２０１は走査線を、ＤＳＬ２０１は駆動線、ＡＺＬ２０１はオートゼロ線をそれぞれ示している。
これらの構成要素のうち、ＴＦＴ２１１が本発明に係るドライブ（駆動）トランジスタを構成し、ＴＦＴ２１２が第１のスイッチを構成し、ＴＦＴ２１３が第２のスイッチを構成し、ＴＦＴ２１４が第３のスイッチを構成し、ＴＦＴ２１５が第４のスイッチを構成している。ＴＦＴ２１６が本発明に係る変換部を構成している。
そして、ＴＦＴ２１５，２１６、第３のノードＮＤ２１３、および第４のノードＮＤ２１４により本発明に係る電気的結合手段が構成されている。
【００５５】
また、電源電圧ＶCCの供給ライン（電源電位）が第１の基準電位に相当し、接地電位ＧＮＤが第２の基準電位に相当している。
【００５６】
画素回路２０１において、電源電位ＶCCと接地電位ＧＮＤとの間にＴＦＴ２１１、第１のノードＮＤ２１１、ＴＦＴ２１２、および発光素子２１７が直列に接続されている。
具体的には、ドライブトランジスタとしてのＴＦＴ２１１のソースが電源電圧ＶCCの供給ラインに接続され、ドレインが第１のノードＮＤ２１１に接続されている。第１のスイッチとしてのＴＦＴ２１２のソースが第１のノードＮＤ２１１に接続され、ドレインが発光素子２１７のアノードに接続され、発光素子２１７のカソードが接地電位ＧＮＤに接続されている。そして、ＴＦＴ２１１のゲートが第２のノードＮＤ２１２に接続され、ＴＦＴ２１２のゲートが駆動線ＤＳＬ２０１に接続されている。
第１のノードＮＤ２１１と第２のノードＮＤ２１２とに、第２のスイッチとしてのＴＦＴ２１３ソース・ドレインが接続され、ＴＦＴ２１３のゲートがオートゼロ線ＡＺＬ２０１に接続されている。
また、キャパシタＣ２１１の第１電極が第２のノードＮＤ２１２に接続され、第２電極が電源電位ＶCCに接続されている。
データ線ＤＴＬ２０１と第３のノードＮＤ２１３とに第３のスイッチとしてのＴＦＴ２１４のソース・ドレインが接続され、ＴＦＴ２１４のゲートが走査線ＷＳＬ２０１に接続されている。
【００５７】
第２のノードＮＤ２１２と第４のノードＮＤ２１４とに、第４のスイッチとしてのＴＦＴ２１５のソース・ドレインが接続され、ＴＦＴ２１５のゲートが走査線ＷＳＬ２０１に接続されている。
さらに、ＴＦＴ２１６のゲートが第４のノードＮＤ２１４に接続され、ドレインが第３のノードＮＤ２１３に接続され、ゲートとソース同士（第３のノードＮＤ２１３と第４のノードＮＤ２１４）が接続され、ソースが電源電位ＶCCに接続されている。
【００５８】
基準電圧供給回路（ＲＶＳ）２０７は、図５に示すように、基準電圧源Ｖ２０７と、基準電圧源Ｖ２０７を、データ線ＤＴＬ２０１（〜１０ｎ）に対して選択的に接続するスイッチ回路ＳＷ２０７とを有する。
スイッチ回路ＳＷ２０７は、たとえばｐチャネルＴＦＴにより構成され、駆動パルスＤPULにより導通制御される。たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、駆動パルスＤPULがスイッチ回路ＳＷ２０７を構成するｐチャネルＴＦＴに印加される。
この基準電圧源Ｖ２０７による基準電圧Ｖｒｅｆの値は、全画素回路２０１のドライブトランジスタであるＴＦＴ２１１のしきい値Ｖｔｈのばらつきを含めたカットオフ時のゲート電圧の中心値（中間値）に設定される。
【００５９】
次に、上記構成の動作を、画素回路の動作を中心に、図６（Ａ）〜（Ｈ）に関連付けて説明する。
図６（Ａ）は画素配列の第１行目の走査線ＷＳＬ２０１に印加される走査信号ｗｓ〔１〕を、図６（Ｂ）は画素配列の第２行目の走査線ＷＳＬ２０２に印加される走査信号ｗｓ〔２〕を、図６（Ｃ）は画素配列の第１行目のオートゼロ線ＡＺＬ２０１に印加されるオートゼロ信号ａｚ〔１〕を、図６（Ｄ）は画素配列の第２行目のオートゼロ線ＡＺＬ２０２に印加されるオートゼロ信号ａｚ〔２〕を、図６（Ｅ）は画素配列の第１行目の駆動線ＤＳＬ２０１に印加される駆動信号ｄｓ〔１〕を、図６（Ｆ）は画素配列の第２行目の駆動線ＤＳＬ２０２に印加される駆動信号ｄｓ〔２〕を、図６（Ｇ）は基準電圧供給回路２０７のスイッチ回路ＳＷ２０７のゲートに印加される駆動パルスＤPUL を、図６（Ｈ）はＴＦＴ２１１のゲート電位Ｖｇをそれぞれ示している。
なお、以下では、第１行目の画素回路の動作について説明する。
【００６０】
図６（Ｃ），（Ｅ）に示すように、駆動線ＤＳＬ２０１への駆動信号ｄｓ〔１〕が高レベルの状態（ＴＦＴ２１２が非導通状態）で、オートゼロ線ＡＺＬ２０１へのオートゼロ信号ａｚ〔１〕を低レベルとし、ＴＦＴ２１３を導通状態とする。
【００６１】
このとき、ＴＦＴ２１３がオンし、第１のノードＮＤ２１１と第２のノードＮＤ２１２、すなわちドライブトランジスタとしてのＴＦＴ２１１のソースとゲートが接続されるための、図６（Ｈ）に示すように、ＴＦＴ２１１のゲート電位ＶｇはＴＦＴ２１１がカットオフするまで上昇する。カットオフ点では電流は殆ど流れないので、ＴＦＴ２１１のゲート電位Ｖｇはカットオフ点にて保持される。
これにより、しきい値や移動度μがばらついている全ての画素に対しての補正（オートゼロ動作）が実行される。
【００６２】
また、データ線ＤＴＬ２０１は、スイッチ回路ＳＷ２０７を介して基準電圧源Ｖ２０７に接続されている。
そして、スイッチ回路ＳＷ２０７が、図６（Ｇ）に示すような駆動パルスＤPUL により、たとえば１Ｈに一度（たとえば水平ブランキング期間内に一度）オンするように、導通制御される。これにより、データ線ＤＴＬ２０１の配線容量Ｃｓｉｇには、基準電圧Ｖｒｅｆが書き込まれる。基準電圧Ｖｒｅｆは電圧信号なので、データ線の配線容量が大きくても短時間で書き込むことができる。
この場合、たとえば白表示時のようにデータ線ＤＴＬ２０１の配線容量Ｃｓｉｇが重いときは基準電電位Ｖｒｅｆからゲート電位まで書き込まなくてはならないが、画素回路２０１は、カレントミラー型回路であることから、データ線には大きな電流を流すことが可能となり、データ線の配線容量への書き込み時間を大幅に短縮することができる。
【００６３】
次に、図６（Ｃ）に示すように、オートゼロ線ＡＺＬ２０１へのオートゼロ信号ａｚ〔１〕を高レベルとしてＴＦＴ２１３を非導通状態としてオートゼロ動作（Ｖｔｈ補正動作）を終了させる。
そして、走査線ＷＳＬ２０１への走査信号ｗｓ〔１〕を、図６（Ａ）に示すように、低レベルとしてＴＦＴ２１４を導通状態とする。この場合、画素回路２０１は、いわゆる単純なカレントミラー型回路となる。そして、データ線ＤＴＬ２０１に伝搬されたデータ信号（信号電流）が、ＴＦＴ２１６のゲート電圧値を、ＴＦＴ２１５を通して画素容量素子としてキャパシタＣ２１１に書き込むことができる。
このとき、入力信号に対して最適なゲート電圧まで書き込まれる。白を表示する画素では、入力の信号電流値が大きいために、データ線の配線容量と画素容量Ｃ２１２を必要なゲート電圧まで書き込むことは１Ｈ内にて可能となる。
【００６４】
そして、図６（Ａ）に示すように、走査線ＷＳＬ２０１を高レベルとしてＴＦＴ２１４を非導通状態とした後、図６（Ｅ）に示すように、駆動線ＤＳＬ１への駆動信号ｄｓ〔１〕を低レベルとし、ＴＦＴ２１２を導通状態とする。
これにより、ＴＦＴ２１１、ＥＬ発光素子２１５に電流が流れ、ＥＬ発光素子２１５が発光する。
【００６５】
黒信号を書き込む場合、第１の実施形態と同様に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定している。黒信号を書き込んだ時の最適なゲート電位はカットオフの電位と殆ど等しいので、基準電圧Ｖｒｅｆと殆ど等しくなる。
画素のドライブトランジスタのしきい値Ｖｔｈがばらついている場合に限り、Ｖｔｈばらつき分の電圧差が生じ、それを書き込む必要があるが、大きい値でない。
つまり、黒信号表示時では、元々データ線の配線容量、画素容量ともに必要なゲート電位が保持されているので、データ線の電流値が小さく書き込むのに時間がかかっても、ユニフォーミティに問題は表れない。
以上より、映像信号を書き込む前に各画素回路のＴＦＴ２１４をカットオフしておき、データ線ＤＴＬ２０１は１Ｈ毎に基準電圧Ｖｒｅｆを書き込むことで、従来問題であった大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができる。
よって、しきい値Ｖｔｈや移動度μのばらつきのない高ユニフォーミティの画質を得ることができる。
【００６６】
以上説明したように、本第２の実施形態によれば、電流駆動型アクティブマトリックス有機ELディスプレイにおいて、画素回路２０１をカレントミラー型回路により構成し、入力信号電流を書き込む前に、画素回路１０１のドライブトランジスタ（ＴＦＴ）１１１のゲート−ドレイン間に接続したＴＦＴ１１３を導通させてＴＦＴ１１１をカットオフさせ、さらに、信号電流を書き込む前に、データ線の電位を１Ｈ毎に基準電圧Ｖｒｅｆに設定して、この後に入力信号電流を書き込むことで、大画面パネルにおける黒信号（低電流信号）の書き込み不足によるばらつきを抑制することができ、また、画素回路２０１は、カレントミラー型回路であることから、データ線には大きな電流を流すことが可能となり、データ線の配線容量への書き込み時間を大幅に短縮することができる。
【００６７】
なお、本実施形態では、画素回路としてｐチャネルのＴＦＴ２１１〜２１６を用いて構成した例を説明したが、ｎチャネルＴＦＴを用いて構成することも可能である。ただし、電源電位ＶCCと接地電位ＧＤＮへの接続形態が逆となる。
また、ｐチャネルＴＦＴとｎチャネルＴＦＴを混在させたＣＭＯＳ型に構成することも可能である。
【００６８】
【発明の効果】
以上説明したように、本発明によれば、大画面パネルにおいても低電流側の映像信号の書き込みばらつきを抑制することができる。
本発明により、大画面パネルにおいて電流駆動が可能となり、駆動トランジスタによるしきい値や移動度のばらつきを補正し、高ユニフォーミティの画質を得ることができる。
また、本発明により、基準電圧を調整することで、パネル内のしきい値のばらつきに対して最適の基準電圧を設定することができる。
【図面の簡単な説明】
【図１】第１の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図２】図１の有機ＥＬ表示装置において本第１の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図３】本第１の実施形態の動作を説明するためのタイミングチャートである。
【図４】第２の実施形態に係る画素回路を採用した有機ＥＬ表示装置の構成を示すブロック図である。
【図５】図４の有機ＥＬ表示装置において本第２の実施形態に係る画素回路の具体的な構成を示す回路図である。
【図６】本第２の実施形態の動作を説明するためのタイミングチャートである。
【図７】一般的な有機ＥＬ表示装置の構成を示すブロック図である。
【図８】図７の画素回路の一構成例を示す回路図である。
【図９】画素回路の他の構成例を示す回路図である。
【図１０】図９の画素回路がデータ線に複数接続されている場合の動作を説明するための回路図である。
【図１１】図１０の画素回路の動作および課題を説明するための図である。
【符号の説明】
１００，２００…表示装置、１０１，２０１…画素回路（ＰＸＬＣ）、１０２，２０２…画素アレイ部、１０３，２０３…水平セレクタ（ＨＳＥＬ）、１０４，２０４…ライトスキャナ（ＷＳＣＮ）、１０５，２０５…ドライブスキャナ（ＤＳＣＮ）、１０６，２０６…オートゼロ回路（ＡＺＲＤ）、１０７，２０７…基準電圧供給回路（ＲＶＳ）、１１１，２１１…駆動トランジスタとしてのＴＦＴ、１１２，２１２…第１のスイッチとしてのＴＦＴ、１１３，２１３…第２のスイッチとしてのＴＦＴ、１１４，２１４…第３のスイッチとしてＴＦＴ、１１５，２１５…第４のスイッチとしてのＴＦＴ、ＴＦＴ１１５，１２６…第５のスイッチとしてのＴＦＴ、２１６…変換部を構成するＴＦＴ、１１５，２１７…ＥＬ発光素子、Ｃ１１１，Ｃ２１１…キャパシタ、ＤＴＬ１０１〜ＤＴＬ１０ｎ，ＤＴＬ２０１〜ＤＴＬ２０ｎ…データ線、ＷＳＬ１０１〜ＷＳＬ１０ｍ，ＷＳＬ２０１〜ＷＳＬ２０ｍ…走査線、ＤＳＬ１０１〜ＤＳＬ１０ｍ，ＤＳＬ２０１〜ＤＳＬ２０ｍ…駆動線、ＡＺＬ１０１〜ＡＺＬ１０ｍ，ＡＺＬ２０１〜ＡＺＬ２０ｍ…オートゼロ線、ＩＣＮＴ…配線。[0001]
BACKGROUND OF THE INVENTION
The present invention particularly relates to a pixel circuit having an electro-optical element whose luminance is controlled by a current value, such as an organic EL (Electroluminescence) display, and an image display device in which the pixel circuit is arranged in a matrix. The present invention relates to a so-called active matrix image display device in which the value of a current flowing through an electro-optic element is controlled by an insulated gate field effect transistor provided therein, and a method for driving a pixel circuit.
[0002]
[Prior art]
In an image display device, such as a liquid crystal display, an image is displayed by arranging a large number of pixels in a matrix and controlling the light intensity for each pixel in accordance with image information to be displayed.
This is the same for an organic EL display or the like, but the organic EL display is a so-called self-luminous display having a light emitting element in each pixel circuit, and has a higher image visibility than a liquid crystal display. There are advantages such as unnecessary and high response speed.
The luminance of each light emitting element is greatly different from a liquid crystal display or the like in that a color gradation is obtained by controlling the luminance of the light emitting element according to the current value flowing therethrough, that is, the light emitting element is a current control type.
[0003]
In the organic EL display, as with the liquid crystal display, a simple matrix method and an active matrix method can be used. However, although the former has a simple structure, it is difficult to realize a large and high-definition display. There's a problem.
For this reason, active matrix systems have been actively developed in which the current flowing through the light emitting elements in each pixel circuit is controlled by an active element provided in the pixel circuit, generally a TFT (Thin Film Transistor).
[0004]
FIG. 7 is a block diagram showing a configuration of a general organic EL display device.
As shown in FIG. 7, the display device 1 includes a pixel array unit 2 in which pixel circuits (PXLC) 2 a are arranged in a matrix of m × n, a horizontal selector (HSEL) 3, a light scanner (WSCN) 4, a horizontal Data lines DTL1 to DTLn selected by the selector 3 and supplied with data signals according to luminance information, and scanning lines WSL1 to WSLm selectively driven by the write scanner 4 are provided.
[0005]
FIG. 8 is a circuit diagram showing a configuration example of the pixel circuit 2a of FIG. 7 (see, for example, Patent Documents 1 and 2).
The pixel circuit of FIG. 8 has the simplest circuit configuration among many proposed circuits, and is a so-called two-transistor driving circuit.
[0006]
8 includes a p-channel thin film field effect transistor (hereinafter referred to as TFT) 11 and TFT 12, a capacitor C11, and an organic EL element (OLED) 13 which is a light emitting element. In FIG. 8, DTL indicates a data line, and WSL indicates a scanning line.
Since organic EL elements often have rectifying properties, they are sometimes referred to as OLEDs (Organic Light Emitting Diodes). In FIG. 8 and others, the symbol of a diode is used as a light emitting element. It does not require rectification.
In FIG. 8, the source of the TFT 11 is connected to the power supply potential VCC, and the cathode (cathode) of the light emitting element 13 is connected to the ground potential GND. The operation of the pixel circuit 2a in FIG. 8 is as follows.
[0007]
Step ST1:
When the scanning line WSL is in a selected state (here, at a low level) and the write potential Vdata is applied to the data line DTL, the TFT 12 becomes conductive and the capacitor C11 is charged or discharged, and the gate potential of the TFT 11 becomes Vdata.
[0008]
Step ST2:
When the scanning line WSL is in a non-selected state (here, high level), the data line DTL and the TFT 11 are electrically disconnected, but the gate potential of the TFT 11 is stably held by the capacitor C11.
[0009]
Step ST3:
The current flowing through the TFT 11 and the light emitting element 13 has a value corresponding to the gate-source voltage Vgs of the TFT 11, and the light emitting element 13 continues to emit light with a luminance corresponding to the current value.
The operation of selecting the scanning line WSL and transmitting the luminance information given to the data line to the inside of the pixel as in step ST1 is hereinafter referred to as “writing”.
As described above, in the pixel circuit 2a of FIG. 8, once Vdata is written, the light emitting element 13 continues to emit light with a constant luminance until it is rewritten next time.
[0010]
As described above, in the pixel circuit 2a, the value of the current flowing through the EL light emitting element 13 is controlled by changing the gate application voltage of the FET 11 that is a drive transistor.
At this time, the source of the p-channel drive transistor is connected to the power supply potential VCC, and the TFT 11 always operates in the saturation region. Therefore, the constant current source has a value represented by the following formula 1.
[0011]
[Expression 1]
Ids = 1/2 · μ (W / L) Cox (Vgs− | Vth |)²   ... (1)
[0012]
Here, μ is the carrier mobility, Cox is the gate capacitance per unit area, W is the gate width, L is the gate length, Vgs is the gate-source voltage of the TFT 11, and Vth is the threshold of the TFT 11. Each value Vth is shown.
[0013]
In the simple matrix type image display device, each light emitting element emits light only at the selected moment, whereas in the active matrix, as described above, the light emitting element continues to emit light even after the writing is completed. In comparison, the peak luminance and peak current of the light emitting element can be lowered, and this is particularly advantageous in a large-sized and high-definition display.
[0014]
However, TFTs generally have large variations in Vth and mobility μ. For this reason, even when the same input voltage is applied to the gates of different drive transistors, the on-current varies, and as a result, the image quality uniformity deteriorates.
[0015]
A number of pixel circuits have been proposed in order to improve this problem. A typical example is shown in FIG. 9 (see, for example, Patent Document 3 or Patent Document 4).
[0016]
The pixel circuit 2b of FIG. 9 includes p-channel TFTs 21 to 24, a capacitor C21, and an organic EL light emitting element (OLED) 25 that is a light emitting element. In FIG. 9, DTL indicates a data line, WSL indicates a scanning line, and DSL indicates a drive line.
[0017]
The operation of the pixel circuit 2b will be described.
In this case, the input signal SI supplied to the data line DTL is a current signal.
When the input signal SI is written, the TFT 24 and the TFT 23 are turned on with the TFT 22 turned off. As a result, a signal current flows through the TFT 21 which is a drive transistor.
At this time, the gate and drain of the TFT 21 are connected and driven in the saturation region. Therefore, a gate voltage corresponding to the input current is written based on the equation shown in the above equation 1, and is held in the capacitor C21 which is a pixel capacitor.
Thereafter, the TFT 24 is turned off and the TFT 22 is turned on, whereby a current corresponding to the input signal current flows through the TFT 21 and the EL light emitting element 25.
[0018]
[Patent Document 1]
USP 5,684,365
[Patent Document 2]
JP-A-8-234683
[Patent Document 3]
USP 6,229,506
[Patent Document 4]
Fig. 1 of JP-T-2002-514320. 3
[0019]
[Problems to be solved by the invention]
In the pixel circuit of FIG. 9 described above, it is possible to correct (cancel) Vth variation and mobility μ for each pixel.
However, in the large screen panel, the pixel circuit of FIG. 9 has the following disadvantages.
[0020]
Since the panel size of a large screen panel increases, the wiring capacitance Csig of the data line (signal line) DTL increases. This problem will be described with reference to FIGS. 10 and 11.
[0021]
FIG. 10 is a diagram showing a circuit diagram when the wiring capacitance of the data line is large, and FIGS. 11A to 11E are diagrams showing potential changes in the main part of the circuit of FIG.
FIG. 11 shows an example in which two pixel circuits 2b-1 and 2b-2 similar to the pixel circuit of FIG. 9 are connected to the same data line DTL.
11A shows the scanning signal ws [1] applied to the scanning line WSL1 connected to the gate of the TFT 24-1 of the pixel circuit 2b-1 in the first row, and FIG. 11B shows the first row. The scanning signal ws [2] applied to the scanning line WSL2 connected to the gate of the TFT 24-2 of the second pixel circuit 2b-2 is shown in FIG. 11C. The capacitor of the first row pixel circuit 2b-1 is shown in FIG. 11D shows the potential VC211 of C21-1, FIG. 11D shows the potential VC212 of the capacitor C21-2 of the pixel circuit 2b-2 in the second row, and FIG. 11D shows the potential VCsig of the wiring capacitance Csig of the data line DTL. Respectively.
[0022]
  For example, assume that a black signal is written to the pixel circuit 2b-2 in the second row. First, before the TF 24-2 is turned on, the gate capacitance of the TFT 21-1 of the pixel circuit 2b-1 at the previous stage is held in the wiring capacitor Csig.
  Next, the TFT 24-2 is turned on. At this time, since the wiring capacitance Csig is larger than the capacitor C21-2 as the pixel capacitance (for example, the pixel capacitance is 500 fF, the wiring capacitance CSig is 200pF) When the TFT 24-2 is turned on, as shown in FIGS. 11C and 11E, the potential VC212 of the capacitor C21-2 becomes equal to the potential VCsig of the wiring capacitance Csig.
  That is, the gate voltage of the previous pixel circuit 2b-1 is written into the capacitor C21-2. Here, assuming that the potential corresponding to the black signal is, for example, 10V, the capacitor C21-2 must be written from the previous stage gate potential to the own stage gate potential of 10V.
  At this time, the black signal has a current value close to 0 μA, and this writing takes time. In particular, when the wiring capacity Csig of the data line DTL is large (heavy) on a large screen panel, this writing time is further required.
  However, generally, the writing time of the input signal to each pixel circuit is at most one horizontal scanning period (1H). Therefore, when a black signal is written on the large screen panel, it cannot be written within the 1H period. As a result, variations in the threshold value Vtf and mobility μ in the previous stage and the own stage affect the gate voltage, resulting in poor image quality. In particular, as described above, this decrease occurs remarkably when writing a black signal having a low current value.
[0023]
The present invention has been made in view of such circumstances, and an object of the present invention is to suppress the influence of the wiring capacity of the data line, and to be affected by variations in threshold values and mobility of active elements in the pixel. It is an object of the present invention to provide a pixel circuit, a display device, and a driving method of the pixel circuit that can obtain high image quality without uniformity.
[0024]
[Means for Solving the Problems]
  In order to achieve the above object, a first aspect of the present invention is a pixel circuit that drives an electro-optical element whose luminance changes according to a flowing current, and is supplied with a current signal having a current level corresponding to luminance information. A current supply line is formed between the line, the first, second, and third nodes, the first and second reference potentials, and the first and second terminals connected to the first node. A drive transistor for controlling a current flowing through the current supply line in accordance with a potential of a control terminal connected to the second node, a first switch connected to the first node, and the first switch A second switch connected between the node and the second node; the data line; andThirdA third switch connected to the first node, and an electrical coupling means for electrically coupling the second node and the third node, the first reference potential And a second reference potential, a current supply line of the driving transistor, the first node, the first switch, and the electro-optic element are connected in series, and the data line includes The reference voltage is written before the switch 3 is turned on and the signal current of the data line is input to the third node.The value of the reference voltage is an intermediate value of the gate voltage due to the threshold variation of the driving transistor during black display, and the electrical coupling means directly connects the second node and the third node. Or a fourth switch connected between the second node and the fourth node, and a signal current supplied to the third node. And a conversion unit that is made to appear at the fourth node as a voltage level signal..
[0025]
  A display device according to a second aspect of the present invention includes a plurality of pixel circuits arranged in a matrix, and wiring for each column with respect to the matrix arrangement of the pixel circuits, and a signal current having a current level corresponding to luminance information. A data line to be supplied; first and second reference potentials; and a reference voltage supply unit that supplies a reference voltage to the data line at a predetermined timing. Current supply between the changing electro-optic element, the first, second, and third nodes, the first and second reference potentials, and the first terminal and the second terminal connected to the first node A drive transistor that forms a line and controls a current flowing through the current supply line according to a potential of a control terminal connected to the second node; a first switch connected to the first node; The first node A second switch connected between the second node; a third switch connected between the data line and the third node; and the second node and the third node. And an electrical coupling means for electrically coupling the current supply line of the driving transistor, the first node, between the first reference potential and the second reference potential, Before the first switch and the electro-optic element are connected in series, and the third switch is turned on and the signal current of the data line is input to the third node, the reference voltage supply means Supply a predetermined reference voltage to the data lineThe value of the reference voltage is an intermediate value of the gate voltage due to the threshold variation of the drive transistor during black display, and the electrical coupling means directly connects the second node and the third node. A signal current supplied to the third node and a fourth switch connected between the fourth node, the second node and the fourth node, and a fourth switch connected to the third node And a conversion unit that causes the fourth node to appear as a voltage level signal..
[0028]
Preferably, the converter includes a transistor having a gate connected to the third node, a drain connected to the fourth node, a drain and a gate connected to each other, and a source connected to a predetermined potential. Including.
[0029]
Preferably, when driving the electro-optic element, as the first stage, the second switch is turned on for a predetermined time to electrically connect the first node and the second node, and the second stage As a stage, the second switch is held in a non-conductive state after a predetermined time has elapsed, as a third stage, a reference voltage is written to the data line, and as the fourth stage, the first switch is turned on, After the signal current propagated through the data line is written to the third node, the third switch is held in a non-conductive state, and a current corresponding to the signal current is supplied to the electro-optic element.
[0031]
The reference voltage supply means further includes a reference voltage source and a switch circuit that selectively connects the reference voltage source to the data line.
[0032]
  According to a third aspect of the present invention, there is provided an electro-optical element whose luminance is changed by a flowing current, a data line to which a current signal having a current level according to luminance information is supplied, and first, second, and third nodes. The first and second reference potentials, and the potential of the control terminal connected to the second node by forming a current supply line between the first terminal and the second terminal connected to the first node. And a driving transistor for controlling a current flowing through the current supply line, a first switch connected to the first node, and a connection between the first node and the second node. An electrical switch for electrically coupling the second switch, the third switch connected between the data line and the third node, and the second node and the third node; Coupling means, and the first reference potential and the first reference potential Between a reference potential, a current supply line of the drive transistor, said first node, said first switch, and the electro-optical element are connected in series,The electrical coupling means is formed by a wiring directly connecting the second node and the third node, or between the fourth node, the second node, and the fourth node. And a conversion unit that causes the signal current supplied to the third node to appear at the fourth node as a voltage level signal.A method for driving a pixel circuit, wherein the second switch is turned on for a predetermined time to electrically connect the first node and the second node, and the second switch is turned off after the predetermined time has elapsed. After maintaining the conductive state, writing the reference voltage to the data line, making the first switch conductive, and writing the signal current propagated through the data line to the third node, the third switch Is kept in a non-conductive state, and a current corresponding to the signal current is supplied to the electro-optic element.
[0033]
According to the present invention, for example, the first switch is held in a non-conductive state, and the second switch is set in a conductive state.
As the second switch becomes conductive, the first node and the second node, that is, the source and gate of the driving transistor are connected, so that the gate potential of the driving transistor rises until it is cut off. . Since almost no current flows at the cut-off point, the gate potential of the driving transistor is held at the cut-off point. As a result, correction (auto-zero operation) is performed on all the pixels having different threshold values and mobility μ.
Further, for example, the reference voltage Vref is written once in 1H in the wiring capacity of the data line. Since the reference voltage is a voltage signal, data can be written in a short time even if the wiring capacity of the data line is large.
Next, the second switch is turned off to end the auto zero operation (Vth correction operation).
Then, the third switch is turned on, and the data signal (signal current) propagated to the data line is input to the pixel circuit. Thus, the optimum gate voltage is written for the input signal. In the pixel displaying white, since the input signal current value is large, it is possible to write the wiring capacity of the data line and the pixel capacity up to a necessary gate voltage within 1H.
Then, after the third switch is turned off, the first switch is turned on. As a result, a current flows through the electro-optical element, and the electro-optical element emits light.
[0034]
When writing a black signal, the optimum gate potential when the black signal is written is almost equal to the cut-off potential, and is therefore almost equal to the reference voltage Vref.
Only when the threshold value Vth of the drive transistor of the pixel varies, a voltage difference corresponding to the Vth variation occurs and needs to be written, but it is not a large value. In other words, when black signals are displayed, the gate potential necessary for both the data line capacitance and the pixel capacity is originally held, so even if the current value of the data line is small and it takes time to write, there is a problem with uniformity. Does not appear.
As described above, the third switch of each pixel circuit is cut off before the video signal is written, the data line can write the reference voltage at a predetermined timing, and the black signal (low current signal) is written on the large screen panel. Variation due to shortage can be suppressed.
Therefore, it is possible to obtain high uniformity image quality with no variation in threshold value Vth and mobility μ.
[0035]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described with reference to the accompanying drawings.
[0036]
First embodiment
FIG. 1 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the first embodiment.
FIG. 2 is a circuit diagram showing a specific configuration of the pixel circuit according to the first embodiment in the organic EL display device of FIG.
[0037]
As shown in FIGS. 1 and 2, the display device 100 includes a pixel array unit 102 in which pixel circuits (PXLC) 101 are arranged in a matrix of m × n, a horizontal selector (HSEL) 103, a light scanner (WSCN). 104, a drive scanner (DSCN) 105, an auto zero circuit (AZRD) 106, a reference voltage supply circuit (RVS) 107, and a data signal (signal current) selected by the horizontal selector 103 and corresponding to luminance information are supplied at a predetermined timing. Data lines DTL101 to DTL10n to which a reference voltage is supplied, scanning lines WSL101 to WSL10m selectively driven by the write scanner 104, drive lines DSL101 to DSL10m selectively driven by the drive scanner 105, and autozero lines selectively driven by the autozero circuit 106 ALZ1 With a 1~AZL10m.
[0038]
In the pixel array unit 102, the pixel circuits 101 are arranged in a matrix of m × n. However, in FIG. 1, in order to simplify the drawing, a matrix of 2 (= m) × 3 (= n) is used. An example of arrangement is shown.
FIG. 2 also shows a specific configuration of one pixel circuit for simplifying the drawing.
[0039]
As shown in FIG. 2, the pixel circuit 101 according to the first embodiment includes p-channel TFTs 111 to 114, a capacitor C111, a light-emitting element 115 including an organic EL element (OLED: electro-optical element), and a first node ND111. , A second node ND112, and a third node ND113.
In FIG. 2, DTL 101 represents a data line, WSL 101 represents a scanning line, DSL 101 represents a drive line, and AZL 101 represents an auto-zero line.
Of these components, the TFT 111 constitutes a drive transistor according to the present invention, the TFT 112 constitutes a first switch, the TFT 113 constitutes a second switch, and the TFT 114 constitutes a third switch. is doing. Further, the second node ND112 and the third node ND113 are directly connected by a wiring ICNT as an electrical coupling means.
Further, the supply line (power supply potential) of the power supply voltage VCC corresponds to the first reference potential, and the ground potential GND corresponds to the second reference potential.
[0040]
  In the pixel circuit 101, the TFT 111, the first node ND111, the TFT 112, and the light emitting element 115 are connected in series between the power supply potential VCC and the ground potential GND.
  Specifically, the source of the TFT 111 as the drive transistor is connected to the supply line of the power supply voltage VCC, and the drain is connected to the first node ND111. The source of the TFT 112 as the first switch is connected to the first node ND111, the drain is connected to the anode of the light emitting element 115, and the cathode of the light emitting element 115 is connected to the ground potential GND. The gate of the TFT 111 is connected to the second node ND112 and is connected to the drive line DSL101 of the TFT 112.
  The source and drain of the TFT 113 as a second switch are connected to the first node ND111 and the second node ND112, and the gate of the TFT 113 is connected to the auto zero line AZL101.
  The second node ND112 and the third node ND113 are directly connected by the wiring ICNT. The first electrode of the capacitor C111 is connected to the third node ND113, and the second electrode is connected to the power supply potential VCC.
  The source / drain of the TFT 114 as a third switch is connected to the data line DTL101 and the third node ND113, and the gate of the TFT 114 is connected to the scanning line.WSL101.
[0041]
  As shown in FIG. 2, the reference voltage supply circuit (RVS) 107 includes a reference voltage source V107 and a switch circuit SW107 that selectively connects the reference voltage source V107 to the data line DTL101 (-10n). .
  The switch circuit SW107 is composed of, for example, a p-channel TFT, and a drive pulseDPULThe conduction is controlled by. For example, the drive pulse is turned on once in 1H (for example, once in the horizontal blanking period).DPULIs applied to the p-channel TFT constituting the switch circuit SW107.
  The value of the reference voltage Vref by the reference voltage source V107 is set to the center value (intermediate value) of the gate voltage at the time of cut-off including variations in the threshold value Vth of the TFT 111 that is the drive transistor of all the pixel circuits 101. .
[0042]
Next, the operation of the above configuration will be described with reference to FIGS. 3A to 3H, focusing on the operation of the pixel circuit.
3A shows the scanning signal ws [1] applied to the first row scanning line WSL101 of the pixel array, and FIG. 3B shows the scanning signal WSL102 applied to the second row scanning line WSL102 of the pixel array. 3C shows the scanning signal ws [2], FIG. 3C shows the auto-zero signal az [1] applied to the auto-zero line AZL101 in the first row of the pixel array, and FIG. 3D shows the second row of the pixel array. FIG. 3 (E) shows the auto-zero signal az [2] applied to the auto-zero line AZL102 of FIG. 3, and FIG. 3 (E) shows the drive signal ds [1] applied to the drive line DSL101 in the first row of the pixel array. Is the drive signal ds [2] applied to the drive line DSL102 in the second row of the pixel array, and FIG. 3G shows the drive pulse DPUL applied to the gate of the switch circuit SW107 of the reference voltage supply circuit 107. FIG. 3H shows the gate potential Vg of the TFT 111. Each is shown.
Hereinafter, the operation of the pixel circuit in the first row will be described.
[0043]
As shown in FIGS. 3C and 3E, when the drive signal ds [1] to the drive line DSL101 is at a high level (TFT 112 is nonconductive), the autozero signal az [1] to the autozero line AZL101. Is set to a low level, and the TFT 113 is turned on.
[0044]
At this time, the TFT 113 is turned on, and the first node ND111 and the second node ND112, that is, the source and gate of the TFT 111 as a drive transistor are connected, as shown in FIG. The potential Vg rises until the TFT 111 is cut off. Since almost no current flows at the cut-off point, the gate potential Vg of the TFT 111 is held at the cut-off point.
As a result, correction (auto-zero operation) is performed on all the pixels having different threshold values and mobility μ.
[0045]
  The data line DTL101 is connected to the reference voltage source V107 via the switch circuit SW107.
  Then, the switch circuit SW107 generates a driving pulse as shown in FIG.DPULThus, conduction control is performed so as to be turned on once in 1H (for example, once in a horizontal blanking period). As a result, the reference voltage Vref is written into the wiring capacitance Csig of the data line DTL101. Since the reference voltage Vref is a voltage signal, data can be written in a short time even if the wiring capacity of the data line is large.
[0046]
Next, as shown in FIG. 3C, the auto zero signal az [1] to the auto zero line AZL101 is set to a high level, the TFT 113 is turned off, and the auto zero operation (Vth correction operation) is terminated.
Then, as shown in FIG. 3A, the scanning signal ws [1] to the scanning line WSL101 is set to a low level, the TFT 114 is turned on, and the data signal (signal current) propagated to the data line DTL101 is third. Can be written to the capacitor C111 as a pixel capacitor through the node ND113 (second node ND112). At this time, an optimum gate voltage is written for the input signal. In the pixel displaying white, since the input signal current value is large, it is possible to write the wiring capacitance of the data line and the pixel capacitance C112 up to a necessary gate voltage within 1H.
[0047]
Then, as shown in FIG. 3A, after the scanning line WSL101 is set to a high level to make the TFT 114 non-conductive, as shown in FIG. 3E, the drive signal ds [1] to the drive line DSL1 is supplied. The level is set to a low level, and the TFT 112 is turned on.
Thereby, a current flows through the TFT 111 and the EL light emitting element 115, and the EL light emitting element 115 emits light.
[0048]
Here, consider the case of writing a black signal, which has been difficult in the past. In the black signal, the current value is almost 0 μA as in the prior art.
However, in this embodiment, the potential of the data line is set to the reference voltage Vref every 1H. Since the optimum gate potential when the black signal is written is almost equal to the cutoff potential, it is almost equal to the reference voltage Vref.
Only when the threshold value Vth of the drive transistor of the pixel varies, a voltage difference corresponding to the Vth variation occurs and needs to be written, but it is not a large value.
In other words, when black signals are displayed, the gate potential necessary for both the data line capacitance and the pixel capacity is originally held, so even if the current value of the data line is small and it takes time to write, there is a problem with uniformity. Does not appear.
As described above, the TFT 114 of each pixel circuit is cut off before the video signal is written, and the data line DTL101 can write the reference voltage Vref every 1H. Variation due to insufficient writing of signal) can be suppressed.
Therefore, it is possible to obtain high uniformity image quality with no variation in threshold value Vth and mobility μ.
[0049]
As described above, according to the first embodiment, in the current driven active matrix organic EL display, before the input signal current is written, between the gate and drain of the drive transistor (TFT) 111 of the pixel circuit 101. The connected TFT 113 is turned on to cut off the TFT 111. Further, before writing the signal current, the potential of the data line is set to the reference voltage Vref every 1H, and then the input signal current is written, so that a large screen is obtained. Variation due to insufficient writing of a black signal (low current signal) in the panel can be suppressed.
[0050]
In this embodiment, an example in which p-channel TFTs 111 to 114 are used as pixel circuits has been described. However, an n-channel TFT may be used. However, the connection form between the power supply potential VCC and the ground potential GDN is reversed.
It is also possible to configure a CMOS type in which p-channel TFTs and n-channel TFTs are mixed.
[0051]
Second embodiment
FIG. 4 is a block diagram showing a configuration of an organic EL display device employing the pixel circuit according to the second embodiment.
FIG. 5 is a circuit diagram showing a specific configuration of the pixel circuit according to the second embodiment in the organic EL display device of FIG.
[0052]
As shown in FIGS. 4 and 5, the display device 200 includes a pixel array unit 202 in which pixel circuits (PXLC) 201 are arranged in an m × n matrix, a horizontal selector (HSEL) 203, and a light scanner (WSCN). 204, a drive scanner (DSCN) 205, an auto zero circuit (AZRD) 206, a reference voltage supply circuit (RVS) 207, and a data signal (signal current) selected by the horizontal selector 203 according to the luminance information are supplied at a predetermined timing. Data lines DTL201 to DTL20n to which a reference voltage is supplied, scanning lines WSL201 to WSL20m selectively driven by the write scanner 204, drive lines DSL201 to DSL20m selectively driven by the drive scanner 205, and autozero lines selectively driven by the autozero circuit 206 ALZ2 With a 1~AZL20m.
[0053]
In the pixel array unit 202, the pixel circuits 201 are arranged in an m × n matrix. However, in FIG. 4, in order to simplify the drawing, the pixel circuits 201 are arranged in a matrix of 2 (= m) × 3 (= n). An example of arrangement is shown.
FIG. 5 also shows a specific configuration of one pixel circuit for simplification of the drawing.
[0054]
As illustrated in FIG. 5, the pixel circuit 201 according to the present embodiment includes a p-channel TFT 211 to TFT 216, a capacitor C 211 as a pixel capacitor, a light emitting element 217 including an organic EL element (OLED: electro-optical element), It has a node ND211, a second node ND212, a third node ND213, and a fourth node ND214.
In FIG. 2, DTL 201 indicates a data line, WSL 201 indicates a scanning line, DSL 201 indicates a drive line, and AZL 201 indicates an auto-zero line.
Among these components, the TFT 211 constitutes a drive transistor according to the present invention, the TFT 212 constitutes a first switch, the TFT 213 constitutes a second switch, and the TFT 214 constitutes a third switch. The TFT 215 constitutes a fourth switch. The TFT 216 constitutes the conversion unit according to the present invention.
The TFTs 215 and 216, the third node ND213, and the fourth node ND214 constitute an electrical coupling unit according to the present invention.
[0055]
Further, the supply line (power supply potential) of the power supply voltage VCC corresponds to the first reference potential, and the ground potential GND corresponds to the second reference potential.
[0056]
In the pixel circuit 201, the TFT 211, the first node ND211, the TFT 212, and the light emitting element 217 are connected in series between the power supply potential VCC and the ground potential GND.
Specifically, the source of the TFT 211 as the drive transistor is connected to the supply line of the power supply voltage VCC, and the drain is connected to the first node ND211. The source of the TFT 212 as the first switch is connected to the first node ND 211, the drain is connected to the anode of the light emitting element 217, and the cathode of the light emitting element 217 is connected to the ground potential GND. The gate of the TFT 211 is connected to the second node ND212, and the gate of the TFT 212 is connected to the drive line DSL201.
A TFT 213 source / drain as a second switch is connected to the first node ND211 and the second node ND212, and the gate of the TFT 213 is connected to the auto-zero line AZL201.
The first electrode of the capacitor C211 is connected to the second node ND212, and the second electrode is connected to the power supply potential VCC.
The source / drain of the TFT 214 as a third switch is connected to the data line DTL201 and the third node ND213, and the gate of the TFT 214 is connected to the scanning line WSL201.
[0057]
A source / drain of a TFT 215 as a fourth switch is connected to the second node ND212 and the fourth node ND214, and a gate of the TFT 215 is connected to the scanning line WSL201.
Furthermore, the gate of the TFT 216 is connected to the fourth node ND214, the drain is connected to the third node ND213, the gate and the source (the third node ND213 and the fourth node ND214) are connected, and the source is the power source. Connected to potential VCC.
[0058]
  As shown in FIG. 5, the reference voltage supply circuit (RVS) 207 includes a reference voltage source V207 and a switch circuit SW207 that selectively connects the reference voltage source V207 to the data line DTL201 (−10n). .
  The switch circuit SW207 is composed of, for example, a p-channel TFT, and a drive pulseDPULThe conduction is controlled by. For example, the drive pulse is turned on once in 1H (for example, once in the horizontal blanking period).DPULIs applied to the p-channel TFT constituting the switch circuit SW207.
  The value of the reference voltage Vref by the reference voltage source V207 is set to the center value (intermediate value) of the gate voltage at the time of cut-off including the variation in the threshold value Vth of the TFT 211 that is the drive transistor of all the pixel circuits 201. .
[0059]
Next, the operation of the above configuration will be described with reference to FIGS. 6A to 6H, focusing on the operation of the pixel circuit.
6A shows the scanning signal ws [1] applied to the first scanning line WSL201 in the pixel array, and FIG. 6B shows the scanning signal WSL202 applied to the second scanning line WSL202 in the pixel array. FIG. 6C shows the scanning signal ws [2], FIG. 6C shows the auto zero signal az [1] applied to the auto zero line AZL201 in the first row of the pixel array, and FIG. 6D shows the second row of the pixel array. FIG. 6E shows the drive signal ds [1] applied to the drive line DSL201 in the first row of the pixel array, and FIG. 6F shows the drive signal ds [1] applied to the drive line DSL201 in the first row of the pixel array. Is the drive signal ds [2] applied to the drive line DSL202 in the second row of the pixel array, and FIG. 6G shows the drive pulse DPUL applied to the gate of the switch circuit SW207 of the reference voltage supply circuit 207. FIG. 6H shows the gate potential Vg of the TFT 211. Each is shown.
Hereinafter, the operation of the pixel circuit in the first row will be described.
[0060]
As shown in FIGS. 6C and 6E, when the drive signal ds [1] to the drive line DSL201 is at a high level (TFT212 is non-conductive), the autozero signal az [1] to the autozero line AZL201. Is set to a low level, and the TFT 213 is turned on.
[0061]
At this time, the TFT 213 is turned on, and the first node ND211 and the second node ND212, that is, the source and gate of the TFT 211 as the drive transistor are connected, as shown in FIG. The potential Vg rises until the TFT 211 is cut off. Since almost no current flows at the cut-off point, the gate potential Vg of the TFT 211 is held at the cut-off point.
As a result, correction (auto-zero operation) is performed on all the pixels having different threshold values and mobility μ.
[0062]
The data line DTL201 is connected to the reference voltage source V207 via the switch circuit SW207.
Then, conduction control is performed so that the switch circuit SW207 is turned on, for example, once in 1H (for example, once in the horizontal blanking period) by a drive pulse DPUL as shown in FIG. As a result, the reference voltage Vref is written into the wiring capacitance Csig of the data line DTL201. Since the reference voltage Vref is a voltage signal, data can be written in a short time even if the wiring capacity of the data line is large.
In this case, for example, when the wiring capacitance Csig of the data line DTL201 is heavy as in white display, it is necessary to write from the reference potential Vref to the gate potential. However, since the pixel circuit 201 is a current mirror type circuit, A large current can be passed through the data line, and the writing time to the wiring capacity of the data line can be greatly shortened.
[0063]
Next, as shown in FIG. 6C, the auto zero signal az [1] to the auto zero line AZL201 is set to a high level, the TFT 213 is turned off, and the auto zero operation (Vth correction operation) is terminated.
Then, the scanning signal ws [1] to the scanning line WSL201 is set to a low level as shown in FIG. In this case, the pixel circuit 201 is a so-called simple current mirror type circuit. Then, the data signal (signal current) propagated to the data line DTL201 can write the gate voltage value of the TFT 216 to the capacitor C211 as a pixel capacitor element through the TFT 215.
At this time, an optimum gate voltage is written for the input signal. In the pixel displaying white, since the input signal current value is large, it is possible to write the wiring capacitance of the data line and the pixel capacitance C212 up to a necessary gate voltage within 1H.
[0064]
Then, as shown in FIG. 6A, after the scanning line WSL201 is set to a high level and the TFT 214 is turned off, the drive signal ds [1] to the drive line DSL1 is applied as shown in FIG. 6E. A low level is set, and the TFT 212 is turned on.
Thereby, a current flows through the TFT 211 and the EL light emitting element 215, and the EL light emitting element 215 emits light.
[0065]
When writing a black signal, the potential of the data line is set to the reference voltage Vref every 1H, as in the first embodiment. Since the optimum gate potential when the black signal is written is almost equal to the cutoff potential, it is almost equal to the reference voltage Vref.
Only when the threshold value Vth of the drive transistor of the pixel varies, a voltage difference corresponding to the Vth variation occurs and needs to be written, but it is not a large value.
In other words, when black signals are displayed, the gate potential necessary for both the data line capacitance and the pixel capacity is originally held, so even if the current value of the data line is small and it takes time to write, there is a problem with uniformity. Does not appear.
As described above, before the video signal is written, the TFT 214 of each pixel circuit is cut off, and the data line DTL201 writes the reference voltage Vref every 1H. Variation due to insufficient writing of signal) can be suppressed.
Therefore, it is possible to obtain high uniformity image quality with no variation in threshold value Vth and mobility μ.
[0066]
As described above, according to the second embodiment, in the current driven active matrix organic EL display, the pixel circuit 201 is configured by a current mirror type circuit, and before the input signal current is written, the pixel circuit 101 The TFT 113 connected between the gate and drain of the drive transistor (TFT) 111 is turned on to cut off the TFT 111, and before writing the signal current, the potential of the data line is set to the reference voltage Vref every 1H, By writing the input signal current thereafter, variation due to insufficient writing of the black signal (low current signal) in the large screen panel can be suppressed, and the pixel circuit 201 is a current mirror type circuit. It is possible to pass a large current through the line, and writing to the wiring capacity of the data line It is possible to greatly reduce the time.
[0067]
In this embodiment, an example in which p-channel TFTs 211 to 216 are used as pixel circuits has been described. However, an n-channel TFT may be used. However, the connection form between the power supply potential VCC and the ground potential GDN is reversed.
Further, a CMOS type in which p-channel TFTs and n-channel TFTs are mixed can be used.
[0068]
【The invention's effect】
As described above, according to the present invention, it is possible to suppress variation in writing of video signals on the low current side even in a large screen panel.
According to the present invention, current driving can be performed in a large screen panel, and variations in threshold values and mobility due to driving transistors can be corrected, and high uniformity image quality can be obtained.
Further, according to the present invention, by adjusting the reference voltage, it is possible to set an optimum reference voltage with respect to variations in threshold values within the panel.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of an organic EL display device employing a pixel circuit according to a first embodiment.
2 is a circuit diagram showing a specific configuration of a pixel circuit according to the first embodiment in the organic EL display device of FIG. 1;
FIG. 3 is a timing chart for explaining the operation of the first embodiment;
FIG. 4 is a block diagram illustrating a configuration of an organic EL display device that employs a pixel circuit according to a second embodiment.
FIG. 5 is a circuit diagram showing a specific configuration of a pixel circuit according to the second embodiment in the organic EL display device of FIG. 4;
FIG. 6 is a timing chart for explaining the operation of the second embodiment;
FIG. 7 is a block diagram showing a configuration of a general organic EL display device.
8 is a circuit diagram illustrating a configuration example of the pixel circuit in FIG. 7;
FIG. 9 is a circuit diagram illustrating another configuration example of the pixel circuit.
10 is a circuit diagram for explaining an operation when a plurality of pixel circuits in FIG. 9 are connected to a data line;
11 is a diagram for explaining an operation and a problem of the pixel circuit of FIG. 10;
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 100,200 ... Display apparatus, 101,201 ... Pixel circuit (PXLC), 102, 202 ... Pixel array part, 103, 203 ... Horizontal selector (HSEL), 104, 204 ... Write scanner (WSCN), 105, 205 ... Drive Scanner (DSCN), 106, 206 ... Auto-zero circuit (AZRD), 107, 207 ... Reference voltage supply circuit (RVS), 111, 211 ... TFT as drive transistor, 112, 212 ... TFT as first switch, 113 , 213... TFT as the second switch, 114, 214... TFT as the third switch, 115, 215... TFT as the fourth switch, TFT 115, 126... TFT as the fifth switch, 216. , 115, 217... EL light emitting element, C111 C211 ... Capacitor, DTL101 to DTL10n, DTL201 to DTL20n ... Data line, WSL101 to WSL10m, WSL201 to WSL20m ... Scanning line, DSL101 to DSL10m, DSL201 to DSL20m ... Drive line, AZL101 to AZL10m, AZL201 to AZL201 to AZL20m ... Auto zero line wiring.

Claims

A pixel circuit that drives an electro-optic element whose luminance changes according to a flowing current,
A data line to which a current signal of a current level according to luminance information is supplied;
A first, second and third node;
First and second reference potentials;
A current supply line is formed between the first terminal and the second terminal connected to the first node, and the current flowing through the current supply line is controlled according to the potential of the control terminal connected to the second node. A driving transistor to
A first switch connected to the first node;
A second switch connected between the first node and the second node;
A third switch connected between the data line and the third node;
Electrical coupling means for electrically coupling the second node and the third node;
Between the first reference potential and the second reference potential, the current supply line of the driving transistor, the first node, the first switch, and the electro-optic element are connected in series,
A predetermined reference voltage is written to the data line before the third switch is turned on and the signal current of the data line is input to the third node .
The value of the reference voltage is an intermediate value of the gate voltage due to threshold variation of the driving transistor at the time of black display,
The electrical coupling means is
Formed by wiring directly connecting the second node and the third node, or
The fourth switch, the fourth switch connected between the second node and the fourth node, and the signal current supplied to the third node as a voltage level signal. A pixel circuit formed by including a conversion unit that appears at a node of

The conversion unit includes a transistor having a gate connected to the third node, a drain connected to the fourth node, a drain and a gate connected to each other, and a source connected to a predetermined potential. The pixel circuit described.

When driving the electro-optic element,
As the first stage, the second switch is turned on for a predetermined time, and the first node and the second node are electrically connected,
As the second stage, the second switch is held in a non-conductive state after a predetermined time has elapsed,
As a third stage, a reference voltage is written to the data line,
As the fourth stage, the first switch is turned on, and after the signal current propagated through the data line is written to the third node, the third switch is held in a non-conductive state. the pixel circuit of claim 1 or 2, wherein supplying a current corresponding to the signal current electro-optical element.

A plurality of pixel circuits arranged in a matrix;
A data line that is wired for each column with respect to the matrix arrangement of the pixel circuit and is supplied with a signal current having a current level corresponding to luminance information;
First and second reference potentials;
Reference voltage supply means for supplying a reference voltage to the data line at a predetermined timing,
The pixel circuit is
An electro-optic element whose luminance varies depending on the flowing current;
A first, second and third node;
First and second reference potentials;
A current supply line is formed between the first terminal and the second terminal connected to the first node, and the current flowing through the current supply line is controlled according to the potential of the control terminal connected to the second node. A driving transistor to
A first switch connected to the first node;
A second switch connected between the first node and the second node;
A third switch connected between the data line and the third node;
Electrical coupling means for electrically coupling the second node and the third node;
Between the first reference potential and the second reference potential, the current supply line of the driving transistor, the first node, the first switch, and the electro-optic element are connected in series,
The reference voltage supply means supplies a predetermined reference voltage to the data line before the third switch is turned on and the signal current of the data line is input to the third node .
The value of the reference voltage is an intermediate value of the gate voltage due to threshold variation of the driving transistor at the time of black display,
The electrical coupling means is
Formed by wiring directly connecting the second node and the third node, or
The fourth switch, the fourth switch connected between the second node and the fourth node, and the signal current supplied to the third node as a voltage level signal. A display unit formed on the other node .

The conversion unit has a gate connected to said third node, a drain connected to the fourth node, and a drain and gates are connected, according to claim 4 in which the source comprises a transistor connected to a predetermined potential The display device described.

When driving the electro-optic element,
As the first stage, the second switch is turned on for a predetermined time to electrically connect the first node and the second node,
As a second stage, after the predetermined time has elapsed, the second switch is held in a non-conductive state,
As a third stage, a reference voltage is written to the data line,
As the fourth stage, the first switch is turned on and the signal current propagated through the data line is written to the third node, and then the third switch is held in a non-conductive state, The display device according to claim 4, wherein a current corresponding to the signal current is supplied to the optical element.

The reference voltage supply means includes a reference voltage source,
The display device according to claim 4 , further comprising: a switch circuit that selectively connects the reference voltage source to the data line.

An electro-optic element whose luminance varies depending on the flowing current;
A data line to which a current signal of a current level according to luminance information is supplied;
A first, second and third node;
First and second reference potentials;
A current supply line is formed between the first terminal and the second terminal connected to the first node, and the current flowing through the current supply line is controlled according to the potential of the control terminal connected to the second node. A driving transistor to
A first switch connected to the first node;
A second switch connected between the first node and the second node;
A third switch connected between the data line and the third node;
Electrical coupling means for electrically coupling the second node and the third node;
Between the first reference potential and the second reference potential, the current supply line of the driving transistor, the first node, the first switch, and the electro-optic element are connected in series,
The electrical coupling means is
Formed by wiring directly connecting the second node and the third node, or
The fourth switch, the fourth switch connected between the second node and the fourth node, and the signal current supplied to the third node as a voltage level signal. A conversion unit that appears at a node of the pixel circuit, and a driving method of a pixel circuit formed including:
Electrically connecting the first node and the second node by conducting the second switch for a predetermined time;
Holding the second switch in a non-conductive state after a predetermined time;
Write a reference voltage to the data line
After the first switch is turned on and the signal current propagated through the data line is written to the third node, the third switch is held in a non-conductive state, and the signal current is supplied to the electro-optic element. A driving method of a pixel circuit that supplies a current according to the current.