JP4548082B2

JP4548082B2 - 容量素子及び同容量素子を有する半導体装置

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Publication number: JP4548082B2
Application number: JP2004294323A
Authority: JP
Inventors: 孝平工藤; 泰秀清水; 茂満村山
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-10-06
Filing date: 2004-10-06
Publication date: 2010-09-22
Anticipated expiration: 2024-10-06
Also published as: JP2006108455A

Description

本発明は、単層構造の櫛型容量素子を複数段に積層して構成した多層構造の容量素子及び同容量素子を有する半導体装置に関するものである。

従来より、アナログ/ディジタル変換器等には、入力されるアナログ信号と複数段階の参照電圧とを比較するための差動増幅器を設けた半導体装置を内蔵しており、この差動増幅器には、アナログ信号の直流成分を除去するために容量素子を設けていた。

このような差動増幅器に設ける容量素子の１つとして、第1の櫛型電極と、第2の櫛型電極とを有する櫛型容量素子が知られている。

この櫛型容量素子は、基板上に、第1の容量電極を複数本所定間隔をあけてそれぞれ平行に配置するとともに、この各第1の容量電極の間に第2の容量電極を配置し、第1の容量電極の同一端同士を接続電極により接続する一方、第2の容量電極を第1の容量電極とは逆側で、その同一端同士を接続電極により接続し、さらに、これら第1及び第2の容量電極の間に誘電体を埋め込むことによって同一平面上に複数個の容量素子を形成していた（たとえば、特許文献１参照。）。

また、近年では、このように構成した単層構造の櫛型容量素子を複数段に積層することによって、比較的狭い回路面積で大容量のコンデンサを形成可能とした多層構造の櫛型容量素子（以下、「容量素子」という。）が開発されている。

この容量素子100は、図4に示すように、誘電体層と上記した単層構造の櫛型容量素子とを基板101上に交互に複数段（ここでは、4段としている。）積層し、さらに、同一層の第1の容量電極102及び同一層の第2の容量電極103を接続する各層の接続電極104同士を上下に接続した構造としていた。なお、説明を簡単に行うために図4において誘電体は一部省略している。
特開平9-251924号公報

ところが、上記従来の容量素子100は、最下層の櫛型容量素子の接続電極104と基板101とによって容量を形成しており、この容量が容量素子100の寄生容量となっていた。

このように寄生容量が形成されている容量素子100を差動増幅器などの回路に用いると、この回路を動作させる際には、寄生容量の分だけ余計な電力が必要になり回路全体としての消費電力が増大するおそれがあった。

そこで、請求項1に係る本発明では、複数本の第1の容量電極を所定間隔をあけて配置するとともに、各第1の容量電極の間にそれぞれ第2の容量電極を配置し、これら全ての第1及び第2の容量電極の間に誘電体を埋め込んで構成したコンデンサ層を、誘電体層を介して複数段積層するとともに、第1の容量電極の端部同士を接続し、かつ、第2の容量電極の端部同士を接続した容量素子において、最下層のコンデンサ層は、第1の容量電極をその上層に設けた第1の容量電極とのみ接続し、第2の容量電極をその上層に設けた第2の容量電極とのみ接続した。

また、請求項２に係る本発明では、複数本の第１の容量電極を所定間隔をあけて配置するとともに、各第１の容量電極の間にそれぞれ第２の容量電極を配置し、これら全ての第１及び第２の容量電極の間に誘電体を埋め込んで構成したコンデンサ層を、誘電体層を介して複数段積層するとともに、第１の容量電極の端部同士を接続し、かつ、第２の容量電極の端部同士を接続した容量素子を有する半導体装置において、最下層のコンデンサ層は、第１の容量電極をその上層に設けた第１の容量電極とのみ接続し、第２の容量電極をその上層に設けた第２の容量電極とのみ接続した。

本発明では、以下に記載するような効果を奏する。

請求項1に係る本発明では、複数本の第1の容量電極を所定間隔をあけて配置するとともに、各第1の容量電極の間にそれぞれ第2の容量電極を配置し、これら全ての第1及び第2の容量電極の間に誘電体を埋め込んで構成したコンデンサ層を、誘電体層を介して複数段積層するとともに、第1の容量電極の端部同士を接続し、かつ、第2の容量電極の端部同士を接続した容量素子において、最下層のコンデンサ層は、第1の容量電極をその上層に設けた第1の容量電極とのみ接続し、第2の容量電極をその上層に設けた第2の容量電極とのみ接続したため、最下層のコンデンサ層に第1の容量電極同士及び第2の容量電極同士を接続する接続電極を設ける必要がなく、基板と接続電極との間に容量が形成されることを防止して、寄生容量を低減した容量素子を提供できる。

また、請求項２に係る本発明では、複数本の第１の容量電極を所定間隔をあけて配置するとともに、各第１の容量電極の間にそれぞれ第２の容量電極を配置し、これら全ての第１及び第２の容量電極の間に誘電体を埋め込んで構成したコンデンサ層を、誘電体層を介して複数段積層するとともに、第１の容量電極の端部同士を接続し、かつ、第２の容量電極の端部同士を接続した容量素子を有する半導体装置において、最下層のコンデンサ層は、第１の容量電極をその上層に設けた第１の容量電極とのみ接続し、第２の容量電極をその上層に設けた第２の容量電極とのみ接続したため、寄生容量を低減した容量素子を有し、消費電力を低減させた半導体装置を提供することができる。

本発明に係る半導体装置が有する容量素子1は、図1に示すように、表面に誘電体層3を形成した半導体基板2の表面に、複数本の第1の容量電極4aを所定間隔をあけて配置するとともに、この第1の容量電極4aの間にそれぞれ第2の容量電極4bを配置し、これら全ての第1及び第2の容量電極4a、4bの間に誘電体を埋め込んで形成したコンデンサ層を誘電体層を介して多層に積層して構成しているものである。

特に、最下層の第1コンデンサ層では、第1の容量電極4aをその上層に設けた第3コンデンサ層、すなわち、下層側から3段目のコンデンサ層の第1の容量電極4cとのみ接続しており、第2の容量電極5aをその上層に設けた第3コンデンサ層の第2の容量電極5cとのみ接続している。

すなわち、この第1コンデンサ層では、第1の容量電極4a同士は接続しておらず、第2の容量電極5a同士も接続していない構成としている。

そのため、この容量素子1は、半導体基板2と第1コンデンサ層との間に生じる寄生容量を極めて小さくすることができる。

また、図1に示すように4層構造とした容量素子1では、最上層の第4コンデンサ層でのみ、第1の容量電極4d同士を第1の接続電極7xで接続するとともに、第2の容量電極5d同士を第2の接続電極7yで接続する構造としている。

このように、この第1及び第2の接続電極７x、７yを半導体基板2から比較的離隔した位置に設けたことによって、この第1及び第2の接続電極７x、７yと半導体基板2とにより生じる寄生容量を極力低減することができる。

なお、ここでは、第1及び第2の接続電極７x、７yを寄生容量の低減効果が最も高い第4コンデンサ層にのみ設けているが、これに限らず、最下層である第1コンデンサ層以外のコンデンサ層に設けてもよい。

さらに、容量素子1は、第1コンデンサ層における第1の容量電極4aの先端が第1の接続電極７xの直下方位置に位置するように構成し、第1コンデンサ層における第2の容量電極4bの先端が第2の接続電極７yの直下方位置に位置するように構成している。

したがって、第1コンデンサ層では、第1及び第2の容量電極4a、5aの長さを容量素子1の端面にまで最大限に伸延させることができるので、容量の増大化を図ることができる。

以下に、本発明に係る容量素子の第1実施形態について、図2（a）〜（d）を参照しながら具体的に説明する。

なお、図2（a）〜（d）は、図１に示す容量素子１の第1〜第4コンデンサ層を示す断面図である。

上記した容量素子１は、以下の形成工程により形成している。

（1）第1コンデンサ層形成工程
まず、図2（a）に示すように、所定厚みの誘電体層3を積層した半導体基板2の表面に、金属層を積層する。

その後、この金属層に所定のパターニングを施して第1コンデンサ層の第1の容量電極4a及び第2の容量電極5aを形成する。

すなわち、この第1コンデンサ層の第1の容量電極4a及び第2の容量電極5aは、第1の容量電極4a及び第2の容量電極5aとなる金属層部分以外の金属層を除去することにより形成するものである。

特に、この第1の容量電極4a及び第2の容量電極5aは、いずれも長さの略等しい短冊状の電極であり、この第1の容量電極4aと第2の容量電極5aとをそれぞれ平行に、かつ、交互に配置し、しかも、第1の容量電極4a同士及び第2の容量電極5a同士は接続せず、互いに独立させている。

その後、第1及び第2の容量電極4a、5aの上面に誘電体層を積層して第1コンデンサ層を形成する。

続いて、この誘電体層に所定のパターニングを施し、この誘電体層の所定位置、すなわち、各第1の容量電極4aの一端側と、各第2の容量電極5aの他端側とに開口を形成する。

（2）第2コンデンサ層形成工程
次に、図2（b）に示すように、開口を形成した誘電体層の表面に金属層を積層した後、この金属層に所定のパターニングを施し、不要な部分の金属層を除去することにより、第2コンデンサ層の第1の容量電極4b及び第2の容量電極5bを形成するとともに、第1コンデンサ層の第1の容量電極4aと導通させた第1の層間電極6xと、第2の容量電極5aと導通させた第2の層間電極6yとを形成する。

この第1の層間電極6xは、第2コンデンサ層の第2の容量電極5bの先端から所定間隔をあけて設け、第2の層間電極6yは、第2コンデンサ層の第1の容量電極4bの先端から所定間隔をあけて設けている。

その後、第1及び第2の容量電極4b、5b、さらには、第1及び第2の層間電極6x、6yの上面に誘電体層を積層することにより第2コンデンサ層を形成する。

続いて、この誘電体層に所定のパターニングを施し、この誘電体層の所定位置、すなわち、各第1の層間電極6x及び各第2の層間電極6yの形成位置と、第1の容量電極4bにおける第1の層間電極6x側端部位置と、第2の容量電極5bの端部における第2の層間電極6y側端部とに開口を形成する。

（3）第3コンデンサ層形成工程
次に、図2（c）に示すように、開口を形成した誘電体層の表面に金属層を積層した後、この金属層に所定のパターニングを施し、不要な部分の金属層を除去することにより、第3コンデンサ層の第1の容量電極4c及び第2の容量電極5cを形成するとともに、第2コンデンサ層の第1の容量電極4bと導通させた第1の層間電極6xと、第2の容量電極5bと導通させた第2の層間電極6yとを形成する。

この第1の層間電極6xは、第3コンデンサ層の第2の容量電極5cの先端から所定間隔をあけて設け、第2の層間電極6yは、第2コンデンサ層の第1の容量電極4cの先端から所定間隔をあけて設けている。

その後、第1及び第2の容量電極4c、5c、さらには、第1及び第2の層間電極6x、6Yの上面に誘電体層を積層することにより第3コンデンサ層を形成する。

続いて、この誘電体層に所定のパターニングを施し、この誘電体層の所定位置、すなわち、各第1の層間電極6x及び各第2の層間電極6yの形成位置と、第1の容量電極4cの端部における第1の層間電極6x側端部位置と、第2の容量電極5cの端部における第2の層間電極6y側端部とに開口を形成する。

（4）第4コンデンサ層形成工程
次に、図2（d）に示すように、この開口を形成した誘電体層の表面に金属層を積層した後、この金属層に所定のパターニングを施し、不要な部分の金属層を除去することにより、第4コンデンサ層の第1の容量電極4d及び第2の容量電極5dを形成するとともに、この第1の容量電極4d同士を接続する第1の接続電極7xと、第2の容量電極5d同士を接続する第2の接続電極7yとを形成する。

このとき第1の接続電極7xは、第3コンデンサ層の第1の容量電極4cと接続するとともに、第2の接続電極7yは、第3コンデンサ層の第2の容量電極5cと接続している。

そして、第1及び第2の容量電極4d、5d、さらには、第1及び第2の層間電極7x、7yの上面に誘電体層を形成することによって、図１に示す容量素子１を形成する。

このように形成した容量素子1は、第1コンデンサ層において第1の容量電極4a同士を接続しておらず、また、第2の容量電極5a同士も接続していないため、この第1コンデンサ層と半導体基板2との間に大きな寄生容量が生じることを防止することができる。

また、第4コンデンサ層でのみ、第1の容量電極4d同士を第1の接続電極7xにより接続し、第2の容量電極5d同士を第2の接続電極7yにより接続するようにしたため、第1及び第2の接続電極7x、7yと半導体基板2との距離を比較的大きくでき、さらなる寄生容量の低減を図ることができる。

さらに、上記した第1実施形態の容量素子1を構成する第1コンデンサ層と同一構造のコンデンサ層により第1コンデンサ層と第3コンデンサ層とを形成し、第1実施形態の容量素子1を構成する第4コンデンサ層と同一構造のコンデンサ層により第2コンデンサ層と第4コンデンサ層とを形成することにより、図3に示す第2実施形態の容量素子1'を形成することができる。

この容量素子1'では、下層側から奇数段目のコンデンサ層である第1コンデンサ層及び第3コンデンサ層では、各第1の容量電極4a、4c、各第2の容量電極5a、5cの長さが全て等しくなるように形成している。

さらに、この第1及び第3コンデンサ層では、各コンデンサ層を構成する各第1の容量電極4a、4cをその上層と下層の少なくともいずれか一方に位置する第1の容量電極に接続し、各第2の容量電極5a、5cをその上層と下層の少なくともいずれか一方に位置する第2の容量電極に接続している。

すなわち、第1コンデンサ層では、第1の容量電極4aは、その上層に形成した第3コンデンサ層における第1の容量電極4cと接続しており、第2の容量電極5aは、その上層に形成した第3コンデンサ層における第2の容量電極5cと接続している。

また、第3コンデンサ層では、第1の容量電極4cをその下層に形成した第1の容量電極4aに接続するとともに、第1の接続電極7xを介して上層に形成した第1の容量電極4dに接続している。

また、第2の容量電極5cをその下層に形成した第2の容量電極5aに接続するとともに、第2の接続電極7yを介して上層に形成した第2の容量電極5dに接続している。

このように構成したことで、容量素子1'は、第1の容量電極4a〜4d同士を接続する面及び第2の容量電極5a〜5d同士を接続する面において電界の偏りが発生しにくくなり、電界の大きさを小さく抑えることができ、これにより容量素子1'の寄生容量を一層低減することができる。

また、この容量素子1'の第1及び第3コンデンサ層では、第1実施形態の容量素子１における第1コンデンサ層と同様に、容量を増加させることができるので、容量素子1'全体としての容量を一層増大させることができる。

本発明に係る容量素子を示す斜視図である。本発明に係る容量素子を示す断面図である。本発明に係る容量素子の他の実施形態をしめす斜視図である。従来の容量素子を示す斜視図である。

符号の説明

１容量素子
１' 容量素子
２半導体基板
３誘電体層
４a〜４d 第1の容量電極
５a〜５d 第2の容量電極
６x 第1の層間電極
６y 第2の層間電極
７x 第1の接続電極
７y 第2の接続電極

Claims

複数本の第１の容量電極を所定間隔をあけて配置するとともに、前記各第１の容量電極の間にそれぞれ第２の容量電極を配置し、これら全ての第１及び第２の容量電極の間に誘電体を埋め込んで構成したコンデンサ層を、誘電体層を介して複数段積層するとともに、前記第１の容量電極の端部同士を接続し、かつ、前記第２の容量電極の端部同士を接続した容量素子において、
最下層のコンデンサ層は、前記第１の容量電極をその上層に設けた第１の容量電極とのみ接続し、前記第２の容量電極をその上層に設けた第２の容量電極とのみ接続したことを特徴とする容量素子。
複数本の第１の容量電極を所定間隔をあけて配置するとともに、前記各第１の容量電極の間にそれぞれ第２の容量電極を配置し、これら全ての第１及び第２の容量電極の間に誘電体を埋め込んで構成したコンデンサ層を、誘電体層を介して複数段積層するとともに、前記第１の容量電極の端部同士を接続し、かつ、前記第２の容量電極の端部同士を接続した容量素子を有する半導体装置において、
最下層のコンデンサ層は、前記第１の容量電極をその上層に設けた第１の容量電極とのみ接続し、前記第２の容量電極をその上層に設けた第２の容量電極とのみ接続したことを特徴とする半導体装置。