JP4550100B2

JP4550100B2 - フォトマスク作成方法および半導体装置の製造方法

Info

Publication number: JP4550100B2
Application number: JP2007264514A
Authority: JP
Inventors: 元繁五十嵐
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-10-10
Filing date: 2007-10-10
Publication date: 2010-09-22
Anticipated expiration: 2021-12-20
Also published as: JP2008083709A

Description

本発明は、フォトマスク作成方法および半導体装置の製造方法に係る発明である。

半導体装置を製造するにあたっては一般に、イオン注入技術が利用される。イオン注入技術では、注入対象たる基板に対して選択的にイオンを注入するために、フォトレジストがマスクとして形成される。

フォトレジストは、基板上に絶縁膜や導電膜を選択的に形成する際にも、また、基板表面に選択的に不純物を熱拡散させる場合にも、マスクとして機能する。そしてもちろん、基板表面に選択的に不純物をイオン注入する場合にも、マスクとして機能する。

このうち、フォトレジストがイオン注入のマスクとして利用される場合に、下記のような課題がある。

まず、第１の課題として、特に高濃度の不純物をイオン注入した場合に、フォトレジストの除去を行いにくいという問題がある。イオン注入を行うと、マスクたるフォトレジストにもイオンが侵入する。すると、フォトレジストが硬化するので、その除去が行いにくくなる場合があるのである。その結果、レジスト残渣が生じて製品の歩留まり低下を招くことがある。

フォトレジストを残渣なく除去するためには、プラズマアッシングを強化したり、過剰気味にウェットエッチングを行うことが考えられる。しかし、アッシングを強化した場合は、基板に与えるチャージングダメージが大きくなり、製品の信頼性を低下させる可能性がある。また、過剰なウェットエッチングや超音波洗浄を行えば、ゲート電極等の微細な回路パターンが倒れたり除去されてしまったりする。よって、アッシングの強化や過剰なウェットエッチングを採用するのは望ましくない。

すなわち、フォトレジストの除去を容易にするためにフォトレジストの硬化する面積を減少させてレジスト除去性を改善したいという課題があった。

また、第２の課題として、フォトレジストの寸法精度の問題がある。回路パターンの微細化が進むにつれ、注入工程に求められるフォトレジストの寸法精度も厳しくなりつつある。

例えば従来であれば、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのソース／ドレイン領域にイオン注入を行う場合、ソース／ドレイン領域周囲には広い素子分離層が形成されていたので、フォトレジストの開口部をソース／ドレイン領域よりも充分大きめに設けておけばよかった。ところが、素子および回路パターンの微細化が進むと、そのＭＯＳトランジスタのすぐ隣りに別の素子が配置される場合があり、その別の素子にはソース／ドレイン領域形成用のイオンが注入されないようにしなければならない。よって、開口部の寸法精度を向上させる必要がある。

ところが、場所によってフォトレジストの開口部に疎密がある場合には、開口部の形状が変形しやすい。このことを、図２２および図２３を用いて説明する。

図２２は、ＣＰ１〜ＣＰ４等の製品チップが表面に形成されたウェハＷＦを示した図であり、図２３は、製品チップＣＰ１〜ＣＰ４の境界領域Ｒを拡大して示した図である。図２３中の製品チップＣＰ１では、ＮチャネルＭＯＳトランジスタＮ１，Ｎ２やＰチャネルＭＯＳトランジスタＰ１，Ｐ２の形成された領域の右側に、素子および回路が形成されない空き領域ＡＲ１が存在している。他の製品チップＣＰ２〜ＣＰ４でも同様に、素子および回路が形成されない空き領域ＡＲ２〜ＡＲ４が存在している。

このような空き領域ＡＲ１には、素子および回路が形成されないのでフォトレジストの開口部は設けられない。すなわち、ＮチャネルＭＯＳトランジスタＮ１等が設けられる領域にはフォトレジストの開口部が密となるのに対し、空き領域ＡＲ１では開口部が疎となる。

一般にフォトレジストでは、その面積が広い部分に表面張力が強く発生しやすい。よって、素子および回路が形成されない空き領域ＡＲ１が広い場合、ＮチャネルＭＯＳトランジスタＮ１等が設けられる領域上のフォトレジストは、空き領域ＡＲ１側のフォトレジストに引っ張られてしまう。その結果、素子形成のために設けた開口部の形状が空き領域ＡＲ１側に歪んでしまい、開口部の寸法精度が悪くなりやすい。

フォトレジストの寸法精度を向上させるためには、薄膜化が有効となる。フォトレジストの膜厚が大きいと、表面側が空き領域ＡＲ１の方に強く引っ張られて開口部の形状の歪み量が大きくなるが、薄膜化しておけば歪み量を少なくすることができるからである。

ところが、薄膜化を行うと、イオン注入におけるマスクの役割を充分に果たせない可能性がある。薄いフォトレジストをイオンが突き抜けて、所望の領域外に注入されるからである。

すなわち、薄膜化させずにフォトレジストの寸法精度の向上を図りたいという課題があった。

また、第３の課題として、基板に突入するイオンの電荷を中和する電子中和器の性能が落ちたときに、フォトレジスト内にイオンがトラップされてチャージアップを生じ、近傍のゲート絶縁膜やキャパシタ誘電体膜に静電破壊を生じさせるという問題がある。

ゲート絶縁膜やキャパシタ誘電体膜が静電破壊を引き起こすと、耐圧不良で正常な動作が行えず、不良チップとなる。また、静電破壊に至らない場合であってもゲート絶縁膜やキャパシタ誘電体膜の一部にダメージが残ることがある。このようにダメージが一部にでも生じると、仮に動作してもリーク電流を発生させ、やはり不良チップとなる。

すなわち、フォトレジストのチャージアップを防止したいという課題があった。

そこで、この発明の課題は、イオン注入の際に、フォトレジストの硬化する面積を減少させてレジスト除去性を改善し、かつ、その寸法精度の向上が図れ、フォトレジストのチャージアップをも防止可能で、素子および回路またはウェル間のダミー領域による短絡等の危険が回避される半導体装置の製造に必要なフォトマスクの作成方法、および前記フォトマスク作成方法を用いる半導体装置の製造方法を提供することにある。

本発明の１つの実施形態は、複数の第１のダミー領域が規則的に配置された第１のパターンを準備する第１工程と、素子および回路のパターンまたはウェルのパターンが記載された第２のパターンを準備する第２工程と、前記第１および第２のパターンを重ね合わせ、前記素子および回路のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第１のダミー領域を消去することにより、前記第１のダミー領域の配置を決定する第３工程と、前記配置が決定された前記第１のダミー領域と、前記素子および回路のパターンまたは前記ウェルのパターンとを転写したフォトマスクを作成する第４工程とを備え、前記第３工程において、前記第１のダミー領域が消去された位置に、前記第１のダミー領域とは大きさの異なる第２のダミー領域を、前記素子および回路のパターンまたは前記ウェルのパターンの境界の部分に重ならないように新たに配置するフォトマスク作成方法である。
本発明の別の実施形態は、複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置を決定する第二工程と、前記配置が決定された前記第一のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備え、前記第二工程において、前記第一のダミー領域が消去された位置に、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記回路のパターンに重ならないように新たに配置するフォトマスク作成方法である。
本発明の別の実施形態は、複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置である第一配置を決定し、前記第一のダミー領域が消去された位置に、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記回路のパターンに重ならないように配置することで、前記第二のダミー領域の配置である第二配置を決定する第二工程と、前記第一配置で並べられた前記第一のダミー領域と、前記第二配置で並べられた前記第二のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備えるフォトマスク作成方法である。
本発明の別の実施形態は、複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置である第一配置を決定し、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記第一のダミー領域が消去された位置であって、前記回路のパターンと前記第一のダミー領域との間に配置することで、前記第二のダミー領域の配置である第二配置を決定する第二工程と、前記第一配置で並べられた前記第一のダミー領域と、前記第二配置で並べられた前記第二のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備えるフォトマスク作成方法である。
本発明の別の実施形態は、フォトマスクを用いてフォトレジストを形成する工程を備える半導体装置の製造方法であって、前記フォトマスクは、複数の第１のダミー領域が規則的に配置された第１のパターンを準備する第１工程と、素子および回路のパターンまたはウェルのパターンが記載された第２のパターンを準備する第２工程と、前記第１および第２のパターンを重ね合わせ、前記素子および回路のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第１のダミー領域を消去することにより、前記第１のダミー領域の配置を決定する第３工程と、前記配置が決定された前記第１のダミー領域と、前記素子および回路のパターンまたは前記ウェルのパターンとを転写したフォトマスクを作成する第４工程とを備え、前記第３工程において、前記第１のダミー領域が消去された位置に、前記第１のダミー領域とは大きさの異なる第２のダミー領域を、前記素子および回路のパターンまたは前記ウェルのパターンの境界の部分に重ならないように新たに配置するフォトマスク作成方法によって作成される、半導体装置の製造方法である。
本発明の別の実施形態は、フォトマスクを用いてフォトレジストを形成する工程を備える半導体装置の製造方法であって、前記フォトマスクは、複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置を決定する第二工程と、前記配置が決定された前記第一のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備え、前記第二工程において、前記第一のダミー領域が消去された位置に、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記回路のパターンに重ならないように新たに配置するフォトマスク作成方法によって作成される、半導体装置の製造方法である。
本発明の別の実施形態は、フォトマスクを用いてフォトレジストを形成する工程を備える半導体装置の製造方法であって、前記フォトマスクは、複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置である第一配置を決定し、前記第一のダミー領域が消去された位置に、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記回路のパターンに重ならないように配置することで、前記第二のダミー領域の配置である第二配置を決定する第二工程と、前記第一配置で並べられた前記第一のダミー領域と、前記第二配置で並べられた前記第二のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備えるフォトマスク作成方法によって作成される、半導体装置の製造方法である。
本発明の別の実施形態は、フォトマスクを用いてフォトレジストを形成する工程を備える半導体装置の製造方法であって、前記フォトマスクは、複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置である第一配置を決定し、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記第一のダミー領域が消去された位置であって、前記回路のパターンと前記第一のダミー領域との間に配置することで、前記第二のダミー領域の配置である第二配置を決定する第二工程と、前記第一配置で並べられた前記第一のダミー領域と、前記第二配置で並べられた前記第二のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備えるフォトマスク作成方法によって作成される、半導体装置の製造方法である。

本発明の１つの実施形態では、素子および回路のパターンと重なる部分またはウェルのパターンの境界の部分と重なる部分の第１のダミー領域を消去するので、素子および回路またはウェル間の、第１のダミー領域による短絡等の危険が回避される。そして、配置が決定された第１のダミー領域と、素子および回路のパターンまたはウェルのパターンとを転写したフォトマスクを作成するので、このフォトマスクを用いて、半導体装置の製造方法に用いられるフォトレジストを形成することができる。
また、第１のダミー領域が消去された位置に、第１のダミー領域とは大きさの異なる第２のダミー領域を、素子および回路のパターンまたはウェルのパターンの境界の部分に重ならないように新たに配置するので、より細かく、半導体装置の製造方法に用いられるフォトレジストの開口面積を調節することができる。

本発明の別の実施形態では、素子および回路のパターンと重なる部分またはウェルのパターンの境界の部分と重なる部分の第１のダミー領域のみならず、その周辺に存在する第１のダミー領域をも消去するので、素子および回路またはウェル間の、第１のダミー領域による短絡等の危険がより一層回避される。

本発明の別の実施形態では、第一のダミー領域による短絡等の危険が回避される。また、より細かく、半導体装置の製造方法に用いられるフォトレジストの開口面積を調節することができる。
本発明の別の実施形態では、信頼性の高い半導体装置を製造することが可能となる。

＜実施の形態１＞
本実施の形態は、１チップ内の素子および回路のパターン以外の空き領域に、ダミーパターンが開口されたフォトレジストを介してイオン注入を行う半導体装置の製造方法である。

図１〜図６は、本実施の形態に係る半導体装置の製造方法の各工程を示す図である。このうち図２〜図６は、図１中の、切断線VI−VIにおける断面図であり、半導体基板１にウェルやＭＯＳトランジスタを形成する工程を示した図である。また、図１は、フォトレジストＰＲ４を形成済みの図６の状態の上面図である。

なお、この図１の構造は、従来の技術として示した図２３の構造と対応しており、図２３の構造と同様の機能を有する要素については同一符号を付している。図１および図６に示されているとおり、本実施の形態においては、図２３の構造に加えて、ダミー領域ＤＭ１，ＤＭ２がチップＣＰ１の空き領域ＡＲ１内に設けられている。その他のチップＣＰ２〜ＣＰ４についても同様であり、空き領域ＡＲ２〜ＡＲ４内にダミー領域が設けられている。

そして、イオン注入用のフォトレジストＰＲ４には、素子および回路パターンの開口部ＯＰ２が設けられるのはもちろん、それ以外にも、ダミー領域ＤＭ１，ＤＭ２上においてイオン注入のダミーパターンが開口部ＯＰ１として設けられている（図１では、フォトレジストＰＲ４の開口部ＯＰ１，ＯＰ２は破線で表示している）。

図２〜図６を用いて、半導体基板１内にウェルやＭＯＳトランジスタ、ダミー領域を形成するプロセスを説明する。

まず、半導体基板１の表面に素子分離領域２をＬＯＣＯＳ（Local Oxidation of Silicon）法等により形成する。そして、フォトレジストＰＲ１を半導体基板１の表面上に形成した後、ＮチャネルトランジスタＮ１の形成領域およびダミー領域ＤＭ１が開口するようこれをパターニングし、パターニング後のフォトレジストＰＲ１をマスクとして、Ｐ型不純物のイオン注入ＩＰ１を行う。これにより、ＮチャネルトランジスタＮ１の形成領域にＰ型ウェル１ａが形成される（図２）。

なお、ダミー領域ＤＭ１においては、本来ならば素子および回路が形成されない空き領域となるので、Ｐ型ウェル１ａは不要であるが、フォトレジストＰＲ１の開口部を増やすために、ダミーパターンが開口されている。開口部を増やすことの利点は後述する。

次に、フォトレジストＰＲ１を除去し、フォトレジストＰＲ２を半導体基板１の表面上に形成して、ＰチャネルトランジスタＰ１の形成領域およびダミー領域ＤＭ１が開口するようこれをパターニングする。そして、パターニング後のフォトレジストＰＲ２をマスクとして、Ｎ型不純物のイオン注入ＩＰ２を行う。これにより、ＰチャネルトランジスタＰ１の形成領域にＮ型ウェル１ｂが形成される（図３）。ここでも、ダミー領域ＤＭ１においてフォトレジストＰＲ２の開口部を増やすために、ダミーパターンが開口されている。これにより、ダミー領域ＤＭ１に形成されるウェル１ｃには、Ｐ型不純物とＮ型不純物の両方がイオン注入される。

次に、フォトレジストＰＲ２を除去し、半導体基板１上の全面に絶縁材料と導電性材料とを積層する。そして、フォトリソグラフィ技術およびエッチング技術を用いて両者をパターニングし、ゲート電極３ａ，３ｂおよびゲート絶縁膜４ａ，４ｂをそれぞれ、ＮチャネルトランジスタＮ１の形成領域およびＰチャネルトランジスタＰ１の形成領域に形成する（図４）。なお、ダミー領域ＤＭ１においては、ダミーのゲート電極３ｃおよびゲート絶縁膜４ｃをダミー領域ＤＭ１の全面に形成している。

次に、フォトレジストＰＲ３を半導体基板１の表面上に形成して、ＮチャネルトランジスタＮ１の形成領域およびダミー領域ＤＭ１が開口するようこれをパターニングする。そして、パターニング後のフォトレジストＰＲ３をマスクとして、Ｎ型不純物のイオン注入ＩＰ３を行う。これにより、ＮチャネルトランジスタＮ１の形成領域にソース／ドレイン領域５ａが形成される（図５）。ここでも、ダミー領域ＤＭ１においてフォトレジストＰＲ３の開口部を増やすために、ダミーパターンが開口されている。これにより、ダミー領域ＤＭ１に形成されるダミーのゲート電極３ｃには、Ｎ型不純物がイオン注入される。

次に、フォトレジストＰＲ３を除去し、フォトレジストＰＲ４を半導体基板１の表面上に形成して、ＰチャネルトランジスタＰ１の形成領域およびダミー領域ＤＭ１が開口するようこれをパターニングする。そして、パターニング後のフォトレジストＰＲ４をマスクとして、Ｐ型不純物のイオン注入ＩＰ４を行う。これにより、ＰチャネルトランジスタＰ１の形成領域にソース／ドレイン領域５ｂが形成される（図６）。ここでも、ダミー領域ＤＭ１においてフォトレジストＰＲ４の開口部を増やすために、ダミーパターンが開口されている。これにより、ダミー領域ＤＭ１に形成されるダミーのゲート電極３ｃには、Ｐ型不純物もイオン注入される。

さて、フォトレジストＰＲ１〜ＰＲ４にダミーパターンを設けて開口部を増やすことの利点について述べる。

イオン注入用のフォトレジストＰＲ１〜ＰＲ４にダミーパターンが開口されると、フォトレジストの非開口部の面積が少なくなり、フォトレジストに侵入するイオンの数を減少させることができる。その結果、イオン侵入によるフォトレジストの硬化する面積を減少させて、フォトレジストの除去性を改善することが可能となる。

なおこのとき、もちろんフォトレジストに侵入しなかった分のイオンは、半導体基板１に注入されることとなるが、ダミー領域であるので、注入が行われても何ら半導体装置の動作に影響しない。ダミー領域は、そのように半導体装置の動作に影響を及ぼさない場所が選ばれているからである。例えばＰチャネルトランジスタＰ１とダミー領域ＤＭ１との間を１μｍ程度、離隔しておけば、ダミー領域ＤＭ１がＰチャネルトランジスタＰ１の動作に影響を与えることはない。なお、ダミー領域ＤＭ１の大きさは、例えば１〜数μｍ程度としておけばよい。

またさらに、フォトレジストに侵入するイオンの数を減少させられることから、チャージアップの可能性も減少させることができる。よって、近傍のゲート絶縁膜やキャパシタ誘電体膜に静電破壊やダメージを発生させにくい。

また、フォトレジストの非開口部の面積が少なくなるので、表面張力が強く発生する箇所が存在しにくい。その結果、薄膜化させずにフォトレジストの寸法精度の向上を図ることが可能となる。

よって、本実施の形態に係る半導体装置の製造方法を用いれば、信頼性の高い半導体装置を製造することが可能となる。

なお、図５および図６に示したように、ダミーパターンの開口部内に露出する半導体基板１の表面上に、ダミーパターンの端部が接するダミーゲート電極３ｃのような導電物が形成されておれば、イオン注入の際にフォトレジストに侵入したイオンＩＮもしくはＩＰが、その導電物を介して半導体基板１へと逃げやすい。その結果、フォトレジストの除去性をさらに改善し、チャージアップの可能性をさらに減少させることができる。

また、図７および図８（図８は図７中の切断線VIII−VIIIにおける断面図）に示すように、例えばＭＯＳトランジスタ構造のダミー領域ＤＭ３を備えている場合も、フォトレジストＰＲ５のダミーパターンたる開口部ＯＰ３の端部がダミーゲート電極３ｄに接しておれば、イオン注入の際にフォトレジストに侵入したイオンＩＰが、ダミーゲート電極３ｄを介して半導体基板１へと逃げやすい。そして、開口部ＯＰ３の端部がダミーの活性領域５ｄに接していても、イオン注入の際にフォトレジストに侵入したイオンＩＰが、活性領域５ｄを介して半導体基板１へと逃げやすい。よって、これらの場合も、フォトレジストの除去性をさらに改善し、チャージアップの可能性をさらに減少させることができる。

なお、ダミーゲート絶縁膜４ｃや４ｄの膜厚は、半導体装置として機能するＮチャネルＭＯＳトランジスタＮ１やＰチャネルＭＯＳトランジスタＰ１の有するゲート絶縁膜４ａや４ｃの膜厚と同じく、薄いものを用いておけばよい。薄いゲート絶縁膜としておくことで、フォトレジストに侵入したイオンが半導体基板１へと逃げやすくなるからである。

また、フォトレジスト内のダミーパターンの開口面積の合計の１チップ全面積に対する割合は、形成する素子および回路のパターンの開口面積の大小に応じて調節される。例えば素子および回路のパターンの開口面積が小さい場合には、ダミーパターンの開口面積の合計は大きな値が採られ、逆の場合には小さな値が採られる。

そして、ダミーパターンの開口面積の合計の１チップ全面積に対する割合は、例えば３０〜７０％の範囲内に収まるよう設定される。このように、フォトレジストの開口部の面積を調節することにより、フォトレジストの除去性改善、寸法精度向上、およびチャージアップ防止の各効果を最適化することができる。

なお、本実施の形態に係る半導体装置の製造方法は、各種のイオン注入工程に適用できる。具体的には例えば、ウェル形成時の注入、しきい値制御のためのチャネル領域への注入、ＭＯＳトランジスタのゲート電極およびソース／ドレイン活性領域への注入（ＭＯＳキャパシタ形成目的をも含む）、ＬＤＤ（Lightly Doped Drain）領域形成のための注入、コンタクトホール形成後のホール底に対して行う注入、等の各イオン注入場面に適用可能である。

なお、最後の「コンタクトホール形成後のホール底に対して行う注入」とは、図９に示すように、コンタクトホールとして開口部ＯＰ４を設けたものの、アラインメントがずれて素子分離領域２ａを過剰にエッチングしてしまい、コンタクトホール内に凹み部２ｂが生じてしまった場合の救済策のことである。すなわち、凹み部２ｂ内に露出した半導体基板１とソース／ドレイン領域５ｂとがコンタクトプラグによって導通してしまわないように、露出した半導体基板１部分にイオン注入を行って、拡大したソース／ドレイン領域５ｃを形成するのである。

このような場合も、ダミー領域のフォトレジストにダミーパターンを設けてイオン注入を行えばよい。

＜実施の形態２＞
本実施の形態は、実施の形態１に係る半導体装置の製造方法の変形例であり、ダミーパターンの開口部を、ウェハのダイシングライン上またはその近傍に沿って設けるものである。

図１０および図１１（図１１は図１０中の切断線XI−XIにおける断面図）に示すように、本実施の形態においては、フォトレジストＰＲ７のダミーパターンの開口部ＯＰ５が、ダイシングラインＤＳ上に沿って設けられている。よって、１チップごとにフォトレジストＰＲ７を分離することができる。

このようにすれば、仮に、チップＣＰ１部分のフォトレジストＰＲ７にイオンが過剰に注入され、フォトレジストの硬化やチャージアップを起こしたとしても、その影響はチップＣＰ１内でとどまる。すなわち、他のチップＣＰ２〜ＣＰ４にイオン注入による劣化現象が波及しない。よって、歩留まりの高い半導体装置の製造方法となる。

なお、図１２および図１３（図１３は図１２中の切断線XIII−XIIIにおける断面図）に示すように、フォトレジストＰＲ８のダミーパターンの開口部ＯＰ６を、ダイシングラインＤＳ近傍の素子分離領域２上に沿って設けてもよい。このようにしても、図１０および図１１の場合と同様の効果がある。

ただし、図１０および図１１の場合は、ダミーパターンの開口部ＯＰ５がダイシングラインＤＳ上に沿って設けられているので、イオン注入の際にフォトレジストＰＲ７に侵入したイオンが、ダイシングラインＤＳを介して半導体基板１へと逃げやすくなり、フォトレジストの除去性をさらに改善し、チャージアップの可能性をさらに減少させることができる、という付随効果を有する。

＜実施の形態３＞
本実施の形態は、実施の形態１および２に係る半導体装置の製造方法において用いられたフォトレジストの形成時に使用されるフォトマスクの作成方法である。以下のようにフォトマスクを作成することにより、実施の形態１および２に示したダミーパターンを備えたフォトレジストを半導体基板上に形成することができる。

図１４は、本実施の形態に係るフォトマスクの作成方法を示すフローチャートである。まず、図１５に示すように、複数のダミー領域ＤＭ４を規則的に配置してダミーパターンを作成する（ステップＳＴ１）。ここでは規則的な配置の例としてアレイ状に並べる場合を示している。

次に、図１６のような、ＭＯＳトランジスタ素子Ｐ３、回路の一部を構成する活性領域Ｎ３、ウェル１ｃおよび素子分離膜２が記載された回路パターンを準備し、その回路パターンに図１５のダミーパターンを重ね合わせる（図１７、ステップＳＴ２）。

そして、回路パターン中のＭＯＳトランジスタ素子Ｐ３および活性領域Ｎ３をオーバーサイズ化（領域を広げること）してオーバーサイズ部ＯＶ２，ＯＶ３を作成し、ウェル１ｃについては境界部分をオーバーサイズ化してオーバーサイズ部ＯＶ１を作成する（図１８、ステップＳＴ３）。

続いて、オーバーサイズ部ＯＶ１〜ＯＶ３と重なるダミー領域ＤＭ４については消去する（図１９、ステップＳＴ４）。すなわち、回路パターンと重なる部分のダミー領域ＤＭ４に加えて、回路パターンの周辺に存在するダミー領域ＤＭ４をも消去する。そして、ここで得られた回路パターンに基づいて各フォトマスクの作成を行う（ステップＳＴ５）。

例えば、ＭＯＳトランジスタ素子Ｐ３中のゲート電極部を形成するフォトマスクＭ１は、図２０に示すように、図１９の回路パターンからゲート電極部分とダミー領域ＤＭ４とを転写して、開口部ＯＰ７，ＯＰ８を設けて作成する。なお、ダミー領域ＤＭ４の開口部ＯＰ７は、形成されるダミーゲートが素子分離領域２に乗り上げる形となるようにするため、ダミー領域ＤＭ４よりは若干面積が広くなるよう形成される。

その他にも例えばＭＯＳトランジスタ素子Ｐ３中のソース／ドレイン活性領域を形成するフォトマスクＭ２は、図２１に示すように、図１９の回路パターンから活性領域部分とダミー領域ＤＭ４とを転写して、開口部ＯＰ７，ＯＰ９を設けて作成する。なお、図２１における開口部ＯＰ７が、図２０における開口部ＯＰ７よりも小さいのは、ダミーゲートパターンよりもダミー活性領域が小さくなるようにするためである。

このように、本実施の形態に係るフォトマスク作成方法によれば、素子および回路と重なる部分またはウェルの境界の部分のダミー領域を消去するので、素子および回路またはウェル間の、ダミー領域による短絡等の危険が回避される。そして、配置決定されたダミー領域と、素子および回路のパターンまたはウェルのパターンとを転写したフォトマスクを作成するので、このフォトマスクを用いて、実施の形態１および２に係る半導体装置の製造方法に用いられるフォトレジストを形成することができる。

また、オーバーサイズ部と重なるダミー領域を消去するので、素子および回路またはウェル間の、ダミー領域による短絡等の危険がより一層回避される。

なお、図１のダミー領域ＤＭ１，ＤＭ２のようにサイズの異なるダミー領域を設けてもよい。その場合は、例えば上記のステップＳＴ４にてダミー領域ＤＭ４を消去した位置に、ダミー領域ＤＭ４よりも小さいダミー領域を回路パターンに重ならないように新たに配置すればよい。そうすれば、より細かく、フォトレジストの開口面積を調節することができる。

実施の形態１に係る半導体装置の製造方法を示す上面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。実施の形態１に係る半導体装置の製造方法を示す上面図である。実施の形態１に係る半導体装置の製造方法を示す断面図である。コンタクトホール形成後のホール底に対して注入を行う場面を示す断面図である。実施の形態２に係る半導体装置の製造方法を示す上面図である。実施の形態２に係る半導体装置の製造方法を示す断面図である。実施の形態２に係る半導体装置の製造方法を示す上面図である。実施の形態２に係る半導体装置の製造方法を示す断面図である。実施の形態３に係るフォトマスク作成方法を示すフローチャートである。実施の形態３に係るフォトマスク作成方法を示す図である。実施の形態３に係るフォトマスク作成方法を示す図である。実施の形態３に係るフォトマスク作成方法を示す図である。実施の形態３に係るフォトマスク作成方法を示す図である。実施の形態３に係るフォトマスク作成方法を示す図である。実施の形態３に係るフォトマスク作成方法により得られるフォトマスクを示す図である。実施の形態３に係るフォトマスク作成方法により得られるフォトマスクを示す図である。製品チップが表面に形成されたウェハを示す図である。製品チップの境界領域Ｒを拡大して示した図である。

符号の説明

１半導体基板、２素子分離領域、３ｃ，３ｄダミーゲート電極、４ｃ，４ｄダミーゲート絶縁膜、５ｄダミー活性領域、ＤＳダイシングライン、ＰＲ１〜ＰＲ８フォトレジスト。

Claims

複数の第１のダミー領域が規則的に配置された第１のパターンを準備する第１工程と、
素子および回路のパターンまたはウェルのパターンが記載された第２のパターンを準備する第２工程と、
前記第１および第２のパターンを重ね合わせ、前記素子および回路のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第１のダミー領域を消去することにより、前記第１のダミー領域の配置を決定する第３工程と、
前記配置が決定された前記第１のダミー領域と、前記素子および回路のパターンまたは前記ウェルのパターンとを転写したフォトマスクを作成する第４工程とを備え、
前記第３工程において、前記第１のダミー領域が消去された位置に、前記第１のダミー領域とは大きさの異なる第２のダミー領域を、前記素子および回路のパターンまたは前記ウェルのパターンの境界の部分に重ならないように新たに配置するフォトマスク作成方法。
請求項１に記載のフォトマスク作成方法であって、
前記第３工程において、前記素子および回路のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第１のダミー領域に加えて、前記素子および回路のパターンの周辺または前記ウェルのパターンの境界の部分の周辺に存在する前記第１のダミー領域をも消去することにより、前記第１のダミー領域の前記配置を決定するフォトマスク作成方法。
複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、
前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置を決定する第二工程と、
前記配置が決定された前記第一のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備え、
前記第二工程において、前記第一のダミー領域が消去された位置に、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記回路のパターンに重ならないように新たに配置するフォトマスク作成方法。
請求項３に記載のフォトマスク作成方法であって、
前記第二工程において、前記回路のパターンと重なる部分の前記第一のダミー領域に加えて、前記回路のパターンの周辺に存在する前記第一のダミー領域をも消去することにより、前記第一のダミー領域の前記配置を決定するフォトマスク作成方法。
請求項３に記載のフォトマスク作成方法であって、
前記第一工程において、前記第二のパターンは、素子またはウェルのパターンが更に記載されたものであり、
前記第二工程において、前記素子のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第一のダミー領域を更に消去することにより、前記第一のダミー領域の配置を決定し、
前記第三工程において、前記フォトマスクは、前記素子または前記ウェルのパターンが更に転写されたものであり、
前記第二工程において、前記第一のダミー領域が消去された位置に、前記第二のダミー領域を、前記回路のパターンに重ならず、更に前記素子または前記ウェルのパターンの境界の部分に重ならないように新たに配置するフォトマスク作成方法。
複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、
前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置である第一配置を決定し、前記第一のダミー領域が消去された位置に、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記回路のパターンに重ならないように配置することで、前記第二のダミー領域の配置である第二配置を決定する第二工程と、
前記第一配置で並べられた前記第一のダミー領域と、前記第二配置で並べられた前記第二のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備えるフォトマスク作成方法。
請求項６に記載のフォトマスク作成方法であって、
前記第二工程において、前記回路のパターンと重なる部分の前記第一のダミー領域に加えて、前記回路のパターンの周辺に存在する前記第一のダミー領域をも消去することにより、前記第一のダミー領域の前記第一配置を決定するフォトマスク作成方法。
請求項６に記載のフォトマスク作成方法であって、
前記第一工程において、前記第二のパターンは、素子またはウェルのパターンが更に記載されたものであり、
前記第二工程において、前記素子のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第一のダミー領域を更に消去することにより、前記第一配置を決定し、前記第一のダミー領域が消去された位置に、前記回路のパターンに重ならず、更に前記素子のパターンまたは前記ウェルのパターンの境界の部分に重ならないように前記第二のダミー領域を配置することで、前記第二配置を決定し、
前記第三工程において、前記フォトマスクは、前記素子または前記ウェルのパターンが更に転写されたものであるフォトマスク作成方法。
複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、
前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置である第一配置を決定し、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記第一のダミー領域が消去された位置であって、前記回路のパターンと前記第一のダミー領域との間に配置することで、前記第二のダミー領域の配置である第二配置を決定する第二工程と、
前記第一配置で並べられた前記第一のダミー領域と、前記第二配置で並べられた前記第二のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備えるフォトマスク作成方法。
請求項９に記載のフォトマスク作成方法であって、
前記第二工程において、前記回路のパターンと重なる部分の前記第一のダミー領域に加えて、前記回路のパターンの周辺に存在する前記第一のダミー領域をも消去することにより、前記第一のダミー領域の前記第一配置を決定するフォトマスク作成方法。
請求項９に記載のフォトマスク作成方法であって、
前記第一工程において、前記第二のパターンは、素子またはウェルのパターンが更に記載されたものであり、
前記第二工程において、前記素子のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第一のダミー領域を更に消去することにより、前記第一配置を決定し、前記第一のダミー領域が消去された位置であって、前記素子のパターンまたは前記ウェルのパターンの境界の部分と前記第一のダミー領域との間に更に前記第二のダミー領域を配置することで、前記第二配置を決定し、
前記第三工程において、前記フォトマスクは、前記素子または前記ウェルのパターンが更に転写されたものであるフォトマスク作成方法。
フォトマスクを用いてフォトレジストを形成する工程を備える半導体装置の製造方法であって、
前記フォトマスクは、
複数の第１のダミー領域が規則的に配置された第１のパターンを準備する第１工程と、
素子および回路のパターンまたはウェルのパターンが記載された第２のパターンを準備する第２工程と、
前記第１および第２のパターンを重ね合わせ、前記素子および回路のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第１のダミー領域を消去することにより、前記第１のダミー領域の配置を決定する第３工程と、
前記配置が決定された前記第１のダミー領域と、前記素子および回路のパターンまたは前記ウェルのパターンとを転写したフォトマスクを作成する第４工程とを備え、
前記第３工程において、前記第１のダミー領域が消去された位置に、前記第１のダミー領域とは大きさの異なる第２のダミー領域を、前記素子および回路のパターンまたは前記ウェルのパターンの境界の部分に重ならないように新たに配置するフォトマスク作成方法によって作成される、半導体装置の製造方法。
請求項１２に記載の半導体装置の製造方法であって、
前記フォトマスク作成方法は、前記第３工程において、前記素子および回路のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第１のダミー領域に加えて、前記素子および回路のパターンの周辺または前記ウェルのパターンの境界の部分の周辺に存在する前記第１のダミー領域をも消去することにより、前記第１のダミー領域の前記配置を決定する、半導体装置の製造方法。
フォトマスクを用いてフォトレジストを形成する工程を備える半導体装置の製造方法であって、
前記フォトマスクは、
複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、
前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置を決定する第二工程と、
前記配置が決定された前記第一のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備え、
前記第二工程において、前記第一のダミー領域が消去された位置に、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記回路のパターンに重ならないように新たに配置するフォトマスク作成方法によって作成される、半導体装置の製造方法。
請求項１４に記載の半導体装置の製造方法であって、
前記フォトマスク作成方法は、前記第二工程において、前記回路のパターンと重なる部分の前記第一のダミー領域に加えて、前記回路のパターンの周辺に存在する前記第一のダミー領域をも消去することにより、前記第一のダミー領域の前記配置を決定する、半導体装置の製造方法。
請求項１４に記載の半導体装置の製造方法であって、
前記フォトマスク作成方法は、
前記第一工程において、前記第二のパターンは、素子またはウェルのパターンが更に記載されたものであり、
前記第二工程において、前記素子のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第一のダミー領域を更に消去することにより、前記第一のダミー領域の配置を決定し、
前記第三工程において、前記フォトマスクは、前記素子または前記ウェルのパターンが更に転写されたものであり、
前記第二工程において、前記第一のダミー領域が消去された位置に、前記第二のダミー領域を、前記回路のパターンに重ならず、更に前記素子のパターンまたは前記ウェルのパターンの境界の部分に重ならないように新たに配置する、半導体装置の製造方法。
フォトマスクを用いてフォトレジストを形成する工程を備える半導体装置の製造方法であって、
前記フォトマスクは、
複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、
前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置である第一配置を決定し、前記第一のダミー領域が消去された位置に、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記回路のパターンに重ならないように配置することで、前記第二のダミー領域の配置である第二配置を決定する第二工程と、
前記第一配置で並べられた前記第一のダミー領域と、前記第二配置で並べられた前記第二のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備えるフォトマスク作成方法によって作成される、半導体装置の製造方法。
請求項１７に記載の半導体装置の製造方法であって、
前記フォトマスク作成方法は、前記第二工程において、前記回路のパターンと重なる部分の前記第一のダミー領域に加えて、前記回路のパターンの周辺に存在する前記第一のダミー領域をも消去することにより、前記第一のダミー領域の前記第一配置を決定する、半導体装置の製造方法。
請求項１７に記載の半導体装置の製造方法であって、
前記フォトマスク作成方法は、
前記第一工程において、前記第二のパターンは、素子またはウェルのパターンが更に記載されたものであり、
前記第二工程において、前記素子のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第一のダミー領域を更に消去することにより、前記第一配置を決定し、前記第一のダミー領域が消去された位置に、前記回路のパターンに重ならず、更に前記素子のパターンまたは前記ウェルのパターンの境界の部分に重ならないように前記第二のダミー領域を配置することで、前記第二配置を決定し、
前記第三工程において、前記フォトマスクは、前記素子または前記ウェルのパターンが更に転写されたものである、半導体装置の製造方法。
フォトマスクを用いてフォトレジストを形成する工程を備える半導体装置の製造方法であって、
前記フォトマスクは、
複数の第一のダミー領域が規則的に配置された第一のパターンと、回路のパターンが記載された第二のパターンとを準備する第一工程と、
前記第一および第二のパターンを重ね合わせ、前記回路のパターンと重なる部分の前記第一のダミー領域を消去することにより、前記第一のダミー領域の配置である第一配置を決定し、前記第一のダミー領域とは大きさの異なる第二のダミー領域を、前記第一のダミー領域が消去された位置であって、前記回路のパターンと前記第一のダミー領域との間に配置することで、前記第二のダミー領域の配置である第二配置を決定する第二工程と、
前記第一配置で並べられた前記第一のダミー領域と、前記第二配置で並べられた前記第二のダミー領域と、前記回路のパターンとを転写したフォトマスクを作成する第三工程とを備えるフォトマスク作成方法によって作成される、半導体装置の製造方法。
請求項２０に記載の半導体装置の製造方法であって、
前記フォトマスク作成方法は、前記第二工程において、前記回路のパターンと重なる部分の前記第一のダミー領域に加えて、前記回路のパターンの周辺に存在する前記第一のダミー領域をも消去することにより、前記第一のダミー領域の前記第一配置を決定する、半導体装置の製造方法。
請求項２０に記載の半導体装置の製造方法であって、
前記フォトマスク作成方法は、
前記第一工程において、前記第二のパターンは、素子またはウェルのパターンが更に記載されたものであり、
前記第二工程において、前記素子のパターンと重なる部分または前記ウェルのパターンの境界の部分と重なる部分の前記第一のダミー領域を更に消去することにより、前記第一配置を決定し、前記第一のダミー領域が消去された位置であって、前記素子のパターンまたは前記ウェルのパターンの境界の部分と前記第一のダミー領域との間に更に前記第二のダミー領域を配置することで、前記第二配置を決定し、
前記第三工程において、前記フォトマスクは、前記素子または前記ウェルのパターンが更に転写されたものである、半導体装置の製造方法。