JP4554652B2

JP4554652B2 - 不揮発性半導体記憶装置

Info

Publication number: JP4554652B2
Application number: JP2007201524A
Authority: JP
Inventors: 郁人福岡
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-08-02
Filing date: 2007-08-02
Publication date: 2010-09-29
Anticipated expiration: 2018-12-17
Also published as: JP2007328909A

Description

本発明は、フローティングゲートに電荷を蓄積するまたは蓄積しないことによりデータの記憶を行う不揮発性半導体記憶装置に関し、特に、通常の書き込みや消去動作を行っても、所定の初期データを再度読み出すことが可能な不揮発性半導体記憶装置に関する。

フローティングゲートを有するＥＥＰＲＯＭは、電源が切断されても記憶が失われないことから、不揮発性半導体記憶装置として長期に渡り保存すべきデータやプログラム等の記憶に利用される。かかるＥＥＰＲＯＭは、所定のブロック毎の消去を行うフラッシュメモリとしても利用され、かかるフラッシュメモリは、例えばマイクロプロセッサに内蔵されるプログラム用のメモリとして利用される。

マイクロプロセッサなどに内蔵される不揮発性半導体記憶装置（以下簡単のために例示的にフラッシュメモリとする）に、データやプログラムを書き込む為には、第１に、外付けの書き込み装置を使用して書き込む方法、第２に、外付けの書き込み装置を利用して一旦ブートプログラムを書き込み、その後このブートプログラムを利用して本来のデータやプログラムを書き込む（ダウンロード）方法、第３に、上記のブートプログラムを記録したＲＯＭを別途設け、そのＲＯＭ内のブートプログラムを利用して本来のデータやプログラムを書き込む（ダウンロード）方法などがある。

上記の第１の方法は、書き込みに要する工数が多く現実的ではない。また、第３の方法は、データやプログラムのダウンロード用のブートプログラムを格納したＲＯＭを別途設ける必要があり、好ましくない。従って、上記の第２の方法が、最も効率的で低コストである。
特開平１０−３０８４６２号公報

しかしながら、フラッシュメモリの記憶容量を最大限利用して大容量のデータやプログラムをダウンロードするためには、予め格納されているブートプログラムを記憶している領域に上書きを行う必要がある。このブートプログラムは、一旦データやプログラムがダウンロードされると、その後は利用されないプログラムであるので、このような上書きを行っても何ら支障はないはずである。

ただし、例えばブートプログラムを記憶している領域に上書きをした後に、その書き込んだデータやプログラムの変更が必要になる場合がある。或いは、ダウンロードの途中に何らかの動作の不具合が発生し、ブートプログラムは消失したが正常にダウンロードを完了することができない場合がある。そのような場合、すでにブートプログラムは消失してしまっているので、再度データやプログラムをダウンロードしようとしても、そのためのブートプログラムが存在せず、マイクロプロセッサへのデータやプログラムの書き込みが行えなくなるという課題がある。

そこで、本発明の目的は、誤ってブートプログラム等の初期データを消去してしまっても、後でその初期データを読み出すことができる不揮発性半導体記憶装置を提供することにある。

更に、本発明の目的は、所定のデータ等が上書きされた後に、メモリセルを上書き前の状態に復帰させることができ、上書き前の記憶データの読み出しが可能な不揮発性半導体記憶装置を提供することにある。

更に、本発明の目的は、上記の目的の不揮発性半導体記憶装置を有するマイクロプロセッサを提供することにある。

上記の目的を達成するために、本発明は、フローティングゲートに電子などの電荷を蓄積するまたはしないことによりデータを記憶するメモリセルを有する半導体記憶装置において、更に、そのメモリセルを第１の電荷交換能力を持つ第１のメモリセルと第２の電荷交換能力を持つ第２のメモリセルにすることで、復活させたいデータを記憶させることを特徴とする。メモリセルへの全面消去または全面書き込み（プログラム）を行うことにより、メモリセルの異なる電荷交換能力に従って、異なる閾値電圧状態にすることができ、復活させたいデータの読み出しが可能になる。

上記の目的を達成するために、本発明は、フローティングゲートに電荷を蓄積することによりデータを記憶する複数のメモリセルを有する不揮発性半導体記憶装置において、前記フローティングゲートの電荷の交換について第１の電荷交換能力を有する第１のメモリセル群と、前記第１の交換能力より高い第２の電荷交換能力を有する第２のメモリセル群とを有することを特徴とする。

上記の発明において、前記メモリセルは、第１の導電型の半導体基板表面に形成され、当該半導体基板表面に形成された第２の導電型のソース領域およびドレイン領域と、前記ソース、ドレイン領域の間の前記第１の導電型のチャネル領域上に形成された前記フローティングゲートと、該フローティングゲート上に形成されたコントロールゲートとを有し、前記第１のメモリセル群の前記チャネル領域は、前記第２のメモリセル群の前記チャネル領域と不純物濃度が異なることを特徴とする。

更に、上記の発明において、前記メモリセルは、前記フローティングゲート上にコントロールゲートを有し、更に、第１の読み出し時に、前記コントロールゲートに第１の読み出し電位を印加し、前記第１の読み出し時と異なる第２の読み出し時に、前記コントロールゲートに前記第１の読み出し電位と異なる第２の読み出し電位を印加する読み出しレベル生成回路を有することを特徴とする。

上記の目的を達成するために、本発明は、フローティングゲートに電荷を蓄積することによりデータを記憶する複数のメモリセルを有する不揮発性半導体記憶装置において、前記フローティングゲートの電荷の交換について第１の電荷交換能力を有する第１のメモリセルと、前記第１の交換能力より高い第２の電荷交換能力を有する第２のメモリセルとを有する第１のメモリ領域と、前記第１または第２の電荷交換能力のいずれか一方を有するメモリセルを有する第２のメモリ領域とを有することを特徴とする。

上記の発明において、前記メモリセルは、前記フローティングゲート上にコントロールゲートを有し、第１の読み出し時に、前記コントロールゲートに第１の読み出し電位を印加して前記第１のデータを読み出し、前記第１の読み出し時と異なる第２の読み出し時に、前記コントロールゲートに前記第１の読み出し電位と異なる第２の読み出し電位を印加して、前記フローティングゲートの電荷蓄積状態に応じた第２のデータを読み出すことを特徴とする。

更に、上記の発明において、前記第１のデータはエラー検出コードを有し、前記第１のデータの読み出し時において、当該エラー検出コードを利用して該第１のデータが読み出されることを特徴とする。

上記の目的を達成するために、本発明は、フローティングゲートに電荷を蓄積することによりデータを記憶する複数のメモリセルを有する不揮発性メモリ領域を有するマイクロプロセッサにおいて、前記不揮発性メモリ領域は、前記フローティングゲートの電荷の交換について第１の電荷交換能力を有する第１のメモリセルと、前記第１の交換能力より高い第２の電荷交換能力を有する第２のメモリセルとを有する第１のメモリ領域と、前記第１または第２の電荷交換能力を有するメモリセルを有する第２のメモリ領域とを有し、前記第１のメモリ領域内に、前記第１及び第２のメモリセルの組み合わせによってブート用プログラムが記録されることを特徴とする。

上記の発明によれば、上書きされてもブート用プログラムを復活させることができる。

以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。

図１は、本実施の形態例の電荷交換能力が異なるメモリセルの例を示す断面図である。図１に併記されたメモリセルＱ２，Ｑ３は、いずれも、Ｐ型の半導体基板１０の表面に、Ｎ型のソース領域２とドレイン領域３とが設けられる。そして、それらの領域間のチャネル領域４上に、絶縁膜を介してフローティングゲートＦＧが設けられ、更にその上に別の絶縁膜を介してコントロールゲートＣＧが設けられる。

これらのメモリセルＱ２，Ｑ３のフローティングゲートＦＧには、例えば電子が注入されることによりメモリセルのトランジスタとしての閾値電圧が高くなり、注入された電子が抜き取られることにより閾値電圧が低くなる。電子を注入する場合は、ドレイン領域３を高い電圧にし、ソース領域２をグランド電位にし、コントロールゲートＣＧを高い電圧にすることで、チャネル領域からフローティングゲートＦＧ内に電子を注入する。かかる動作は、書き込み動作またはプログラム動作であり、メモリセルは、電子が注入されることで、その閾値電圧が高くなるデータ「０」の状態になる。また、電子を引き抜く場合は、ドレイン領域３をフローティングにし、ソース領域２を高い電位にし、コントロールゲートＣＧを低い電位または負の電位にする。その結果、フローティングゲートＦＧに蓄積された電子がソース領域２側に引き抜かれ、閾値が低くなる。この動作は、消去動作であり、メモイリセルは、電子が引き抜かれることにより、データ「１」の状態になる。

図１に示されたメモリセルＱ２，Ｑ３は、その電荷交換能力に差がある。即ち、フローティングゲートから電荷を引き抜く能力または電荷を注入する能力に差がある。図１の例では、メモリセルＱ２のチャネル領域４にＰ型の不純物が追加的にイオン注入され、例えばソース領域２とフローティングゲートＦＧとの重なりの面積が、メモリセルＱ３よりも小さく形成される。かかる不純物濃度の違いに伴う構成の違いから、例えばフローティングゲートＦＧ内の電荷である電子が、ソース領域２側に引き抜かれる速度、即ち電荷交換能力に差が生じることになる。即ち、上記したソース領域を高い電位にし、コントロールゲートＤＧを低いまたは負の電位にする消去パルスを、データ「０」の状態から両方のメモリセルに印加した場合、同じ回数の消去パルスを印加した結果、両メモリセルＱ２，Ｑ３の間で引き抜かれた電子の量に差が生じる。従って、そのフローティングゲートＦＧ内の電子の量の差を閾値の差として読み出すことが可能になる。

図２は、電荷交換能力の異なるメモリセルと通常のプログラム状態または消去状態のメモリセルの閾値分布を示す図である。図２の横軸はメモリセルの閾値電圧を示し、縦軸はメモリセルの数を示す。図２には、通常の読み出し電圧ＶＲ、書き込みベリファイレベルＶＦ０、消去ベリファイレベルＶＦ１、及び電荷交換能力による初期データに対する読み出し電圧ＢＲ、「０」ベリファイレベルＢＶ０、「１」ベリファイレベルＢＶ１とが示される。

図１に示したメモリセルは、いずれの場合も、プログラムされることによりフローティングゲートに電子が注入されて閾値電圧が高いデータ「０」の状態と、消去されることによりフローティングゲートの電子が引き抜かれて閾値電圧が低いデータ「１」の状態とを持つ。即ち、分布Ｑ１のメモリセルは、その閾値電圧が「０」書き込みのベリファイレベルＶＦ０より高い状態である。更に、分布Ｑ２，Ｑ３のメモリセルは、その閾値電圧が「１」消去のベリファイレベルＶＦ１よりも低い状態である。従って、通常の読み出し電圧ＶＲをコントロールゲートＣＧに印加することにより、記憶されたデータに従って、メモリセルを導通と非導通状態に区別することができる。

更に、メモリセルＱ２，Ｑ３に一旦「０」書き込みを行い、その後フローティングゲートから電子を引き抜く消去パルスを同じだけ印加すると、両メモリセルの電荷引き抜き能力の違いにより、メモリセルＱ２は、図２中の閾値電圧が高い分布に含まれ、メモリセルＱ３は、図２中の閾値電圧が低い分布に含まれる。これらの閾値の違いを利用し、別の読み出し電圧ＢＲをコントロールゲートに印加することにより、電荷交換能力の違いにより記憶されたデータに従って、メモリセルを導通と非導通状態に区別することができる。

即ち、全面書き込み後に全面消去した状態では、電荷交換能力に応じた記憶データを読み出すことができ、通常のプログラムまたは消去された状態の記憶データも、通常の読み出し電圧ＶＲを印加することにより読み出すことができる。そして、通常のプログラム動作をした後でも、全面書き込み後に全面消去を行うことで、電荷交換能力に応じた記憶データを復活させることができる。

図１のメモリセルＱ２，Ｑ３は、フローティングゲートへの電子の注入能力の違いを利用して、永久に保存しておきたいデータを記憶させることも可能である。

図３は、電子の注入能力の違いを利用した場合の閾値電圧の分布を示す図である。この例では、通常の書き込みによりデータ「０」が記憶された状態が、分布Ｑ２，Ｑ３のメモリセルであり、通常の消去によりデータ「１」が記憶された状態が、分布Ｑ１のメモリセルである。これらのデータは、通常の読み出し電位ＶＲをコントロールゲートに印加することで読み出し可能である。

そして、上書きされた初期データを復活させる為には、両メモリセルＱ２，Ｑ３に対して同様に消去を行い、図３のＱ１の分布の状態から、両メモリセルＱ２，Ｑ３に対して同じだけの書き込みパルスを印加する。その場合、メモリセルＱ２は電子の注入能力が低く閾値電圧の変化が小さいのに対して、メモリセルＱ３は電子の注入能力が高く閾値電圧の変化が大きい。その閾値電圧の変化の差を利用して、読み出し電位ＢＲをコントロールゲートに印加することで、初期データを読み出すことができる。

この様に、電荷交換能力と称する場合、本実施の形態例においては、フローティングゲートから電子を引き抜く能力、または電子を注入する能力という意味が含まれる。そして、例えばチャネル領域の不純物濃度を異ならせることで、電子を引き抜く能力、または注入する能力を異ならせることができる。

図４は、本実施の形態例のフラッシュメモリの構成図である。このフラッシュメモリは、フローティングゲートを有するＥＥＰＲＯＭで構成される。複数のワード線ＷＬ０〜ＷＬ２と複数のビット線ＢＬ０，ＢＬ１との交差位置に、フローティングゲートを有するメモリセルＭＣ00〜ＭＣ21が設けられる。メモリセルのコントロールゲートはワード線ＷＬ０〜ＷＬ２に接続され、ドレインはビット線ＢＬ０，１に接続され、ソースは共通のソース線ＳＬに接続される。

ワード線ＷＬは、ワードデコーダ１０により選択され、レベル生成回路１８から与えられる電位に駆動される。また、ビット線ＢＬは、コラムゲートトランジスタＮ０，１を介して、センスアンプ１４に接続される。コラムデコーダ１２により選択されるコラム選択信号ＣＬ０，１に応答して、コラムゲートトランジスタＮ０，１のいずれかが導通し、ビット線ＢＬに流れる電流状態が、センスアンプ１４により検出される。ソース線ＳＬは、ソース線制御回路２０により所定の電位に制御される。

シーケンサ回路１６は、フラッシュメモリの書き込み（プログラム）、消去、読み出し動作の制御を、レベル生成回路１８とソース線制御回路２０などに対して行う。また、シーケンサ回路１６は、初期データ復活の為の全面書き込み、消去、読み出し動作の制御を行う。この場合の読み出し動作におけるワード線ＷＬの電位ＢＲは、通常の読み出し時の読み出し電圧ＶＲとは異なる。更に、ワード線に印加される書き込みベリファイレベルや消去ベリファイレベルも、図２，３に示した通り異なる。

図５は、初期データを復活する場合の閾値分布の変化を示す図である。図５の例は、上記の図２の場合に適用される。図４に示したフラッシュメモリにおいて、例えば、メモリセルＭＣ00を図２のセルＱ２のような電荷交換能力が低い状態にし、メモリセルＭＣ01を図２のセルＱ３のような電荷交換能力が高い状態にする。即ち、メモリセルＭＣ00、ＭＣ01には、初期データ「０，１」が記憶される。それ以外のメモリセルＭＣ10〜ＭＣ21は、セルＱ３の状態にする。従って、上記した例では、メモリセルＭＣ00のチャネル領域にＰ型の不純物をイオン注入する。残りのメモリセルは、従来と同様の構成にする。

通常の書き込みまたは消去は、フローティングゲートＦＧに電子を注入して閾値電圧を高くし、または電子を引き抜いて閾値電圧を低くする。その場合のベリファイレベルは、図２に示される「０」ベリファイレベルＶＦ０と「１」ベリファイレベルＶＦ１とが利用される。

メモリセルＭＣ00，ＭＣ01に対しても書き込み動作を行って、最初の初期データが失われたとする。この初期データ「０，１」を復活するために、図５（Ａ）に示される通り、先ず全面に書き込みを行い、閾値電圧を書き込みベリファイレベルＶＦ０以上にする。次に、図５（Ｂ）に示される通り、復活したい初期データが記憶されたメモリセルＭＣ00、ＭＣ01に対して、同じ消去パルスを印加する。その結果、両メモリセルは電子の引き抜き能力の違いから、メモリセルＭＣ01はより低い閾値電圧に変化し、メモリセルＭＣ00はそれより高い閾値電圧に変化する。

更に、消去パルスを印加し続けると、図５（Ｃ）に示した如く閾値電圧の違いは大きくなりながら低下し、最後に、図５（Ｄ）に示した通り、メモリセルＭＣ01の閾値電圧はベリファイレベルＢＶ１よりも低く、メモリセルＭＣ00の閾値電圧はベリファイレベルＢＶ０よりも高くなる。

そこで、ワード線ＷＬ0に読み出し電圧ＢＲを印加すると、メモリセルＭＣ00は導通せず、メモリセルＭＣ01は導通する。この導通、非導通によるビット線の電流によって、センスアンプ１４は初期データを検出することができる。

上記の例では、図５（Ｄ）の状態で初期データを読み出す。従って、初期データを読み出すためには、通常の読み出しレベルＶＲやベリファイレベルＶＦ０，ＶＦ１とは異なるレベルＢＲ、ＢＶ０，ＢＶ１などを生成する必要がある。そのためには、センスアンプ１４内の図示しないレファレンス用のトランジスタも増やす必要がある。

初期データの別の読み出し方法として、図５（Ｂ）に示される状態で、消去ベリファイレベルＶＦ１を利用して、読み出しを行うこともできる。但し、その場合は、初期データが書き込まれたメモリセルの閾値電圧の分布の重なりが存在するので、読み出されたデータにエラーが含まれる可能性が高い。そこで、その場合は、初期データの記憶に加えて誤り訂正コード（ＥＣＣ）も記憶させることで、かかるエラーの発生を防止することができる。単に誤り検出を行うパリティコードだけでなく、誤りを訂正できるコードを追加して記憶させることが好ましい。

また、図５（Ｄ）の状態で両分布に重なりが存在する場合も、上記と同様に誤り訂正コードを利用して、読み出しデータのエラーの発生を防止することができる。

図６は、本実施の形態例のフラッシュメモリの応用例を示す図である。この応用例は、ハードディスクなどの大容量記録媒体３０の制御用のマイクロプロセッサ３４内に、フラッシュメモリ（ＥＥＰＲＯＭ）を内蔵させた例である。ハードディスク３０の制御基板３２上に、制御用のマイクロプロセッサ３４が搭載される。このマイクロプロセッサ３４内は、ＣＰＵ、ＲＡＭ、ＲＯＭに加えてフラッシュメモリEEPROMが内蔵される。そして、フラッシュメモリ内には制御プログラムをダウンロードする時に起動するブートプログラムBootが格納される。このブートプログラムは、上書きされた後も復帰可能なメモリセル領域に書き込まれている。また、フラッシュメモリには、通常のメモリセル領域ＭＣも含まれる。

そして、かかる制御用のマイクロプロセッサ３４に、開発された制御用プログラム３８がフラッシュメモリEEPROM内にダウンロードされる。ダウンロードのために、ＣＰＵがフラッシュメモリ内に格納されたブートプログラムを起動し、そのブートプログラムを実行する。このブートプログラムの実行に応答して、開発された制御プログラム３８がフラッシュメモリにダウンロードされる。この場合、制御プログラム３８はフラッシュメモリの容量程度のデータ量を有し、ダウンロードに際しブートプログラムBoot領域上にも上書きされる。

そこで、ダウンロード済の制御プログラムに変更を与える必要がある場合は、初期データであるブートプログラムの情報を復活させる必要がある。通常、マイクロプロセッサ３４を電装基板３２に搭載した後は、外付けのライターを利用して書き込むことができないからである。

図７は、図６の応用例において、ブートプログラムを復活させる時のフローチャート図である。フラッシュメモリは、図５（Ｄ）の状態にあり、初期データとしてブートプログラムが格納されている。最初は、フラッシュメモリ内のブートプログラムを読み出すために、ブートデータの読み出しのための読み出しレベルＢＲに設定する（Ｓ１）。次に、ＣＰＵはブートプログラムを読み出して、制御プログラム３８をダウンロードする（Ｓ２）。このダウンロードが成功しない場合（Ｓ３）、または成功してもあとでプログラムの変更が必要になる場合（Ｓ４）、フラッシュメモリのブートプログラム記憶領域について、全面書き込みを実行する（Ｓ５）。その結果、図５（Ａ）の状態になる。

そして、その領域に消去パルスを少しずつ印加し（Ｓ６）、所定のベリファイレベル以下になるまで消去を実行する（Ｓ７）。その結果、図５（Ｄ）の状態に復活させることができる。そして、再度、ブートプログラムを読み出して実行することにより、変更すべき制御プログラムまたはダウンロードを失敗した制御プログラム３８を再度ダウンロードする。

制御プログラムのダウンロードが成功し、制御プログラムの変更が不要になると、フラッシュメモリは、通常の読み出し動作が行われる。そのために、通常の読み出しレベルに設定され（Ｓ８）、通常の読み出しが行われる（Ｓ９）。

以上の通り、本実施の形態例のフラッシュメモリを利用することにより、重ね書きされた初期データを簡単に復活することができる。従って、ブートプログラム等の最初の段階においてだけ使用され後に上書きされるプログラムやデータを記録する場合に、有効である。

以上、本発明によれば、初期データが格納されている領域に別のデータが上書きされても、簡単に初期データを復活させることができる不揮発性半導体記憶装置が提供される。

本実施の形態例の電荷交換能力が異なるメモリセルの例を示す断面図である。電荷交換能力の異なるメモリセルと通常のプログラム状態または消去状態のメモリセルの閾値分布を示す図である。電子の注入能力の違いを利用した場合の閾値電圧の分布を示す図である。本実施の形態例のフラッシュメモリの構成図である。初期データを復活する場合の閾値分布の変化を示す図である。本実施の形態例のフラッシュメモリの応用例を示す図である。図６の応用例において、ブートプログラムを復活させる時のフローチャート図である。

符号の説明

ＭＣメモリセル
ＣＧコントロールゲート
ＦＧフローティングゲート
Ｑ２，Ｑ３電荷交換能力が異なるメモリセル

Claims

フローティングゲートに電荷を蓄積することによりデータを記憶する複数のメモリセル群を有する不揮発性半導体記憶装置において、
前記メモリセル群は、
第１の導電型の半導体基板表面に形成され、前記半導体基板表面に形成された第２の導電型の第１のソース領域及び第１のドレイン領域と、前記第１のソース領域と第１のドレイン領域との間の前記第１の導電型の第１のチャネル領域と、前記第１のチャネル領域上に形成された第１のフローティングゲートと、前記第１のフローティングゲート上に形成された第１のコントロールゲートを含む第１のメモリセルと、
第１の導電型の半導体基板表面に形成され、前記半導体基板表面に形成された第２の導電型の第２のソース領域及び第２のドレイン領域と、前記第２のソース領域と第２のドレイン領域との間の前記第１の導電型の第２のチャネル領域と、前記第２のチャネル領域上に形成された第２のフローティングゲートと、前記第２のフローティングゲート上に形成された第２のコントロールゲートを含む第２のメモリセルとを有し、
前記第１のチャネル領域は前記第２のチャネル領域と不純物濃度が異なり、前記第１のソース領域と前記第１のフローティングゲートとの重なり面積は前記第２のソース領域と前記第２のフローティングゲートとの重なり面積と異なり、
前記第１のフローティングゲートに蓄積された電荷である電子が前記第１のソース領域に引き抜かれる速度は、前記第２のフローティングゲートに蓄積された電荷である電子が前記第２のソース領域に引き抜かれる速度と異なり，
更に，前記第１及び第２のメモリセルのメモリセルのフローティングゲートに電荷を注入する書き込みを行った後の第１の読み出し時に、前記フローティングゲートへの電荷の注入の有無による閾値電圧の違いに対応する第１の読み出し電位を前記コントロールゲートに印加し、前記第１及び第２のメモリセルのメモリセルに全面プログラム後に全面消去した後の第２の読み出し時に、前記フローティングゲートに蓄積された電荷である電子が引き抜かれる速度の違いによる閾値電圧の違いに対応する第２の読み出し電位を前記コントロールゲートに印加する読み出しレベル生成回路を有することを特徴とする不揮発性半導体記憶装置。
フローティングゲートに電荷を蓄積することによりデータを記憶する複数のメモリセル群を有する不揮発性半導体記憶装置において、
前記メモリセル群は、
第１の導電型の半導体基板表面に形成され、前記半導体基板表面に形成された第２の導電型の第１のソース領域及び第１のドレイン領域と、前記第１のソース領域と第１のドレイン領域との間の前記第１の導電型の第１のチャネル領域と、前記第１のチャネル領域上に形成された第１のフローティングゲートと、前記第１のフローティングゲート上に形成された第１のコントロールゲートを含む第１のメモリセルと、
第１の導電型の半導体基板表面に形成され、前記半導体基板表面に形成された第２の導電型の第２のソース領域及び第２のドレイン領域と、前記第２のソース領域と第２のドレイン領域との間の前記第１の導電型の第２のチャネル領域と、前記第２のチャネル領域上に形成された第２のフローティングゲートと、前記第２のフローティングゲート上に形成された第２のコントロールゲートを含む第２のメモリセルとを有し、
前記第１のチャネル領域は前記第２のチャネル領域と不純物濃度が異なり、前記第１のドレイン領域と前記第１のフローティングゲートとの重なり面積は第２のドレイン領域と前記第２のフローティングゲートとの重なり面積と異なり、
前記第１のフローティングゲートに蓄積される電荷である電子が前記第１のフローティングゲートに注入される速度は、前記第２のフローティングゲートに蓄積される電荷である電子が前記第２のフローティングゲートに注入される速度と異なり，
更に，前記第１及び第２のメモリセルのメモリセルのフローティングゲートに電荷を注入する書き込みを行った後の第１の読み出し時に、前記フローティングゲートへの電荷の注入の有無による閾値電圧の違いに対応する第１の読み出し電位を前記コントロールゲートに印加し、前記第１及び第２のメモリセルのメモリセルに全面消去後に全面プログラムした後の第２の読み出し時に、前記フローティングゲートに電子が注入される速度の違いによる閾値電圧の違いに対応する第２の読み出し電位を前記コントロールゲートに印加する読み出しレベル生成回路を有することを特徴とする不揮発性半導体記憶装置。