JP4555196B2 - 半導体装置 - Google Patents

Description

本発明は、半導体集積回路の不良解析に際し、不良箇所を迅速に発見し、不解析を効率的に行うための半導体装置に関するものである。

従来メモリの解析作業を行うには、不良箇所が存在する箇所を示すフェールビットマップから不良箇所を絞り込み、この特定された不良箇所に対して、上層配線から剥離解析等が行われる。そのため、不良解析作業時に基板上の不良箇所を顕微鏡で効率よく検索するための基準位置となる目印が設けられている。

例えば、特許文献１によればＲＡＭ等ではチップ基板上に同一のパターンが繰り返し敷き詰められているので顕微鏡等で基板面を見ながら不良箇所を探し出すことは困難であり、基板上にレイアウトされた配線とは異なる形状で一定間隔毎に形成されたダミーパターンで目印を構成する方法、同一パターンで繰り返しレイアウトされたダミーパターンとは異なる形状の目印用ダミーパターンを一定間隔でレイアウトする方法、同一パターンでレイアウトされたダミーパターンを一定間隔で除去することにより目印を構成する方法などが説明されている。
特開平９−３０６９１０号公報

しかしながら、近年多層配線化により平坦化のためのダミー配線がチップ全面に敷き詰められ、従来技術の解析手法では、上層から顕微鏡で観察した際にどの部分にどの機能ブロックが搭載されているのか、あるいは特にメモリセルアレイにおいて、どの部分がどのようなレイアウト形状でピッチはどのようなものかを判断するのが困難になってきた。そのため、不良解析作業が煩雑になるという問題点が発生してきている。

したがって、本発明の目的は、上記の課題に鑑みてなされたものであり、平坦化用のダミーパターンを積極的に利用して、上層から見るだけで機能ブロックの位置および種類、あるいはメモリセルのレイアウト形状およびピッチを迅速に、かつ容易に判断できる半導体装置を提供することである。

上記課題を解決するために、本発明の請求項１記載の半導体装置は、下層のメモリセルアレイと上層の平坦化用ダミーパターンと信号線を配置した層とを備え、前記平坦化用ダミーパターンは、前記メモリセルアレイの配置ピッチに応じた形状または間隔で配置されており、前記平坦化用ダミーパターンは、前記信号線を配置した層の上層または下層に形成され、かつ前記信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置する。

請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記平坦化用ダミーパターンは、前記メモリセルアレイのメモリセルの種類に応じた形状に形成されている。

請求項３記載の半導体装置は、請求項１または２記載の半導体装置において、前記平坦化用ダミーパターンは、同一パターンで繰り返し配置された前記メモリセルの配置ピッチの倍数に応じた間隔で配置されている。

請求項４記載の半導体装置は、請求項１，２または３記載の半導体装置において、前記メモリセルアレイの繰り返しパターンのレイアウトが特定の間隔で変化する箇所に対応して、前記平坦化用ダミーパターンの形状を変更した目印用ダミーパターンを配置した。

請求項５記載の半導体装置は、下層の機能ブロックと上層の平坦化用ダミーパターンと信号線を配置した層とを備え、前記平坦化用ダミーパターンは、前記機能ブロックの種類に応じた形状または間隔で配置されており、前記平坦化用ダミーパターンは、前記信号線を配置した層の上層または下層に形成され、かつ前記信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置する。

請求項６記載の半導体装置は、請求項５記載の半導体装置において、前記平坦化用ダミーパターンは、異なる前記機能ブロックに対して、異なる形状で配置されている。

本発明の請求項１記載の半導体装置によれば、平坦化用ダミーパターンは、メモリセルアレイの配置ピッチに応じた形状または間隔で配置されているので、上層の平坦化用ダミーパターンを確認するだけで、下層のメモリセルアレイのレイアウト形状、レイアウトピッチおよびその存在位置を正確に知ることができる。このため、半導体集積回路の不良解析に際し、不良箇所を迅速に発見し、不良解析を効率的に行うことができる。
また、平坦化用ダミーパターンは、信号線を配置した層の上層または下層に形成され、かつ信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置するので、信号線の場所を容易に判断できるとともに、信号線にかかる寄生容量を小さくすることができる。その結果、ダミーパターンによる信号遅延が少なくなる。

請求項２では、平坦化用ダミーパターンは、前記メモリセルアレイのメモリセルの種類に応じた形状に形成されているので、上層の平坦化用ダミーパターンを確認するだけで、下層のメモリセルアレイの種類を知ることができる。

請求項３では、平坦化用ダミーパターンは、同一パターンで繰り返し配置されたメモリセルの配置ピッチの倍数に応じた間隔で配置されているので、平坦化用ダミーパターンの数を減らすことができる。

請求項４では、メモリセルアレイの繰り返しパターンのレイアウトが特定の間隔で変化する箇所に対応して、平坦化用ダミーパターンの形状を変更した目印用ダミーパターンを配置したので、上層の目印用ダミーパターンを確認するだけで、下層のメモリセルアレイの繰り返しパターンの変化する箇所を知ることができる。

本発明の請求項５記載の半導体装置によれば、平坦化用ダミーパターンは、機能ブロックの種類に応じた形状または間隔で配置されているので、上層の平坦化用ダミーパターンを確認するだけで、下層の機能ブロックの種類およびその存在位置を知ることができる。このため、半導体集積回路の不良解析に際し、不良箇所を迅速に発見し、不良解析を効率的に行うことができる。
また、平坦化用ダミーパターンは、信号線を配置した層の上層または下層に形成され、かつ信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置するので、信号線の場所を容易に判断できるとともに、信号線にかかる寄生容量を小さくすることができる。その結果、ダミーパターンによる信号遅延が少なくなる。

請求項６では、平坦化用ダミーパターンは、異なる機能ブロックに対して、異なる形状で配置されているので、上層の平坦化用ダミーパターンの形状を確認することにより下層の機能ブロックの種類を知ることができる。

（第１の実施形態）
本発明の第１の実施形態の半導体装置について図１に基づいて説明する。

図１は本発明の第１の実施形態における平坦化用ダミーパターンを示すレイアウト図である。ここでは、下層の機能ブロックごとに決められた形状で平坦化用ダミーパターンがレイアウトされる。

図１において、１０２は機能ブロックＡの配置領域であり、例えばＳＲＡＭを配置した領域を示し、１０３は機能ブロックＢの配置領域であり、例えば論理回路を配置した領域を示し、１０１はそれぞれの領域１０２，１０３における平坦化用ダミーパターンを示す。平坦化用ダミーパターン１０１は、機能ブロックの種類に応じた形状または間隔で配置されている。この場合、図１に示すように、ダミーパターン１０１の形状は下層に配置された機能ブロックによりその形状が異なり、領域１０２内ではダミーパターン１０１は長方形となり、領域１０３内ではダミーパターン１０１は楕円形の形状となるように配置される。

このように異なる機能ブロックが配置される領域によりダミーパターン形状が異なる為、ダミーパターン１０１の形状を確認することにより下層の機能ブロックの種類を知ることが出来る。

したがって、本実施形態によると、上層の平坦化用ダミーパターンを確認するだけで、下層の機能ブロックの種類およびその存在位置を正確に知ることができる。したがって、極めて短時間で不良箇所を特定することができ、迅速にその後の剥離解析に着手できる。
（第２の実施形態）
本発明の第２の実施形態の半導体装置について図２および図３に基づいて説明する。

図２は本発明の第２の実施形態における平坦用ダミーパターンを示すレイアウト図、図３は第２の実施形態における平坦化ダミーパターンを具体的に示すレイアウト図である。ここでは、下層のメモリセルアレイのレイアウト形状およびレイアウトピッチに合わせて上層の平坦化用ダミーパターンがレイアウトされる。

図２において、１０１は平坦化用ダミーパターンを示し、２０１は方眼パターンとした下地の例えばＳＲＡＭメモリセルのアレイを示し、１つの方形が例えば１ｂｉｔのメモリセル領域を示す。平坦化用ダミーパターン１０１は、下地のＳＲＡＭメモリセル４ｂｉｔごとに一つのダミーパターンが配置されている。

図３では、ＳＲＡＭのレイアウト３０１を具体的に示しており、ＳＲＡＭの２ｂｉｔ毎にダミーパターン１０１が配置されている。なお１つの方形がＳＲＡＭの１ｂｉｔ分の大きさを示す。ダミーパターン１０１は横長の長方形で示されており、その大きさは下層のＳＲＡＭの１ｂｉｔ分の大きさに等しく配置されている。高速用ＳＲＡＭと低消費電力ＳＲＡＭのように複数種類のＳＲＡＭを同一チップ上に配置した際には１ｂｉｔのセルサイズが異なることからこのダミーパターンにより下層のＳＲＡＭの種類を知ることが出来る。

同様にして例えば第一の目的に用いるＳＲＡＭ配置領域ではダミーパターンサイズをＳＲＡＭセルサイズと同じサイズとしてセルのＸ方向には２ビットおきに配置しＹ方向には３ビットおきに配置する。第二の目的に用いるＳＲＡＭ配置領域ではダミーパターンサイズをＳＲＡＭセルサイズと同じサイズとしてセルのＸ方向には３ビットおきに配置しＹ方向には２ビットおきに配置するというように、ダミーパターンの配置ピッチを下層のＳＲＡＭにより変える。これによりダミーパターンの配置ピッチを見ることで下層のＳＲＡＭの種類・用途を知ることが出来る。ダミーパターンサイズは必ずしもＳＲＡＭセルサイズと同一ではなく配置ピッチを変えて配置することに支障の無いサイズであれば良い。

あるいは第一の目的に用いるＳＲＡＭ配置領域ではダミーパターンサイズをＳＲＡＭセルサイズのＸ方向は２倍のサイズ、Ｙ方向はセルサイズと同寸法とし、Ｘ方向及びＹ方向に４ビット毎に配置し、第二の目的に用いるＳＲＡＭ配置領域ではダミーパターンサイズをＳＲＡＭセルサイズのＸ方向はＳＲＡＭセルと同じサイズ、Ｙ方向はセルサイズとＳＲＡＭセルの２倍の寸法として前記ダミーパターンと同じくＸ方向及びＹ方向とも４ビットピッチで配置する。ダミーパターン配置ピッチは同じでもサイズが異なることにより下層のＳＲＡＭの種類・用途を知ることが出来る。このときもダミーパターンのサイズは必ずしもメモリセルサイズのＮ倍である必要はなく配置することに支障の無いサイズであれば良い。

さらに、第一の目的に用いるＳＲＡＭ配置領域ではダミーパターンサイズをＳＲＡＭセルサイズと同じサイズとしてセルのＸ方向には２ビットおきに配置しＹ方向には２ビットおきに配置する。第二の目的に用いるＳＲＡＭ配置領域ではダミーパターンサイズをＳＲＡＭセルサイズの例えばＸ方向に半分のサイズとしてセルのＸ方向には１ビットおきに配置しＹ方向には２ビットおきに配置することでダミーパターンサイズ及び配置ピッチの両方を変えることによりダミーパターンの配置を見ることで下層のＳＲＡＭの種類・用途を知ることが出来る。

本実施形態によると、上層部の平坦化用ダミーパターンを確認するだけで、下層のメモリセルアレイのメモリセルの種類、レイアウト形状、レイアウトピッチおよびその存在位置を正確に知ることができる。したがって、極めて短時間で不良箇所を特定することができ、迅速にその後の剥離解析に着手できる。
（第３の実施形態）
本発明の第３の実施形態の半導体装置を図４に基づいて説明する。

図４は本発明の第３の実施形態における平坦用ダミーパターンを示すレイアウト図である。ここでは、下層のメモリセルアレイの繰り返しパターンのレイアウトがある特定の間隔で変化する箇所に合わせて、上層のダミーパターンの形状が変更されてレイアウトされているため目印として利用できる。

具体的には図４において、１０１はダミーパターンを示し、２０１は例えばＳＲＡＭアレイの配置領域を示し、３０１はＳＲＡＭの繰り返しパターンを示す。ＳＲＡＭの繰り返しパターン３０１は数ｂｉｔから数十ｂｉｔ毎に基板電源を供給するための電源領域やポリシリコンで形成されるワード選択線を金属配線で短絡する為の配線領域が必要となるため、繰り返しが特定間隔で崩れる。その繰返し性が異なる箇所にダミーパターンの形状が異なる目印用ダミーパターン４０１を配置することにより、下層のアレイ配置形状を知ることが出来るとともに不良ビットを探し出すときの目印とすることが出来る。

本実施形態によると、上層の目印用ダミーパターンを確認するだけで、下層のメモリセルアレイの繰り返しパターンのレイアウトがある特定の間隔で変化する箇所およびその存在位置を正確に知ることができる。したがって、フェールビットマップからアドレスを抽出し、パターンを探し出すときに極めて短時間で不良箇所を特定することができ、迅速にその後の剥離解析に着手できる。
（第４の実施形態）
本発明の第４の実施形態の半導体装置を図５および図６に基づいて説明する。

図５は本発明の第４の実施形態における各パターンの平面形状を示すレイアウト図、図６はその各パターンの断面図を示す。ここでは、本発明の第３の実施形態と同様に、下層のメモリセルアレイの繰り返しパターンのレイアウトがある特定の間隔で変化する箇所に合わせて、上層の平坦用ダミーパターンの形状が変更されて目印用ダミーパターンがレイアウトされるものである。

本実施形態では、信号線を配置した層をさらに備え、ダミーパターンの配置に際して、実際の回路動作に使用される信号線が形成されたレイヤとは異なる、より上層の配線層及びより下層の配線層レイヤにダミーパターンが配置されており、平面的に見て、信号線から所定の距離まで上層及び下層の配線層でのダミーパターンを配置しないように設定する。具体的には図５において、１０１は平坦化用ダミーパターンを示し、５０１はダミーパターン１０１とは異なる配線層で形成された信号配線を示し、信号遅延等がチップ動作に不具合を与えるクリティカルな信号線であることが好ましい。ここで、５０２はダミーパターンの配置（発生）禁止領域を示す。

図６において、６０１は配線層間の絶縁膜層を示す。平坦用ダミーパターン１０１、信号線５０１、ダミーパターンの配置禁止領域５０２は、図５と同じ符号を用いている。図６に示されるように、チップ動作にかかわる主要信号で信号遅延の余裕が少ない信号に対して本実施形態に示すようにダミーパターン発生禁止領域５０２を設けることにより、信号線５０１の寄生容量を低減し信号遅延を抑えることが可能となる。

本実施形態によると、上層の目印用ダミーパターンを確認するだけで、下層のメモリセルアレイの繰り返しパターンのレイアウトがある特定の間隔で変化する箇所およびその存在位置を正確に知ることができる。したがって、フェールビットマップからアドレスを抽出し、パターンを探し出すときに極めて短時間で不良箇所を特定することができ、迅速にその後の剥離解析に着手できる。

さらに、本実施形態によると、電源線等の信号線の上下層には、平面的に見て信号線から所定の距離内にダミーパターンを発生させないため、信号線の場所を容易に判断できるとともに、信号線にかかる寄生容量を小さくすることができる。その結果、ダミーパターンによる信号遅延が少なくなる。

なお、本実施形態におけるダミーパターン発生禁止領域について目印用ダミーパターンが存在する場合について説明したが、これに限定されるものではなく、例えば、第１または第２の実施形態の場合についても同様にダミーパターン発生禁止領域を設定することは可能である。

本発明の半導体装置は、不良箇所を迅速に発見し、不良解析を効率的に行うことができるため、半導体集積回路の不良解析等に有用である。

本発明の第１の実施形態における平坦化用ダミーパターンを示すレイアウト図である。 本発明の第２の実施形態における平坦用ダミーパターンを示すレイアウト図である。 第２の実施形態における平坦化ダミーパターンを具体的に示すレイアウト図である。 本発明の第３の実施形態における平坦用ダミーパターンを示すレイアウト図である。 本発明の第４の実施形態における各パターンの平面形状を示すレイアウト図である。 第４の実施形態における各パターンの断面図を示す。

符号の説明

１０１ 上層配線のダミーパターン
１０２ 機能ブロックＡの配置領域
１０３ 機能ブロックＢの配置領域
２０１ セルアレイ
３０１ 基板上のレイアウトパターン
４０１ 上層配線のダミーパターンによる目印
５０１ 信号線
５０２ 上層・同層・下層ダミーパターン発生禁止領域
６０１ 層間絶縁膜

Claims (6)

1. 下層のメモリセルアレイと上層の平坦化用ダミーパターンと信号線を配置した層とを備え、
   前記平坦化用ダミーパターンは、前記メモリセルアレイの配置ピッチに応じた形状または間隔で配置されており、
   前記平坦化用ダミーパターンは、前記信号線を配置した層の上層または下層に形成され、かつ前記信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置することを特徴とする半導体装置。
2. 前記平坦化用ダミーパターンは、前記メモリセルアレイのメモリセルの種類に応じた形状に形成されている請求項１記載の半導体装置。
3. 前記平坦化用ダミーパターンは、同一パターンで繰り返し配置された前記メモリセルの配置ピッチの倍数に応じた形状または間隔で配置されている請求項１または２記載の半導体装置。
4. 前記メモリセルアレイの繰り返しパターンのレイアウトが特定の間隔で変化する箇所に対応して、前記平坦化用ダミーパターンの形状を変更した目印用ダミーパターンを配置した請求項１，２または３記載の半導体装置。
5. 下層の機能ブロックと上層の平坦化用ダミーパターンと信号線を配置した層とを備え、
   前記平坦化用ダミーパターンは、前記機能ブロックの種類に応じた形状または間隔で配置されており、
   前記平坦化用ダミーパターンは、前記信号線を配置した層の上層または下層に形成され、かつ前記信号線の直上または直下に位置する領域から平面的に見て所定距離を隔てた領域に位置することを特徴とする半導体装置。
6. 前記平坦化用ダミーパターンは、異なる前記機能ブロックに対して、異なる形状で配置されている請求項５記載の半導体装置。

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