JP4557992B2

JP4557992B2 - Semiconductor device

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Publication number: JP4557992B2
Application number: JP2007032488A
Authority: JP
Inventors: 良夫小澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2007-02-13
Filing date: 2007-02-13
Publication date: 2010-10-06
Anticipated expiration: 2023-05-26
Also published as: JP2007123945A

Description

本発明は、不揮発性メモリセルを備えた半導体装置の製造方法に関する。 The present invention relates to a method for manufacturing a semiconductor device including a nonvolatile memory cell.

図２９は、従来の複数の不揮発性メモリセルのチャネル幅方向（チャネル電流が流れる方向と直交する方向）の断面構造を示している（例えば、非特許文献１参照）。図２９において、８１はシリコン基板、８２は素子分離絶縁膜、８３はトンネル絶縁膜、８４は浮遊ゲート電極、８５は電極間絶縁膜、８６は制御ゲート電極を示している。 FIG. 29 shows a cross-sectional structure of a plurality of conventional nonvolatile memory cells in the channel width direction (direction perpendicular to the direction in which channel current flows) (for example, see Non-Patent Document 1). In FIG. 29, 81 is a silicon substrate, 82 is an element isolation insulating film, 83 is a tunnel insulating film, 84 is a floating gate electrode, 85 is an interelectrode insulating film, and 86 is a control gate electrode.

図２９に示すように、チャネル幅方向に隣接する二つの浮遊ゲート電極８４の大部分（図２９の例では約５０％）は、素子分離絶縁膜８２を介して対向している。 As shown in FIG. 29, most of the two floating gate electrodes 84 adjacent in the channel width direction (about 50% in the example of FIG. 29) face each other with the element isolation insulating film 82 therebetween.

メモリセルの微細化が進むほど、浮遊ゲート電極８４間の対向距離Ｌ１は短くなる。対向距離Ｌ１が短くなるほど、隣接する浮遊ゲート電極８４間の容量（浮遊ゲート電極間浮遊容量）は大きくなる。 As the memory cell becomes finer, the facing distance L1 between the floating gate electrodes 84 becomes shorter. As the facing distance L1 becomes shorter, the capacitance between adjacent floating gate electrodes 84 (floating capacitance between floating gate electrodes) increases.

その結果、メモリセルの微細化が進んだ現在、浮遊ゲート電極８４とシリコン基板８１との間の浮遊容量に比べて、上記浮遊ゲート電極間浮遊容量は無視できなくなりつつある。 As a result, with the progress of miniaturization of memory cells, the floating capacitance between the floating gate electrodes is becoming more difficult to ignore than the floating capacitance between the floating gate electrode 84 and the silicon substrate 81.

上記浮遊ゲート電極間浮遊容量の増加は、隣接するメモリセルの書込み／消去状態が、着目しているメモリセルの動作特性に影響を与える、いわゆるＹｕｐｉｎ効果によるセル間干渉を招く。該セル間干渉は、メモリ誤動作を招く原因となる。 The increase in the floating capacitance between the floating gate electrodes causes inter-cell interference due to the so-called Yupin effect in which the write / erase state of adjacent memory cells affects the operating characteristics of the memory cell of interest. The inter-cell interference causes a memory malfunction.

従来の不揮発性メモリセルの他の問題について説明する。 Another problem of the conventional nonvolatile memory cell will be described.

図３０は、従来の複数の不揮発性メモリセルのチャネル長方向（チャネル電流が流れる方向）の断面構造を示している（例えば、特許文献１参照）。図３０において、８７はソース／ドレイン領域、８８は層間絶縁膜を示している。また、図３０において、図２９と対応する部分には図２９と同一符号を示してある。 FIG. 30 shows a cross-sectional structure of a plurality of conventional nonvolatile memory cells in the channel length direction (direction in which channel current flows) (see, for example, Patent Document 1). In FIG. 30, reference numeral 87 denotes a source / drain region, and 88 denotes an interlayer insulating film. Further, in FIG. 30, the same reference numerals as those in FIG. 29 are given to portions corresponding to those in FIG.

図３０に示すように、チャネル長方向に隣接する二つの浮遊ゲート電極８４の全部分は、層間絶縁膜８８を介して対向している。 As shown in FIG. 30, all portions of the two floating gate electrodes 84 adjacent in the channel length direction are opposed to each other with an interlayer insulating film 88 interposed therebetween.

メモリセルの微細化が進むほど、浮遊ゲート電極８４間の対向距離Ｌ２は短くなる。対向距離Ｌ２が短くなるほど、図３１（ａ）に示す、隣接する浮遊ゲート電極８４の上面間の浮遊容量Ｃ１は、大きくなる。 As the memory cell becomes finer, the facing distance L2 between the floating gate electrodes 84 becomes shorter. As the facing distance L2 becomes shorter, the stray capacitance C1 between the upper surfaces of the adjacent floating gate electrodes 84 shown in FIG.

その結果、メモリセルの微細化が進んだ現在、隣接する浮遊ゲート電極８４の側壁間の浮遊容量Ｃ２（図３１（ｂ）参照）に加えて、浮遊容量Ｃ１も無視できなくなりつつある。特に、電極間絶縁膜８５としてアルミナ膜やタンタル酸化膜等の高誘電体膜を使用した場合、浮遊容量Ｃ１の増加は顕著となる。 As a result, as the miniaturization of memory cells has progressed, in addition to the stray capacitance C2 (see FIG. 31B) between the side walls of the adjacent floating gate electrodes 84, the stray capacitance C1 is also becoming ignorable. In particular, when a high dielectric film such as an alumina film or a tantalum oxide film is used as the interelectrode insulating film 85, the increase in the stray capacitance C1 becomes significant.

上記浮遊容量Ｃ１の増加は、Ｙｕｐｉｎ効果によるセル間干渉を招く。該セル間干渉は、メモリ誤動作を招く原因となる。
ＩＥＥＥＥＬＥＣＴＲＯＮＤＥＶＩＣＥＬＥＴＴＥＲＳ，ＶＯＬ．２３，ＮＯ．５，ＭＡＹ, ２００２，ｐ．２６４−２６６特開２００２−２０３９１９号公報 The increase in the stray capacitance C1 causes inter-cell interference due to the Yupin effect. The inter-cell interference causes a memory malfunction.
IEEE ELECTRON DEVICE LETTERS, VOL. 23, NO. 5, MAY, 2002, p. 264-266 JP 2002-203919 A

上述の如く、従来の不揮発性メモリセルは、微細化が進むと、チャネル幅方向に隣接する浮遊ゲート電極間の浮遊容量が増加し、その結果として、メモリの誤動作が生じやすくなるという問題がある。 As described above, when the conventional nonvolatile memory cell is miniaturized, the stray capacitance between the floating gate electrodes adjacent to each other in the channel width direction increases, and as a result, the memory is likely to malfunction. .

また、微細化が進むと、チャネル長方向に隣接する浮遊ゲート電極の上面間の浮遊容量が増加し、その結果として、メモリの誤動作が生じやすくなるという問題がある。 Further, as the miniaturization progresses, the stray capacitance between the upper surfaces of the floating gate electrodes adjacent to each other in the channel length direction increases, and as a result, there is a problem that memory malfunction is likely to occur.

本発明は、上記事情を考慮してなされたもので、その目的とするところは、微細化に伴う浮遊ゲート電極間の浮遊容量の増加を抑制できる不揮発性メモリセルを備えた半導体装置を提供することにある。 The present invention has been made in view of the above circumstances, and an object of the present invention is to provide a semiconductor device including a nonvolatile memory cell that can suppress an increase in stray capacitance between floating gate electrodes due to miniaturization. There is.

本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面に設けられた素子分離溝内に素子分離絶縁膜が埋め込まれてなる素子分離領域と、前記半導体基板上に設けられた複数の不揮発性メモリセルとを具備してなる半導体装置であって、前記複数の不揮発性メモリセルは、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを備え、前記不揮発性メモリセルのチャネル幅方向において、前記浮遊ゲート電極の幅は、前記不揮発性メモリセルの高さ方向に変化し、かつ、前記浮遊ゲート電極の底面よりも上の領域と前記浮遊ゲート電極の上面よりも下の領域との間で最小となっており、前記チャネル幅方向において、前記素子分離絶縁膜の上面は、前記半導体基板の表面よりも高く、かつ、前記浮遊ゲート電極の上面よりも低く、前記チャネル幅方向において、前記素子分離絶縁膜の上面と前記浮遊ゲート電極とが接する位置から下方に向かって、前記浮遊ゲート電極は幅が増加し、前記チャネル幅方向において、前記電極間絶縁膜は、前記素子分離絶縁膜よりも上の部分の前記浮遊ゲート電極の側面上にも設けられ、前記チャネル幅方向において、前記制御ゲート電極は、隣接する二つの浮遊ゲート電極の間が埋め込まれるように、前記浮遊ゲート電極の前記側面上の前記電極間絶縁膜上にも設けられ、前記不揮発性メモリセルのチャネル長方向において、隣接する二つの不揮発性メモリセルの浮遊ゲート電極は、層間絶縁膜を介して対向していることを特徴とする。 A semiconductor device according to the present invention includes a semiconductor substrate, an element isolation region in which an element isolation insulating film is embedded in an element isolation groove provided on the surface of the semiconductor substrate, and a plurality of elements provided on the semiconductor substrate. A semiconductor device comprising a nonvolatile memory cell, wherein the plurality of nonvolatile memory cells include a tunnel insulating film provided on the semiconductor substrate and a floating gate electrode provided on the tunnel insulating film And a control gate electrode provided above the floating gate electrode, and an interelectrode insulating film provided between the control gate electrode and the floating gate electrode, the channel width direction of the nonvolatile memory cell In this case, the width of the floating gate electrode changes in the height direction of the nonvolatile memory cell, and the region above the bottom surface of the floating gate electrode and the top of the floating gate electrode. The upper surface of the element isolation insulating film is higher than the surface of the semiconductor substrate and lower than the upper surface of the floating gate electrode in the channel width direction. In the channel width direction, the floating gate electrode increases in width from a position where the upper surface of the element isolation insulating film and the floating gate electrode are in contact downward, and in the channel width direction, the interelectrode insulating film Is also provided on the side surface of the floating gate electrode above the element isolation insulating film, and the control gate electrode is embedded between two adjacent floating gate electrodes in the channel width direction. In addition, two non-volatile transistors adjacent to each other in the channel length direction of the nonvolatile memory cell are also provided on the interelectrode insulating film on the side surface of the floating gate electrode. Floating gate electrodes of sexual memory cell is characterized in that are opposed to each other via the interlayer insulating film.

本発明に係る他の半導体装置は、半導体基板と、前記半導体基板の表面に設けられた素子分離溝内に素子分離絶縁膜が埋め込まれてなる素子分離領域と、前記半導体基板上に設けられた複数の不揮発性メモリセルとを具備してなる半導体装置であって、前記複数の不揮発性メモリセルは、前記半導体基板上に設けられたトンネル絶縁膜と、前記トンネル絶縁膜上に設けられた浮遊ゲート電極と、前記浮遊ゲート電極の上方に設けられた制御ゲート電極と、前記制御ゲート電極と前記浮遊ゲート電極との間に設けられた電極間絶縁膜とを備え、前記不揮発性メモリセルのチャネル幅方向において、前記浮遊ゲート電極の幅は、前記不揮発性メモリセルの高さ方向に変化し、かつ、前記浮遊ゲート電極の底面よりも上の領域と前記浮遊ゲート電極の上面よりも下の領域との間で最小となっており、前記浮遊ゲート電極の幅が最小となる位置から前記浮遊ゲート電極の上面および下面に向かって、それぞれ、前記浮遊ゲート電極の幅が増加し、前記浮遊ゲート電極は多結晶シリコン膜で構成され、前記多結晶シリコン膜の上面および下面に向かうほど、前記多結晶シリコン膜に含まれたリン濃度は低下し、前記チャネル幅方向において、前記素子分離絶縁膜の上面は、前記浮遊ゲート電極の上面よりも高く、前記浮遊ゲート電極の上面および側面のうち、前記浮遊ゲート電極の上面が前記電極間絶縁膜で覆われていることを特徴とする。 Another semiconductor device according to the present invention is provided on a semiconductor substrate, an element isolation region in which an element isolation insulating film is embedded in an element isolation groove provided on the surface of the semiconductor substrate, and the semiconductor substrate. A semiconductor device comprising a plurality of nonvolatile memory cells, wherein the plurality of nonvolatile memory cells include a tunnel insulating film provided on the semiconductor substrate and a floating provided on the tunnel insulating film. A channel of the nonvolatile memory cell, comprising: a gate electrode; a control gate electrode provided above the floating gate electrode; and an interelectrode insulating film provided between the control gate electrode and the floating gate electrode. In the width direction, the width of the floating gate electrode changes in the height direction of the nonvolatile memory cell, and the region above the bottom surface of the floating gate electrode and the floating gate electrode The width of the floating gate electrode increases from the position where the width of the floating gate electrode is minimized to the upper surface and the lower surface of the floating gate electrode, respectively. The floating gate electrode is composed of a polycrystalline silicon film, and the concentration of phosphorus contained in the polycrystalline silicon film decreases toward the upper and lower surfaces of the polycrystalline silicon film. The upper surface of the element isolation insulating film is higher than the upper surface of the floating gate electrode, and the upper surface of the floating gate electrode is covered with the inter-electrode insulating film among the upper surface and the side surface of the floating gate electrode. To do.

本発明によれば、微細化に伴う浮遊ゲート電極間の浮遊容量の増加を抑制できる不揮発性メモリセルを備えた半導体装置を実現できるようになる。 According to the present invention, a semiconductor device including a nonvolatile memory cell that can suppress an increase in stray capacitance between floating gate electrodes accompanying miniaturization can be realized.

以下、図面を参照しながら本発明の実施形態を説明する。 Hereinafter, embodiments of the present invention will be described with reference to the drawings.

（第１の実施形態）
図１は、本発明の第１の実施形態に係る複数の不揮発性メモリセル（以下、単にメモリセルという。）を示す平面図、図２（ａ）および（ｂ）は、それぞれ、図１の線分Ａ−Ａ’に沿った断面を示す断面図（チャネル長方向の断面図）および線分Ｂ−Ｂ’に沿った断面を示す断面図（チャネル幅方向の断面図）である。 (First embodiment)
FIG. 1 is a plan view showing a plurality of nonvolatile memory cells (hereinafter simply referred to as memory cells) according to the first embodiment of the present invention, and FIGS. FIG. 6 is a cross-sectional view (cross-sectional view in the channel length direction) showing a cross-section along line segment AA ′ and a cross-sectional view (cross-sectional view in the channel width direction) showing a cross section along line segment BB ′.

複数のメモリセルは、不揮発性メモリのメモリセルアレイを構成している。各メモリセルは、トンネル絶縁膜、浮遊ゲート電極、制御ゲート電極、電極間絶縁膜およびソース／ドレイン領域を含む。以下、本実施形態のメモリセルについてさらに説明する。 The plurality of memory cells constitute a memory cell array of a nonvolatile memory. Each memory cell includes a tunnel insulating film, a floating gate electrode, a control gate electrode, an interelectrode insulating film, and source / drain regions. Hereinafter, the memory cell of this embodiment will be further described.

シリコン基板１の表面には素子分離溝２が設けられ、素子分離溝２は素子分離絶縁膜３により埋め込まれている。各素子分離絶縁膜３の上面は、シリコン基板１の表面よりも高く、かつ、浮遊ゲート電極５の上面よりも低い。より具体的には、素子分離絶縁膜３の上面は、浮遊ゲート電極５の約半分の高さまで達している。 An element isolation groove 2 is provided on the surface of the silicon substrate 1, and the element isolation groove 2 is buried with an element isolation insulating film 3. The upper surface of each element isolation insulating film 3 is higher than the surface of the silicon substrate 1 and lower than the upper surface of the floating gate electrode 5. More specifically, the upper surface of the element isolation insulating film 3 reaches about half the height of the floating gate electrode 5.

素子分離溝２および素子分離絶縁膜３は、素子分離領域を構成する。該素子分離領域によって、メモリセルのチャネル領域を含む、シリコン基板１の半導体領域（素子形成領域）が規定される。 The element isolation trench 2 and the element isolation insulating film 3 constitute an element isolation region. The element isolation region defines a semiconductor region (element formation region) of the silicon substrate 1 including the channel region of the memory cell.

上記半導体領域の表面上には、トンネル絶縁膜４が設けられている。トンネル絶縁膜４上には、浮遊ゲート電極５が設けられている。 A tunnel insulating film 4 is provided on the surface of the semiconductor region. A floating gate electrode 5 is provided on the tunnel insulating film 4.

メモリセルのチャネル幅方向において、浮遊ゲート電極５の幅は、メモリセルの高さ方向に変化し、かつ、浮遊ゲート電極５の底面よりも上の領域と浮遊ゲート電極５の上面よりも下の領域との間のほぼ中間位置で、最小となっている。 In the channel width direction of the memory cell, the width of the floating gate electrode 5 changes in the height direction of the memory cell and is lower than the bottom surface of the floating gate electrode 5 and below the top surface of the floating gate electrode 5. It is the minimum at approximately the middle position between the areas.

浮遊ゲート電極５の幅が最小となる位置は、上記中間位置には限定されない。例えば、上記中間位置よりも浮遊ゲート電極５の上面側に近い位置、または上記中間位置よりも浮遊ゲート電極５の底面側に近い位置でも構わない。 The position where the width of the floating gate electrode 5 is minimized is not limited to the intermediate position. For example, it may be a position closer to the upper surface side of the floating gate electrode 5 than the intermediate position, or a position closer to the bottom surface side of the floating gate electrode 5 than the intermediate position.

浮遊ゲート電極５の幅は、浮遊ゲート電極５の幅が最小となる位置から浮遊ゲート電極５の上面および下面に向かって、それぞれ、非線形に増加しているが、線形に増加しても構わない。 The width of the floating gate electrode 5 increases nonlinearly from the position where the width of the floating gate electrode 5 is minimized toward the upper surface and the lower surface of the floating gate electrode 5, but may be increased linearly. .

隣接する浮遊ゲート電極５の上面間の距離は、従来の浮遊ゲート電極の上面間の距離と同程度である。同様に、隣接する浮遊ゲート電極５の下面間の距離は、従来の浮遊ゲート電極の下面間の距離と同程度である。したがって、本実施形態の隣接する浮遊ゲート電極５間の平均距離は、従来の隣接する浮遊ゲート電極間の平均距離よりも長くなる。 The distance between the upper surfaces of adjacent floating gate electrodes 5 is approximately the same as the distance between the upper surfaces of the conventional floating gate electrodes. Similarly, the distance between the lower surfaces of adjacent floating gate electrodes 5 is approximately the same as the distance between the lower surfaces of the conventional floating gate electrodes. Therefore, the average distance between the adjacent floating gate electrodes 5 of this embodiment is longer than the conventional average distance between the adjacent floating gate electrodes.

隣接する浮遊ゲート電極５間の平均距離が長くなると、隣接する浮遊ゲート電極５間の浮遊容量が低減される。したがって、本実施形態によれば、素子の微細化を進めても、Ｙｕｐｉｎ効果によるセル間干渉が効果的に防止され、その結果として、メモリ誤動作が起こり難い高集積度の不揮発性メモリを実現できるようになる。 When the average distance between adjacent floating gate electrodes 5 is increased, the stray capacitance between adjacent floating gate electrodes 5 is reduced. Therefore, according to the present embodiment, even if device miniaturization is advanced, inter-cell interference due to the Yupin effect is effectively prevented, and as a result, a highly integrated nonvolatile memory that is unlikely to malfunction can be realized. It becomes like this.

浮遊ゲート電極５の上方には、制御ゲート電極６が設けられている。浮遊ゲート電極５と制御ゲート電極６との間には、電極間絶縁膜７が設けられている。 A control gate electrode 6 is provided above the floating gate electrode 5. An interelectrode insulating film 7 is provided between the floating gate electrode 5 and the control gate electrode 6.

制御ゲート電極６上にはシリコン窒化膜８が設けられている。シリコン窒化膜８は、メモリセルの製造途中において、ＲＩＥ（Reactive Ion Etching）マスクとして使用されたものである。 A silicon nitride film 8 is provided on the control gate electrode 6. The silicon nitride film 8 is used as a RIE (Reactive Ion Etching) mask during the manufacture of the memory cell.

図２（ａ）に示すように、トンネル絶縁膜４、浮遊ゲート電極５、制御ゲート電極６、電極間絶縁膜７およびシリコン窒化膜８からなるゲート構造部の側面および上面は、シリコン酸化膜９で覆われている。このようなシリコン酸化膜９は、電極側壁酸化膜と呼ばれている。 As shown in FIG. 2A, the side surface and the upper surface of the gate structure portion formed of the tunnel insulating film 4, the floating gate electrode 5, the control gate electrode 6, the interelectrode insulating film 7 and the silicon nitride film 8 are formed on the silicon oxide film 9. Covered with. Such a silicon oxide film 9 is called an electrode side wall oxide film.

シリコン酸化膜９上には、層間絶縁膜としてのＢＰＳＧ（Borophosphosilicate Glass）膜１０が設けられている。そして、シリコン基板１の表面には、ゲート構造部４−８を挟むように、一対のソース／ドレイン領域１１が設けられている。 On the silicon oxide film 9, a BPSG (Borophosphosilicate Glass) film 10 is provided as an interlayer insulating film. A pair of source / drain regions 11 are provided on the surface of the silicon substrate 1 so as to sandwich the gate structure portion 4-8.

次に、本実施形態の複数のメモリセルの製造方法について、図３−８を用いて説明する。これらの各図の（ａ）および（ａ）は、それぞれ、図１の平面図の線分Ａ−Ａ’および線分Ｂ−Ｂ’に沿った断面図に相当する。 Next, a method for manufacturing a plurality of memory cells according to the present embodiment will be described with reference to FIGS. (A) and (a) in each of these figures correspond to cross-sectional views along line segment A-A 'and line segment B-B' in the plan view of FIG. 1, respectively.

まず、図３に示すように、所望の不純物がドーピングされたシリコン基板１の表面に、厚さ１０ｎｍのトンネル絶縁膜４が熱酸化法により形成され、その後、浮遊ゲート電極となる厚さ１５０ｎｍのリンがドープされた多結晶シリコン膜５が、シラン（ＳｉＨ₄）ガスとフォスフィン（ＰＨ₃）を用いた減圧ＣＶＤ（Chemical Vapor Deposition）法により、トンネル絶縁膜４上に堆積される。 First, as shown in FIG. 3, a tunnel insulating film 4 having a thickness of 10 nm is formed on the surface of a silicon substrate 1 doped with a desired impurity by a thermal oxidation method, and then having a thickness of 150 nm serving as a floating gate electrode. A polycrystalline silicon film 5 doped with phosphorus is deposited on the tunnel insulating film 4 by low pressure CVD (Chemical Vapor Deposition) using silane (SiH ₄ ) gas and phosphine (PH ₃ ).

多結晶シリコン膜５は以下のようなリンの濃度勾配（濃度分布）を有する。すなわち、多結晶シリコン膜５は、多結晶シリコン膜５の厚さ方向のほぼ中間位置で、リン濃度が最大となり、かつ、多結晶シリコン膜５の上面および下面に向かうほど、リン濃度が低下する濃度勾配（濃度分布）を有する。 The polycrystalline silicon film 5 has the following phosphorus concentration gradient (concentration distribution). That is, the polycrystalline silicon film 5 has a maximum phosphorus concentration at a substantially intermediate position in the thickness direction of the polycrystalline silicon film 5, and the phosphorus concentration decreases toward the upper and lower surfaces of the polycrystalline silicon film 5. It has a concentration gradient (concentration distribution).

このようなリンの濃度勾配（濃度分布）を有する多結晶シリコン膜５は、多結晶シリコン膜５のＣＶＤプロセス時に、フォスフィンの流量を調整することにより得られる。 The polycrystalline silicon film 5 having such a phosphorus concentration gradient (concentration distribution) is obtained by adjusting the flow rate of phosphine during the CVD process of the polycrystalline silicon film 5.

次に、図３に示すように、多結晶シリコン膜５上に、ＣＭＰ（Chemical Mechanical Polish）のストッパとなる厚さ５０ｎｍのシリコン窒化膜１２、ＲＩＥのマスクとなる厚さ１００ｎｍのシリコン酸化膜１３が減圧ＣＶＤ法により順次堆積される。 Next, as shown in FIG. 3, a 50 nm thick silicon nitride film 12 serving as a CMP (Chemical Mechanical Polish) stopper and a 100 nm thick silicon oxide film 13 serving as an RIE mask are formed on the polycrystalline silicon film 5. Are sequentially deposited by a low pressure CVD method.

次に、図３に示すように、素子形成領域を覆うレジスト（図示せず）をマスクに用いて、ＲＩＥプロセスによりシリコン酸化膜１３がエッチングされ、上記レジストのパターンがシリコン酸化膜１３に転写される。 Next, as shown in FIG. 3, the silicon oxide film 13 is etched by an RIE process using a resist (not shown) covering the element formation region as a mask, and the resist pattern is transferred to the silicon oxide film 13. The

次に、図３に示すように、上記レジストマスクおよびシリコン酸化膜１３をマスクに用いて、ＲＩＥプロセスによりシリコン窒化膜１２、多結晶シリコン膜５、トンネル絶縁膜４が順次エッチングされ、さらに、シリコン基板１の露出領域もエッチングされ、深さ１５０ｎｍの素子分離溝２が形成される。これにより、チャネル幅が約１００ｎｍの素子形成領域が得られ、また、多結晶シリコン膜（浮遊ゲート電極）５０のビット線方向の形状が確定される。 Next, as shown in FIG. 3, by using the resist mask and the silicon oxide film 13 as a mask, the silicon nitride film 12, the polycrystalline silicon film 5, and the tunnel insulating film 4 are sequentially etched by the RIE process. The exposed region of the substrate 1 is also etched to form an element isolation trench 2 having a depth of 150 nm. As a result, an element formation region having a channel width of about 100 nm is obtained, and the shape of the polycrystalline silicon film (floating gate electrode) 50 in the bit line direction is determined.

上記ＲＩＥプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜１３がＲＩＥのマスクとして用いられる。 The resist disappears during the RIE process, and thereafter, the silicon oxide film 13 is used as a mask for RIE.

次に、図４に示すように、シリコンが露出したシリコン基板１および浮遊ゲート電極５の表面に、シリコン酸化膜１４ａ，１４ｂが熱酸化法により形成される。 Next, as shown in FIG. 4, silicon oxide films 14a and 14b are formed by thermal oxidation on the surfaces of the silicon substrate 1 and the floating gate electrode 5 from which silicon is exposed.

シリコン基板１の表面（素子分離溝２の底面および側面）上のシリコン酸化膜１４ａの厚さは、５ｎｍである。 The thickness of the silicon oxide film 14a on the surface of the silicon substrate 1 (the bottom surface and side surfaces of the element isolation trench 2) is 5 nm.

一方、リンがドープされた多結晶シリコン膜５の側壁上のシリコン酸化膜１４ｂの厚さは、リン濃度が高い領域ほど厚く、リン濃度の最も高い厚さ方向のほぼ中間位置では１０ｎｍである。 On the other hand, the thickness of the silicon oxide film 14b on the side wall of the polycrystalline silicon film 5 doped with phosphorus is thicker in the region where the phosphorus concentration is higher, and is 10 nm at a substantially intermediate position in the thickness direction where the phosphorus concentration is highest.

このような膜厚分布をシリコン酸化膜１４ｂが形成される理由は、多結晶シリコン膜５の側壁上では、リンによる増速酸化が起こるからである。 The reason why the silicon oxide film 14b is formed with such a film thickness distribution is that accelerated oxidation by phosphorus occurs on the sidewall of the polycrystalline silicon film 5.

次に、図５に示すように、希弗酸溶液を用いたウエットエッチングにより、シリコン酸化膜１４ａ，１４ｂが除去される。 Next, as shown in FIG. 5, the silicon oxide films 14a and 14b are removed by wet etching using a diluted hydrofluoric acid solution.

その結果、メモリセルのチャネル幅方向において、浮遊ゲート電極５の底面よりも上の領域と浮遊ゲート電極５の上面よりも下の領域との間のほぼ中間位置で幅が最小となり、かつ、浮遊ゲート電極５の幅が最小となる位置から浮遊ゲート電極５の上面および下面に向かって、幅が非線形に増加する浮遊ゲート電極５が得られる。 As a result, in the channel width direction of the memory cell, the width is minimized at a substantially intermediate position between the region above the bottom surface of the floating gate electrode 5 and the region below the top surface of the floating gate electrode 5, and the floating cell The floating gate electrode 5 whose width increases nonlinearly from the position where the width of the gate electrode 5 is minimized toward the upper and lower surfaces of the floating gate electrode 5 is obtained.

次に、素子分離溝２が完全に埋め込まれるように、素子分離絶縁膜３となる厚さ４００ｎｍのシリコン酸化膜（ＣＶＤ酸化膜）がプラズマＣＶＤ法により全面に堆積される。 Next, a silicon oxide film (CVD oxide film) having a thickness of 400 nm to be the element isolation insulating film 3 is deposited on the entire surface by the plasma CVD method so that the element isolation trench 2 is completely buried.

次に、図６に示すように、シリコン窒化膜１２をＣＭＰストッパに用いて、ＣＭＰプロセスにより、上記ＣＶＤ酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜３が得られ、かつ、シリコン酸化膜（ＲＩＥマスク）１３が除去される。上記ＣＭＰプロセスは、シリコン窒化膜１２が露出するまで行われ、かつ、表面が平坦化されるまで行われる。 Next, as shown in FIG. 6, by using the silicon nitride film 12 as a CMP stopper, an unnecessary portion of the CVD oxide film is removed by a CMP process to obtain an element isolation insulating film 3 having a predetermined shape. The silicon oxide film (RIE mask) 13 is removed. The CMP process is performed until the silicon nitride film 12 is exposed and the surface is planarized.

次に、図７に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜１２が除去され、その後、希弗酸溶液を用いたウエットエッチングにより、素子分離絶縁膜（シリコン酸化膜）３の上部が除去され、チャネル幅方向において、浮遊ゲート電極５の側面の上側が露出される。浮遊ゲート電極５の側面の高さは７０ｎｍである。 Next, as shown in FIG. 7, the silicon nitride film 12 is removed by etching using a phosphoric acid solution, and then the element isolation insulating film (silicon oxide film) 3 is formed by wet etching using a dilute hydrofluoric acid solution. The upper part of the floating gate electrode 5 is exposed in the channel width direction. The height of the side surface of the floating gate electrode 5 is 70 nm.

次に、図８に示すように、電極間絶縁膜７となる、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる厚さ１５ｎｍの３層構造の絶縁膜が、減圧ＣＶＤ法により全面に堆積される。 Next, as shown in FIG. 8, a 15-nm-thick three-layer insulating film made of silicon oxide film / silicon nitride film / silicon oxide film, which becomes the interelectrode insulating film 7, is deposited on the entire surface by low-pressure CVD. Is done.

次に、図８に示すように、制御ゲート電極６となる、多結晶シリコン膜／タングステンシリサイド膜からなる厚さ１００ｎｍの２層構造の導電膜が、減圧ＣＶＤ法により上記３層構造の絶縁膜上に堆積される。 Next, as shown in FIG. 8, a two-layered conductive film having a thickness of 100 nm made of a polycrystalline silicon film / tungsten silicide film to be the control gate electrode 6 is formed by the low-pressure CVD method. Deposited on top.

次に、ＲＩＥマスクとなる厚さ１００ｎｍのシリコン窒化膜が、減圧ＣＶＤ法により上記２層構造の導電膜上に形成される。 Next, a silicon nitride film having a thickness of 100 nm serving as an RIE mask is formed on the conductive film having the two-layer structure by low pressure CVD.

次に、上記シリコン窒化膜上にレジストマスクが形成され、該レジストマスクをマスクに用いて上記シリコン窒化膜がＲＩＥプロセスによりエッチングされ、図８に示すように、ゲート構造部に対応したパターンを有するシリコン窒化膜（ＲＩＥマスク）８が得られる。 Next, a resist mask is formed on the silicon nitride film, and the silicon nitride film is etched by an RIE process using the resist mask as a mask, and has a pattern corresponding to the gate structure as shown in FIG. A silicon nitride film (RIE mask) 8 is obtained.

次に、上記レジストマスクおよびシリコン窒化膜８をマスクに用いて、ＲＩＥプロセスにより、上記３層構造の絶縁膜、２層構造の導電膜、浮遊ゲート電極５、トンネル絶縁膜４が順次エッチングされ、図８に示すように、ワード線方向のスリット部１５が形成される。これにより、浮遊ゲート電極５および制御ゲート電極６の形状が確定される。 Next, using the resist mask and the silicon nitride film 8 as a mask, the three-layer structure insulating film, the two-layer structure conductive film, the floating gate electrode 5, and the tunnel insulating film 4 are sequentially etched by an RIE process. As shown in FIG. 8, a slit portion 15 in the word line direction is formed. Thereby, the shapes of the floating gate electrode 5 and the control gate electrode 6 are determined.

次に、熱酸化法およびＣＶＤ法を用いてシリコン酸化膜（電極側壁酸化膜）９が形成され、イオン注入およびアニールを用いてソース／ドレイン領域１１が形成され、そして、層間絶縁膜としてのＢＰＳＧ膜１０が減圧ＣＶＤ法により堆積され、図２に示したメモリセルが得られる。その後、配線層の形成工程等の周知の工程が続き、不揮発性メモリが完成する。 Next, a silicon oxide film (electrode sidewall oxide film) 9 is formed using thermal oxidation and CVD, source / drain regions 11 are formed using ion implantation and annealing, and BPSG as an interlayer insulating film is formed. The film 10 is deposited by the low pressure CVD method, and the memory cell shown in FIG. 2 is obtained. Thereafter, known processes such as a wiring layer forming process are continued, and the nonvolatile memory is completed.

（第２の実施形態）
図９に、本発明の第２の実施形態に係る複数のメモリセルの断面図を示す。これは、図２（ｂ）に相当するチャネル幅方向の断面図である。図９において、図２（ｂ）と対応する部分には図２（ｂ）と同一符号を付してあり、詳細な説明は省略する。また、以下の図において、前出した図と同一符号は、同一部分または相当部分を示し、詳細な説明は省略する。 (Second Embodiment)
FIG. 9 shows a cross-sectional view of a plurality of memory cells according to the second embodiment of the present invention. This is a cross-sectional view in the channel width direction corresponding to FIG. 9, parts corresponding to those in FIG. 2B are denoted by the same reference numerals as those in FIG. 2B, and detailed description thereof is omitted. Further, in the following drawings, the same reference numerals as those in the previous drawings indicate the same or corresponding portions, and detailed description thereof will be omitted.

本実施形態が第１の実施形態と異なる点は、浮遊ゲート電極５の上面および側面のうち、上面が電極間絶縁膜７で覆われていることにある。また、素子分離絶縁膜３の上面は、浮遊ゲート電極５の上面よりも高い。 The present embodiment is different from the first embodiment in that the upper surface of the floating gate electrode 5 is covered with the interelectrode insulating film 7. Further, the upper surface of the element isolation insulating film 3 is higher than the upper surface of the floating gate electrode 5.

このようなメモリセル構造では、浮遊ゲート電極５の側面上に電極間絶縁膜７が無いので、隣接する浮遊ゲート電極５間の浮遊容量は、第１の実施形態のメモリセル構造の約２倍になる。上記浮遊容量の増加は、セル間干渉を招く原因となる。 In such a memory cell structure, since there is no interelectrode insulating film 7 on the side surface of the floating gate electrode 5, the stray capacitance between adjacent floating gate electrodes 5 is about twice that of the memory cell structure of the first embodiment. become. The increase in stray capacitance causes inter-cell interference.

しかし、本実施形態のメモリセル構造では、浮遊ゲート電極５の幅が、メモリセルの高さ方向のほぼ中間位置で狭くなっているので、上記浮遊容量の増加は抑制される。したがって、セル間干渉によるメモリ誤動作の発生率は大幅に低減される。 However, in the memory cell structure of the present embodiment, since the width of the floating gate electrode 5 is narrow at a substantially middle position in the height direction of the memory cell, the increase in the stray capacitance is suppressed. Therefore, the incidence of memory malfunction due to inter-cell interference is greatly reduced.

本実施形態の複数のメモリセルの製造方法は、第１の実施形態の複数のメモリセルの製造方法の図７の工程から、素子分離絶縁膜３の上部を除去する工程を省いたものとなる。したがって、本実施形態によれば、メモリセルの製造プロセスを簡略化できるという効果が得られる。 In the method of manufacturing the plurality of memory cells according to the present embodiment, the step of removing the upper portion of the element isolation insulating film 3 is omitted from the step of FIG. 7 of the method of manufacturing the plurality of memory cells according to the first embodiment. . Therefore, according to this embodiment, the effect that the manufacturing process of a memory cell can be simplified is obtained.

（第３の実施形態）
図１０は、本発明の第３の実施形態に係る複数のメモリセルを示す断面図である。これは、図２（ｂ）に相当するチャネル幅方向の断面図である。 (Third embodiment)
FIG. 10 is a cross-sectional view showing a plurality of memory cells according to the third embodiment of the present invention. This is a cross-sectional view in the channel width direction corresponding to FIG.

本実施形態が第１の実施形態と異なる点は、浮遊ゲート電極５と対向する部分のトンネル絶縁膜４の面積が、浮遊ゲート電極５と対向する部分の電極間絶縁膜７の面積よりも小さいことにある。 This embodiment is different from the first embodiment in that the area of the tunnel insulating film 4 facing the floating gate electrode 5 is smaller than the area of the inter-electrode insulating film 7 facing the floating gate electrode 5. There is.

また、浮遊ゲート電極５の幅のメモリセルの高さ方向の分布は、浮遊ゲート電極５の底面から一定以上離れた位置Ｐ１で極大を示し、さらにその上の位置Ｐ２（浮遊ゲート電極５の幅が最小となる位置）で極小を示す分布を有している。 Further, the distribution of the width of the floating gate electrode 5 in the height direction of the memory cell shows a maximum at a position P1 away from the bottom surface of the floating gate electrode 5 by a certain distance or more, and further a position P2 above it (width of the floating gate electrode 5 Has a distribution showing a local minimum at a position where is minimum.

本実施形態によれば、第１の実施形態で述べた効果の他に、以下のような効果も得られる。すなわち、本実施形態によれば、浮遊ゲート電極５と対向する部分のトンネル絶縁膜４の面積が、浮遊ゲート電極５と対向する部分の電極間絶縁膜７の面積よりも小さくなっているので、カップリング比の増加による動作電圧の低減化を実現できる。 According to this embodiment, in addition to the effects described in the first embodiment, the following effects can also be obtained. That is, according to the present embodiment, the area of the tunnel insulating film 4 facing the floating gate electrode 5 is smaller than the area of the inter-electrode insulating film 7 facing the floating gate electrode 5. It is possible to reduce the operating voltage by increasing the coupling ratio.

上記カップリング比は、Ｃｉｅ／（Ｃｔｄ＋Ｃｉｅ）で定義される。ここで、Ｃｉｅは電極間絶縁膜７の容量、Ｃｔｄはトンネル絶縁膜４の容量である。 The coupling ratio is defined as Cie / (Ctd + Cie). Here, Cie is the capacitance of the interelectrode insulating film 7, and Ctd is the capacitance of the tunnel insulating film 4.

本実施形態の複数のメモリセルの製造方法は、第１の実施形態のそれを僅かに変更したものとなる。 The manufacturing method of a plurality of memory cells of this embodiment is a slight modification of that of the first embodiment.

すなわち、本実施形態が第１の実施形態のそれと異なる点は、図５の工程において、希弗酸溶液を用いたウエットエッチングの時間を長くし、図１１に示すように、トンネル絶縁膜４の素子分離絶縁膜３の端部近傍を約１０ｎｍほどエッチングにより除去し、その後、再び熱酸化を行うことにある。 That is, this embodiment is different from that of the first embodiment in that the time of wet etching using a dilute hydrofluoric acid solution is increased in the process of FIG. 5, and the tunnel insulating film 4 is formed as shown in FIG. The vicinity of the end of the element isolation insulating film 3 is removed by etching by about 10 nm, and then thermal oxidation is performed again.

（第４の実施形態）
図１２は、本発明の第４の実施形態に係る複数のメモリセルを示す断面図である。これは、図２（ｂ）に相当するチャネル幅方向の断面図である。 (Fourth embodiment)
FIG. 12 is a cross-sectional view showing a plurality of memory cells according to the fourth embodiment of the present invention. This is a cross-sectional view in the channel width direction corresponding to FIG.

本実施形態が、第１−３の実施形態と異なる点は、浮遊ゲート電極５の内部に空洞領域または誘電体領域を含む領域（以下、空洞／誘電体領域という。）１６が設けられていることにある。 The present embodiment is different from the first to third embodiments in that a region 16 including a cavity region or a dielectric region (hereinafter referred to as a cavity / dielectric region) is provided inside the floating gate electrode 5. There is.

浮遊ゲート電極５の幅は、メモリセルのチャネル長方向およびチャネル幅方向のいずれにおいても、メモリセルの高さ方向で変化していない。しかし、第１または第２の実施形態と同様に、浮遊ゲート電極５の幅を変化させても構わない。本実施形態によれば、浮遊ゲート電極５の内部に空洞／誘電体領域１６が設けられているので、浮遊ゲート電極５の導体部分の断面積が小さくなる。したがって、チャネル長方向に隣接する浮遊ゲート電極５間の浮遊容量が低減され、メモリセル間干渉によるメモリ誤動作の発生率が十分に低減された不揮発性メモリを実現できるようになる。 The width of the floating gate electrode 5 does not change in the height direction of the memory cell in either the channel length direction or the channel width direction of the memory cell. However, as in the first or second embodiment, the width of the floating gate electrode 5 may be changed. According to the present embodiment, since the cavity / dielectric region 16 is provided inside the floating gate electrode 5, the cross-sectional area of the conductor portion of the floating gate electrode 5 is reduced. Therefore, the stray capacitance between the floating gate electrodes 5 adjacent in the channel length direction is reduced, and a nonvolatile memory in which the occurrence rate of memory malfunction due to inter-memory cell interference is sufficiently reduced can be realized.

図１２には、一つの浮遊ゲート電極５内に一つの空洞／誘電体領域１６が設けられたメモリセルが示されているが、一つの浮遊ゲート電極５内に複数の空洞／誘電体領域１６が設けられていても構わない。さらに、浮遊ゲート電極５内に空洞領域と誘電体領域とが混在していても構わない。 Although FIG. 12 shows a memory cell in which one cavity / dielectric region 16 is provided in one floating gate electrode 5, a plurality of cavities / dielectric regions 16 are provided in one floating gate electrode 5. May be provided. Furthermore, a cavity region and a dielectric region may be mixed in the floating gate electrode 5.

次に、本実施形態の複数のメモリセルの製造方法について、図１３−１６を用いて説明する。これらの各図の（ａ）および（ａ）は、それぞれ、図１の平面図の線分Ａ−Ａ’および線分Ｂ−Ｂ’に沿った断面図に相当する。 Next, a method for manufacturing a plurality of memory cells according to the present embodiment will be described with reference to FIGS. (A) and (a) in each of these figures correspond to cross-sectional views along line segment A-A 'and line segment B-B' in the plan view of FIG. 1, respectively.

まず、図１３に示すように、所望の不純物がドーピングされたシリコン基板１の表面に、厚さ１０ｎｍのトンネル絶縁膜４が熱酸化法により形成され、その後、浮遊ゲート電極の下層となる厚さ３０ｎｍの第１の多結晶シリコン膜５ａ（第１の半導体膜）、ＣＭＰストッパとなる厚さ１５０ｎｍのシリコン窒化膜１２、ＲＩＥマスクとなる厚さ１００ｎｍのシリコン酸化膜１３が減圧ＣＶＤ法により順次堆積される。 First, as shown in FIG. 13, a tunnel insulating film 4 having a thickness of 10 nm is formed on the surface of a silicon substrate 1 doped with a desired impurity by a thermal oxidation method, and then becomes a lower layer of a floating gate electrode. A 30 nm first polycrystalline silicon film 5a (first semiconductor film), a 150 nm thick silicon nitride film 12 serving as a CMP stopper, and a 100 nm thick silicon oxide film 13 serving as an RIE mask are sequentially deposited by low pressure CVD. Is done.

次に、図１３に示すように、素子形成領域を覆うレジスト（図示せず）をマスクに用いて、ＲＩＥプロセスによりシリコン酸化膜１３がエッチングされ、上記レジストのパターンがシリコン酸化膜１３に転写される。 Next, as shown in FIG. 13, the silicon oxide film 13 is etched by an RIE process using a resist (not shown) covering the element formation region as a mask, and the resist pattern is transferred to the silicon oxide film 13. The

続いて、図１３に示すように、上記レジストマスクおよびシリコン酸化膜１３をマスクに用いて、ＲＩＥプロセスによりシリコン窒化膜１２、多結晶シリコン膜５、トンネル絶縁膜４が順次エッチングされ、さらに、シリコン基板１の露出領域もエッチングされ、深さ１５０ｎｍの素子分離溝２が形成される。 Subsequently, as shown in FIG. 13, the silicon nitride film 12, the polycrystalline silicon film 5, and the tunnel insulating film 4 are sequentially etched by the RIE process using the resist mask and the silicon oxide film 13 as a mask. The exposed region of the substrate 1 is also etched to form an element isolation trench 2 having a depth of 150 nm.

上記ＲＩＥプロセスの途中で上記レジストは消滅し、その後は、シリコン酸化膜１４がＲＩＥのマスクとして用いられる。 The resist disappears during the RIE process, and thereafter, the silicon oxide film 14 is used as a mask for RIE.

次に、図１３に示すように、露出したシリコン表面に厚さ５ｎｍのシリコン酸化膜（図示せず）が熱酸化法により形成され、その後、素子分離溝２が完全に埋め込まれるように、素子分離絶縁膜３となる厚さ４００ｎｍのシリコン酸化膜（ＣＶＤ酸化膜）がプラズマＣＶＤ法により全面に堆積される。 Next, as shown in FIG. 13, a silicon oxide film (not shown) having a thickness of 5 nm is formed on the exposed silicon surface by a thermal oxidation method, and then the element isolation trench 2 is completely embedded. A silicon oxide film (CVD oxide film) having a thickness of 400 nm to be the isolation insulating film 3 is deposited on the entire surface by plasma CVD.

次に、図１４に示すように、シリコン窒化膜１２をストッパに用いて、ＣＭＰプロセスにより、上記ＣＶＤ酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜３が得られ、かつ、シリコン酸化膜（ＲＩＥマスク）１３が除去される。上記ＣＭＰプロセスは、シリコン窒化膜１２が露出するまで行われ、かつ、表面が平坦化されるまで行われる。 Next, as shown in FIG. 14, by using the silicon nitride film 12 as a stopper, an unnecessary portion of the CVD oxide film is removed by a CMP process to obtain an element isolation insulating film 3 having a predetermined shape, and The silicon oxide film (RIE mask) 13 is removed. The CMP process is performed until the silicon nitride film 12 is exposed and the surface is planarized.

次に、図１５に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜１２が除去され、その後、浮遊ゲート電極５の上層となる厚さ２００ｎｍ第２の多結晶シリコン膜５ｂ（第２の半導体膜）が減圧ＣＶＤ法により全面に堆積される。 Next, as shown in FIG. 15, the silicon nitride film 12 is removed by etching using a phosphoric acid solution, and then the second polycrystalline silicon film 5 b (first film) having a thickness of 200 nm, which is the upper layer of the floating gate electrode 5. 2 semiconductor film) is deposited on the entire surface by a low pressure CVD method.

このとき、第２の多結晶シリコン膜５ｂの減圧ＣＶＤプロセスは、第２の多結晶シリコン膜５ｂがコンフォーマルに形成される条件で行われる。これにより、シームと呼ばれる空洞領域１７を有する第２の多結晶シリコン膜５ｂが形成される。空洞領域１７は、隣接する素子分離絶縁膜３間の溝（凹部）内のほぼ中央部に位置する。上記溝（凹部）内は、シリコン窒化膜１２が除去されて生じたものである。 At this time, the low pressure CVD process of the second polycrystalline silicon film 5b is performed under the condition that the second polycrystalline silicon film 5b is conformally formed. As a result, a second polycrystalline silicon film 5b having a cavity region 17 called a seam is formed. The cavity region 17 is located substantially at the center in the groove (concave portion) between the adjacent element isolation insulating films 3. The inside of the groove (recess) is generated by removing the silicon nitride film 12.

次に、図１６に示すように、ＣＭＰプロセスにより、隣接する素子分離絶縁膜３間の溝（凹部）の外部の第２の多結晶シリコン膜５ｂが除去され、かつ、第２の多結晶シリコン膜５ｂおよび素子分離絶縁膜３を含む領域の表面が平坦化される。この結果、第１および第２の多結晶シリコン膜５ａ，５ｂからなる浮遊ゲート電極５が得られる。 Next, as shown in FIG. 16, the second polycrystalline silicon film 5b outside the trench (concave portion) between the adjacent element isolation insulating films 3 is removed by the CMP process, and the second polycrystalline silicon is removed. The surface of the region including the film 5b and the element isolation insulating film 3 is planarized. As a result, the floating gate electrode 5 composed of the first and second polycrystalline silicon films 5a and 5b is obtained.

次に、図１７に示すように、希弗酸溶液を用いたウエットエッチングにより、素子分離絶縁膜（シリコン酸化膜）３の上部が除去され、その後、素子分離絶縁膜３および浮遊ゲート電極５上に電極間絶縁膜７が形成される。 Next, as shown in FIG. 17, the upper portion of the element isolation insulating film (silicon oxide film) 3 is removed by wet etching using a dilute hydrofluoric acid solution, and then the element isolation insulating film 3 and the floating gate electrode 5 are formed. An interelectrode insulating film 7 is formed on the substrate.

このとき、電極間絶縁膜７を構成するシリコン酸化膜は、熱酸化プロセスにより形成される。この場合、酸化種は、第２の多結晶シリコン膜５ｂ中に拡散し、空洞領域１７内に達する。これにより、空洞領域１７は二酸化珪素領域に変換され、空洞／誘電体領域１６として誘電体領域が得られる。 At this time, the silicon oxide film constituting the interelectrode insulating film 7 is formed by a thermal oxidation process. In this case, the oxidized species diffuse into the second polycrystalline silicon film 5 b and reach the cavity region 17. As a result, the cavity region 17 is converted into a silicon dioxide region, and a dielectric region is obtained as the cavity / dielectric region 16.

なお、空洞領域１７をそのまま残した場合には、空洞／誘電体領域１６として空洞領域が得られる。また、空洞領域１７の一部を二酸化珪素領域に変換した場合には、空洞／誘電体領域１６として空洞および誘電体領域が得られる。 When the cavity region 17 is left as it is, a cavity region is obtained as the cavity / dielectric region 16. When a part of the cavity region 17 is converted into a silicon dioxide region, a cavity and a dielectric region are obtained as the cavity / dielectric region 16.

この後は、第１の実施形態と同様に、制御ゲート電極６、シリコン窒化膜８、シリコン酸化膜９、ＢＰＳＧ膜１０、ソース／ドレイン領域１１、配線層等が形成され、不揮発性メモリが完成する。 Thereafter, as in the first embodiment, the control gate electrode 6, the silicon nitride film 8, the silicon oxide film 9, the BPSG film 10, the source / drain region 11, the wiring layer, and the like are formed, and the nonvolatile memory is completed. To do.

なお、本実施形態では、電極間絶縁膜７を熱酸化プロセスで形成するときに、空洞領域内に誘電体領域を形成しているが、これに限るものではなく、例えば、電極側壁絶縁膜９を減圧ＣＶＤプロセスまたは熱酸化プロセスで形成するときに、空洞領域内に誘電体領域を形成しても良い。 In this embodiment, when the interelectrode insulating film 7 is formed by the thermal oxidation process, the dielectric region is formed in the cavity region. However, the present invention is not limited to this. For example, the electrode sidewall insulating film 9 A dielectric region may be formed in the cavity region when forming the substrate by a low pressure CVD process or a thermal oxidation process.

（第５の実施形態）
図１８は、本発明の第５の実施形態に係る複数のメモリセルを示す断面図である。図１８（ａ）および（ｂ）は、それぞれ、図１の線分Ａ−Ａ’に沿った断面および線分Ｂ−Ｂ’に沿った断面を示す断面図に相当する断面図である。 (Fifth embodiment)
FIG. 18 is a cross-sectional view showing a plurality of memory cells according to the fifth embodiment of the present invention. FIGS. 18A and 18B are cross-sectional views corresponding to a cross-sectional view taken along a line segment AA ′ and a cross section taken along a line segment BB ′ in FIG. 1, respectively.

本実施形態が第１の実施形態と異なる点は、メモリセルのチャネル長方向において、浮遊ゲート電極５の幅が、メモリセルの高さ方向に変化し、かつ、浮遊ゲート電極５の底面よりも上の領域と浮遊ゲート電極５の上面よりも下の領域との間のほぼ中間位置で、最小となっていることである。 The present embodiment is different from the first embodiment in that the width of the floating gate electrode 5 changes in the height direction of the memory cell in the channel length direction of the memory cell and is lower than the bottom surface of the floating gate electrode 5. That is, it is the minimum at a substantially middle position between the upper region and the region below the upper surface of the floating gate electrode 5.

浮遊ゲート電極５の幅が最小となる位置および浮遊ゲート電極５の幅の変化の仕方は、第１の実施形態と同様に、種々の形態を取り得る。 The position at which the width of the floating gate electrode 5 is minimized and the manner in which the width of the floating gate electrode 5 is changed can take various forms as in the first embodiment.

メモリセルのチャネル長方向において、隣接する浮遊ゲート電極５の上面間の距離は、従来の浮遊ゲート電極の上面間の距離と同程度である。同様に、隣接する浮遊ゲート電極５の下面間の距離は、従来の浮遊ゲート電極の下面間の距離と同程度である。したがって、本実施形態の隣接する浮遊ゲート電極５間の平均距離は、従来の隣接する浮遊ゲート電極間の平均距離よりも長くなる。 In the channel length direction of the memory cell, the distance between the upper surfaces of the adjacent floating gate electrodes 5 is approximately the same as the distance between the upper surfaces of the conventional floating gate electrodes. Similarly, the distance between the lower surfaces of adjacent floating gate electrodes 5 is approximately the same as the distance between the lower surfaces of the conventional floating gate electrodes. Therefore, the average distance between the adjacent floating gate electrodes 5 of this embodiment is longer than the conventional average distance between the adjacent floating gate electrodes.

隣接する浮遊ゲート電極５間の平均距離が長くなると、隣接する浮遊ゲート電極５間の浮遊容量が低減される。したがって、本実施形態によれば、素子の微細化を進めても、Ｙｕｐｉｎ効果と呼ばれるセル間干渉が効果的に防止され、その結果として、メモリ誤動作が起こり難い高集積度の不揮発性メモリを実現できるようになる。 When the average distance between adjacent floating gate electrodes 5 is increased, the stray capacitance between adjacent floating gate electrodes 5 is reduced. Therefore, according to the present embodiment, even if device miniaturization is advanced, inter-cell interference called the Yupin effect is effectively prevented, and as a result, a highly integrated nonvolatile memory that is unlikely to cause a memory malfunction is realized. become able to.

次に、本実施形態の複数のメモリセルの製造方法について、図１９−２４を用いて説明する。これらの各図の（ａ）および（ａ）は、それぞれ、図１の平面図の線分Ａ−Ａ’および線分Ｂ−Ｂ’に沿った断面図に相当する。 Next, a method for manufacturing a plurality of memory cells according to the present embodiment will be described with reference to FIGS. (A) and (a) in each of these figures correspond to cross-sectional views along line segment A-A 'and line segment B-B' in the plan view of FIG. 1, respectively.

まず、図１９に示すように、所望の不純物がドーピングされたシリコン基板１の表面に、厚さ１０ｎｍのトンネル絶縁膜４が熱酸化法により形成され、その後、浮遊ゲート電極となる厚さ１５０ｎｍのリンがドープされた多結晶シリコン膜５が、シランガスとフォスフィンを用いた減圧ＣＶＤ法により、トンネル絶縁膜４上に堆積される。多結晶シリコン膜５は、第１の実施形態と同様のリンの濃度勾配（濃度分布）を有する。 First, as shown in FIG. 19, a tunnel insulating film 4 having a thickness of 10 nm is formed on the surface of a silicon substrate 1 doped with a desired impurity by a thermal oxidation method, and then a thickness of 150 nm serving as a floating gate electrode. A polycrystalline silicon film 5 doped with phosphorus is deposited on the tunnel insulating film 4 by a low pressure CVD method using silane gas and phosphine. The polycrystalline silicon film 5 has the same phosphorus concentration gradient (concentration distribution) as in the first embodiment.

次に、図１９に示すように、多結晶シリコン膜５上に、ＣＭＰのストッパとなる厚さ５０ｎｍのシリコン窒化膜１２、ＲＩＥのマスクとなる厚さ１００ｎｍのシリコン酸化膜１３が減圧ＣＶＤ法により順次堆積される。 Next, as shown in FIG. 19, a 50 nm thick silicon nitride film 12 serving as a CMP stopper and a 100 nm thick silicon oxide film 13 serving as a RIE mask are formed on the polycrystalline silicon film 5 by a low pressure CVD method. Sequentially deposited.

次に、図１９に示すように、素子形成領域を覆うレジスト（図示せず）をマスクに用いて、ＲＩＥプロセスによりシリコン酸化膜１３がエッチングされ、上記レジストのパターンがシリコン酸化膜１３に転写される。 Next, as shown in FIG. 19, using the resist (not shown) covering the element formation region as a mask, the silicon oxide film 13 is etched by the RIE process, and the resist pattern is transferred to the silicon oxide film 13. The

次に、図１９に示すように、上記レジストマスクおよびシリコン酸化膜１３をマスクに用いて、ＲＩＥプロセスによりシリコン窒化膜１２、多結晶シリコン膜５、トンネル絶縁膜４が順次エッチングされ、さらに、シリコン基板１の露出領域もエッチングされ、素子分離溝２が形成される。 Next, as shown in FIG. 19, using the resist mask and the silicon oxide film 13 as a mask, the silicon nitride film 12, the polycrystalline silicon film 5, and the tunnel insulating film 4 are sequentially etched by the RIE process. The exposed region of the substrate 1 is also etched, and the element isolation trench 2 is formed.

次に、図１９に示すように、素子分離溝２が完全に埋め込まれるように、素子分離絶縁膜３となる厚さ４００ｎｍのシリコン酸化膜（ＣＶＤ酸化膜）がプラズマＣＶＤ法により全面に堆積される。 Next, as shown in FIG. 19, a silicon oxide film (CVD oxide film) having a thickness of 400 nm to be the element isolation insulating film 3 is deposited on the entire surface by the plasma CVD method so that the element isolation trench 2 is completely buried. The

次に、図２０に示すように、シリコン窒化膜１２をＣＭＰストッパに用いて、ＣＭＰプロセスにより、上記ＣＶＤ酸化膜の不要部分が除去されて、所定形状の素子分離絶縁膜３が得られ、かつ、シリコン酸化膜（ＲＩＥマスク）１４が除去される。上記ＣＭＰプロセスは、シリコン窒化膜１２が露出するまで行われ、かつ、表面が平坦化されるまで行われる。 Next, as shown in FIG. 20, by using the silicon nitride film 12 as a CMP stopper, an unnecessary portion of the CVD oxide film is removed by a CMP process to obtain an element isolation insulating film 3 having a predetermined shape, and The silicon oxide film (RIE mask) 14 is removed. The CMP process is performed until the silicon nitride film 12 is exposed and the surface is planarized.

次に、図２１に示すように、リン酸溶液を用いたエッチングにより、シリコン窒化膜１２が除去され、その後、素子分離絶縁膜（シリコン酸化膜）３の上部が希弗酸溶液を用いたウエットエッチングにより除去され、浮遊ゲート電極５の側面の上側が露出される。 Next, as shown in FIG. 21, the silicon nitride film 12 is removed by etching using a phosphoric acid solution, and then the upper portion of the element isolation insulating film (silicon oxide film) 3 is wet using a dilute hydrofluoric acid solution. The upper side surface of the floating gate electrode 5 is exposed by etching.

次に、図２２に示すように、電極間絶縁膜７となる、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる厚さ１５ｎｍの３層構造の絶縁膜が、減圧ＣＶＤ法により全面に形成される。 Next, as shown in FIG. 22, a 15-nm-thick three-layered insulating film made of silicon oxide film / silicon nitride film / silicon oxide film is formed on the entire surface by the low pressure CVD method as the interelectrode insulating film 7. Is done.

次に、図２２に示すように、制御ゲート電極６となる、多結晶シリコン膜／タングステンシリサイド膜からなる厚さ１００ｎｍの２層構造の導電膜が、減圧ＣＶＤ法により上記３層構造の絶縁膜上に形成される。 Next, as shown in FIG. 22, a 100 nm thick conductive film having a thickness of 100 nm, which is a polycrystalline silicon film / tungsten silicide film, which becomes the control gate electrode 6, is formed by the low pressure CVD method. Formed on top.

次に、上記シリコン窒化膜上にレジストマスクが形成され、該レジストマスクをマスクに用いて上記シリコン窒化膜がＲＩＥプロセスによりエッチングされ、図２２に示すように、ゲート構造部に対応したパターンを有するシリコン窒化膜８が得られる。 Next, a resist mask is formed on the silicon nitride film, and the silicon nitride film is etched by an RIE process using the resist mask as a mask to have a pattern corresponding to the gate structure as shown in FIG. A silicon nitride film 8 is obtained.

次に、上記レジストマスクおよびシリコン窒化膜８をマスクに用いて、ＲＩＥプロセスにより、上記３層構造の絶縁膜、上記２層構造の導電膜、浮遊ゲート電極５、トンネル絶縁膜４が順次エッチングされ、図２２に示すように、ワード線方向のスリット部１５が形成される。これにより、浮遊ゲート電極５および制御ゲート電極６の形状が確定される。 Next, using the resist mask and the silicon nitride film 8 as a mask, the three-layer structure insulating film, the two-layer structure conductive film, the floating gate electrode 5, and the tunnel insulating film 4 are sequentially etched by an RIE process. As shown in FIG. 22, the slit portion 15 in the word line direction is formed. Thereby, the shapes of the floating gate electrode 5 and the control gate electrode 6 are determined.

次に、図２３に示すように、熱酸化法により、シリコンが露出したシリコン基板および浮遊ゲート電極５の表面に、シリコン酸化膜１４ａ，１４ｂが形成される。 Next, as shown in FIG. 23, silicon oxide films 14a and 14b are formed on the surface of the silicon substrate from which silicon is exposed and the floating gate electrode 5 by thermal oxidation.

リンがドープされた多結晶シリコン膜５の側壁上のシリコン酸化膜１４ｂの厚さは、リン濃度が高い領域ほど厚く、リン濃度の最も高い厚さ方向のほぼ中間位置では１０ｎｍである。 The thickness of the silicon oxide film 14b on the side wall of the polycrystalline silicon film 5 doped with phosphorus is thicker in the region where the phosphorus concentration is higher, and is 10 nm at a substantially intermediate position in the thickness direction where the phosphorus concentration is highest.

このような膜厚分布をシリコン酸化膜１４ｂが形成される理由は、多結晶シリコン膜５の側壁上では、リンによる増速酸化が起こるかである。 The reason why the silicon oxide film 14 b is formed with such a film thickness distribution is whether accelerated oxidation by phosphorus occurs on the sidewall of the polycrystalline silicon film 5.

次に、図２４に示すように、希弗酸溶液を用いたウエットエッチングにより、シリコン酸化膜１４ａ，１４ｂが除去される。 Next, as shown in FIG. 24, the silicon oxide films 14a and 14b are removed by wet etching using a diluted hydrofluoric acid solution.

その結果、メモリセルのチャネル長方向において、浮遊ゲート電極５の底面よりも上の領域と浮遊ゲート電極５の上面よりも下の領域との間のほぼ中間位置で幅が最小となり、かつ、浮遊ゲート電極５の幅が最小となる位置から浮遊ゲート電極５の上面および下面に向かって、幅が非線形に増加する浮遊ゲート電極５が得られる。 As a result, in the channel length direction of the memory cell, the width is minimized at a substantially intermediate position between the region above the bottom surface of the floating gate electrode 5 and the region below the top surface of the floating gate electrode 5, and the floating cell The floating gate electrode 5 whose width increases nonlinearly from the position where the width of the gate electrode 5 is minimized toward the upper and lower surfaces of the floating gate electrode 5 is obtained.

この後、第１の実施形態と同様に、熱酸化法およびＣＶＤ法を用いてシリコン酸化膜（電極側壁酸化膜）９が形成され、イオン注入およびアニールを用いてソース／ドレイン領域１１が形成され、そして、層間絶縁膜としてのＢＰＳＧ膜１０が減圧ＣＶＤ法により形成され、図１８に示したメモリセルが得られる。その後、配線層等の工程が続き、不揮発性メモリが完成する。 Thereafter, as in the first embodiment, a silicon oxide film (electrode sidewall oxide film) 9 is formed using a thermal oxidation method and a CVD method, and a source / drain region 11 is formed using ion implantation and annealing. Then, the BPSG film 10 as an interlayer insulating film is formed by the low pressure CVD method, and the memory cell shown in FIG. 18 is obtained. Thereafter, processes such as a wiring layer are continued, and the nonvolatile memory is completed.

（第６の実施形態）
図２５は、本発明の第６の実施形態に係る複数のメモリセルを示す断面図である。これは、図２（ａ）に相当するチャネル長方向の断面図である。 (Sixth embodiment)
FIG. 25 is a cross-sectional view showing a plurality of memory cells according to the sixth embodiment of the present invention. This is a cross-sectional view in the channel length direction corresponding to FIG.

本実施形態が第５の実施形態と異なる点は、浮遊ゲート電極５と対向する部分のトンネル絶縁膜４の面積が、浮遊ゲート電極５と対向する部分の電極間絶縁膜７の面積よりも小さいことにある。 This embodiment differs from the fifth embodiment in that the area of the tunnel insulating film 4 facing the floating gate electrode 5 is smaller than the area of the interelectrode insulating film 7 facing the floating gate electrode 5. There is.

本実施形態によれば、第５の実施形態で述べた効果の他に、以下のような効果も得られる。すなわち、本実施形態によれば、浮遊ゲート電極５と対向する部分のトンネル絶縁膜４の面積が、浮遊ゲート電極５と対向する部分の電極間絶縁膜７の面積よりも小さくなっているので、カップリング比の増加による動作電圧の低減化を実現できる。 According to this embodiment, in addition to the effects described in the fifth embodiment, the following effects can also be obtained. That is, according to the present embodiment, the area of the tunnel insulating film 4 facing the floating gate electrode 5 is smaller than the area of the inter-electrode insulating film 7 facing the floating gate electrode 5. It is possible to reduce the operating voltage by increasing the coupling ratio.

本実施形態の複数のメモリセルの製造方法は、第５の実施形態のそれを僅かに変更したものとなる。 The manufacturing method of a plurality of memory cells of this embodiment is a slight modification of that of the fifth embodiment.

すなわち、本実施形態が第５の実施形態のそれと異なる点は、図２３の工程において、希弗酸溶液を用いたウエットエッチングの時間を長くし、トンネル絶縁膜４の端部をチャネル長方向に約１０ｎｍほどエッチングにより除去し、その後、再び熱酸化を行うことにある。 That is, this embodiment is different from that of the fifth embodiment in that in the step of FIG. 23, the time of wet etching using a dilute hydrofluoric acid solution is lengthened and the end of the tunnel insulating film 4 is extended in the channel length direction. About 10 nm is removed by etching, and then thermal oxidation is performed again.

なお、第１−６の実施形態では、チャネル幅方向およびチャネル長方向の一方において、浮遊ゲート電極５の幅が、不揮発性メモリセルの高さ方向に変化し、かつ、浮遊ゲート電極５の底面よりも上の領域と浮遊ゲート電極５の上面よりも下の領域との間で、最小となっているメモリセル構造について説明したが、チャネル幅方向およびチャネル長方向の両方において、浮遊ゲート電極５の幅が上記のように変化していても構わない。 In the first to sixth embodiments, the width of the floating gate electrode 5 changes in the height direction of the nonvolatile memory cell in one of the channel width direction and the channel length direction, and the bottom surface of the floating gate electrode 5 The minimum memory cell structure between the region above and the region below the upper surface of the floating gate electrode 5 has been described. However, the floating gate electrode 5 is both in the channel width direction and the channel length direction. The width may be changed as described above.

（第７の実施形態）
図２６は、本発明の第７の実施形態に係る複数のメモリセルを示す断面図である。これは、図２（ａ）に相当するチャネル長方向の断面図である。 (Seventh embodiment)
FIG. 26 is a cross-sectional view showing a plurality of memory cells according to the seventh embodiment of the present invention. This is a cross-sectional view in the channel length direction corresponding to FIG.

本実施形態が第１の実施形態と異なる点は、電極間絶縁膜７が、第１の誘電体領域７₁および該第１の誘電体領域７₁よりも誘電率が低い第２の誘電体領域７₂を含み、メモリセルのチャネル長方向において、第２の誘電体領域７₂が、不揮発性メモリセルのチャネル長方向の第１の誘電体領域７₁の端部に設けられていることである。 The present embodiment is different from the first embodiment, the inter-electrode insulating film 7, the first dielectric region 7 ₁ and the first dielectric region 7 permittivity than ₁ is lower second dielectric comprises a region 7 _2, in the channel length direction of the memory cell, the second dielectric region 7 ₂ is provided at a first end of the dielectric region 7 ₁ in the channel length direction of the non-volatile memory cell It is.

第１の誘電体領域７₁は例えばアルミナまたはタンタル酸化物で構成され、第２の誘電体領域７₂は例えばシリコン酸化物（ＳｉＯ₂）、シリコン窒化物（ＳｉＮ）またはシリコン酸化窒化物（ＳｉＯＮ）で構成されている。しかし、第１−６の実施形態と同様に、浮遊ゲート電極５の幅を変化させても構わない。 The first dielectric region 7 ₁ is composed of, for example, alumina or tantalum oxide, the second dielectric region 7 ₂ for example, silicon oxide (SiO _2), silicon nitride (SiN) or silicon oxynitride (SiON ). However, as in the first to sixth embodiments, the width of the floating gate electrode 5 may be changed.

浮遊ゲート電極５の幅は、メモリセルのチャネル長方向およびチャネル幅方向のいずれにおいても、メモリセルの高さ方向で変化していない。 The width of the floating gate electrode 5 does not change in the height direction of the memory cell in either the channel length direction or the channel width direction of the memory cell.

メモリセルの微細化が進むほど、浮遊ゲート電極５間の対向距離Ｌ２は短くなる。対向距離Ｌ２が短くなるほど、図２７（ａ）に示すように、隣接する浮遊ゲート電極８４の上面間の浮遊容量Ｃ１は一般には大きくなる。 As the memory cell becomes finer, the facing distance L2 between the floating gate electrodes 5 becomes shorter. As the facing distance L2 becomes shorter, the stray capacitance C1 between the upper surfaces of adjacent floating gate electrodes 84 generally increases as shown in FIG.

しかし、本実施形態の場合、浮遊ゲート電極５の端部の上面上に、低誘電率の第２の誘電体領域７₂が存在するので、メモリセルの微細化を進めても、浮遊容量Ｃ１の増加が効果的に抑制される。隣接する浮遊ゲート電極５の側壁間の浮遊容量Ｃ２（図２７（ｂ））は従来と変わらない。 However, in this embodiment, on the upper surface of the end portion of the floating gate electrode 5, the low dielectric constant second dielectric regions 7 ₂ is present, even miniaturized memory cell, the floating capacitance C1 Is effectively suppressed. The stray capacitance C2 (FIG. 27 (b)) between the side walls of the adjacent floating gate electrodes 5 is not different from the conventional one.

本実施形態によれば、素子の微細化を進めても、メモリ誤動作の原因となる、Ｙｕｐｉｎ効果と呼ばれるセル間干渉が防止され、その結果として、メモリ誤動作が起こり難い高集積度の不揮発性メモリを実現できるようになる。 According to the present embodiment, even if device miniaturization is advanced, inter-cell interference called the Yupin effect, which causes a memory malfunction, is prevented, and as a result, a highly integrated nonvolatile memory that is unlikely to cause a memory malfunction. Can be realized.

本実施形態のメモリセルの製造方法は、以下の通りである。まず、第６の実施形態の図１９−２２までの工程が行われる。電極間絶縁膜７（本実施形態の第１の誘電体領域７₁に相当）は、例えばアルミナ膜またはタンタル酸化膜である。 The manufacturing method of the memory cell of this embodiment is as follows. First, steps up to FIGS. 19-22 of the sixth embodiment are performed. Between electrodes (corresponding to the first dielectric region 7 ₁ of the present embodiment) insulating film 7 is, for example, an alumina film or a tantalum oxide film.

次に、ＲＩＥプロセスまたはウエットエッチングにより、電極間絶縁膜７の端部がチャネル長方向に所定量（第２の誘電体領域７₂の幅に相当する寸法）だけ除去され、第１の誘電体領域７₁が形成される。 Then, RIE by a process or wet etching, an end portion of the insulating film 7 is removed in the channel length direction by a predetermined amount (dimension corresponding to the second dielectric region 7 ₂ width), the first dielectric region 7 ₁ is formed.

その後、ＣＶＤプロセスにより、電極間絶縁膜７が除去された領域内に、シリコン酸化物等の低誘電率の誘電体が埋め込まれることで、第２の誘電体領域７₂が得られる。 Thereafter, by a CVD process, the inter-electrode region where the insulating film 7 is removed, that the dielectric having a low dielectric constant such as silicon oxide is buried, the second dielectric region 7 ₂ is obtained.

この後、周知の工程、すなわち、電極側壁酸化膜９を形成する工程、ソース／ドレイン領域１１を形成する工程、ＢＰＳＧ膜（層間絶縁膜）１０を形成する工程等を経て、図２６に示したメモリセルが得られる。その後、配線層等の工程が続き、不揮発性メモリが完成する。 Thereafter, through known steps, that is, a step of forming the electrode sidewall oxide film 9, a step of forming the source / drain region 11, a step of forming the BPSG film (interlayer insulating film) 10, etc., as shown in FIG. A memory cell is obtained. Thereafter, processes such as a wiring layer are continued, and the nonvolatile memory is completed.

なお、電極間絶縁膜７が除去された領域内をＢＰＳＧ膜（層間絶縁膜）１０で埋め込むことでも、第２の誘電体領域７₂を形成することができる。この場合、電極間絶縁膜７が除去された領域内をシリコン酸化物等の誘電体で埋め込む工程が省けるので、プロセスの簡略が図れる。 Also by embedding the insulating film 7 is removed in the area in the BPSG film (interlayer insulating film) 10, it is possible to form the second dielectric region 7 _2. In this case, since the step of filling the region where the interelectrode insulating film 7 is removed with a dielectric such as silicon oxide can be omitted, the process can be simplified.

（第８の実施形態）
図２８は、本発明の第８の実施形態に係る複数のメモリセルを示す断面図である。これは、図２（ｂ）に相当するチャネル幅方向の断面図である。 (Eighth embodiment)
FIG. 28 is a cross-sectional view showing a plurality of memory cells according to the eighth embodiment of the present invention. This is a cross-sectional view in the channel width direction corresponding to FIG.

本実施形態が第７の実施形態と異なる点は、浮遊ゲート電極５（５ａ，５ｂ）と対向する部分のトンネル絶縁膜４の面積が、浮遊ゲート電極５と対向する部分の電極間絶縁膜７の面積よりも小さいことにある。 This embodiment is different from the seventh embodiment in that the area of the tunnel insulating film 4 in the portion facing the floating gate electrode 5 (5a, 5b) is the same as the inter-electrode insulating film 7 in the portion facing the floating gate electrode 5. It is smaller than the area.

本実施形態によれば、第７の実施形態で述べた効果の他に、以下のような効果も得られる。すなわち、本実施形態によれば、浮遊ゲート電極５と対向する部分のトンネル絶縁膜４の面積が、浮遊ゲート電極５と対向する部分の電極間絶縁膜７の面積よりも小さくなっているので、カップリング比の増加による動作電圧の低減化を実現できる。 According to this embodiment, in addition to the effects described in the seventh embodiment, the following effects can also be obtained. That is, according to the present embodiment, the area of the tunnel insulating film 4 facing the floating gate electrode 5 is smaller than the area of the inter-electrode insulating film 7 facing the floating gate electrode 5. It is possible to reduce the operating voltage by increasing the coupling ratio.

本実施形態の複数のメモリセルの製造方法は、浮遊ゲート電極５ａ，５ｂの形成工程を除いて、第７の実施形態のそれと同じである。浮遊ゲート電極５ａ，５ｂの形成工程は、以下の通りである。 The manufacturing method of the plurality of memory cells of this embodiment is the same as that of the seventh embodiment except for the formation process of the floating gate electrodes 5a and 5b. The formation process of the floating gate electrodes 5a and 5b is as follows.

すなわち、浮遊ゲート電極５ａ，５ｂの形成工程は、第５の実施形態の図２１の工程のように、浮遊ゲート電極５（本実施形態の浮遊ゲート電極５ａに相当）を形成する工程と、素子分離絶縁膜３および浮遊ゲート電極５ａを含む領域上に多結晶シリコン膜を形成する工程と、フォトリソグラフィおよびエッチングにより上記多結晶シリコン膜を加工して、該多結晶シリコン膜からなる浮遊ゲート電極５ｂを形成する工程とを含む。 That is, the formation process of the floating gate electrodes 5a and 5b includes the process of forming the floating gate electrode 5 (corresponding to the floating gate electrode 5a of the present embodiment) and the element as in the process of FIG. 21 of the fifth embodiment. A step of forming a polycrystalline silicon film on a region including the isolation insulating film 3 and the floating gate electrode 5a, and processing the polycrystalline silicon film by photolithography and etching to form the floating gate electrode 5b made of the polycrystalline silicon film. Forming the step.

なお、本発明は上記実施形態そのままに限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。 Note that the present invention is not limited to the above-described embodiment as it is, and can be embodied by modifying the constituent elements without departing from the scope of the invention in the implementation stage. In addition, various inventions can be formed by appropriately combining a plurality of constituent elements disclosed in the embodiment. For example, some components may be deleted from all the components shown in the embodiment. Furthermore, constituent elements over different embodiments may be appropriately combined. In addition, various modifications can be made without departing from the scope of the present invention.

本発明の第１の実施形態に係る複数のメモリセルを示す平面図。1 is a plan view showing a plurality of memory cells according to a first embodiment of the present invention. 図１の平面図の線分Ａ−Ａ’に沿った断面図および線分Ｂ−Ｂ’に沿った断面図。FIG. 3 is a cross-sectional view taken along line A-A ′ and a cross-sectional view taken along line B-B ′ in the plan view of FIG. 1. 第１の実施形態の複数のメモリセルの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the several memory cell of 1st Embodiment. 図３に続く同メモリセルの製造工程を示す断面図。FIG. 4 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 3. 図４に続く同メモリセルの製造工程を示す断面図。FIG. 5 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 4. 図５に続く同メモリセルの製造工程を示す断面図。FIG. 6 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 5. 図６に続く同メモリセルの製造工程を示す断面図。FIG. 7 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 6. 図７に続く同メモリセルの製造工程を示す断面図。FIG. 8 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 7. 本発明の第２の実施形態に係る複数のメモリセルを示すチャネル幅方向の断面図。Sectional drawing of the channel width direction which shows the some memory cell which concerns on the 2nd Embodiment of this invention. 本発明の第３の実施形態に係る複数のメモリセルを示すチャネル幅方向の断面図。Sectional drawing of the channel width direction which shows the some memory cell which concerns on the 3rd Embodiment of this invention. 第３の実施形態の複数のメモリセルの製造方法を説明するための断面図。Sectional drawing for demonstrating the manufacturing method of the several memory cell of 3rd Embodiment. 本発明の第４の実施形態に係るメモリセルを示すチャネル幅方向の断面図。Sectional drawing of the channel width direction which shows the memory cell which concerns on the 4th Embodiment of this invention. 第４の実施形態の複数のメモリセルの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the several memory cell of 4th Embodiment. 図１３に続く同メモリセルの製造工程を示す断面図。FIG. 14 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 13. 図１４に続く同メモリセルの製造工程を示す断面図。FIG. 15 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 14. 図１５に続く同メモリセルの製造工程を示す断面図。FIG. 16 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 15. 図１６に続く同メモリセルの製造工程を示す断面図。FIG. 17 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 16. 本発明の第５の実施形態に係る複数のメモリセルを示すチャネル長方向およびチャネル幅方向の断面図。Sectional drawing of the channel length direction and channel width direction which show the some memory cell which concerns on the 5th Embodiment of this invention. 第５の実施形態の複数のメモリセルの製造工程を示す断面図。Sectional drawing which shows the manufacturing process of the several memory cell of 5th Embodiment. 図１９に続く同メモリセルの製造工程を示す断面図。FIG. 20 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 19; 図２０に続く同メモリセルの製造工程を示す断面図。FIG. 21 is a cross-sectional view showing the manufacturing process of the memory cell following FIG. 20. 図２１に続く同メモリセルの製造工程を示す断面図。FIG. 22 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 21. 図２２に続く同メモリセルの製造工程を示す断面図。FIG. 23 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 22; 図２３に続く同メモリセルの製造工程を示す断面図。FIG. 24 is a cross-sectional view showing the manufacturing process of the memory cell, following FIG. 23. 本発明の第６の実施形態に係る複数のメモリセルを示すチャネル長方向の断面図。Sectional drawing of the channel length direction which shows the some memory cell which concerns on the 6th Embodiment of this invention. 本発明の第７の実施形態に係る複数のメモリセルを示すチャネル長方向の断面図。Sectional drawing of the channel length direction which shows the some memory cell which concerns on the 7th Embodiment of this invention. 第６の実施形態のメモリセルの浮遊容量を模式的に示す図。The figure which shows typically the stray capacitance of the memory cell of 6th Embodiment. 本発明の第８の実施形態に係る複数のメモリセルを示すチャネル幅方向の断面図。Sectional drawing of the channel width direction which shows the some memory cell which concerns on the 8th Embodiment of this invention. 従来のメモリセルのチャネル幅方向の断面構造を示す断面図。Sectional drawing which shows the cross-sectional structure of the channel width direction of the conventional memory cell. 従来のメモリセルのチャネル長方向の断面構造を示す断面図。Sectional drawing which shows the cross-sectional structure of the channel length direction of the conventional memory cell. 従来のメモリセルの浮遊容量を模式的に示す図。The figure which shows typically the stray capacitance of the conventional memory cell.

Explanation of symbols

１…シリコン基板、２…素子分離溝、３…素子分離絶縁膜、４…トンネル絶縁膜、５，５ａ，５ｂ…浮遊ゲート電極、６…制御ゲート電極、７…電極間絶縁膜、７₁…第１の誘電体領域、７₂…第２の誘電体領域、８…シリコン窒化膜（ＲＩＥマスク）、９…シリコン酸化膜（電極側壁酸化膜）、１０…ＢＰＳＧ膜（層間絶縁膜）、１１…ソース／ドレイン領域、１２…シリコン窒化膜（ＣＭＰストッパ）、１３…シリコン窒化膜（ＲＩＥマスク）、１４ａ，１４ｂ…シリコン酸化膜、１５…スリット部、１６…空洞／誘電体領域、１７…空洞領域、８１…シリコン基板、８２…素子分離絶縁膜、８３…トンネル絶縁膜、８４…浮遊ゲート電極、８５…電極間絶縁膜、８６…制御ゲート電極。 DESCRIPTION OF SYMBOLS 1 ... Silicon substrate, 2 ... Element isolation groove, 3 ... Element isolation insulating film, 4 ... Tunnel insulating film, 5, 5a, 5b ... Floating gate electrode, 6 ... Control gate electrode, 7 ... Interelectrode insulating film, 7 ₁ ... 1st dielectric region, 7 ₂ ... 2nd dielectric region, 8 ... Silicon nitride film (RIE mask), 9 ... Silicon oxide film (electrode sidewall oxide film), 10 ... BPSG film (interlayer insulating film), 11 Source / drain region, 12 ... Silicon nitride film (CMP stopper), 13 ... Silicon nitride film (RIE mask), 14a, 14b ... Silicon oxide film, 15 ... Slit, 16 ... Cavity / dielectric region, 17 ... Cavity 81, silicon substrate, 82 element isolation insulating film, 83 tunnel insulating film, 84 floating gate electrode, 85 interelectrode insulating film, 86 control gate electrode.

Claims

A semiconductor substrate;
An element isolation region in which an element isolation insulating film is embedded in an element isolation groove provided on the surface of the semiconductor substrate;
A plurality of nonvolatile memory cells provided on the semiconductor substrate, the semiconductor device comprising:
The plurality of nonvolatile memory cells include:
A tunnel insulating film provided on the semiconductor substrate;
A floating gate electrode provided on the tunnel insulating film;
A control gate electrode provided above the floating gate electrode;
An interelectrode insulating film provided between the control gate electrode and the floating gate electrode;
In the channel width direction of the nonvolatile memory cell, the width of the floating gate electrode changes in the height direction of the nonvolatile memory cell, and the region above the bottom surface of the floating gate electrode and the floating gate electrode Between the area below the top surface of the
In the channel width direction, the upper surface of the element isolation insulating film is higher than the surface of the semiconductor substrate and lower than the upper surface of the floating gate electrode,
In the channel width direction, the floating gate electrode increases in width from a position where the upper surface of the element isolation insulating film and the floating gate electrode are in contact downward.
In the channel width direction, the interelectrode insulating film is also provided on a side surface of the floating gate electrode above the element isolation insulating film,
In the channel width direction, the control gate electrode is also provided on the interelectrode insulating film on the side surface of the floating gate electrode so that a gap between two adjacent floating gate electrodes is embedded,
A semiconductor device, wherein in the channel length direction of the nonvolatile memory cell, floating gate electrodes of two adjacent nonvolatile memory cells are opposed to each other through an interlayer insulating film.

A semiconductor substrate;
An element isolation region in which an element isolation insulating film is embedded in an element isolation groove provided on the surface of the semiconductor substrate;
A plurality of nonvolatile memory cells provided on the semiconductor substrate, the semiconductor device comprising:
The plurality of nonvolatile memory cells include:
A tunnel insulating film provided on the semiconductor substrate;
A floating gate electrode provided on the tunnel insulating film;
A control gate electrode provided above the floating gate electrode;
An interelectrode insulating film provided between the control gate electrode and the floating gate electrode;
In the channel width direction of the nonvolatile memory cell, the width of the floating gate electrode changes in the height direction of the nonvolatile memory cell, and the region above the bottom surface of the floating gate electrode and the floating gate electrode Between the area below the top surface of the
From the position where the width of the floating gate electrode is minimized toward the upper surface and the lower surface of the floating gate electrode, respectively, the width of the floating gate electrode increases,
The floating gate electrode is composed of a polycrystalline silicon film, and the phosphorous concentration contained in the polycrystalline silicon film decreases toward the upper and lower surfaces of the polycrystalline silicon film,
In the channel width direction, the upper surface of the element isolation insulating film is higher than the upper surface of the floating gate electrode,
Of the upper surface and side surfaces of the floating gate electrode, the upper surface of the floating gate electrode is covered with the interelectrode insulating film.

3. The semiconductor device according to claim 1, wherein a portion where the width of the floating gate electrode increases non-linearly.