JP4564337B2

JP4564337B2 - リードオンリーメモリでのカップリング現象を防止するためのビットセルアレイ

Info

Publication number: JP4564337B2
Application number: JP2004328102A
Authority: JP
Inventors: 相勳延; 廷柱林
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-01-12
Filing date: 2004-11-11
Publication date: 2010-10-20
Anticipated expiration: 2024-11-11
Also published as: KR20050073889A; US7031179B2; US20050152170A1; JP2005203742A; KR100521386B1

Description

本発明は、リードオンリーメモリ（ＲｅａｄＯｎｌｙＭｅｍｏｒｙ；以下、“ＲＯＭ”と称する。）のビットセルアレイ（ＢｉｔＣｅｌｌＡｒｒａｙ）に係り、特にリードオンリーメモリで隣接ビットライン（Ｂｉｔ−Ｌｉｎｅ）の間のカップリング現象（ＣｏｕｐｌｉｎｇＥｆｆｅｃｔ）を防止することができるビットセルアレイに関する。

ＲＯＭは、一種の不揮発性半導体メモリ（ＮｏｎｖｏｌａｔｉｌｅＳｅｍｉｃｏｎｄｕｃｔｏｒＭｅｍｏｒｙ）として、電源の供給が切れても貯蔵されたデータをそのまま維持することができるという特徴がある。そして、ＲＯＭは、貯蔵されたデータを自由に読み取ることができてもデータを書き変えることができないという点で、データの読み取り（Ｒｅａｄ）と書き取り（Ｗｒｉｔｅ）が全て自由なランダムアクセスメモリ（ＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ；ＲＡＭ）と区別される。

図１は、一般的なＲＯＭの基本構造を示す図面であり、特許文献１に記載されている。

図１を参照すると、一般にＲＯＭは、互いに交差する複数のビットラインとワードライン（Ｗｏｒｄ−ｌｉｎｅ）及び各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４とが交差する地点に設けたＲＯＭビットセル１０から構成されるビットセルアレイ（ＢｉｔＣｅｌｌＡｒｒａｙ）１００を含む。一つのＲＯＭビットセル１０は、データの貯蔵のためのＲＯＭの基本単位である。また、各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、それぞれマルチプレクサ回路（Ｍｕｌｔｉｐｌｅｘｅｒ）２０に連結され、ビットライン選択回路１２０から入力されるビットライン選択信号ＳＥＬ１，ＳＥＬ２，ＳＥＬ３，ＳＥＬ４により選択される。選択されたビットラインに連結されたＲＯＭビットセルは、マルチプレクサ回路２０に連結されたプリチャージ回路（ＰｒｅｃｈａｒｇｅＣｉｒｃｕｉｔ）１３０によりプリチャージされ、貯蔵されたデータ（Ｄａｔａ）は、入出力センスアンプ（ＳｅｎｓｅＡｍｐｌｉｆｉｅｒ）１４０を介して増幅されて出力される。一方、ＲＯＭには、プリチャージング（ｐｒｅｃｈａｒｇｉｎｇ）とき隣接ビットラインの間のカップリング現象によるＲＯＭビットセル１０のデータ誤謬を防止するため、通常、ビットライン選択回路１２０のような別途のカップリング防止回路を含む。

図１でビットライン選択回路１２０は、マルチプレクサ回路２０を用いてＲＯＭのビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４のうち隣接したビットライン（例えば、ＢＬ１とＢＬ２又はＢＬ３とＢＬ４）が同時に選択されないように制御することによって、隣接ビットラインの間のカップリング現象を防止する。そして、マルチプレクサ回路は、ＮＭＯＳトランジスタ（Ｎ−ｃｈａｎｎｅｌＭｅｔａｌＯｘｉｄｅＳｅｍｉｃｏｎｄｕｃｔｏｒＴｒａｎｓｉｓｔｏｒ）を用いて実現することができる。

ＲＯＭでビットラインの間のカップリング現象を防止するための従来の技術としては、特許文献１、特許文献２、および特許文献３などがある。

しかしながら、以上のような従来の技術では、ビットラインの間のカップリング現象によるデータの誤謬を防止することができるが、ＮＭＯＳマルチプレクサ回路を用いたビットラインの選択的プリチャージングにより全体ＲＯＭの動作速度が低下される短所がある。
米国特許第５，８３５，４２１号米国特許第４，３１８，０１４号米国特許第４，４８５，４６０号

上記背景に鑑みて、本発明の目的は、ＮＭＯＳマルチプレクサ回路を含んだ別途のビットライン選択回路を用いずに、カップリング現象の発生なしでプリチャージ動作を遂行することができる新しい構造のビットセルアレイを有するリードオンリーメモリを提供することにある。

リードオンリーメモリにおいて、隣接ビットラインの間のカップリング現象を防止するための本発明のビットセルアレイは、第１の方向に形成された複数のビットラインと、第１の方向について垂直な第２の方向に形成される複数の接地ラインと、第２の方向に接地ラインについてジグザグ状で形成される複数のワードラインと、ビットラインとワードラインとが交差する地点のうち一部に形成される複数のＲＯＭビットセルと、を含む。一方、本発明のＲＯＭビットセルは、隣接したビットラインについてジグザグ状に配置されて形成され、それぞれのＲＯＭビットセルは、ビットラインのうち一つに連結されたドレイン端子と、ワードラインのうち一つに連結されたゲート端子と、接地ラインのうち一つに連結されたソース端子と、から構成される。

前述したように、本発明によるリードオンリーメモリのビットセルアレイは、プリチャージングときビットライン選択回路のような別途の制御回路なしでも隣接ビットラインの間のカップリング現象を防止することができる。また、別途の制御動作を不要とするためプリチャージング時にリードオンリーメモリの動作速度を向上させることができる。

以下、本発明の好適な実施の形態について添付図面を参照して詳細に説明する。

図２は、リードオンリーメモリで隣接ビットラインの間のカップリング現象を防止することができる本発明の基本単位ビットセルアレイの実施の形態を示す構造図である。

図２での説明の便宜のため基本単位のビットセルアレイのみを示した。全体ビットセルアレイは、図２に示した基本単位のビットセルアレイの反復的な構成より成る。図２に示したように、本発明において基本単位のビットセルアレイは、４本のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４、３本の接地ラインＧＮＤ１，ＧＮＤ２，ＧＮＤ３及び多数個のＲＯＭビットセル（図２で斜線部分）を含む。

４本のビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４は、互いに平行に第１の方向に形成される。

３本の接地ラインＧＮＤ１，ＧＮＤ２，ＧＮＤ３は、第１の方向に垂直な方向に互いに平行に形成され、それぞれの接地ラインＧＮＤ１，ＧＮＤ２，ＧＮＤ３は、全て接地電位（ＧｒｏｕｎｄＶｏｌｔａｇｅ）を有する。

４本のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４は、接地ラインＧＮＤ１，ＧＮＤ２，ＧＮＤ３と同一な方向に接地ラインＧＮＤ１，ＧＮＤ２，ＧＮＤ３についてジグザグ（又は、ウェーブ）状に形成され、各ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４の上下に交差して形成される。より詳しくは、第１のワードラインＷＬ１と第２のワードラインＷＬ２とは、第１の接地ラインＧＮＤ１と第２の接地ラインＧＮＤ２との間に設けられ、第３のワードラインＷＬ３と第４のワードラインＷＬ４とは、第２の接地ラインＧＮＤ２と第３の接地ラインＧＮＤ３との間に設けられる。

ＲＯＭビットセルは、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４とが交差する地点に形成されるが、この際ＲＯＭビットセルが隣接ビットライン上に並んで形成されることを防ぐためＲＯＭビットセルは、ビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４とワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４の交差地点のうち一部についてのみ形成される。すなわち、ＲＯＭビットセルは、図２のようにジグザグ状に配置されて形成される。そして、それぞれのＲＯＭビットセルのドレイン端子（ＤｒａｉｎＴｅｒｍｉｎａｌ）は、ビットラインコンタクト領域（ＣｏｎｔａｃｔＡｒｅａ）ＢＣ１〜ＢＣ８を介してビットラインＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４と連結され、ソース端子（ＳｏｕｒｃｅＴｅｒｍｉｎａｌ）はソースコンタクト領域ＳＣ１〜ＳＣ６を介して接地ラインＧＮＤ１，ＧＮＤ２，ＧＮＤ３と連結され、ゲート端子（ＧａｔｅＴｅｒｍｉｎａｌ）はワードラインコンタクト領域ＷＣ１〜ＷＣ８に連結される。

図３は、図２に示した本発明の基本単位ビットセルアレイの図式図である。図３を参照して図２に示した本発明のビットセルアレイについてのより明確な理解を助けようとする。但し、図３で各ワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４はウェーブ状のワードラインである。

図３に示すように、基本単位ビットセルアレイは、４本のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４について各ビットライン別に総計２個のＲＯＭビットセルが形成される。すなわち、第１乃至第４のワードラインＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４について第１のビットラインＢＬ１には、第１及び第２のＲＯＭビットセルＮ１，Ｎ２が形成され、第２のビットラインＢＬ２には、第３及び第４のＲＯＭビットセルＮ３，Ｎ４が、第３のビットラインＢＬ３には、第５及び第６のＲＯＭビットセルＮ５，Ｎ６が、第４のビットラインＢＬ４には、第７及び第８のＲＯＭビットセルＮ７，Ｎ８が形成される。

第１のビットラインＢＬ１に形成される第１及び第２のＲＯＭビットセルＮ１，Ｎ２のドレイン端子Ｄ１，Ｄ２は、第１のビットラインＢＬ１に連結され、第１のＲＯＭビットセルＮ１のゲート端子Ｇ１は、第２のワードラインＷＬ２に連結され、第２のＲＯＭビットセルＮ２のゲート端子Ｇ２は、第３のワードラインＷＬ３に連結される。そして、それぞれのＲＯＭビットセルＮ１，Ｎ２のソース端子Ｓ１，Ｓ２は、第２の接地ラインＧＮＤ２に共通に連結される。

第２のビットラインＢＬ２に形成される第３及び第４のＲＯＭビットセルＮ３，Ｎ４のドレイン端子Ｄ３，Ｄ４は、第２のビットラインＢＬ２に連結され、第３のＲＯＭビットセルＮ３のゲート端子Ｇ３は、第１のワードラインＷＬ１に連結され、第４のＲＯＭビットセルＮ４のゲート端子Ｇ４は、第４のワードラインＷＬ４に連結される。そして、第３のＲＯＭビットセルＮ３のソース端子Ｓ３は、第１の接地ラインＧＮＤ１に連結され、第４のＲＯＭビットセルＮ４のソース端子Ｓ４は、第３の接地ラインＧＮＤ３に連結される。

第３のビットラインＢＬ３に形成される第５及び第６のＲＯＭビットセルＮ５，Ｎ６のドレイン端子Ｄ５，Ｄ６は、第３のビットラインＢＬ３に連結され、第５のＲＯＭビットセルＮ５のゲート端子Ｇ５は、第２のワードラインＷＬ２に連結され、第６のＲＯＭビットセルＮ６のゲート端子Ｇ６は、第３のワードラインＷＬ３に連結される。そして、それぞれのＲＯＭビットセルＮ５，Ｎ６のソース端子Ｓ５，Ｓ６は、第２の接地ラインＧＮＤ２に共通に連結される。

第４のビットラインＢＬ４に形成される第７及び第８のＲＯＭビットセルＮ７，Ｎ８のドレイン端子Ｄ７，Ｄ８は、第４のビットラインＢＬ４に連結され、第７のＲＯＭビットセルＮ７のゲート端子Ｇ７は、第１のワードラインＷＬ１に連結され、第８のＲＯＭビットセルＮ８のゲート端子Ｇ８は、第４のワードラインＷＬ４に連結される。そして、第７のＲＯＭビットセルＮ７のソース端子Ｓ７は、第１の接地ラインＧＮＤ１に連結され、第８のＲＯＭビットセルＮ８のソース端子Ｓ８は、第３の接地ラインＧＮＤ３に連結される。

以上のような構造を基本単位とする本発明のビットセルアレイは、図３に示すように、一本のワードラインの選択によりイネーブルされるＲＯＭビットセルが隣接ビットラインには設けられない。例えば、第２のワードラインＷＬ２が選択されれば、この際イネーブルされるＲＯＭビットセルは、第１のＲＯＭビットセルＮ１と第５のＲＯＭビットセルＮ５であり、これらは、図に示すように、互いに隣接したビットラインには設けられない。従って、本発明のビットセルアレイを含むリードオンリーメモリでは、プリチャージング時に、隣接ビットラインの間のカップリング現象を防止するための別途のカップリング防止装置を不要とする。

以上で、本発明に従うリードオンリーメモリでのビットセルアレイの構成及び動作を前述した図面を参照して説明したが、これは、例示的なものに過ぎず、本発明の技術的思想を外れない範囲内で多様な応用及び変更が可能である。

一般的なリードオンリーメモリの基本構造を示す図である。リードオンリーメモリで隣接ビットラインの間のカップリング現象を防止することができる本発明の基本単位ビットセルアレイの実施の形態を示す構造図である。図２に示した本発明の基本単位ビットセルアレイの図式図である。

符号の説明

ＢＣ１〜ＢＣ８ビットラインコンタクト領域
ＢＬ１，ＢＬ２，ＢＬ３，ＢＬ４ビットライン
ＧＮＤ１，ＧＮＤ２，ＧＮＤ３接地ライン
Ｎ１〜Ｎ８ＲＯＭビットセル
ＳＣ１〜ＳＣ６ソースコンタクト領域
ＷＣ１〜ＷＣ８ワードラインコンタクト領域
ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４ワードライン

Claims

第１の方向に並んで形成された複数のビットラインと、
前記第１の方向について垂直な第２の方向に並んで形成された複数の接地ラインと、
前記第２の方向についてジグザグ状に形成された複数のワードラインと、
前記ビットラインと前記ワードラインとが交差する地点のうち一部に形成される複数のＲＯＭビットセルとを含み、
前記ＲＯＭビットセルは、隣接したビットラインについて並んで設けないようにジグザグ状で配置されることを特徴とするリードオンリーメモリのビットセルアレイ。
それぞれの前記ＲＯＭビットセルのドレイン端子は、前記ビットラインのうち一つに連結され、ソース端子は、前記接地ラインのうち一つに連結され、ゲート端子は、前記ワードラインのうち一つに連結されることを特徴とする請求項１に記載のリードオンリーメモリのビットセルアレイ。
四本の前記ワードラインと一本の前記ビットラインとにより二個のＲＯＭビットセルが形成されることを特徴とする請求項１に記載のリードオンリーメモリのビットセルアレイ。
前記一つのビットラインに形成されるＲＯＭビットセルのうち各二個のＲＯＭビットセルは、前記接地ラインのうち一つを共有することを特徴とする請求項１に記載のリードオンリーメモリのビットセルアレイ。
前記ワードラインは、前記ビットラインについてそれぞれ上下に交差することを特徴とする請求項１に記載のリードオンリーメモリのビットセルアレイ。
リードオンリーメモリの基本単位ビットセルアレイであって、
第１の方向に並んで連続して形成された第１乃至第４のビットラインと、
前記第１の方向について垂直な第２の方向に並んで連続して形成される第１乃至第３の接地ラインと、
前記第２の方向についてジグザグ状に連続して形成された第１乃至第４のワードラインと、
前記第１乃至第４のビットラインと前記第１乃至第４のワードラインとが交差する地点のうち一部に形成された複数のＲＯＭビットセルとを含み、
前記ＲＯＭビットセルは、隣接したビットライン上に並んで設けないようにジグザグ状で形成されることを特徴とする基本単位ビットセルアレイ。
前記第１のワードラインと前記第２のワードラインとは、前記第１の接地ラインと前記第２の接地ラインとの間に形成され、前記第３のワードラインと前記第４のワードラインとは、前記第２の接地ラインと前記第３の接地ラインとの間に形成されることを特徴とする請求項６に記載の基本単位ビットセルアレイ。
前記それぞれのＲＯＭビットセルは、前記ビットラインのうち一つに連結されるドレイン端子と、
前記ワードラインのうち一つに連結されるゲート端子と、
前記接地ラインのうち一つに連結されるソース端子と、
を含むことを特徴とする請求項６に記載の基本単位ビットセルアレイ。
前記複数のＲＯＭビットセルは、前記第１のビットラインと前記第２及び第３のワードラインとが交差する地点にそれぞれ形成され、前記第２の接地ラインを共有する第１及び第２のＲＯＭビットセルと、
前記第２のビットラインと前記第１及び第４のワードラインとが交差する地点にそれぞれ形成される第３及び第４のＲＯＭビットセルと、
前記第３のビットラインと前記第２及び第３のワードラインとが交差する地点にそれぞれ形成され、前記第２の接地ラインを共有する第５及び第６のＲＯＭビットセルと、
前記第４のビットラインと前記第１及び第４のワードラインとが交差する地点にそれぞれ形成される第７及び第８のＲＯＭビットセルと、
を含むことを特徴とする請求項６に記載の基本単位ビットセルアレイ。
前記第３のＲＯＭビットセルと前記第７のＲＯＭビットセルのソース端子は、前記第１の接地ラインにそれぞれ連結され、前記第４のＲＯＭビットセルと前記第８のＲＯＭビットセルのソース端子は、前記第３の接地ラインにそれぞれ連結されることを特徴とする請求項９に記載の基本単位ビットセルアレイ。
前記第１乃至第４のワードラインは、前記第１乃至第４のビットラインのそれぞれについて上下に交差して形成されることを特徴とする請求項６に記載の基本単位ビットセルアレイ。