JP4564689B2

JP4564689B2 - Hardware function verification method and hardware function verification apparatus

Info

Publication number: JP4564689B2
Application number: JP2001234317A
Authority: JP
Inventors: 雄慈狩野
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2001-08-02
Filing date: 2001-08-02
Publication date: 2010-10-20
Anticipated expiration: 2021-08-02
Also published as: JP2003044539A

Description

【０００１】
【発明の属する技術分野】
本発明はハードウェア機能検証方法及びハードウェア機能検証装置に関し、特にハードウェア記述言語を用いたテストベンチよる機能検証対象ハードウェアの機能検証方法に関する。
【０００２】
【従来の技術】
従来、テストパターン生成モデル自動生成方法においては、機能検証対象であるハードウェアへ入力する機能検証テストパターンの生成モデルを、仕様に基づいて自動生成している。
【０００３】
このテストパターン生成モデル自動生成方法については特開平７−１８１２３７号公報に開示されており、以下、図６及び図７に示すテストパターン生成モデル自動生成方法について説明する。
【０００４】
このテストパターン生成モデル自動作成方法では、情報処理システムにおける演算処理装置２１１と、入出力装置２１２と、記憶装置２１３とを有し、テスト・パターン生成モデル仕様データに基づいてテキストデータとテストパターンの対応情報とを作成するテストパターン生成モデル仕様解析手段１１１と、テキストデータ入力部を出力するテキストデータ入力部作成手段１１２と、テストパターン変換部を出力するテストパターン変換部作成手段１１３と、テストパターン出力部を出力するテストパターン出力部作成手段１１４とから構成されている。
【０００５】
ハードウェア記述言語で定義されたテストパターン生成モデル仕様データ１１５は入出力装置２１２に読取られ、演算処理装置２１１に転送される。テストパターン生成モデル仕様解析手段１１１は演算処理装置２１１を介してテストパターン生成モデル仕様データ１１５を解析し、クロック番号と端子名との関係及びデータ型情報を示すテキストデータとテストパターンとの対応情報１１６を作成し、記憶装置２１３に格納する。
【０００６】
テストパターン生成モデル作成手段はテストパターン生成モデル仕様データ１１５によって定義されたテストパターン生成用テキストデータからテキストデータとテストパターンとの対応情報１１６のデータに基づき、テストパターン生成モデル作成手段を構成するテキストデータ入力部作成手段１１２、テストパターン変換部作成手段１１３、テストパターン出力部作成手段１１４の各種手段の処理を経て、テストパターン生成モデル１１７を作成する。
【０００７】
尚、上記のテストパターン生成モデル１１７はテキストデータ入力部１１８、テストパターン変換部１１９、テストパターン出力部１２０とから構成されている。
【０００８】
【発明が解決しようとする課題】
ところが、上述した従来の技術では、テストパターン生成モデル仕様データから機能検証テストパターンを生成するモデルが自動作成されるだけの動作であるため、自動作成された機能検証テストパターン生成モデルから生成された機能検証テストパターンが機能検証対象ハードウェアに入力された後、機能検証対象ハードウェアの出力である機能検証結果の解析や判定が人手によるものとなり、機能検証対象ハードウェア内の不具合箇所の特定に多くの工数がさかれるという問題が発生する。
【０００９】
さらに、検証結果の読み間違い、機能検証結果による機能検証テストパターン生成入力データ、機能検証テストパターン生成モデルへのフィードバックに工数がかかるという問題もある。
【００１０】
そこで、本発明の目的は上記の問題点を解消し、機能検証対象であるハードウェアが組込まれるシステムに類似した機能検証環境を構築することができ、機能検証テストパターン生成データ作成の効率化と機能検証テストパターン生成の効率化と機能検証結果解析判定の効率化とを図ることができるハードウェア機能検証方法及びハードウェア機能検証装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によるハードウェア機能検証方法は、ハードウェアの機能検証を行うハードウェア機能検証装置に用いるハードウェア機能検証方法であって、
前記ハードウェア機能検証装置に、データ入力部とテストパターン生成部とテストパターン出力部とから構成されかつ前記機能検証のテストパターン生成入力データから単純な構成のテストパターンを生成するテストパターン生成手段と、機能検証対象ハードウェアの構成機能に対応する対向機能ａ回路及び対向機能ｂ回路から構成されかつ前記単純な構成のテストパターンを複雑な構成の機能検証テストパターンに変換する機能検証テストパターン変換手段とを設け、
前記ハードウェア機能検証装置が、前記対向機能ａ回路と前記対向機能ｂ回路とにそれぞれ入力されるテストパターンを基に前記機能検証テストパターンが入力される機能検証対象ハードウェアの機能検証結果である出力を比較判定しかつその比較結果が不一致である時に不具合検出信号を生成するとともに比較不一致箇所を特定する機能検証結果解析判定ステップを実行している。
【００１２】
本発明によるハードウェア機能検証装置は、ハードウェアの機能検証を行うハードウェア機能検証装置であって、
データ入力部とテストパターン生成部とテストパターン出力部とから構成されかつ前記機能検証のテストパターン生成入力データから単純な構成のテストパターンを生成するテストパターン生成手段と、
機能検証対象ハードウェアの構成機能に対応する対向機能ａ回路及び対向機能ｂ回路から構成されかつ前記単純な構成のテストパターンを複雑な構成の機能検証テストパターンに変換する機能検証テストパターン変換手段と、
前記対向機能ａ回路と前記対向機能ｂ回路とにそれぞれ入力されるテストパターンを基に前記機能検証テストパターンが入力される機能検証対象ハードウェアの機能検証結果である出力を比較判定しかつその比較結果が不一致である時に不具合検出信号を生成するとともに比較不一致箇所を特定する機能検証結果解析判定手段とを備えている。
【００１３】
すなわち、本発明のハードウェア機能検証方法は、対向回路組込みテストベンチによるハードウェア機能検証方法であり、機能検証対象ハードウェアの機能検証のために作成されるテストベンチ内のテストパターン生成ステップを構成するテストパターン出力部の次ステップに、対向機能ａテストパターン変換部と対向機能ｂテストパターン変換部とから構成される機能検証テストパターン変換ステップを設け、機能検証ハードウェアの機能Ｂ動作部の次ステップに、機能検証結果解析判定部と機能Ａ自動判定部と機能Ｂ自動判定部とから構成される機能検証結果解析判定ステップを設けている。
【００１４】
対向機能ａテストパターン変換部と対向機能ｂテストパターン変換部とから構成される機能検証テストパターン変換ステップはテストパターン生成ステップで生成される単純な構成のテストパターンを機能検証対象ハードウェアの構成機能である機能Ａ動作部と機能Ｂ動作部とに対応して構成される対向機能ａテストパターン変換部と対向機能ｂテストパターン変換部とによって複雑な構成のテストパターンに変換され、機能検証対象であるハードウェアに機能検証テストパターンとして入力される。
【００１５】
また、機能検証結果解析判定部と機能Ａ自動判定部と機能Ｂ自動判定部とから構成される機能検証結果解析判定ステップでは、同一のテストパターンとなる「対向機能ａテストパターン変換部の入力と機能Ａ動作部の出力」が機能Ａ自動判定部に、「対向機能ｂテストパターン変換部の入力と機能Ｂ動作部の出力」が機能Ｂ自動判定部にそれぞれ入力され、比較一致によって機能検証対象ハードウェアを構成する機能Ａ動作部と機能Ｂ動作部との機能検証結果が自動判定される。
【００１６】
この自動判定は比較結果が不一致であれば不具合検出信号が生成され、機能検証結果解析判定部は不具合検出信号を基に機能検証結果である機能Ａ自動判定部の出力及び機能Ｂ自動判定部の出力の不具合検出箇所を特定する。
【００１７】
したがって、機能検証テストパターン変換ステップによってテストパターン生成ステップが、機能検証対象となるハードウェアを構成する機能Ａと機能Ｂとの機能検証を考慮した複雑な構成の機能検証テストパターンを生成する必要がなく、単純な構成のテストパターンを生成する構成となるため、機能検証テストパターン生成入力データ作成及びテストパターン生成部作成の効率化、機能検証結果の機能検証テストパターン生成入力データ及びテストパターン生成ステップへのフィードバックが容易に行えるという効果が得られる。
【００１８】
さらに、機能検証結果解析判定ステップによって、機能検証対象ハードウェアを構成する機能である機能Ａ動作部と機能Ｂ動作部との各機能毎に機能検証結果の判定結果が得られるため、検証結果の読み間違い防止、機能検証結果解析判定の効率化、機能検証対象ハードウェア内の不具合箇所の特定が容易になるという効果が得られる。
【００１９】
上記のように、機能検証に用いられるテストベンチ内に機能試験の対象となるハードウェアを構成する機能の対向機能及び解析判定機能を組込むことによって、機能検証対象であるハードウェアが組込まれるシステムに類似した機能検証環境（システム）が構築される。この機能検証環境（システム）の構築によって、従来、行っていた機能検証対象ハードウェア単体での機能試験方法を、システム的な動作での機能検証方法にすることで、機能検証テストパターン生成データ作成の効率化、機能検証テストパターン生成の効率化、機能検証結果解析判定の効率化を図ることが可能となる。
【００２０】
【発明の実施の形態】
次に、本発明の実施の形態について図面を参照して説明する。図１は本発明の実施の形態によるハードウェア機能検証装置の構成を示すブロック図である。図１において、機能検証対象ハードウェアの機能検証のために作成されるテストベンチ内のテストパターン生成手段１と、機能検証テストパターン変換手段２と、機能検証ハードウェア３と、機能検証結果解析判定手段４とから構成されている。
【００２１】
テストパターン生成手段１はデータ入力部１１と、テストパターン生成部１２と、テストパターン出力部１３とから構成されている。機能検証テストパターン変換手段２は対向機能ｂテストパターン変換部２１と対向機能ａテストパターン変換部２２とから構成されている。
【００２２】
機能検証ハードウェア３は機能Ａ動作部３１と、機能Ｂ動作部３２とから構成されている。機能検証結果解析判定手段４は機能検証結果解析判定部４１と、機能Ａ自動判定部４２と、機能Ｂ自動判定部４３とから構成されている。
【００２３】
図２は本発明の実施の形態によるハードウェア機能検証装置の動作を示すフローチャートである。これら図１及び図２を参照して本発明の実施の形態によるハードウェア機能検証装置の動作について説明する。
【００２４】
機能検証テストパターン変換手段２はテストパターン生成手段１で生成される単純な構成のテストパターンを機能検証対象ハードウェア３の構成機能である機能Ａ動作部３１及び機能Ｂ動作部３２に対応して構成される対向機能ａテストパターン変換部２２及び対向機能ｂテストパターン変換部２３によって複雑な構成のテストパターンに変換され（図２ステップＳ１，Ｓ２）、機能検証対象ハードウェア３に機能検証テストパターン５として入力される。
【００２５】
機能検証結果解析判定手段４では、同一のテストパターンとなる「対向機能ａテストパターン変換部２２の入力」と「機能Ａ動作部３２の出力」とが機能Ａ自動判定部４２に入力され、「対向機能ｂテストパターン変換部２３の入力」と「機能Ｂ動作部３３の出力」とが機能Ｂ自動判定部４３に入力され、比較一致によって機能検証対象ハードウェアを構成する機能Ａ動作部３１及び機能Ｂ動作部３２の機能検証結果が自動判定される（図２ステップＳ３）。
【００２６】
この自動判定は比較結果が不一致であれば（図２ステップＳ４）、不具合検出信号が生成されるとともに、機能検証結果解析判定部４１は不具合検出信号を基に機能検証結果である機能Ａ自動判定部４２の出力及び機能Ｂ自動判定部４３の出力の不具合検出箇所を特定する（図２ステップＳ５）。尚、比較結果が一致であれば（図２ステップＳ４）、その比較結果の一致がそのまま通知される（図２ステップＳ６）。
【００２７】
したがって、機能検証テストパターン変換手段３によってテストパターン生成手段１が、機能検証対象ハードウェア３を構成する機能Ａ動作部３２及び機能Ｂ動作部３３の機能検証を考慮した複雑な構成の機能検証テストパターンを生成する必要がなく、単純な構成のテストパターンを生成する構成となるため、機能検証テストパターン生成入力データ作成及びテストパターン生成部１２作成の効率化と、機能検証結果の機能検証テストパターン生成入力データ及びテストパターン生成手段１へのフィードバックとを容易に行えるという効果が得られる。
【００２８】
また、機能検証結果解析判定手段４によって、機能検証対象ハードウェア３を構成する機能である機能Ａ動作部３１及び機能Ｂ動作部３２の各機能毎に機能検証結果の判定結果が得られるため、検証結果の読み間違い防止と、機能検証結果解析判定の効率化と、機能検証対象ハードウェア３内の不具合箇所の特定とを容易に行うことができる。
【００２９】
図３は本発明の一実施例によるハードウェア機能検証装置の構成を示すブロック図である。図３においては、対向回路組込みテストベンチによるハードウェア機能検証装置（テストベンチ）６が示されている。ハードウェア機能検証装置６はテストパターン生成手段１と、機能検証テストパターン変換手段２と、機能検証結果解析判定手段４とから構成されている。
【００３０】
テストパターン生成手段１はデータ入力部１１と、テストパターン生成部１２と、テストパターン出力部１３とから構成されている。機能検証テストパターン変換手段２は対向機能ｂ回路２１と、対向機能ａ回路２２とから構成されている。機能検証結果解析判定手段４は機能検証結果解析判定回路４１と、機能Ａ自動判定回路４２と、機能Ｂ自動判定回路４３とから構成されている。
【００３１】
テストパターン生成手段１ではデータ入力部１１から入力される機能検証テストパターン生成入力データがテストパターン生成部１２に供給され、テストパターン生成部１２で単純なテストパターンが生成される。この生成された単純な構成のテストパターンはテストパターン出力部１３によって機能検証テストパターン変換手段２及び機能検証結果解析判定手段４に出力される。
【００３２】
機能検証テストパターン変換手段２は機能検証対象ハードウェア３を構成する機能Ａ回路３１及び機能Ｂ回路３２に対応した対向機能である対向機能ａ回路２２及び対向機能ｂ回路２１で構成されているため、テストパターン生成手段１からの単純な構成のテストパターンが対向機能ａ回路２２及び対向機能ｂ回路２１を通過することによって複雑な構成のテストパターンに変換され、機能検証テストパターンとして機能検証対象ハードウェア３に出力される。
【００３３】
この複雑な構成のテストパターンは機能検証テストパターンとして機能検証対象ハードウェア３に供給され、機能検証対象ハードウェア３を構成する機能Ａ回路３１及び機能Ｂ回路３２を通過した機能検証テストパターンが機能検証結果として機能検証結果解析判定手段４に出力される。
【００３４】
機能検証結果解析判定手段４において、機能Ａ自動判定回路４２には対向機能ａ回路２２の入力と機能Ａ回路３１の出力とが入力される。同様に、機能Ｂ自動判定回路４３には対向機能ｂ回路２１の入力と機能Ｂ回路３２の出力とが入力される。
【００３５】
機能Ａ自動判定回路４２及び機能Ｂ自動判定回路４３に入力された対向機能ａ回路２２の入力及び機能Ａ回路３１の出力、対向機能ｂ回路２１の入力及び機能Ｂ回路３２の出力はそれぞれ比較され、比較結果が不一致であれば、不具合検出信号が生成される。
【００３６】
機能検証結果解析判定回路４１では機能Ａ自動判定回路４２及び機能Ｂ自動判定回路４３から出力される不具合検出信号を基に、機能検証出力である機能Ａ回路３１の出力及び機能Ｂ回路３２の出力の不具合検出箇所を特定する。
【００３７】
図４は本発明の他の実施例によるハードウェア機能検証装置の構成を示すブロック図である。図４においては、機能検証テストパターン変換手段２の動作を説明するための具体例を示している。
【００３８】
本発明の他の実施例によるハードウェア機能検証装置（テストベンチ）７はテストパターン生成手段１と、機能検証テストパターン変換手段２と、機能検証結果解析判定手段４とから構成されている。
【００３９】
テストパターン生成手段１はデータ入力部１１と、テストパターン生成部１２と、テストパターン出力部１３とから構成されている。機能検証テストパターン変換手段２は対向機能ｂ信号多重回路２３と、対向機能ａインタリーブ回路２４とから構成されている。
【００４０】
機能検証対象ハードウェア３は機能Ａデインタリーブ回路３３と、機能Ｂ信号分離回路３４とから構成されている。機能検証結果解析判定手段４は機能検証結果解析判定回路４１と、機能Ａ自動判定回路４２と、機能Ｂ自動判定回路４３とから構成されている。
【００４１】
機能検証テストパターン変換手段２は機能検証対象ハードウェア３を構成する機能Ａデインタリーブ回路３３及び機能Ｂ信号分離回路３４に対応して、対向機能ａインタリーブ回路２４と対向機能ｂ信号多重回路２３とから構成されている。
【００４２】
機能検証テストパターン変換手段２の対向機能ｂ信号多重回路２３は、機能検証対象ハードウェア３を構成する機能Ｂ信号分離回路３４において一定の規則にしたがって多重されて入力される信号を複数の信号に分離する動作が行われるので、同一の規則によって入力された複数の入力信号を多重する機能（動作）の信号多重回路となる。対向機能ｂ信号多重回路２３はテストパターン生成手段１からの複数入力のテストパターンを多重変換し、次段の対向機能ａインタリーブ回路２４へ出力する。また、多重変換された入力テストパターンは機能検証結果解析判定手段４の機能Ａ自動判定回路４２にも出力される。
【００４３】
対向機能ｂ信号多重回路２３で多重変換されたテストパターンが入力される対向機能ａインタリーブ回路２４は、機能検証対象ハードウェア３を構成する機能Ａデインタリーブ回路３３において入力された信号を一定の法則にしたがって並べ替えて分散処理された信号を元の（並べ替え分散処理前の）信号に戻す動作が行われるので、同一の法則で入力された信号を並べ替え分散処理する機能（動作）であるインタリーブ回路となる。対向機能ａインタリーブ回路２４は対向機能ｂ信号多重回路２３で多重変換されたテストパターン生成手段１からの入力テストパターンを再度インタリーブ変換し、機能検証テストパターンとして機能検証対象ハードウェア３に出力する。
【００４４】
一方、機能検証テストパターン変換手段２の対向機能ｂ信号多重回路２３では単純なテストパターンを多重変換して対向機能ａインタリーブ回路２４及び機能検証結果解析判定手段４に出力する。この場合、次段の対向機能ａインタリーブ回路２４の入力となるテストパターンと、機能検証対象ハードウェア３の機能Ａデインタリーブ回路３３の出力テストパターンとは同一となる。同様に、機能検証テストパターン変換手段２の対向機能ｂ信号多重回路２３の入力となるテストパターン生成手段１の出力であるテストパターンと、機能検証対象ハードウェア３の機能Ｂ信号分離回路３４の出力テストパターンとは同一になる。
【００４５】
さらに、本実施例では対向機能ａインタリーブ回路２４の入力と、機能Ａデインタリーブ回路３３の出力と、対向機能ｂ信号多重回路２３の入力と、機能Ｂ信号分離回路３４の出力とがそれぞれ入力される機能Ａ自動判定回路４２と、機能Ｂ自動判定回路４３と、機能検証結果解析判定回路４１とから構成される機能検証結果解析判定手段４が設けられている。
【００４６】
これらの機能Ａ自動判定回路４２及び機能Ｂ自動判定回路４３の動作は、入力される２系統のテストパターンを比較し、比較結果が不一致であれば、不具合検出信号を生成する。機能検証結果解析判定回路４１の動作は機能Ａ自動判定回路４２及び機能Ｂ自動判定回路４３から出力される不具合検出信号を基に、機能検証結果出力である機能Ａデインタリーブ回路３３の出力及び機能Ｂ信号分離回路３４の出力の不具合検出箇所を特定する。
【００４７】
この結果、複雑な構成の機能検証テストパターンは機能検証テストパターン変換手段２で生成されるため、単純な構成のテストパターンを生成するだけのテストパターン生成手段１は作成、変更、修正が容易な単純な構成となり、機能検証テストパターン生成入力データ作成、テストパターン生成部１２の作成の効率化と、機能検証結果によって発生する機能検証テストパターン生成入力データ及びテストパターン生成手段１へのフィードバックとが容易となる。
【００４８】
また、機能検証結果解析判定手段４によって、機能検証対象ハードウェア３の機能Ａデインタリーブ回路３３及び機能Ｂ信号分離回路３４の各機能毎に機能検証結果の判定結果が得られるため、検証結果の読み間違い防止と、機能検証結果解析判定の効率化と、機能検証対象ハードウェア３内の不具合箇所の特定とが容易となる。
【００４９】
尚、本発明の一実施例及び他の実施例では、機能検証対象ハードウェア３の複数の機能回路検証として、機能検証テストパターン変換手段２の対向機能回路及び機能検証結果解析判定手段４の機能自動判定回路を機能検証対象ハードウェア３の複数の機能検証回路に対応して複数（段）構成としてもよい。
【００５０】
図５は本発明の別の実施例によるハードウェア機能検証装置の構成を示すブロック図である。図５において、本発明の別の実施例によるハードウェア機能検証装置（テストベンチ）８の基本的構成は上記の通りであるが、ハードウェア機能検証方法についてさらに工夫している。
【００５１】
つまり、機能検証テストパターン変換手段２は対向機能ａ符号多重回路２５と、対向機能ａ符号エンコード回路２６と、誤り挿入制御回路２７とから構成され、機能検証対象ハードウェア３のブロック符号を用いた機能Ａ誤り検出／誤り訂正回路３５の機能検証を可能としている。
【００５２】
対向機能ａ符号エンコード回路２６の動作はブロック符号を生成する生成多項式に基づいて構成され、テストパターン生成手段１から入力されるテストパターンからブロック符号を生成する。生成されたブロック符号はテストパターン生成手段１から入力されるテストパターンへ付加するため、対向機能ａ符号多重回路２５へ出力される。
【００５３】
対向機能ａ符号多重回路２５の動作は対向機能ａ符号エンコード回路２６から出力されたブロック符号を、テストパターン生成手段１から入力されるテストパターンへ付加することでブロック符号語を生成し、機能検証テストパターンとして出力する。
【００５４】
誤り挿入制御回路２７の動作はテストパターン生成手段１から出力される誤り挿入制御信号によって、対向機能ａ符号多重回路２５から出力された機能検証テストパターンの任意の箇所へ誤り挿入し、機能検証テストパターンに誤りを発生することができる。この任意の箇所に誤りを発生した（または発生していない）機能検証テストパターンが機能検証対象ハードウェア３へ出力される。
【００５５】
一方、機能検証結果解析判定手段４は入力される２系統のテストパターンを比較し、比較結果が不一致であれば、不具合検出信号を生成する動作の機能Ａ自動判定回路４２と、機能Ａ自動判定回路４２から出力される不具合検出信号を基に機能検証結果出力である機能Ａ誤り検出／誤り訂正回路３５の不具合検出箇所を特定する動作及び誤り挿入制御回路２７へ入力されるテストパターン生成手段１からの誤り挿入制御信号によって任意に挿入された誤り位置を特定する動作の機能検証結果解析判定回路４１とから構成されている。
【００５６】
したがって、本発明の一実施例及び他の実施例と同様に、誤りを含んだ複雑な構成の機能検証テストパターンは機能検証テストパターン変換手段２で生成されるため、単純な構成のテストパターンを生成するだけのテス・パターン生成手段１は作成、変更、修正が容易な単純な構成となり、機能検証テストパターン生成入力データ作成及びテストパターン生成部１２の作成の効率化と、機能検証結果によって発生する機能検証テストパターン生成入力データ及びテストパターン生成手段１へのフィードバックとが容易となる。
【００５７】
また、機能検証解析判定手段４によって、機能検証対象ハードウェア３の機能検証結果の判定結果が得られるため、検証結果の読み間違い防止と、機能検証結果解析判定の効率化と、機能検証対象ハードウェア３内の不具合箇所の特定とが容易となる。
【００５８】
このように、対向回路組込みテストベンチという基本構成に基づき、テストパターン生成手段１が単純な構成のテストパターンを生成するだけの作成、変更、修正が容易な単純な構成となり、機能検証テストパターン生成入力データ作成、テストパターン生成部作成の効率化、機能検証結果によって発生する機能検証テストパターン生成入力データ及びテスト・パターン生成部へのフィードバックを容易に行うことができる。
【００５９】
また、機能検証解析判定手段４によって機能検証対象ハードウェア３の各機能毎に機能検証結果の判定結果が得られるため、検証結果の読み間違い防止、機能検証結果解析判定の効率化、機能検証対象ハードウェア３内の不具合箇所の特定を容易にすることができる。
【００６０】
よって、機能検証対象であるハードウェアが組込まれるシステムに類似した機能検証環境を構築することができ、機能検証テストパターン生成データ作成の効率化と機能検証テストパターン生成の効率化と機能検証結果解析判定の効率化とを図ることができる。
【００６１】
尚、本発明は上記の各実施例に限定されることなく、本発明の技術思想の範囲内において、各実施例が適宜変更され得ることは明らかである。
【００６２】
【発明の効果】
以上説明したように本発明は、ハードウェアの機能検証において、機能検証のテストパターン生成入力データから単純な構成のテストパターンを生成し、その単純な構成のテストパターンを機能検証対象ハードウェアの構成機能に対応する複雑な構成の機能検証テストパターンに変換し、機能検証テストパターンへの変換の際に入力されるテストパターンと機能検証テストパターンが入力される機能検証対象ハードウェアの機能検証結果である出力とを比較判定し、比較判定の結果が不一致である時に不具合検出信号を生成するとともに比較不一致箇所を特定することによって、機能検証対象であるハードウェアが組込まれるシステムに類似した機能検証環境を構築することができ、機能検証テストパターン生成データ作成の効率化と機能検証テストパターン生成の効率化と機能検証結果解析判定の効率化とを図ることができるという効果が得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態によるハードウェア機能検証装置の構成を示すブロック図である。
【図２】本発明の実施の形態によるハードウェア機能検証装置の動作を示すフローチャートである。
【図３】本発明の一実施例によるハードウェア機能検証装置の構成を示すブロック図である。
【図４】本発明の他の実施例によるハードウェア機能検証装置の構成を示すブロック図である。
【図５】本発明の別の実施例によるハードウェア機能検証装置の構成を示すブロック図である。
【図６】従来のハードウェア機能検証装置の構成を示すブロック図である。
【図７】従来のハードウェア機能検証装置のシステム構成を示すブロック図である。
【符号の説明】
１テストパターン生成手段
２機能検証テストパターン変換手段
３機能検証ハードウェア
４機能検証結果解析判定手段
５機能検証テストパターン
６〜８ハードウェア機能検証装置（テストベンチ）
１１データ入力部
１２テスト・パターン生成部
１３テスト・パターン出力部
２１対向機能ｂテストパターン変換部（対向機能ｂ回路）
２２対向機能ａテストパターン変換部（対向機能ａ回路）
２３対向機能ｂ信号多重回路
２４対向機能ａインタリーブ回路
２５対向機能ａ符号多重回路
２６対向機能ａ符号エンコード回路
２７誤り挿入制御回路
３１機能Ａ動作部（機能Ａ回路）
３２機能Ｂ動作部（機能Ｂ回路）
３３機能Ａデインタリーブ回路
３４機能Ｂ信号分離回路
３５機能Ａ誤り検出／誤り訂正回路
４１機能検証結果解析判定部（機能検証結果解析判定回路）
４２機能Ａ自動判定部（機能Ａ自動判定回路）
４３機能Ｂ自動判定部（機能Ｂ自動判定回路）[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a hardware function verification method and a hardware function verification apparatus, and more particularly to a function verification method of hardware to be verified by a test bench using a hardware description language.
[0002]
[Prior art]
Conventionally, in a test pattern generation model automatic generation method, a function verification test pattern generation model input to hardware that is a function verification target is automatically generated based on specifications.
[0003]
This test pattern generation model automatic generation method is disclosed in Japanese Patent Laid-Open No. 7-181237, and the test pattern generation model automatic generation method shown in FIGS. 6 and 7 will be described below.
[0004]
This test pattern generation model automatic creation method includes an arithmetic processing device 211, an input / output device 212, and a storage device 213 in an information processing system. Based on test pattern generation model specification data, text data and test patterns are generated. Test pattern generation model specification analyzing unit 111 for generating correspondence information, text data input unit generating unit 112 for outputting a text data input unit, test pattern conversion unit generating unit 113 for outputting a test pattern conversion unit, and test patterns The test pattern output unit creating unit 114 outputs an output unit.
[0005]
The test pattern generation model specification data 115 defined in the hardware description language is read by the input / output device 212 and transferred to the arithmetic processing device 211. The test pattern generation model specification analyzing means 111 analyzes the test pattern generation model specification data 115 via the arithmetic processing unit 211, and the correspondence information between the text data indicating the relationship between the clock number and the terminal name and the data type information and the test pattern. 116 is created and stored in the storage device 213.
[0006]
The test pattern generation model creation means is a text constituting the test pattern generation model creation means based on the data of the correspondence information 116 between the text data and the test pattern from the test pattern generation text data defined by the test pattern generation model specification data 115. The test pattern generation model 117 is created through the processing of various means such as the data input unit creation unit 112, the test pattern conversion unit creation unit 113, and the test pattern output unit creation unit 114.
[0007]
The test pattern generation model 117 includes a text data input unit 118, a test pattern conversion unit 119, and a test pattern output unit 120.
[0008]
[Problems to be solved by the invention]
However, in the above-described conventional technique, the model for generating the function verification test pattern is automatically generated from the test pattern generation model specification data. Therefore, the function verification test pattern generation model is generated from the automatically generated function verification test pattern generation model. After the function verification test pattern is input to the function verification target hardware, the analysis and judgment of the function verification result, which is the output of the function verification target hardware, is performed manually, and it is possible to identify the defective part in the function verification target hardware. There is a problem that a lot of man-hours are saved.
[0009]
In addition, there are problems in that it takes time to read the verification result, read the function verification test pattern generation input data based on the function verification result, and feedback to the function verification test pattern generation model.
[0010]
Therefore, the object of the present invention is to solve the above-mentioned problems, to build a function verification environment similar to a system in which hardware to be function verified is incorporated, and to improve the efficiency of function verification test pattern generation data creation. An object of the present invention is to provide a hardware function verification method and a hardware function verification apparatus capable of improving the efficiency of function verification test pattern generation and the efficiency of function verification result analysis determination.
[0011]
[Means for Solving the Problems]
  The hardware function verification method according to the present invention performs hardware function verification.Used for hardware function verification equipmentA hardware function verification method,
  Test pattern generation means configured to generate a test pattern having a simple configuration from the test pattern generation input data of the functional verification, the data verification unit including the data input unit, the test pattern generation unit, and the test pattern output unit. A function verification test pattern conversion unit configured to convert a test pattern having a simple configuration into a function verification test pattern having a complex configuration, which is configured by a counter function a circuit and a counter function b circuit corresponding to the configuration function of the function verification target hardware And
  The hardware function verification device is a function verification result of the function verification target hardware to which the function verification test pattern is input based on the test patterns input to the opposing function a circuit and the opposing function b circuit, respectively. A function verification result analysis determination step for generating a defect detection signal when the output is compared and determined and the comparison result is inconsistent and for specifying the comparison inconsistent portion is executed.ing.
[0012]
  A hardware function verification apparatus according to the present invention is a hardware function verification apparatus that performs hardware function verification,
  A test pattern generation means that includes a data input unit, a test pattern generation unit, and a test pattern output unit, and generates a test pattern having a simple configuration from the test pattern generation input data for the functional verification;
  Function verification test pattern conversion means configured to convert the test pattern having a simple configuration into a function verification test pattern having a complex configuration, which includes a counter function a circuit and a counter function b circuit corresponding to the configuration function of the function verification target hardware ,
  Based on the test pattern input to each of the opposing function a circuit and the opposing function b circuit, an output that is a function verification result of the function verification target hardware to which the function verification test pattern is input is compared and compared. Function verification result analysis / determination means for generating a defect detection signal when the result is inconsistent and identifying a comparison inconsistent portionWhenIt has.
[0013]
That is, the hardware function verification method of the present invention is a hardware function verification method using a test circuit built-in test bench, and comprises a test pattern generation step in the test bench created for function verification of the function verification target hardware In the next step of the test pattern output unit to be performed, a function verification test pattern conversion step composed of a counter function a test pattern conversion unit and a counter function b test pattern conversion unit is provided, and the function B operation unit next to the function verification hardware is provided. The step is provided with a function verification result analysis determination step including a function verification result analysis determination unit, a function A automatic determination unit, and a function B automatic determination unit.
[0014]
The function verification test pattern conversion step composed of the opposing function a test pattern conversion unit and the opposing function b test pattern conversion unit is a simple configuration test pattern generated in the test pattern generation step. Is converted into a test pattern with a complicated configuration by the opposing function a test pattern converting unit and the opposing function b test pattern converting unit configured corresponding to the function A operating unit and the function B operating unit, A function verification test pattern is input to certain hardware.
[0015]
In the function verification result analysis / determination step including the function verification result analysis / determination unit, the function A automatic determination unit, and the function B automatic determination unit, the same test pattern “input of the opposing function a test pattern conversion unit” "Function A operation unit output" is input to the function A automatic determination unit, and "opposite function b test pattern conversion unit input and function B operation unit output" are input to the function B automatic determination unit, respectively. The function verification results of the function A operation unit and the function B operation unit constituting the hardware are automatically determined.
[0016]
In this automatic determination, if the comparison results do not match, a defect detection signal is generated, and the function verification result analysis determination unit outputs the function verification result output from the function A automatic determination unit and the function B automatic determination unit based on the defect detection signal. Identify the output defect detection location.
[0017]
Therefore, it is necessary for the test pattern generation step to generate a function verification test pattern having a complicated configuration in consideration of the function verification between the function A and the function B constituting the hardware to be verified by the function verification test pattern conversion step. The function verification test pattern generation input data and the test pattern generation unit are created more efficiently, the function verification test pattern generation input data and the test pattern generation step of the function verification result. The effect that the feedback to can be performed easily is acquired.
[0018]
Furthermore, since the function verification result analysis determination step obtains a function verification result determination result for each function of the function A operation unit and the function B operation unit, which are functions constituting the function verification target hardware, The effects of preventing reading mistakes, improving the efficiency of the function verification result analysis and determination, and facilitating the identification of the defective part in the function verification target hardware are obtained.
[0019]
As described above, by incorporating the opposing function of the function that constitutes the hardware subject to functional testing and the analysis determination function in the test bench used for functional validation, the system in which the hardware that is subject to functional validation is incorporated. A similar function verification environment (system) is established. By building this functional verification environment (system), function verification test pattern generation data is created by changing the function test method of the target hardware to be verified to a function verification method in system operation. Efficiency, function verification test pattern generation efficiency, and function verification result analysis determination efficiency can be improved.
[0020]
DETAILED DESCRIPTION OF THE INVENTION
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram showing a configuration of a hardware function verification apparatus according to an embodiment of the present invention. In FIG. 1, test pattern generation means 1, function verification test pattern conversion means 2, function verification hardware 3, and function verification result analysis determination in a test bench created for function verification of the function verification target hardware And means 4.
[0021]
The test pattern generation unit 1 includes a data input unit 11, a test pattern generation unit 12, and a test pattern output unit 13. The function verification test pattern conversion means 2 includes a counter function b test pattern conversion unit 21 and a counter function a test pattern conversion unit 22.
[0022]
The function verification hardware 3 includes a function A operation unit 31 and a function B operation unit 32. The function verification result analysis / determination unit 4 includes a function verification result analysis / determination unit 41, a function A automatic determination unit 42, and a function B automatic determination unit 43.
[0023]
FIG. 2 is a flowchart showing the operation of the hardware function verification apparatus according to the embodiment of the present invention. The operation of the hardware function verification apparatus according to the embodiment of the present invention will be described with reference to FIG. 1 and FIG.
[0024]
The function verification test pattern conversion unit 2 corresponds to the function A operation unit 31 and the function B operation unit 32 which are the configuration functions of the function verification target hardware 3 by using the simple test pattern generated by the test pattern generation unit 1. The counter function a test pattern conversion unit 22 and the counter function b test pattern conversion unit 23 that are configured are converted into test patterns having a complicated configuration (steps S1 and S2 in FIG. 2), and the function verification test pattern is stored in the function verification target hardware 3. It is input as 5.
[0025]
In the function verification result analysis determination means 4, “the input of the opposing function a test pattern conversion unit 22” and “the output of the function A operation unit 32” that are the same test pattern are input to the function A automatic determination unit 42. The “input of the opposite function b test pattern conversion unit 23” and “output of the function B operation unit 33” are input to the function B automatic determination unit 43, and the function A operation unit 31 and the function A operation unit 31 constituting the function verification target hardware by comparison match The function verification result of the function B operation unit 32 is automatically determined (step S3 in FIG. 2).
[0026]
In this automatic determination, if the comparison result does not match (step S4 in FIG. 2), a defect detection signal is generated, and the function verification result analysis determination unit 41 determines the function A automatic determination that is the function verification result based on the defect detection signal. The defect detection location of the output of the unit 42 and the output of the function B automatic determination unit 43 is specified (step S5 in FIG. 2). If the comparison result is coincident (step S4 in FIG. 2), the coincidence of the comparison result is notified as it is (step S6 in FIG. 2).
[0027]
Therefore, the function verification test pattern conversion unit 3 causes the test pattern generation unit 1 to perform a function verification test having a complicated configuration in consideration of the function verification of the function A operation unit 32 and the function B operation unit 33 constituting the function verification target hardware 3. It is not necessary to generate a pattern, and a test pattern having a simple configuration is generated, so that the function verification test pattern generation input data and the test pattern generation unit 12 can be efficiently created, and the function verification test pattern of the function verification result can be obtained. An effect is obtained that the generated input data and the feedback to the test pattern generating means 1 can be easily performed.
[0028]
In addition, since the function verification result analysis determination unit 4 obtains a determination result of the function verification result for each function of the function A operation unit 31 and the function B operation unit 32 that constitute the function verification target hardware 3, It is possible to easily prevent erroneous reading of the verification result, to improve the efficiency of the function verification result analysis determination, and to identify the defective part in the function verification target hardware 3.
[0029]
FIG. 3 is a block diagram showing the configuration of the hardware function verification apparatus according to the embodiment of the present invention. In FIG. 3, a hardware function verification device (test bench) 6 using a test circuit with a counter circuit built-in is shown. The hardware function verification apparatus 6 includes a test pattern generation unit 1, a function verification test pattern conversion unit 2, and a function verification result analysis determination unit 4.
[0030]
The test pattern generation unit 1 includes a data input unit 11, a test pattern generation unit 12, and a test pattern output unit 13. The function verification test pattern conversion means 2 includes a counter function b circuit 21 and a counter function a circuit 22. The function verification result analysis determination unit 4 includes a function verification result analysis determination circuit 41, a function A automatic determination circuit 42, and a function B automatic determination circuit 43.
[0031]
In the test pattern generation unit 1, the function verification test pattern generation input data input from the data input unit 11 is supplied to the test pattern generation unit 12, and a simple test pattern is generated by the test pattern generation unit 12. The generated test pattern having a simple configuration is output to the function verification test pattern conversion unit 2 and the function verification result analysis determination unit 4 by the test pattern output unit 13.
[0032]
The function verification test pattern conversion means 2 is composed of the counter function a circuit 22 and the counter function b circuit 21 which are counter functions corresponding to the function A circuit 31 and the function B circuit 32 constituting the function verification target hardware 3. The test pattern having a simple configuration from the test pattern generation unit 1 is converted into a test pattern having a complicated configuration by passing through the opposing function a circuit 22 and the opposing function b circuit 21, and the function verification target hardware is converted into a function verification test pattern. Output to the wear 3.
[0033]
The test pattern of this complicated configuration is supplied to the function verification target hardware 3 as a function verification test pattern, and the function verification test pattern passing through the function A circuit 31 and the function B circuit 32 constituting the function verification target hardware 3 functions. The verification result is output to the function verification result analysis determination unit 4.
[0034]
In the function verification result analysis determination means 4, the function A automatic determination circuit 42 receives the input of the opposing function a circuit 22 and the output of the function A circuit 31. Similarly, the function B automatic determination circuit 43 receives the input of the opposing function b circuit 21 and the output of the function B circuit 32.
[0035]
The input of the opposing function a circuit 22 and the output of the function A circuit 31, the input of the opposing function b circuit 21 and the output of the function B circuit 32 input to the function A automatic determination circuit 42 and the function B automatic determination circuit 43 are respectively compared. If the comparison results do not match, a defect detection signal is generated.
[0036]
In the function verification result analysis / determination circuit 41, the output of the function A circuit 31 and the output of the function B circuit 32, which are function verification outputs, are based on the failure detection signals output from the function A automatic determination circuit 42 and the function B automatic determination circuit 43. Identify the defect detection location.
[0037]
FIG. 4 is a block diagram showing the configuration of a hardware function verification apparatus according to another embodiment of the present invention. FIG. 4 shows a specific example for explaining the operation of the function verification test pattern conversion means 2.
[0038]
A hardware function verification device (test bench) 7 according to another embodiment of the present invention includes a test pattern generation means 1, a function verification test pattern conversion means 2, and a function verification result analysis determination means 4.
[0039]
The test pattern generation unit 1 includes a data input unit 11, a test pattern generation unit 12, and a test pattern output unit 13. The function verification test pattern conversion means 2 includes a counter function b signal multiplexing circuit 23 and a counter function a interleave circuit 24.
[0040]
The function verification target hardware 3 includes a function A deinterleave circuit 33 and a function B signal separation circuit 34. The function verification result analysis determination unit 4 includes a function verification result analysis determination circuit 41, a function A automatic determination circuit 42, and a function B automatic determination circuit 43.
[0041]
The function verification test pattern conversion means 2 corresponds to the function A deinterleave circuit 33 and the function B signal separation circuit 34 that constitute the function verification target hardware 3, and the counter function a interleave circuit 24, the counter function b signal multiplexing circuit 23, It is composed of
[0042]
The opposing function b signal multiplexing circuit 23 of the function verification test pattern conversion means 2 converts the signals that are multiplexed and input in accordance with a certain rule in the function B signal separation circuit 34 constituting the hardware 3 to be verified into a plurality of signals. Since the separating operation is performed, a signal multiplexing circuit having a function (operation) for multiplexing a plurality of input signals input according to the same rule is obtained. The counter function b signal multiplexing circuit 23 multiplex-converts a plurality of input test patterns from the test pattern generation means 1 and outputs them to the counter function a interleave circuit 24 in the next stage. The input test pattern subjected to the multiple conversion is also output to the function A automatic determination circuit 42 of the function verification result analysis determination unit 4.
[0043]
The counter function a interleave circuit 24 to which the test pattern multiplexed and converted by the counter function b signal multiplexing circuit 23 is input has a certain rule for the signal input in the function A deinterleave circuit 33 constituting the function verification target hardware 3. Therefore, a function (operation) for rearranging and distributing signals input according to the same rule is performed because the signal that has been rearranged and distributed is returned to the original signal (before the rearrangement and distribution processing). Interleave circuit. The counter function a interleave circuit 24 interleaves again the input test pattern from the test pattern generation means 1 that has been multiplexed and converted by the counter function b signal multiplexing circuit 23, and outputs it to the function verification target hardware 3 as a function verification test pattern.
[0044]
On the other hand, the opposite function b signal multiplexing circuit 23 of the function verification test pattern conversion means 2 performs multiple conversion of a simple test pattern and outputs it to the opposite function a interleave circuit 24 and the function verification result analysis determination means 4. In this case, the test pattern to be input to the next-stage opposing function a interleave circuit 24 and the output test pattern of the function A deinterleave circuit 33 of the function verification target hardware 3 are the same. Similarly, the test pattern that is the output of the test pattern generation means 1 that is the input of the opposing function b signal multiplexing circuit 23 of the function verification test pattern conversion means 2 and the output of the function B signal separation circuit 34 of the function verification target hardware 3 The test pattern is the same.
[0045]
Further, in this embodiment, the input of the counter function a interleave circuit 24, the output of the function A deinterleave circuit 33, the input of the counter function b signal multiplexing circuit 23, and the output of the function B signal separation circuit 34 are input. A function verification result analysis determination unit 4 including a function A automatic determination circuit 42, a function B automatic determination circuit 43, and a function verification result analysis determination circuit 41 is provided.
[0046]
The operations of the function A automatic determination circuit 42 and the function B automatic determination circuit 43 compare two input test patterns, and generate a defect detection signal if the comparison results do not match. The operation of the function verification result analysis / determination circuit 41 is based on the failure detection signal output from the function A automatic determination circuit 42 and the function B automatic determination circuit 43, and the output and function of the function A deinterleave circuit 33, which is the function verification result output. The defect detection location of the output of the B signal separation circuit 34 is specified.
[0047]
As a result, since the function verification test pattern having a complicated configuration is generated by the function verification test pattern conversion unit 2, the test pattern generation unit 1 that only generates a simple configuration test pattern can be easily created, changed, and modified. It becomes a simple configuration, the function verification test pattern generation input data creation, the efficiency of creation of the test pattern generation unit 12, the function verification test pattern generation input data generated by the function verification result and the feedback to the test pattern generation means 1 It becomes easy.
[0048]
Further, since the function verification result analysis / determination unit 4 obtains a function verification result determination result for each function of the function A deinterleave circuit 33 and the function B signal separation circuit 34 of the function verification target hardware 3, It is easy to prevent reading mistakes, improve efficiency of function verification result analysis determination, and specify a defective part in the function verification target hardware 3.
[0049]
In one embodiment and other embodiments of the present invention, functions of the opposing function circuit of the function verification test pattern conversion means 2 and the function verification result analysis determination means 4 are used as a plurality of function circuit verifications of the function verification target hardware 3. The automatic determination circuit may have a plurality (stage) configuration corresponding to a plurality of function verification circuits of the hardware 3 to be verified.
[0050]
FIG. 5 is a block diagram showing a configuration of a hardware function verification apparatus according to another embodiment of the present invention. In FIG. 5, the basic configuration of a hardware function verification apparatus (test bench) 8 according to another embodiment of the present invention is as described above, but the hardware function verification method is further devised.
[0051]
That is, the function verification test pattern conversion means 2 is composed of the opposing function a code multiplexing circuit 25, the opposing function a code encoding circuit 26, and the error insertion control circuit 27, and uses the block code of the function verification target hardware 3. The function verification of the function A error detection / error correction circuit 35 is enabled.
[0052]
The operation of the opposing function a code encoding circuit 26 is configured based on a generator polynomial for generating a block code, and generates a block code from the test pattern input from the test pattern generating means 1. The generated block code is output to the opposing function a code multiplexing circuit 25 for addition to the test pattern input from the test pattern generating means 1.
[0053]
The operation of the opposing function a code multiplexing circuit 25 is to generate a block codeword by adding the block code output from the opposing function a code encoding circuit 26 to the test pattern input from the test pattern generating means 1, and to verify the function. Output as a test pattern.
[0054]
The operation of the error insertion control circuit 27 is performed by inserting an error into an arbitrary portion of the function verification test pattern output from the opposing function a code multiplexing circuit 25 by the error insertion control signal output from the test pattern generation means 1 and performing the function verification test. Errors can occur in the pattern. A function verification test pattern in which an error has occurred (or has not occurred) at this arbitrary location is output to the function verification target hardware 3.
[0055]
On the other hand, the function verification result analysis determination means 4 compares two input test patterns, and if the comparison results do not match, the function A automatic determination circuit 42 for generating a defect detection signal and the function A automatic determination An operation for specifying a defect detection location of the function A error detection / error correction circuit 35, which is a function verification result output based on the defect detection signal output from the circuit 42, and a test pattern generation means 1 input to the error insertion control circuit 27 And a function verification result analysis / determination circuit 41 for the operation of specifying an error position arbitrarily inserted by an error insertion control signal from.
[0056]
Accordingly, as in one embodiment and other embodiments of the present invention, a function verification test pattern having a complicated configuration including an error is generated by the function verification test pattern conversion means 2, so that a test pattern having a simple configuration is generated. The test pattern generation means 1 that only needs to be generated has a simple configuration that is easy to create, change, and modify, and is generated by the efficiency of the function verification test pattern generation input data generation and the test pattern generation unit 12 and the function verification result. The function verification test pattern generation input data and the feedback to the test pattern generation means 1 are facilitated.
[0057]
In addition, since the function verification analysis determination unit 4 obtains the determination result of the function verification result of the function verification target hardware 3, it prevents the reading error of the verification result, improves the efficiency of the function verification result analysis determination, and the function verification target hardware. It becomes easy to identify a defective part in the wear 3.
[0058]
As described above, based on the basic configuration of the test circuit built-in test bench, the test pattern generation means 1 has a simple configuration that can be easily created, changed, and modified so as to generate a simple test pattern. It is possible to easily perform input data creation, efficiency of test pattern generation unit creation, and function verification test pattern generation input data generated by the function verification result and feedback to the test pattern generation unit.
[0059]
Further, since the function verification analysis determination means 4 obtains a determination result of the function verification result for each function of the function verification target hardware 3, prevention of erroneous reading of the verification result, efficiency improvement of the function verification result analysis determination, function verification target It is possible to easily identify the defective part in the hardware 3.
[0060]
Therefore, it is possible to construct a function verification environment similar to a system in which hardware that is the target of function verification is incorporated, improve the efficiency of function verification test pattern generation data generation, increase the efficiency of function verification test pattern generation, and analyze function verification results It is possible to improve the efficiency of the determination.
[0061]
It should be noted that the present invention is not limited to the above-described embodiments, and it is obvious that the embodiments can be appropriately changed within the scope of the technical idea of the present invention.
[0062]
【The invention's effect】
As described above, in the hardware functional verification, the present invention generates a test pattern having a simple configuration from input data for function verification test pattern generation, and uses the simple configuration test pattern as a configuration of the hardware to be verified. It is converted into a function verification test pattern with a complex configuration corresponding to the function, and the test pattern input during the conversion to the function verification test pattern and the function verification result of the target hardware to be verified in which the function verification test pattern is input A function verification environment similar to a system in which the hardware to be verified is built in by comparing and determining a certain output, generating a defect detection signal when the result of the comparison determination is inconsistent, and identifying the comparison mismatch point Functional verification test pattern generation data creation efficiency and functional verification Effect that can be achieved and efficiency of the test pattern generation and functional verification result analysis efficiency determination.
[Brief description of the drawings]
FIG. 1 is a block diagram showing a configuration of a hardware function verification apparatus according to an embodiment of the present invention.
FIG. 2 is a flowchart showing the operation of the hardware function verification apparatus according to the embodiment of the present invention.
FIG. 3 is a block diagram showing a configuration of a hardware function verification apparatus according to an embodiment of the present invention.
FIG. 4 is a block diagram showing a configuration of a hardware function verification apparatus according to another embodiment of the present invention.
FIG. 5 is a block diagram showing a configuration of a hardware function verification apparatus according to another embodiment of the present invention.
FIG. 6 is a block diagram showing a configuration of a conventional hardware function verification apparatus.
FIG. 7 is a block diagram showing a system configuration of a conventional hardware function verification apparatus.
[Explanation of symbols]
1 Test pattern generation means
2 Function verification test pattern conversion means
3 Functional verification hardware
4. Function verification result analysis judgment means
5 functional verification test patterns
6-8 Hardware function verification device (test bench)
11 Data input part
12 Test pattern generator
13 Test pattern output section
21 Opposite function b test pattern converter (opposite function b circuit)
22 Opposite function a test pattern converter (opposite function a circuit)
23 Opposite function b signal multiplexing circuit
24 Opposite function a interleave circuit
25 Opposite function a code multiplex circuit
26 Opposite function a code encoding circuit
27 Error insertion control circuit
31 Function A operation part (Function A circuit)
32 Function B operation part (Function B circuit)
33 Function A deinterleave circuit
34 Function B signal separation circuit
35 Function A Error Detection / Error Correction Circuit
41 function verification result analysis determination unit (functional verification result analysis determination circuit)
42 Function A automatic judgment part (Function A automatic judgment circuit)
43 Function B automatic judgment part (Function B automatic judgment circuit)

Claims

A hardware function verification method used in a hardware function verification apparatus that performs hardware function verification ,
Test pattern generation means configured to generate a test pattern having a simple configuration from the test pattern generation input data of the functional verification, the data verification unit including the data input unit, the test pattern generation unit, and the test pattern output unit. A function verification test pattern conversion unit configured to convert a test pattern having a simple configuration into a function verification test pattern having a complex configuration, which is configured by a counter function a circuit and a counter function b circuit corresponding to the configuration function of the function verification target hardware And
The hardware function verification device is a function verification result of the function verification target hardware to which the function verification test pattern is input based on the test patterns input to the opposing function a circuit and the opposing function b circuit, respectively. A hardware function verification method, comprising: performing a function verification result analysis determination step of generating a defect detection signal and specifying a comparison mismatch portion when comparing and determining an output and the comparison result is mismatched .

A hardware functional verification device that performs hardware functional verification,
A test pattern generation means that includes a data input unit, a test pattern generation unit, and a test pattern output unit, and generates a test pattern having a simple configuration from the test pattern generation input data for the functional verification;
Function verification test pattern conversion means configured to convert the test pattern having a simple configuration into a function verification test pattern having a complex configuration, which includes a counter function a circuit and a counter function b circuit corresponding to the configuration function of the function verification target hardware ,
Based on the test pattern input to each of the opposing function a circuit and the opposing function b circuit, an output that is a function verification result of the function verification target hardware to which the function verification test pattern is input is compared and compared. results hardware functional verification apparatus characterized by and a function verification result analysis judging means for specifying a comparison mismatch positions to generate a fault detection signal when a mismatch.