JP4567314B2

JP4567314B2 - 半導体装置及びその製造方法

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Description

本発明は、強誘電体メモリに好適な半導体装置及びその製造方法に関する。

近時、０．１８μｍ世代の強誘電体キャパシタの形状として、集積度の向上を目的として、側面が垂直に近い形状が求められている。このため、例えばハードマスクを用いた高温一括エッチング法で、上部電極膜、強誘電体膜及び下部電極膜を一括してエッチングする方法が採用されはじめている。このとき、ハードマスクの構造としては、ＴＥＯＳ膜及びＴｉＮ膜の積層構造が採用されている。

但し、現在のプロセスにおいて高温一括エッチング法を採用した場合、強誘電体膜のエッチング中に発生した飛散物が、変質した後にキャパシタの側壁部に堆積することがある。このような側壁堆積物が存在すると、上部電極と下部電極との間にリーク電流が生じることがある。そこで、従来、下部電極膜のエッチングの際に、この堆積物を除去するようにしている。

しかしながら、側壁堆積物は、強誘電体膜に対するエッチングダメージを抑える作用を有している。このため、従来の強誘電体メモリを製造する際に強誘電体キャパシタの側壁堆積物を完全に除去してしまうと、強誘電体膜の損傷が局所的に極めて大きくなり、所望の特性が得られなくなってしまう。このため、従来の強誘電体メモリでは、リーク電流を十分に抑制することができない。

特開２００３−０９２３９１号公報

本発明は、強誘電体膜の局所的な損傷を抑制しながらリーク電流を十分に低減することができる構造の強誘電体キャパシタを備えた半導体装置及びその製造方法を提供することを目的とする。

本願発明者は、前記課題を解決すべく鋭意検討を重ねた結果、互いにトレードオフの関係にある側壁堆積物の除去によるリーク電流の低減、及び強誘電体膜のエッチングダメージの低減について、次のような見解を得た。

本願発明者が撮影した高温一括エッチング後の典型的なＳＥＭ写真（走査型電子顕微鏡写真）を図１３に示す。図１３に示すように、キャパシタ同士の間隔が狭い長辺には側壁堆積物が付着しやすく、容量絶縁膜（強誘電体膜）には損傷が生じていないが、キャパシタ同士の間隔が広い短辺には側壁堆積物が付着しにくく、容量絶縁膜の上部電極側に損傷が生じている。

このような観察結果に基づき、本願発明者は、高温一括エッチング時の側壁堆積物の付着しやすさは、エッチング条件だけでなく、キャパシタの辺の長さ及びキャパシタ同士の間隔という２つの形状因子の影響も受けることを見出した。つまり、従来のセルキャパシタのレイアウトでは、図１０〜図１２に示すように、隣り合うキャパシタ同士の間隔が列方向と行方向とで相違している。このため、キャパシタの長辺と短辺とで側壁堆積物の量が相違しており、リーク電流を低減しながら損傷を抑制できるように、エッチング条件を調整することが困難となっているのである。

そこで、本願発明者が、側壁堆積物の付着しやすさをキャパシタのリーク電流密度により定量化し、これらの形状因子との関係を求めた。この結果を表１に示す。ここで、リーク指数Ｌは、「（キャパシタの辺の長さ）／（キャパシタ同士の間隔）」と定義した。

表１に示すように、リーク指数Ｌが大きいほど、キャパシタリーク電流密度が大きくなるという関係が確認された。

そして、本願発明者は、これらの見解に基づき、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置は、半導体基板と、前記半導体基板の表面に形成された複数のトランジスタと、前記トランジスタを覆う層間絶縁膜と、前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、を有する半導体装置を対象とする。そして、第１の半導体装置は、前記複数の強誘電体キャパシタは、アレイ状に配置されており、前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、前記長方形の長辺の長さと、隣り合う２個の強誘電体キャパシタの長辺同士の間隔と、の比は、前記長方形の短辺の長さと、隣り合う２個の強誘電体キャパシタの短辺同士の間隔との比と実質的に一致している。また、前記強誘電体キャパシタの側壁に全周にわたって側壁堆積物が付着しており、隣り合う２個の強誘電体キャパシタの長辺同士の間隔は、隣り合う２個の強誘電体キャパシタの短辺同士の間隔よりも広い。

本発明によれば、強誘電体キャパシタの側壁に付着する側壁堆積物の量が全周にわたってほぼ均一になるため、ある部分ではリーク電流が高くなり、他のある部分では損傷が大きくなるような現象を回避することができる。このため、エッチング条件を調整することのみで、容易に強誘電体膜の局所的な損傷を抑制しながらリーク電流を低減することができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１０１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

（第１の参考例）
次に、第１の参考例について説明する。図２は、第１の参考例に係る半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。また、図３は、図２中のＩ−Ｉ線に沿った断面図、図４（ａ）は、図２中のＩＩ−ＩＩ線に沿った断面図、図４（ｂ）は、図２中のＩＩＩ−ＩＩＩ線に沿った断面図、図５は、図２中のＩＶ−ＩＶ線に沿った断面図である。

第１の参考例においては、図２〜図５に示すように、Ｓｉ基板等の半導体基板１の表面に、一方向に延びる複数の素子領域２１を区画する素子分離絶縁膜２が、例えばＳＴＩ（Shallow Trench Isolation）法により形成されている。また、素子領域２１が延びる方向に対して４５度程度傾斜した方向に延びるゲート電極４（ワード線）がゲート絶縁膜３を介して半導体基板１上に形成されている。２本のゲート電極４により、各素子領域２１が３分割されている。また、素子領域２１内の半導体基板１の表面には、ゲート電極４に対して自己整合的に不純物拡散層６及び７が形成されている。不純物拡散層７は、２本のゲート電極４により３分割された素子領域２１の中央部に形成され、不純物拡散層６は、素子領域２１の両端部に形成されている。更に、各ゲート電極４の側方にはサイドウォール５が形成されている。このようにしてＭＯＳトランジスタが構成され、このＭＯＳトランジスタが図１中のＭＯＳトランジスタ１０１に相当する。

半導体基板１の上には、ＭＯＳトランジスタを覆うようにして層間絶縁膜８が形成されている。層間絶縁膜８には、不純物拡散層６まで到達するコンタクトホール３１、及び不純物拡散層７まで到達するコンタクトホール３２が形成されている。コンタクトホール３１内には、Ｗプラグ９がバリアメタル膜を介して埋め込まれ、コンタクトホール３２内には、Ｗプラグ１０がバリアメタル膜を介して埋め込まれている。

層間絶縁膜８上には、ゲート電極４に対して直交する方向に延びるビット線１１が形成されている。ビット線１１はＷプラグ１０に接続されている。また、層間絶縁膜８上には、下部電極１２、容量絶縁膜１３及び上部電極１４からなる強誘電体キャパシタ１５が形成されている。下部電極１２はＷプラグ９に接続されている。容量絶縁膜１３は、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）等の強誘電体膜である。強誘電体キャパシタ１５が図１中の強誘電体キャパシタ１０１に相当する。

ここで、強誘電体キャパシタ１５の平面形状は、実質的に正方形である。また、ゲート電極４が延びる方向において互いに隣り合う強誘電体キャパシタ１５同士の間隔は、ビット線１１が延びる方向において互いに隣り合う強誘電体キャパシタ１５同士の間隔と実質的に一致している。

層間絶縁膜８上には、更に、ビット線１１及び強誘電体キャパシタ１５を覆う層間絶縁膜１６が形成されている。層間絶縁膜１６には、上部電極１４まで到達するコンタクトホール３３が形成され、コンタクトホール３３内にＷプラグ１７がバリアメタル膜（図示せず）を介して埋め込まれている。そして、層間絶縁膜１６上に、ゲート電極４と平行に延びるプレート線１８が形成されている。プレート線１８はＷプラグ１７に接続されている。

更に、図示しない上層配線等が形成されて強誘電体メモリが構成されている。

このように構成された第１の参考例に係る強誘電体メモリにおいては、不純物拡散層７とビット線１１とを接続するＷプラグ１０が、プレート線１８が延びる方向において隣り合う強誘電体キャパシタ１５の間ではなく、隣り合うプレート線１８の間にずらして形成されている。従って、プレート線１８が延びる方向において隣り合う強誘電体キャパシタ１５同士の間隔を従来のものよりも狭めることができ、また、ビット線１１が延びる方向において隣り合う強誘電体キャパシタ１５同士の間隔を従来のものよりも広げることができる。つまり、上記の両方向において、強誘電体キャパシタ１５同士の間隔を実質的に均一にすることができる。また、第１の参考例では、強誘電体キャパシタ１５同士の間隔をほぼ均一にするとともに、強誘電体キャパシタ１５の平面形状を実質的な正方形としているので、表１に示したリーク指数Ｌが各辺についてほぼ均一になる。従って、その製造過程で強誘電体キャパシタ１５に側壁堆積物が付着するとしても、その量は各辺についてほぼ均一になる。このため、エッチング条件の調整により、リーク電流を低減しながら容量絶縁膜１３を構成するＰＺＴ膜等の強誘電体膜の損傷を抑制できるように、側壁堆積物の付着量を制御することができる。

なお、強誘電体キャパシタ１５の平面形状は正方形である必要はなく、また、強誘電体キャパシタ１５同士の間隔も実質的に均一である必要はない。但し、いずれの場合でも、実施形態においては、リーク指数Ｌ（（キャパシタの辺の長さ）／（キャパシタ同士の間隔））が実質的に均一であることが好ましい。例えば、強誘電体キャパシタ１５の平面形状が長方形の場合には、隣り合う強誘電体キャパシタの短辺間の間隔を、隣り合う強誘電体キャパシタの長辺間の間隔よりも小さくすることにより、リーク指数Ｌを実質的に均一にすることが好ましい。

（第２の参考例）
次に、第２の参考例について説明する。図６は、第２の参考例に係る半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。また、図７は、図６中のＩ−Ｉ線に沿った断面図である。

第２の参考例においては、第１の参考例とは異なり、素子領域２１の平面形状が「く」の字型になっていると共に、ゲート電極４（ワード線）が延びる方向が、ビット線１１に平行、且つプレート線１８に対して直交な方向となっている。そして、同一の素子領域２１に設けられた２個の不純物拡散層６は、同一のプレート線１８に上部電極１４が接続される強誘電体キャパシタ１５の下部電極１２に接続されている。

このように構成された第２の参考例においても、第１の参考例と同様の効果が得られる。

（第３の参考例）
次に、第３の参考例について説明する。図８は、第３の参考例に係る半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。第３の参考例では、図１０〜図１２に示す従来のレイアウトに対して、強誘電体キャパシタ１５の平面形状を円としている。

このような第３の参考例では、その製造過程において、全体的に強誘電体キャパシタ１５に高温一括エッチング時の側壁堆積物が付着しにくくなり、リーク電流が低減される。但し、前述のように、側壁堆積物は容量絶縁膜１３の損傷を抑制する作用も有しているため、高温一括エッチング時には、エッチング条件を調整して容量絶縁膜１３の損傷を抑制することが好ましい。高温一括エッチングの際、本実施形態では、強誘電体キャパシタ１５の全周にわたって均一にエッチングが進行するため、局所的に強誘電体膜の損傷が大きくなることはない。

（第４の参考例）
次に、第４の参考例について説明する。図９は、第４の参考例に係る半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。第４の参考例では、図１０〜図１２に示す従来のレイアウトに対して、強誘電体キャパシタ１５の平面形状を、長辺と短辺とを交換した形状としている。即ち、ビット線１１に沿って強誘電体キャパシタ１５の長辺が延び、プレート線１８に沿って強誘電体キャパシタ１５の短辺が延び、２個の強誘電体キャパシタ１５の長辺の間に、不純物拡散層７とビット線１１とを接続するＷプラグ１０が位置している。また、長辺同士の間隔が短辺同士の間隔よりも大きくなっており、長辺及び短辺に関し、リーク指数Ｌがほぼ均一になるように、強誘電体キャパシタ１５が形成されている。

このように構成された第４の参考例においても、側壁堆積物の付着は長辺及び短辺についてほぼ均一になるため、エッチング条件を調整することのみで、強誘電体膜の損傷を抑制しながらリーク電流を低減することができる。

なお、これらの各参考例又は実施形態に係る強誘電体メモリを製造するに当たっては、例えば、図１０〜図１２に示すような従来の強誘電体メモリを製造する方法に対して、特に膜の成膜順序等を変更する必要はなく、図２等に示すレイアウトに沿ったパターニング等を行えばよい。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
前記長方形の長辺の長さと、隣り合う２個の強誘電体キャパシタの長辺同士の間隔と、の比は、前記長方形の短辺の長さと、隣り合う２個の強誘電体キャパシタの短辺同士の間隔との比と実質的に一致していることを特徴とする半導体装置。

（付記２）
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの他方に第２のコンタクトプラグを介して接続された複数のビット線と、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記第１のコンタクトプラグは、前記複数の強誘電体キャパシタのうちの４個が構成する最小の長方形の実質的な中心に位置していることを特徴とする半導体装置。

（付記３）
前記トランジスタのソースとドレインとを結ぶ直線は、前記複数の強誘電体キャパシタが構成するアレイの行方向及び列方向に対して実質的に４５度傾斜した方向に延びていることを特徴とする付記１又は２に記載の半導体装置。

（付記４）
前記半導体基板の表面に形成され、複数の素子領域を区画する素子分離絶縁膜を有し、
前記複数の素子領域の各々には、前記トランジスタが２個ずつ含まれており、
前記各素子領域において、当該素子領域に含まれる一方のトランジスタのソースとドレインとを結ぶ直線は、他方のトランジスタのソースとドレインとを結ぶ直線と実質的に一致していることを特徴とする付記３に記載の半導体装置。

（付記５）
前記半導体基板の表面に形成され、複数の素子領域を区画する素子分離絶縁膜を有し、
前記複数の素子領域の各々には、前記トランジスタが２個ずつ含まれており、
前記各素子領域において、当該素子領域に含まれる一方のトランジスタのソースとドレインとを結ぶ直線は、他方のトランジスタのソースとドレインとを結ぶ直線と実質的に直交していることを特徴とする付記３に記載の半導体装置。

（付記６）
前記トランジスタのソース及びドレインの他方は、前記各素子領域内で２個のトランジスタにより共有されていることを特徴とする付記４又は５に記載の半導体装置。

（付記７）
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
前記層間絶縁膜上に形成され、前記トランジスタの各々のソース及びドレインの他方に第２のコンタクトプラグを介して接続された複数のビット線と、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
前記第１のコンタクトプラグは、隣り合う２個の強誘電体キャパシタの長辺の間に位置していることを特徴とする半導体装置。

（付記８）
前記複数の強誘電体キャパシタの平面形状は、実質的に正方形であり、
前記複数の強誘電体キャパシタが構成するアレイの行方向及び列方向のいずれにおいても、隣り合う強誘電体キャパシタ同士の間隔は実質的に一定となっていることを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。

（付記９）
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
隣り合う２個の強誘電体キャパシタの長辺同士の間隔は、隣り合う２個の強誘電体キャパシタの短辺同士の間隔よりも広いことを特徴とする付記１乃至７のいずれか１項に記載の半導体装置。

（付記１０）
半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
を有し、
前記強誘電体キャパシタの平面形状は、実質的に円であることを特徴とする半導体装置。

（付記１１）
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
前記長方形の長辺の長さと、隣り合う２個の強誘電体キャパシタの長辺同士の間隔と、の比を、前記長方形の短辺の長さと、隣り合う２個の強誘電体キャパシタの短辺同士の間隔との比と実質的に一致させることを特徴とする半導体装置の製造方法。

（付記１２）
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの他方に第２のコンタクトプラグを介して接続される複数のビット線を形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記第１のコンタクトプラグを、前記複数の強誘電体キャパシタのうちの４個が構成する最小の長方形の実質的な中心に位置させることを特徴とする半導体装置の製造方法。

（付記１３）
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
前記層間絶縁膜上に、前記トランジスタの各々のソース及びドレインの他方に第２のコンタクトプラグを介して接続される複数のビット線を形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
前記第１のコンタクトプラグを、隣り合う２個の強誘電体キャパシタの長辺の間に位置させることを特徴とする半導体装置の製造方法。

（付記１４）
前記複数の強誘電体キャパシタの平面形状を、実質的に正方形とし、
前記複数の強誘電体キャパシタが構成するアレイの行方向及び列方向のいずれにおいても、隣り合う強誘電体キャパシタ同士の間隔を実質的に一定とすることを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。

（付記１５）
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
隣り合う２個の強誘電体キャパシタの長辺同士の間隔を、隣り合う２個の強誘電体キャパシタの短辺同士の間隔よりも広くすることを特徴とする付記１１乃至１３のいずれか１項に記載の半導体装置の製造方法。

（付記１６）
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
を有し、
前記強誘電体キャパシタの平面形状を、実質的に円とすることを特徴とする半導体装置の製造方法。

本発明の実施形態に係る強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。第１の参考例に係る半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。図２中のＩ−Ｉ線に沿った断面図である。（ａ）は図２中のＩＩ−ＩＩ線に沿った断面図であり、（ｂ）は図２中のＩＩＩ−ＩＩＩ線に沿った断面図である。図２中のＩＶ−ＩＶ線に沿った断面図である。第２の参考例に係る半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。図６中のＩ−Ｉ線に沿った断面図である。第３の参考例に係る半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。第４の参考例に係る半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。従来の半導体装置（強誘電体メモリ）の構成を示すレイアウト図である。図１０中のＩ−Ｉ線に沿った断面図である。図１０中のＩＩ−ＩＩ線に沿った断面図である。高温一括エッチング後の強誘電体キャパシタを示す顕微鏡写真である。

符号の説明

１：半導体基板
２：素子分離絶縁膜
３：ゲート絶縁膜
４：ゲート電極（ワード線）
５：サイドウォール
６、７：不純物拡散層
８、１６：層間絶縁膜
９、１０、１７：Ｗプラグ
１１：ビット線
１２：下部電極
１３：容量絶縁膜
１４：上部電極
１５：強誘電体キャパシタ
１８：プレート線
２１：素子領域
３１、３２、３３：コンタクトホール
１０１：強誘電体キャパシタ
１０２：ＭＯＳトランジスタ
１０３：ビット線
１０４：ワード線
１０５：プレート線

Claims

半導体基板と、
前記半導体基板の表面に形成された複数のトランジスタと、
前記トランジスタを覆う層間絶縁膜と、
前記層間絶縁膜上に形成され、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続された複数の強誘電体キャパシタと、
を有し、
前記複数の強誘電体キャパシタは、アレイ状に配置されており、
前記複数の強誘電体キャパシタの平面形状は、実質的に長方形であり、
前記長方形の長辺の長さと、隣り合う２個の強誘電体キャパシタの長辺同士の間隔と、の比は、前記長方形の短辺の長さと、隣り合う２個の強誘電体キャパシタの短辺同士の間隔との比と実質的に一致しており、
前記強誘電体キャパシタの側壁に全周にわたって側壁堆積物が付着しており、
隣り合う２個の強誘電体キャパシタの長辺同士の間隔は、隣り合う２個の強誘電体キャパシタの短辺同士の間隔よりも広いことを特徴とする半導体装置。
半導体基板の表面に複数のトランジスタを形成する工程と、
前記トランジスタを覆う層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記トランジスタのソース及びドレインの一方に第１のコンタクトプラグを介して電極が接続される複数の強誘電体キャパシタを形成する工程と、
を有し、
前記複数の強誘電体キャパシタを、アレイ状に配置し、
前記複数の強誘電体キャパシタの平面形状を、実質的に長方形とし、
前記長方形の長辺の長さと、隣り合う２個の強誘電体キャパシタの長辺同士の間隔と、の比を、前記長方形の短辺の長さと、隣り合う２個の強誘電体キャパシタの短辺同士の間隔との比と実質的に一致させ、
前記強誘電体キャパシタを形成する工程において、前記強誘電体キャパシタの側壁に全周にわたって側壁堆積物を付着させることを特徴とする半導体装置の製造方法。