JP4567949B2

JP4567949B2 - 半導体装置

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Publication number: JP4567949B2
Application number: JP2003073002A
Authority: JP
Inventors: 大輔萩島; 一也松澤; 克彦稗田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2003-03-18
Filing date: 2003-03-18
Publication date: 2010-10-27
Anticipated expiration: 2023-03-18
Also published as: JP2004281845A

Description

【０００１】
【発明の属する技術分野】
本発明は、金属／絶縁体／半導体接合を持つ電界効果トランジスタに関し、絶縁膜上に形成された半導体領域の側面と上面にゲート絶縁膜を介してゲート電極が形成されたフィン型電界効果トランジスタとその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピューターや通信機器など各種モバイル機器の高性能化により、大規模集積回路（LSI）が担う役割はますます重要になりつつある。LSIの性能を向上させるには、LSIを構成する金属／絶縁体／半導体接合を持つ電界効果トランジスタ（MISFET）を高性能化する必要がある。
【０００３】
MISFETの高性能化とは、駆動電流の増加、閾値電圧の制御、寄生抵抗／寄生容量の低減、カットオフ特性の向上等を指す。高性能化は素子を微細化することによって行われてきており、近年ではMISFETのゲート長（チャネル寸法、ゲート寸法ともいう）は数10nmの長さに近づいている。しかし、このようにチャネル長が短くなると、短チャネル効果によってリーク電流が増加し、MISFETの特性が劣化するという問題が顕在化してくる。
【０００４】
ここで、平面型のMISFETでは、ゲート長は短冊形状を持つゲート電極の短辺の長さに等しい。ゲートの短辺方向、つまりゲート長方向にはMISFETのソース・ドレイン領域が形成される。また、短冊形状のゲート電極の長辺（実際は、長辺のうち半導体基板上にある部分）はゲート幅と呼ばれ、ゲート幅方向のゲート電極端部は一般に素子分離領域に形成される。つまり、短冊形状のゲート幅方向とゲート長方向はほぼ直角の関係をなす。
【０００５】
MISFETの絶縁体として酸化膜を用いたのがMOSFETである。短チャネル効果を抑制するためにゲート酸化膜を薄くしたり、チャネル部の不純物濃度を10¹⁸個/cm³程度まで高濃度化したりして、ソース・ドレイン領域間のパンチスルーを防止することなどが行われてきた。
【０００６】
しかし、信頼性を保証できる最大許容電界の制限から、ゲート酸化膜の膜厚を必要以上に薄くすることはできない。また、過度のチャネル不純物濃度の高濃度化は、チャネル領域での高濃度不純物散乱による駆動電流の飽和をもたらし、チャネル長を短くしても駆動電流が増加しないという問題が顕著になってきている。また、微細化によるゲート電極の高抵抗化やソース／ドレイン間の寄生抵抗の増加も問題となっている。
【０００７】
このような事情から、Fin型MOSFET構造が提案された（非特許文献1および2参照）。Fin型MOSFETは、半導体基板に形成された埋め込み酸化膜上に、略直方体の半導体層が形成され、少なくとも半導体層の中央部の両側面をチャネル領域として使用する構造である。半導体層の長手方向の両側には一対のソース・ドレイン領域が形成され、これらに挟まれた半導体層の中央部がチャネル領域として用いられる。
【０００８】
チャネルは半導体層の中央部の両側面（時には上面も）に形成される。ゲート酸化膜を介してゲート電極が形成される。従って、直方体形状の半導体層ではゲート長方向は半導体層の長手方向に略等しいといえる。非特許文献1には、半導体層の中央部の両側面のみにチャネルが形成されるFin型MOSFETが開示されている。また、非特許文献2には、中央部の両側面と上面にチャネルが形成されるFin型MOSFETが開示されている。
【０００９】
このFin型MOSFETは両側面に形成されるチャネル領域を用いるため、同じ素子サイズの平面型MOSFETより多くの駆動電流が得られることが特徴として挙げられる。ここで、平面型MOSFETとは、チャネル領域とソース・ドレイン領域とが基板表面に並んで形成されたMOSFETである。また、Fin型MOSFETの第二の利点として、チャネル領域に対するゲート電圧の制御性が向上する点が挙げられる。
【００１０】
このように平面型より優れた特性を得られるFin型MOSFETであるが、ゲート長（ソース・ドレイン領域間の距離）が短くなると、リーク電流の発生が問題となる。
【００１１】
【非特許文献１】
B.Yu etc. (Advanced Micro Devices), "FinFET Scaling to 10nm Gate Length", IEDM2002, pp251-254.
【００１２】
【非特許文献２】
J.Kdzierski etc., "Metal-gate FinFET and fully-depleted SOI devices using total gate silicidation", IEDM2002, pp247-250.
【００１３】
【発明が解決しようとする課題】
以上のように、LSIの高性能化を進めるためにはMOSFETの微細化が必要不可欠である。しかし、駆動電流の増加とカットオフ特性の向上の両立はますます困難になりつつある。
【００１４】
本発明はこのような背景に鑑みて、MISFETの駆動電流とリーク電流を独立に制御することにより、駆動電流の増加とカットオフ特性の向上の両立を可能とする半導体装置ならびにその製造方法を提供することを課題の一つとする。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の第一は、絶縁膜と、前記絶縁膜上に形成された導電性の一対のソース・ドレイン領域と、前記一対のソース・ドレイン領域間に形成された半導体領域であって、両側面に形成されたチャネル領域に流される電流方向をゲート長方向とし、前記ゲート長方向と前記半導体領域の高さ方向に対して垂直な方向をゲート幅方向とすると、前記絶縁膜側の脚部と前記脚部上に形成された前記脚部よりもゲート幅方向に広い幅広部とを備え、（脚部の幅／幅広部の幅）が１／２以上９／１０以下である前記半導体領域と、
前記脚部の側面、前記幅広部の前記脚部との接面を除く下面、前記幅広部の側面、及び前記幅広部の上面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記脚部の側面、前記幅広部の前記脚部との接面を除く下面、前記幅広部の側面、及び前記幅広部の上面を覆うゲートポリと、
前記ゲートポリ上に形成されたゲート電極を備え、
前記ソース・ドレイン領域間の長さLeffに対し、前記幅広部のゲート幅方向の最大幅WがLeff≧Wの関係にあることを特徴とする半導体装置である。
【００１６】
また、本発明の第二は、絶縁膜と、前記絶縁膜上に形成された導電性の一対のソース・ドレイン領域と、前記一対のソース・ドレイン領域間に形成された半導体領域であって、両側面に形成されたチャネル領域に流される電流方向をゲート長方向とし、前記ゲート長方向と前記半導体領域の高さ方向に対して垂直な方向をゲート幅方向とすると、前記ゲート幅方向に平行な断面が
台形をなし、上面から下面にわたり幅が連続して減少し、（下面の幅／上面の幅）が１／２以上９／１０以下である半導体領域と、
前記半導体領域の側面及び上面に形成されたゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記中央領域の側面及び上面を覆うゲートポリと、
前記ゲートポリ上に形成されたゲート電極とを備え、
前記ソース・ドレイン領域間の長さLeffに対し、前記幅広部のゲート幅方向の最大幅WがLeff≧Wの関係にあることを特徴とする半導体装置を提供する。
【００１８】
【発明の実施の形態】
次に、本発明の各実施の形態について図面を参照しつつ説明する。なお、実施の形態や実施例を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。
【００１９】
また、各図は発明の説明とその理解を促すための模式図であり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。なお、以降、n型MOSFETについて説明するが、p型MOSFETについても同様に実施することができ、同様の機能・効果を得ることができる。
【００２０】
（第1の実施の形態）
図1（a）および（b）は、本発明の第1の実施の形態に関わるFin型MOSFETを説明するための断面図である。図1（a）は、Fin型MOSFETのゲート長方向の断面を示す。また、図1（b）は図1（a）のA-A'断面を示す。
【００２１】
第1の実施の形態に関わるFin型MOSFETは、基板1とこの基板1上に設けられた絶縁膜2と絶縁膜2上に形成された直方体形状の半導体層を備える。この半導体層は、中央領域3とこの中央領域3をチャネル長方向から挟む一対のソース・ドレイン領域6,7を備える。
【００２２】
中央領域3は、チャネルが形成される半導体領域である。中央領域3は、埋め込み酸化膜2上の脚部3aと脚部3aの上に形成された幅広部3bを備える。また、半導体領域3の両側面および上面にはゲート絶縁膜4を介してゲートポリ5が形成されている。
【００２３】
尚、半導体層の平面形状は必ずしも直方体である必要はなく、適宜変更可能である。例えば、中央領域3の幅（幅広部3bの幅）よりもソース・ドレイン領域6,7の幅を広くしてもよい。ソース・ドレイン領域6,7上には、ソース・ドレイン電極9,10が形成される。このソース・ドレイン電極9,10はコンタクト電極であり、配線を介して他の素子に繋げられる。よって、ソース・ドレイン領域6,7の幅を広くすると、電極とのコンタクト面積を広げるなどの工夫ができる。
【００２４】
また、ゲートポリ5上には金属ゲート電極8が形成され、ゲートポリ5はゲート電極8を介してゲート制御線に接続される。このようなゲートコンタクトは、半導体層上で行ってもよいが、ゲートポリを埋め込み酸化膜2上に延在させて、埋め込み酸化膜2上で行うことが望ましい。
【００２５】
ゲートポリ5の制御によりソース・ドレイン領域6,7間にチャネルが形成される。このチャネルは、中央領域3の上面と側面、つまり、脚部3aの両側面および幅広部3bの両側面と上面脚部3aと重なり部を除く下面に形成される。尚、脚部3aと幅広部3bとの位置関係を図1（b）の状態からずらすことで、チャネルの位置もかえられる。例えば、図1（b）の断面での脚部3aの位置を左や右に移動してもよい。
【００２６】
また、非特許文献1に記載されているように、中央領域3の上面（図1(b)の例では幅広部3bの上面）にチャネルを形成せずともよい。この場合は、中央領域3の上面を覆う絶縁膜を厚くしたり、上面の不純物濃度を制御するなどして、チャネルを形成しないようにすることができる。
【００２７】
尚、基板としては、半導体基板に埋め込み酸化膜2を介して半導体層が形成されたSOI基板を用いることができる。この実施の形態では、埋め込み酸化膜2上の半導体層を直方体形状に加工して、島状の凸をなす半導体層を形成し、これに中央領域3とソース・ドレイン領域6,7を形成した。半導体層（Fin）は、絶縁膜2の表面に対し垂直に立つ板状とすることもできるし、その厚み（幅）を太らせてもよい。
【００２８】
半導体層の中央領域3は、図1（c）の断面模式図（図1（a）のA-A'断面に相当）に示すように、上面の幅が下面よりも広く、上面から下面にわたり幅が徐々に狭まった台形とすることもできる。この形状では、ゲート幅方向の半導体層の両側面は絶縁膜2の表面に対しテーパーをなす。
【００２９】
図2に、断面が長方形の中央領域（脚部と幅広部を持たない）を持つ従来のFin型MOSFETと本実施の形態によるFin型MOSFETのゲート電圧・ドレイン電流特性をシミュレーションにより求めた結果を示す。
【００３０】
図2（a）がドレイン電流を線形表示したものであり、図2（b）がドレイン電流を対数表示したものである。図2(a)は特に、駆動電流特性を示すための図であり、図2(b)はカットオフ特性を示す。カットオフ特性は図2（b）中の傾斜領域（-1.5Vから-0.5Vあたり）、ゲート電圧・ドレイン電流曲線（この部分では実質直線である）の傾きが大きいほど良い。
【００３１】
ここで、従来のFin型MOSFETの構造は、ゲート長L = 20nm、実効ゲート長L_eff = 16nm、ゲートポリ不純物濃度N_g = 1×10²⁰cm^-3、中央領域不純物濃度N_sub = 1×10¹⁷cm^-3、ソース・ドレイン領域不純物濃度N_ex = 7×10¹⁹cm^-3、ゲート絶縁膜厚さt_ox = 1.5nm、Finの高さh = 20nm、埋め込み絶縁膜2の厚さh_b = 200nmとした。また、ドレイン電圧V_d = 1Vで、ゲート幅W = 10nm（図2（a）および（b）では○で示す）または20nm（図2（a）および（b）では□で示す）とした。
【００３２】
また、本実施の形態に関わる構造は、L = 20nm、L_eff = 16nm、N_g = 1×10²⁰cm^-3、N_sub = 1×10¹⁷cm^-3、N_ex = 7×10¹⁹cm^-3、t_ox = 1.5nm、中央領域3の高さh = 20nm、幅広部3bの幅W=20nm、h_b = 200nmとした。また、ドレイン電圧V_d = 1Vで、脚部3aの高さh₀ = 10nm、脚部3bの幅W₀ = 10nmである。すなわち、本実施の形態の中央領域3は、W = 10nmの従来構造とW = 20nmの従来構造とを組み合わせた構造となっている。
【００３３】
図2（a）および（b）からわかるように、中央領域3の幅を単純に狭くするとカットオフ特性は向上するが、ゲート幅が短くなるため駆動電流が大幅に減少するという弊害がある。しかし、本実施の形態によれば、W=10nmの従来構造とほぼ同等のカットオフ特性を得ることができ、同時にW=20nmの従来構造とほぼ同等の駆動電流を得ることができる。このように、本実施の形態によれば、カットオフ特性と駆動電流を両立することができる。
【００３４】
Fin型MISFETでは上面と側面にゲート電極（ゲートポリ）があり、3方向から中央領域の電位の制御を行う。Fin型MISFETのゲート幅を広くするとより多くの電流が取れるメリットがある一方、ゲート電極の中央領域3の内側に対する制御性は幅を広くすると悪くなる。そのため、幅Ｗは実効ゲート長L_eff≧Wとするのが優れた制御性を得るために望ましい。
【００３５】
図3は、本実施の形態において、W₀を18nm、14nm、10nmと変えた時の、ゲート電圧・ドレイン電流特性をシミュレーションにより求めた結果である。図3（a）がドレイン電流を線形表示したものであり、図3（b）がドレイン電流を対数表示したものである。図3(a)は駆動電流特性を示すための図であり、図3(b)はカットオフ特性を示す。
【００３６】
脚部の導入により、カットオフ特性が変化しているにもかかわらず、駆動電流が一定値に保たれていることが分かる。すなわち、本実施の形態によれば、従来技術では不可能であった、駆動電流とカットオフ特性の独立制御および両者の両立が可能になるといえる。
【００３７】
また、本実施の形態では、ゲートポリ5を脚部3a脇に形成することで、パンチスルーが発生しやすい脚部3aの制御性を高めている。つまり、中央領域3の内部に対するゲート電圧の制御性が向上しており、よりパンチスルーの発生しにくい構造が実現できる。
【００３８】
ここで、従来のFin型MISFETにおいて半導体層のソース・ドレイン領域間のうち下部中央を絶縁体に置換する構造もパンチスルー低減に有用であるように思える。つまり、下部中央の絶縁膜の脇を半導体としておけば、チャネル領域は減少しないから駆動電流は減少しない。しかし、この構造では、置換した絶縁体周囲へのゲート電極からの制御性は弱いままである。このため、置換した絶縁体周囲でのパンチスルーが従来Fin型MISFETと同様に生じてしまう。
【００３９】
次に、本発明により得られるFin型MOSFETの製造方法を、図4乃至図24の断面図を用いて説明する。
【００４０】
まず、図4に示すように、不純物濃度5×10¹⁵cm^-3程度の面方位（100）P型Si基板1に対し酸素イオンを注入する。このSi基板1を熱処理することで図5に示すように厚さ200nm程度の埋め込み酸化膜（絶縁膜）2とP型シリコン層11を形成する。P型シリコン層11表面に予定する半導体層3の平面形状を持つ（例えば、平面形状が長方形の）Si₃N₄層12を形成する。この長方形のSi₃N₄層12は、図5の紙面垂直方向に長辺を持ち紙面左右方向に短辺を持つ。
【００４１】
次に、埋め込み酸化膜2の上部のP型シリコン層11に対してSi₃N₄層12をマスクにRIE（Reactive Ion Etching）を行い、例えば高さ約20nm、長さ約260nm、幅約20nm程度の直方体のシリコン層13および長さ約20nm、幅約20nm程度のSi₃N₄層12を形成する。尚、シリコン層13の幅とSi₃N₄層12の幅とは図6の紙面左右方向の幅であり、長さは図6の紙面垂直方向の長さである。また、半導体層11のRIEのマスクにSi₃N₄層12の形状加工に用いたレジストパターンを用いることも可能である。
【００４２】
次に、シリコン層13の中央領域3について、上の幅広部3bよりも幅の狭い脚部3aを形成する方法を2つ説明する。
【００４３】
まず、第1の方法を図7乃至図11を参照しつつ説明する。図7乃至図11は、中央領域3のチャネル幅方向の断面図である。
【００４４】
まず、図7に示すように、シリコン層13と埋め込み絶縁膜2上に、絶縁膜であるBPSG（Boro-Phospho Silicated Glass）15を堆積する。その後、Si₃N₄層12をストッパーとして、CMP（Chemical Mechanical Polishing）によりBPSG層15を平坦化する。
【００４５】
次に、RIEエッチバックにより、図8に示すような、BPSG層15を5〜10nm程度の厚さを持つ層16とする。この後、図9に示すように、熱酸化によりシリコン層13の両側面にSiO₂膜17を形成する。
【００４６】
SiO₂膜17とBPSG層16は共に絶縁膜であるが、両者のエッチングレートが異なるため、BPSG層16のみを取り除くことができる。BPSG層16のみを除去した中央領域3の断面図が図9である。
【００４７】
そして、CDEなどの等方性の化学的エッチングを行う。すると、シリコン層13の上部はSi₃N₄膜12やSiO₂膜17で保護されているのに対し、下部（脚部）は絶縁膜で保護されていないため、図10に示すように、半導体層3の断面形状はT字型となる。ここで、埋め込み絶縁膜2側の半導体層3の部分領域はT形状の脚部3aであり、T形状の笠部となる半導体層3の部分領域はチャネル幅方向に広がった幅広部3bである。
【００４８】
次に、Si₃N₄層12およびSiO₂膜17を除去した後、改めて熱酸化により半導体層3の表面にゲート絶縁膜4を形成すれば、図11に示す断面構造が得られる。
【００４９】
次に、第2の方法を図12および図13を参照しつつ説明する。図12および図13は、中央領域3のチャネル幅方向の断面を示す。
【００５０】
まず、図6の構造に対して温度約1050度、時間約30秒程度のRTA（Rapid Thermal Anneal）を行う。すると、シリコン層13の側面のほかバーズビーク現象によりSi₃N₄層14とシリコン層13の界面およびシリコン層13と埋め込み酸化膜2との界面のうち、酸化雰囲気に触れる角部に酸化膜18が形成される。この結果、図13に示すように、シリコン層13の下面の幅と上面の幅を狭めることができる。
【００５１】
その後、Si₃N₄層14およびSiO₂膜18を除去し、再度熱酸化によりシリコン層13の表面にゲート絶縁膜4を形成すれば、図13に示すような断面構造が得られる。図13では、ゲート絶縁膜4の厚みが増している半導体層3の下側が脚部に相当し、脚部と幅広部の境は点線で示した。ここで、長時間の熱酸化を行う従来方法では、厚いゲート絶縁膜が形成される結果、バーズビークの効果が見えにくくなるため好ましくない。
【００５２】
以上のように、第1および第2の方法のどちらを用いても、半導体層3の脚部3aと幅広部3bを形成することができる。以降は、図11を用いて以後の製造工程の説明を行う。
【００５３】
半導体層3の脚部3aと幅広部3bを形成した埋め込み酸化膜2の上に、図14に示すように、多結晶シリコン膜19を堆積する。この多結晶シリコン膜19にリンなどの不純物をイオン注入して、不純物濃度7×10¹⁹cm^-3程度のn⁺型多結晶シリコン膜19を形成する。
【００５４】
次に、マスクを用いてゲート形成部にレジスト膜を設け、RIEによりソース領域・ドレイン領域上の多結晶シリコン膜19を除去する。その後、レジスト膜を剥離する。すると、ゲート酸化膜4を介して、半導体層の中央領域3の上面と両側面、脚部と重なり合う表面を除くが幅広部の下面を覆う、多結晶シリコン膜よりなるゲート電極5を形成することができる。
【００５５】
図15（a），（b）および（c）は、以上の製造行程の結果得られた構造を示す。図15（a）はチャネル長方向の断面図である。図15（b）は図15（a）のA-A'断面（ソース・ドレイン予定領域）を示し、図15（c）は図15（a）のB-B'断面（チャネル・ゲート予定領域）を示す。
【００５６】
ここで、図15（b）のように、ゲート電極5は、シリコン層13のうちソース・ドレイン予定領域の脚部13aの脇に残置している。
【００５７】
次に、図16（a）および（b）に示すように、ソース・ドレイン予定領域およびゲートポリ5にリンなどの不純物をイオン注入する。ここで、図16（a）はシリコン層13のゲート長方向の断面を示し、図16（b）は、図16（a）のA-A'断面を示す。
【００５８】
そして、注入した不純物の活性化のための熱処理を施して、図17（a）および（b）に示すように、不純物濃度1×10¹⁹cm^-3程度のn⁺型のソース・ドレイン領域6,7を形成する。ここで、図17（b）は図17（a）のA-A'断面を示す。
【００５９】
図17（a）のソース・ドレイン領域6,7は埋め込み絶縁膜2に達していないが、不純物イオン注入の注入エネルギーを調整すれば、図1等に示すように埋め込み絶縁膜2上面に達するソース・ドレイン領域6,7を形成することができる。
【００６０】
また、17（b）に示すように、ソース・ドレイン領域6,7幅広部の庇の下には、多結晶シリコン膜5が残っているため、CDEにより残存する多結晶シリコン膜5を除去することができる。
【００６１】
そして、図18（a）および（b）に示すように、多結晶シリコン膜5、埋め込み酸化膜2、シリコン層13およびゲート電極5を覆う素子分離用の絶縁膜20を形成する。ここで、図18（b）は、図18（a）のA-A'断面である。さらに、絶縁膜20にソース・ドレイン領域6,7につながる電極用のコンタクトホールを形成し、このコンタクトホールに金属配線21を埋め込んでソース・ドレイン領域6,7との接続をとる。ゲート電極5についても同様に、コンタクトホールを形成して金属配線を形成する（図示せず）。
【００６２】
以上により、第１の実施の形態のFin型MOSFETが完成する。その後、上記金属配線を介して他の素子との接続をとり、半導体集積回路装置が完成する。
【００６３】
次に、図1（c）の断面形状を形成する方法を説明する。
【００６４】
図4および図5を用いて説明した製造工程を経た後、Si₃N₄層12をマスクに用いて異方性エッチングを2度にわたり行う。つまり、シリコン層11に入射するエッチング粒子の異方性の向きが、図5における絶縁膜2の表面の法線から右側に傾斜したエッチングと、左側に傾斜したエッチングを行う。すると、シリコン層11のチャネル予定領域を図3（c）に示す断面形状を備えた中央領域3とすることができる。このような断面形状を形成した後、ゲート絶縁膜、ゲート電極などを順次形成する。
【００６５】
本発明は、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。例えば、以上説明したのはMOSFETであるが、本発明は絶縁体として酸化膜以外を用いたFin型MISFETについても適用可能である。
【００６６】
また、チャネルを形成する中央領域3では脚部3aと幅広部3bを形成するが、ソース・ドレイン領域において脚部と幅広部を設けなくとも良い。
【００６７】
また、シリコン層13やその中央領域3はシリコンのほかにも他の半導体材料や化合物半導体材料を用いることができる。また、ゲート絶縁膜に高誘電体の絶縁膜や金属シリサイド層を用いたり、ソース・ドレイン領域6,7には平面MOSFETで用いられているサリサイド層などを形成することもできる。
【００６８】
さらに、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成することができる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に、異なる実施形態に亘る構成要素を適宜組み合わせてもよい。
【００６９】
【発明の効果】
本発明の半導体装置によれば、優れた駆動電流およびカットオフ特性を得ることが可能となる。また、従来の構造では不可能であった、駆動電流とカットオフ特性の独立制御が可能となる。
【図面の簡単な説明】
【図１】本発明の第1の実施の形態に関わる半導体装置を説明するための断面図。
【図２】従来構造のFin型MOSFETと、第1の実施の形態によるゲート電圧・ドレイン電流特性を比較したものであり、図2（a）はドレイン電流を線形に表示した図、図2（b）はドレイン電流を対数表示した図である。
【図３】第1の実施の形態において、脚部3aの幅を変えたときのゲート電圧・ドレイン電流特性を比較したものであり、図3（a）はドレイン電流を線形に表示した図、図3（b）はドレイン電流を対数表示した図である。
【図４】第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図５】図4に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図６】図5に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図７】図6に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図８】図7に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図９】図8に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１０】図9に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１１】図10に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１２】図6に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１３】図12に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１４】図11に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図、
【図１５】図12に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１６】図15に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１７】図16に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【図１８】図17に続いて第1の実施の形態に関わる半導体装置の製造方法を説明するための断面図。
【符号の説明】
1・・・シリコン基板
2・・・絶縁膜
3・・・中央領域
3a・・・脚部
3b・・・幅広部
4・・・ゲート酸化膜
5・・・ゲートポリ
6,7・・・ソース・ドレイン領域
8・・・ゲート電極
9,10・・・ソース・ドレイン電極
11・・・シリコン層
12・・・Si₃N₄膜
13・・・シリコン層
15,16・・・BPSG膜
17,18・・・SiO₂膜
19・・・多結晶シリコン膜
20・・・絶縁膜
21・・・金属配線

Claims

絶縁膜と、前記絶縁膜上に形成された導電性の一対のソース・ドレイン領域と、前記一対のソース・ドレイン領域間に形成された半導体領域であって、両側面に形成されたチャネル領域に流される電流方向をゲート長方向とし、前記ゲート長方向と前記半導体領域の高さ方向に対して垂直な方向をゲート幅方向とすると、前記絶縁膜側の脚部と前記脚部上に形成された前記脚部よりもゲート幅方向に広い幅広部とを備え、（脚部の幅／幅広部の幅）が１／２以上９／１０以下である前記半導体領域と、
前記脚部の側面、前記幅広部の前記脚部との接面を除く下面、前記幅広部の側面、及び前記幅広部の上面を覆うゲート絶縁膜と、
前記ゲート絶縁膜を介して、前記脚部の側面、前記幅広部の前記脚部との接面を除く下面、前記幅広部の側面、及び前記幅広部の上面を覆うゲートポリと、
前記ゲートポリ上に形成されたゲート電極を備え、
前記ソース・ドレイン領域間の長さＬｅｆｆに対し、前記幅広部のゲート幅方向の最大幅ＷがＬｅｆｆ≧Ｗの関係にあることを特徴とする半導体装置。
前記一対のソース・ドレイン領域の上面に、ソース電極およびドレイン電極を備えることを特徴とする請求項１に記載の半導体装置。