JP4571122B2 - 方形波出力信号を発生させる集積回路信号発生器 - Google Patents

Description

本発明は、波形、特に方形波形(square waveform)またはステップ波形(step waveform)を表すアナログ出力信号を発生させるための集積回路信号発生器に関し、また、本発明は、このような波形を表すアナログ出力信号を発生させるための方法に関する。

種々の波形を表すアナログ信号を発生させるための信号発生器が知られており、それは一般には電圧信号である。このような信号発生器は、通常、所望の波形を表す電圧信号を出力する回路を備える。この電圧信号をＣＲＴ(cathode ray tube)または他の適切な視覚表示ユニットに印加することにより、出力信号を表す波形が表示される。最も単純には、このような回路は、電源電圧Ｖｄｄを定期的にオンおよびオフに切り換えるスイッチ回路を備え、この切り換えられた電圧は、電源電圧とグランド(ground)との間で交互に切り替わる出力端子に印加され、これにより、方形波を表すアナログ出力電圧信号を発生させる。出力信号の周波数は、スイッチ回路が出力端子に対して電源電圧をオンおよびオフに切り換える周波数を選ぶことにより選択される。出力信号のマーク／スペース比(mark/space ratio)は、電源電圧が出力端子に切り換えられて分離される区間(period)の期間(duration)を選ぶことにより選択される。しかしながら、このような信号発生器に関する問題は、概して、それらが、通常電源電圧Ｖｄｄである固定された最大値と、通常グランドである固定された最小値との間で振動(oscillate)する方形波を表す出力信号を生成するためにのみ適していることである。比較的複雑な回路を付け加えることなく、出力信号がスイングする最大電圧値と最小電圧値とを変えることはできない。

また、デジタル／アナログコンバータ（ＤＡＣ）、例えば電圧ＤＡＣ、が知られている。ＤＡＣは、所望の波形を表すアナログ電圧信号を出力する。波形の電圧値に対応する複数のデジタルワード(digital words)は、ＤＡＣが所望の波形を表すアナログ出力信号を出力するように、適切なシーケンス(sequence)で且つ適切な時間インターバルで順次に外部の回路からＤＡＣに印加される。

ＤＡＣを備えたこのような信号発生は、所望の波形を表すアナログ出力信号を生成するために適しているが、多くの欠点に煩わされる。第１に、それらは、非効率的である傾向があり、ＤＡＣをその最大効率で利用しない。第２に、それらは、出力信号の所望の電圧値に対応するデジタルワード格納するための外部回路を必要とする。この外部回路は、ＤＡＣによって出力されたアナログ信号が所望の波形を表すように、デジタルワードが適切なシーケンスで且つ適切な時間インターバルでＤＡＣに印加されるようにするために、プログラミングを必要とする。更なる欠点、とりわけ深刻な欠点は、デジタルワードが、ＤＡＣへの順次のロードのために、外部回路からＤＡＣに転送されなければならないことであり、これは、特に、外部回路とＤＡＣとの間のデジタルリンクがシリアルインターフェイスを通しているＤＡＣの動作を著しく低下させる。これは望ましくないことである。

従って、既存の信号発生器の上記問題の少なくともいくつかを克服した波形、特に方形波形またはステップ波形を表すアナログ出力信号を発生させるための信号発生器に対する要請がある。

本発明は、このような信号発生器を対象とすると共に、また、本発明は、このような波形を表すアナログ信号を生成するための方法を対象としている。

本発明によれば、方形波形を表すアナログ出力信号を発生させるための集積回路信号発生器が提供され、該信号発生器は、
前記方形波形を表す前記アナログ出力信号を出力するためのアナログ出力を有するオンチップＤＡＣと、
前記アナログ出力信号の最大アナログ値および最小アナログ値にそれぞれ対応する第１および第２デジタルワードを格納するためのオンチップ記憶回路と、
前記方形波形を表す前記アナログ出力信号を生成するために前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするためのオンチップ制御回路と、を備える。

本発明の一実施形態において、前記制御回路は、前記第１および第２デジタルワードを前記ＤＡＣにロードするために、外部で発生された信号に応答する。
本発明の他の実施形態において、前記アナログ出力信号の前記周波数は、前記外部で発生された信号の前記周波数によって決定される。

あるいは、オンチップ発生信号を発生させるためのオンチップ信号発生回路が備えられ、前記制御回路は、前記ＤＡＣに前記第１および第２デジタルワードをロードするために前記オンチップ発生信号に応答する。好ましくは、前記オンチップ信号発生回路は、前記アナログ出力信号の前記周波数を選択するためにプログラム可能である。

好ましくは、前記記憶回路は、前記アナログ出力信号の所望のアナログ最大値およびアナログ最小値に対応する前記第１および第２デジタルワードの書き込みを促進するためにプログラム可能である。
本発明の一実施形態において、前記記憶回路は、前記第１デジタルワードを格納するためのオンチップ第１デジタルワード記憶レジスタと、前記第２デジタルワードを記憶するためのオンチップ第２デジタルワード記憶レジスタとを備える。

本発明の他の実施形態において、前記第１および第２デジタルワード記憶レジスタを前記ＤＡＣに選択的かつ交互に切り換えるためのオンチップスイッチ回路が備えられる。
好ましくは、前記制御回路は、前記ＤＡＣに切り換えられた前記第１および第２デジタルワード記憶レジスタのうちの一つから前記デジタルワードをロードするためにロードＤＡＣ信号を出力し、前記スイッチ回路は、前記ＤＡＣに前記第１および第２デジタルワード記憶レジスタを選択的に切り換えるために、前記ロードＤＡＣ信号から得られた制御信号に応答する。

本発明の他の実施形態において、前記ＤＡＣにロードされるべき前記第１および第２デジタルワードのうちの前記選択された一つを記憶するためのオンチップＤＡＣレジスタが備えられ、前記スイッチ回路は、前記ＤＡＣレジスタに前記第１および第２デジタルワード記憶レジスタを選択的かつ交互に切り換えるために配置され、前記ＤＡＣレジスタは、前記ＤＡＣレジスタに切り換えられた前記第１および第２デジタルワード記憶レジスタのうちの前記一つから前記デジタルワードを入力するために前記ロードＤＡＣ信号に応答する。

本発明の他の実施形態において、前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするために前記制御回路が応答する前記外部で発生された信号を入力するためのオンチップインターフェイス回路が備えられる。
本発明の一実施形態において、前記ＤＡＣは電圧ＤＡＣであり、前記アナログ出力信号は、電圧方形波形を表す電圧信号である。

さらに、本発明は、ステップ波形を表すアナログ出力信号を発生させるための集積回路信号発生器を提供し、該信号発生器は、
前記ステップ波形を表す前記アナログ出力信号を出力するためのアナログ出力を有するオンチップＤＡＣと、
前記アナログ出力信号のアナログステップ値に対応する複数のデジタルワードを格納するためのオンチップ記憶回路と、
前記ステップ波形を表す前記アナログ出力信号を発生させるために前記ＤＡＣに前記デジタルワードを選択的かつ順次的にロードするためのオンチップ制御回路と
を備える。

本発明の一実施形態において、前記制御回路は、前記ＤＡＣに前記デジタルワードをロードするために、外部で発生された信号に応答する。
本発明の他の実施形態において、前記アナログ出力信号の前記周波数は、前記外部で発生された信号の前記周波数によって決定される。

あるいは、オンチップ発生信号を発生させるためのオンチップ信号発生回路が備えられ、前記制御回路は、前記ＤＡＣに前記デジタルワードをロードするために前記オンチップ発生信号に応答する。好ましくは、前記オンチップ信号発生回路は、前記アナログ出力信号の前記周波数を選択するためにプログラム可能である。

好ましくは、前記記憶回路は、前記アナログ出力信号の所望のアナログステップ値に対応するデジタルワードの書き込みを促進するためにプログラム可能である。
本発明の一実施形態において、前記記憶回路は、前記アナログ出力電圧の所望のアナログステップ値に対応する前記各デジタルワードを格納するための複数のオンチップデジタルワード記憶レジスタを備える。

本発明の一実施形態において、前記デジタルワード記憶レジスタを前記ＤＡＣに選択的かつ順次的に切り換えるためのオンチップスイッチ回路が備えられる。
本発明の他の実施形態において、前記制御回路は、前記ＤＡＣに切り換えられた前記デジタルワード記憶レジスタのうちの前記一つから前記デジタルワードをロードするためにロードＤＡＣ信号を出力し、且つ、前記スイッチ回路は、前記デジタルワード記憶レジスタを前記ＤＡＣに選択的に切り換えるために前記ロードＤＡＣ信号から得られた制御信号に応答する。

また、本発明は、集積回路において方形波形を表すアナログ出力信号を生成するための方法を提供し、該方法は、
前記集積回路上にオンチップＤＡＣを提供するステップと、
前記集積回路のオンチップ記憶回路に、前記アナログ出力信号の最大アナログ値および最小アナログ値にそれぞれ対応する第１デジタルワードおよび第２デジタルワードを記憶するステップと、
前記ＤＡＣのアナログ出力上に前記方形波形を表す前記アナログ信号を生成するために、前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするステップとを含む。

本発明の一実施形態において、前記第１および第２デジタルワードは、前記集積回路の外部で発生された外部発生信号に応答して前記ＤＡＣにロードされる。
本発明の他の実施形態において、前記アナログ出力信号の前記周波数は、前記外部発生信号によって決定される。
あるいは、前記第１および第２デジタルワードは、オンチップで発生された信号に応答して前記ＤＡＣにロードされる。

さらに、本発明は、集積回路においてステップ波形を表すアナログ出力信号を生成するための方法を提供し、該方法は、
前記集積回路上にオンチップＤＡＣを提供するステップと、
前記集積回路上のオンチップ記憶回路に、前記アナログ出力信号のアナログステップ値に対応する複数のデジタルワードを記憶するステップと、
前記ＤＡＣのアナログ出力上に前記ステップ波形を表す前記アナログ信号を生成するために、前記ＤＡＣに前記デジタルワードを選択的かつ順次的にロードするステップとを含む。

本発明の一実施形態において、前記デジタルワードは、前記集積回路の外部で発生された外部発生信号に応答して前記ＤＡＣにロードされる。
本発明の他の実施形態において、前記アナログ出力信号の前記周波数は、前記外部発生信号の前記周波数によって決定される。
あるいは、前記デジタルワードは、オンチップで発生された信号に応答して前記ＤＡＣにロードされる。

本発明による前記集積回路信号発生器の利点は多い。本発明による前記信号発生器は、特に簡易且つ非複雑な信号発生器であり、効率的に動作して方形波形またはステップ波形を表すアナログ出力信号を発生させる。前記信号発生器は、特に動作が単純であり、且つ最少のプログラミングで足りる。前記信号発生器が方形波形を表すアナログ出力信号を発生させることが必要とされる場合には、前記アナログ出力信号の所望の最大電圧値および最小電圧値に対応する前記第１および第２デジタルワードは前記記憶回路に書き込まれる。前記制御回路が、前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするために、外部発生信号に応答する場合には、適切な外部信号が前記制御回路に印加される。前記アナログ出力信号の前記周波数は、前記外部信号の前記周波数を適切に選択することにより選択される。また、前記アナログ出力信号が表す前記方形波形の前記マーク／スペース比は、前記外部信号を適切に選択することにより選択される。前記アナログ出力信号の前記周波数が一定であり、且つ前記マーク／スペース比が１である場合には、前記外部発生信号は、前記アナログ出力信号の前記所望の周波数の２倍に等しい一定周波数の標準クロック信号であってもよい。他方、もし前記所望の波形の前記マーク／スペース比が１でなければ、適切に周波数を変化させる外部発生信号は、前記制御回路に印加されてもよい。前記制御回路が、前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするために外部発生信号に応答する場合の本発明の容易さは、本技術分野のいかなる当業者にも明らかであろう。

前記信号発生器が、方形波形を表すアナログ出力信号を発生させることが必要とされ、且つ前記信号発生器が、前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするために前記制御回路が応答するオンチップ信号を発生させる場合には、前記アナログ出力信号の前記所望の最大電圧値および最小電圧値に対応する前記第１および第２デジタルワードは前記記憶回路に書き込まれ、且つ、前記オンチップ信号発生器は、前記所望の周波数およびマーク／スペース比の前記アナログ出力信号を発生させるために、適切な周波数でオンチップ発生信号を出力するようプログラムされる。

ステップ波形を表すアナログ出力信号を発生させるために前記信号発生器が動作された場合に、同様の利点が前記信号発生器から得られる。これは、必要とされることが、前記アナログ出力信号の前記所望のステップ電圧値に対応する適切な値のデジタルワードを前記記憶回路に書き込み、前記制御回路が外部発生信号に応答する場合に前記外部発生信号を適切に選択して前記所望の周波数の前記ステップ波形を発生させることだけであるからである。そして、前記所望の時間区間(time periods)に前記アナログ出力信号の前記ステップ電圧値を維持するために前記信号発生器が動作された場合にも同様の利点が前記信号発生器から得られる。前記アナログ出力信号が一定のレートで前記電圧ステップを通してステップする場合には、前記外部信号は、適切な一定周波数の標準クロック信号として提供されてもよい。あるいは、前記制御回路が内部発生信号に応答する場合、前記オンチップ信号発生回路は、前記所望の時間インターバルで前記電圧ステップを通して前記アナログ出力電圧をステップさせるために前記適切な周波数の前記内部発生信号を出力するようにプログラムされる。

本発明による前記信号発生器の前記記憶回路が前記集積回路上にオンチップで備えられるため、前記記憶回路から前記ＤＡＣへの前記デジタルワードのロードに遅延が存在せず、そうでなければ、出力信号の所望の電圧値に対応するデジタルワードが外部回路に格納されると共に前記外部回路から前記ＤＡＣに転送されなければならない場合に遅延が発生する。

前記記憶回路から前記ＤＡＣに前記デジタルワードをロードするために外部発生信号に応答するように前記制御回路を提供することにより、前記アナログ出力信号の前記周波数は、前記外部発生信号の周波数を適切な周波数になるように適切に選択し且つ変えることによって迅速容易に選択される。更に、波形の前記マーク／スペース比は、また、前記外部発生信号の前記周波数を適切に選択し且つ変えることによって迅速容易に選択される。

更に、前記信号発生器が記憶回路を備える場合、前記アナログ出力信号の前記電圧値は、前記所望の電圧値に対応する適切な値のデジタル入力ワードを前記記憶回路に書き込むことにより、迅速容易に変えることができる。

本発明の更なる利点は、前記信号発生器が、比較的小さなピン数(pin count)、換言すると、比較的少ない数の入力および出力端子を備えることができることである。概して、必要とされることは、単一の出力端子と、プログラマブルな前記記憶回路のプログラミングを可能とし、且つオンチップ信号発生回路が備えられた場合には前記オンチップ信号発生回路をプログラミングするために十分なピンだけである。代表的には、単一のシリアルデータ入力ピン、ＳＹＮＣピン、およびクロックピンが、前記記憶回路と前記オンチップ信号発生回路をプログラミングするために必要とされる全てである。前記制御回路が外部発生信号に応答する場合、前記外部発生信号を入力するために必要とされる１つのピンが更に必要とされる。従って、前記外部発生信号を入力するための単一ピンの提供は、前記アナログ出力信号の前記周波数およびマーク／スペース比の選択および制御を可能とする。

本発明のこれら及び他の利点は、本明細書の幾つかの好ましい実施形態の以下の説明から本分野の当業者にすぐに明らかとなり、それは、添付の図面を参照して、単なる一例として与えられる。

最初に図１を参照すると、図１には、方形波形(square wave form)を表すアナログ出力電圧信号を発生させるための本発明による集積回路信号発生器(integrated circuit signal generator)が例示されており、参照番号１によって概略的に示されている。この信号発生器１は、ＣＭＯＳプロセスにより集積回路チップとして実施される。この信号発生器１は、電源電圧Ｖｄｄを入力するための電源電圧端子２と、信号発生器１を接地するためのグランド端子３を備える。出力端子５上にはアナログ出力電圧信号が出力される。信号発生器１は、オンチップ(on-chip)記憶回路８を備え、本発明のこの実施形態では、オンチップ記憶回路８は、方形波形アナログ出力電圧信号の最大電圧値に対応する第１デジタルワード(first digital word)を格納するためのオンチップでプログラム可能な第１デジタルワード記憶レジスタ９と、前記方形波形アナログ出力電圧信号の最小電圧値に対応する第２デジタルワード(second digital word)を格納するためのオンチップでプログラム可能な第２デジタルワード記憶レジスタ１０とを備える。

オンチップ電圧デジタル／アナログ変換器（ＤＡＣ）１２は、そのアナログ出力１３が出力端子５に接続され、前記第１レジスタ９および第２レジスタ１０に格納された第１および第２デジタルワードを変換することによって出力端子５上にアナログ出力電圧信号を発生させる。ＤＡＣ１２には基準電圧Ｖｒｅｆが印加され、この基準電圧Ｖｒｅｆはオンチップで発生されてもよく、または外部の信号源から供給されてもよい。第１および第２デジタルワードは、前記方形波形を表すアナログ出力信号を発生させるために、オンチップスイッチ回路１５およびオンチップ制御回路１４の制御の下にＤＡＣ１２に選択的(selectively)かつ交互(altenately)にロードされる。オンチップＤＡＣレジスタ１７は、ＤＡＣ１２による変換中、第１および第２デジタルワードのうちの一つを保持する。スイッチ回路１５は、以下に説明するように、制御回路１４の制御の下に、オンチップのＤ型フリップフロップ１９からの制御信号に応答して第１レジスタ９および第２レジスタ１０をＤＡＣレジスタ１７に選択的かつ交互に切り換える（スイッチ(switch)する）。

制御回路１４からのロードＤＡＣライン２０上のロードＤＡＣ信号は、第１および第２デジタルワードのうちの対応する一つを入力し、そして第１および第２デジタルワードをＤＡＣ１２に転送するために、スイッチ回路１５によってＤＡＣレジスタ１７につながれた第１レジスタ９および第２レジスタ１０のうちの一つに対してＤＡＣレジスタ１７を開放させる。本発明のこの実施形態において、ロードＤＡＣライン２０上のロードＤＡＣ信号は、ＬＤＡＣ端子２２として識別される入力端子に印加される外部発生信号に応答して制御回路１４によって発生される。ＬＤＡＣ端子２２に印加される外部発生信号は、オンチップインターフェイス回路２４を介して制御回路１４に中継される。ＬＤＡＣ端子２２に印加される外部発生信号は、図２の波形（ａ）で例示され、以下で説明される。

スイッチ回路１５は、二つのオンチップデジタルスイッチ、即ち、第１レジスタ９をＤＡＣレジスタ１７に切り換えるデジタルスイッチＳ１と、第２レジスタ１０をＤＡＣレジスタ１７に切り換える第２デジタルスイッチＳ２とを備える。本発明のこの実施形態において、スイッチＳ１およびＳ２を動作させるための制御信号は、ロードＤＡＣライン２０上のロードＤＡＣ信号からフリップフロップ１９によって導き出される。フリップフロップ１９は、その負論理Ｑ出力がそのデータ入力に接続されて構成され、且つ、制御信号はその正論理Ｑ出力から導き出され、この制御信号は制御ライン２５を介して第１スイッチＳ１に印加される。ロードＤＡＣライン２０上のロードＤＡＣ信号は、フリップフロップ１９のクロック入力に印加される。フリップフロップ１９は、制御信号１４からのリセット信号により電源投入時にリセットされ、あるいはインターフェイス２４を介して入力される外部リセット信号によってリセットされてもよい。

第１スイッチＳ１は、制御ライン２５上の制御信号に応答し、そしてフリップフロップ１９からの制御ライン２５上の制御信号がハイ(high)の状態にとどまっている間、第１レジスタ９がＤＡＣレジスタ１７に切り換えられた状態を保持する閉回路状態(closd circuit state)を維持し、そして、フリップフロップ１９からの制御信号がロウ(low)になると、第１レジスタ９をＤＡＣレジスタ１７から切り離す開回路状態(open circuit state)になる。インバータ２６は、制御ライン２５上の制御信号を反転させて第２スイッチＳ２に印加し、この第２スイッチＳ２は、また、インバータ２６から第２スイッチＳ２に印加される反転制御信号がハイの間、閉回路状態にとどまり、従って第２レジスタ１０がＤＡＣレジスタ１７に切り換えられた状態を保持する。第２スイッチＳ２は、インバータ２６からの反転制御信号がロウになると、開回路状態になり、従って第２レジスタ１０をＤＡＣレジスタ１７から切り離す。よって、フリップフロップ１９からの制御信号がハイを維持する間、第１スイッチＳ１が閉回路状態になると共に第２スイッチＳ２が開回路状態になり、そして、フリップフロップ１９からの制御信号がロウになると、その逆が成り立つ。

図２を詳細に参照すると、上述の波形（ａ）は、ＬＤＡＣ端子２２に印加される外部で発生された信号（外部発生信号）を表す。この外部発生信号は、一定周波数のクロック信号であり、以下では、便宜のため、ＬＤＡＣ信号と称す。図２の波形（ｂ）は、ＬＤＡＣ信号に応答して制御回路１４によって生成されるロードＤＡＣ信号を表し、それはロードＤＡＣライン２０に印加される。図に示すように、ロードＤＡＣ信号の周波数は、ＬＤＡＣ信号の周波数と同一である。ＤＡＣレジスタ１７は、スイッチＳ１およびＳ２によってＤＡＣレジスタに切り換えられた第１レジスタ９および第２レジスタ１０のうちの一つから第１および第２デジタルワードのうちの一つを入力して転送するため、ロードＤＡＣ信号の各立下りエッジに応答する。

図２の波形（ｃ）は、フリップフロップ１９によって制御ライン２５上に出力された制御信号を表す。この制御信号は、ロードＤＡＣ信号の立下りエッジでハイからロウおよびロウからハイに交互に変化する。従って、ロードＤＡＣ信号の各立下りエッジで、第１スイッチＳ１および第２スイッチＳ２の導通状態が逆になり、従って第１レジスタ９および第２レジスタ１０をＤＡＣレジスタ１７に交互に切り換える。第１レジスタ９および第２レジスタ１０がＤＡＣレジスタ１７に切り換えられるに従って、ロードＤＡＣライン２０上のロードＤＡＣ信号は、ＤＡＣレジスタ１７にちょうど切り換えられた第１レジスタ９および第２レジスタ１０のうちの一つからデジタルワードを入力するためにＤＡＣレジスタを開放させ、そして、そのデジタルワードはＤＡＣ１２に転送される。

図２の波形（ｄ）は、ＤＡＣ１２からのアナログ出力信号を表し、それは出力端子５上に出力される。このアナログ出力信号は、ある一つのマーク／スペース比の方形波形を表し、それは、第１デジタルワードに対応する最大電圧Ｖoutmaxと、第２デジタルワードに対応する最小電圧Ｖoutminとの間でスイングする。従って、ロードＤＡＣライン２０上のロードＤＡＣ信号の各立下りエッジで、出力端子５上のアナログ出力電圧は、最大電圧Ｖoutmaxと最小電圧Ｖoutminとの間でスイングする。従って、制御回路１４によって出力されたロードＤＡＣライン２０上のロードＤＡＣ信号は、ＬＤＡＣ信号から直接的に導き出され、アナログ出力信号の周波数はＬＤＡＣ信号によって直接的に決定され、そしてそれはＬＤＡＣ信号の周波数の半分である。従って、本発明のこの実施形態では、アナログ出力信号の周波数は、アナログ出力信号の所望周波数の２倍になるように外部で発生されるＬＤＡＣの周波数を適切に選択することによって選択される。

更に、方形波形のマーク／スペース比は、以下に説明されるように、ＬＤＡＣ信号の周波数を変えることにより、１以外の値になるように選択されてもよい。

３つの入力端子、即ち、シリアルデータ入力（ＳＤＩＮ）端子２８、クロック端子２９、およびＳＹＮＣ端子３０は、アナログデジタル出力信号の所望の最大電圧値および最小電圧値に対応する第１デジタルワードおよび第２デジタルワードを第１レジスタ９および第２レジスタ１０に書き込むことを促進するために、インターフェイス回路２４に備えられる。

使用中、電源電圧Ｖｄｄが電源電圧端子２に印加されると共にグランド端子３が接地された状態で、アナログ出力信号の所望の最大電圧値および最小電圧値に対応する第１および第２デジタル入力ワードが、各デジタルワードを構成(framing)するために、クロック端子２９およびＳＹＮＣ端子３０を用いてＳＤＩＮ端子２８を介して第１レジスタ９および第２レジスタ１０に書き込まれる。所望の周波数のアナログ出力電圧信号を提供するための適切な周波数の外部発生ＬＤＡＣ信号が、ＬＤＡＣ端子２２に印加される。制御回路１４は、ＬＤＡＣ信号からロードＤＡＣ信号を導き出し、それはロードＤＡＣライン２０に印加される。ＬＤＡＣ信号の各立下りエッジで、順に(in turn)ロードＤＡＣライン２０上のロードＤＡＣ信号の各立下りエッジで、アナログ出力信号の電圧は、第１デジタルレジスタ９および第２デジタルレジスタ１０にそれぞれ格納された第１デジタルワードおよび第２デジタルワードに対応するハイ電圧Ｖoutmaxおよびロウ電圧Ｖourminの間でスイングする。ＬＤＡＣ信号が一定周波数のクロック信号である場合、アナログ出力信号の周波数は、ＬＤＡＣ端子２２に印加されるＬＤＡＣ信号の周波数の半分であり、そのアナログ出力信号のマーク／スペース比は１である。

図３を参照すると、図２の波形（ａ）ないし（ｄ）に対応する波形（ａ）ないし（ｄ）は、信号発生器１のＬＤＡＣ端子２２に印加される波形（ａ）のＬＤＡＣ信号が、図３の波形（ｄ）に示されるような、マーク／スペース比が１よりも大きな一定周波数のアナログ出力信号を生成するために選択される場合の対応信号を表す。この例では、波形（ａ）のＬＤＡＣ信号は周波数が変化しており、これにより、波形（ａ）のＬＤＡＣ信号の立下りエッジが適切な時間インターバルで発生し、波形（ａ）のＬＤＡＣ信号から制御回路１４によって発生される波形（ｂ）のロードＤＡＣ信号が、同様に、第１および第２デジタルワードをＤＡＣ１２にロードするために適切な時間インターバルでの立下りエッジを表している。フリップフロップ１９によって出力される制御信号は、波形（ｂ）のロードＤＡＣ信号からの導き出されるので、波形（ｂ）のロードＤＡＣ信号の各立下りエッジで、波形（ｃ）の制御信号の極性が変えられ、これにより、波形（ｄ）のアナログ出力信号を生成するためのＤＡＣ１２に第１および第２デジタルワードをロードするために適切な時間に第１レジスタ９および第２レジスタ１０をＤＡＣレジスタ１７に適切に切り換える。波形（ｄ）のアナログ出力信号は、一定周波数であってマーク／スペース比が２に等しい方形波形である。

言うまでもなく、外部発生ＬＤＡＣ信号の周波数を適切に選択することにより、他のマーク／スペース比のアナログ出力信号が信号発生器１によって発生されてもよい。

ここで、図４を参照すると、概して参照番号４０で示される本発明の他の実施形態による集積回路信号発生器が例示されている。信号発生器４０は、実質的に信号発生器１と同様であり、同様の構成要素は同一の参照番号により識別される。信号発生器４０と信号発生器１との間の主な違いは、信号発生器４０において、ロードＤＡＣ信号が、オンチップで発生された信号に応答して制御回路１４によって発生されることであり、それは、本発明のこの実施形態では、プログラマブルオンチップ信号発生回路４１によって発生される。この信号発生回路４１は、制御回路１４がロードＤＡＣライン２０に順に印加されるロードＤＡＣ信号を発生するのに用いる図２に示される外部発生ＬＤＡＣ信号と同様に、ＳＤＩＮ端子２８、クロック端子２９、およびＳＹＮＣ端子３０を通じ、制御回路１４にクロック信号を出力するためのインターフェイス回路２４を通じてプログラム可能である。

使用中、アナログ出力信号の最大電圧値および最小電圧値に対応する第１および第２デジタルワードは、各デジタルワードを構成(frame)するためのＳＹＮＣ端子３０およびクロック端子２９を用い、ＳＤＩＮ端子２８を通じ、そして順にインターフェイス回路２４を通じて第１レジスタ９および第２レジスタ１０に書き込まれる。また、信号発生器４１は、適切な周波数の信号を制御回路１４に出力するために、ＳＤＩＮ端子２８、クロック端子２９、およびＳＹＮＣ端子３０を通じてプログラムされる。

比較的簡易な信号発生回路４１を用いて、所望の周波数とマーク／スペース比の比較的広いレンジのアナログ出力信号を信号発生器４０によって生成することができる。しかしながら、１以外のマーク／スペース比のアナログ出力信号の場合、適切なロードＤＡＣ信号が制御回路１４によって発生されるように制御回路１４に信号を供給するために、追加的な論理回路が信号発生回路４１に必要となる。これは、本分野の当業者には容易に明らかである。

ここで、図５を参照すると、本発明の他の実施形態による集積回路信号発生器が例示され、概して参照番号６０で示されている。この信号発生器６０は、実質的には信号発生器１と同様であり、同様の構成要素は同一参照番号で識別される。本発明のこの実施形態において、信号発生器６０は、方形波形を表すアナログ出力信号を出力するのに適しているが、信号発生器６０は、また、例えば図６に波形（ｄ）で示されるタイプのステップ波形を出力するのにも適している。本発明のこの実施形態では、記憶回路８は、Ｎ個のオンチップのプログラマブルデジタルワード記憶レジスタ、即ち、アナログ出力信号のＮ個の所望の電圧ステップに対応するＮ個までのデジタルワードを格納するためのデジタルワード記憶レジスタＲ_１ないしＲ_ｎを備える。スイッチ回路１５は、Ｎ個のオンチップデジタルスイッチ、即ち、各レジスタＲ_１ないしＲ_ｎをＤＡＣ１７に選択的(selectively)かつ順次的(sequentially)に切り換えるためのスイッチＳ_１ないしＳ_ｎを備える。制御回路１４は、ロードＤＡＣ信号を発生させるためにＬＤＡＣ端子２２に印加される外部発生ＬＤＡＣ信号に応答し、このロードＤＡＣ信号は、レジスタＲ_１ないしＲ_ｎがスイッチＳ_１ないしＳ_ｎによってＤＡＣレジスタ１７につながれるときに、ＤＡＣレジスタ１７を開放してレジスタＲ_１ないしＲ_ｎからデジタルワードを入力するために、ロードＤＡＣライン２０に印加される。

オンチップデコーダ６３は、レジスタＲ_１ないしＲ_ｎがスイッチＳ_１ないしＳ_ｎによってＤＡＣレジスタ１７に切り換えられるシーケンスを決定するために、ロードＤＡＣライン２０上のロードＤＡＣ信号に応答する。スイッチＳ_１ないしＳ_ｎは、適切なシーケンスでレジスタＲ_１ないしＲ_ｎをＤＡＣレジスタ１７に切り換えるためにデコーダ６３によってラインＬ_１ないしＬ_ｎ上に出力されるイネーブル信号(enable signal)に応答する。

使用中、アナログ出力信号がステップされるべき所望のステップ電圧値に対応するデジタルワードは、図１の信号発生器１に関して既に説明したように、デジタル記憶レジスタＲ_１ないしＲ_ｎに書き込まれる。デジタルワード記憶レジスタＲ_１ないしＲ_ｎがＤＡＣレジスタ１７に切り換えられるシーケンスは、ＳＤＩＮ端子２８、クロック端子２９、およびＳＹＮＣ端子３０を通じ、且つインターフェイス回路２４を通じてデコーダ６３にプログラムされる。適切な周波数のＬＤＡＣ信号がＬＤＡＣ端子２２に印加される。制御回路１４は、図１の信号発生器１に関して既に説明したように、ＬＤＡＣ端子２２上にＬＤＡＣ信号からロードＤＡＣ信号を発生させ、そしてこのロードＤＡＣ信号はロードＤＡＣライン２０に印加される。ロードＤＡＣ信号に応答するデコーダ６３は、デジタルワード記憶レジスタＲ_１ないしＲ_ｎにおけるデジタルワードが適切なシーケンスでＤＡＣレジスタ１７につながれるように、適切なシーケンスでスイッチＳ_１ないしＳ_ｎをイネーブルにする。

ここで、図６を参照すると、図６のステップ波形（ｄ）のアナログ出力信号は、図６の波形（ａ）で表される一定周波数のクロック信号によって供給されるＬＤＡＣ信号に応答して発生される。波形（ｂ）は、波形（ａ）のＬＤＡＣ信号から制御回路１４によって発生されるロードＤＡＣ信号を表す。デコーダは、レジスタＲ_１ないしＲ_ｎの対応する一つをＤＡＣレジスタ１７に切り換えるために各スイッチＳ_１ないしＳ_ｎが閉回路状態で動作する区間(period)でスイッチＳ_１ないしＳ_ｎのそれぞれにハイの信号を出力する。図６の波形（ｄ）のアナログ出力信号を生成するためには、４つのデジタルワード記憶レジスタＲ_１ないしＲ_４が、アナログ電圧がステップされる４つの電圧ステップ値に対応する４つのデジタルワードを格納するために必要とされる。
その他の点では、信号発生器６０の動作および使用は、図１の信号発生器１のそれと同様である。

信号発生器は、プログラマブルデジタルワード記憶レジスタを備えるものとして説明されたが、それは望ましいが、デジタルワード記憶レジスタがプログラマブルであることは本質ではない。更に、図４を参照して説明された信号発生器は、プログラマブルオンチップ信号発生回路を備えるものとして述べられたが、それは望ましいが、それは本質ではない。

信号発生器は、特定波形のアナログ出力信号を出力するものとして述べられたが、図面を参照して述べられた信号発生器は、異なる波形のアナログ出力信号を出力するために提供されてもよいことは本分野の当業者には容易に明らかであり、このような他の波形は、デジタルワード記憶レジスタを適切にスログラミングし、ここで信号発生器はプログラマブルなオンチップ信号発生回路を備え、このオンチップ信号発生回路を適切にプログラミングし、或いはその他、信号発生器に印加されるべき外部発生ＬＤＡＣ信号を適切に選択することにより、生成される。

ＤＡＣレジスタ、フリップフロップ、およびデコーダは、ロードＤＡＣ信号の立下りエッジに応答するものとして説明したが、立下りエッジに代えて、それらがロードＤＡＣ信号の立ち上がりエッジに応答することが可能であることは、本分野の当業者には容易に明らかである。

デジタルワード記憶レジスタ、信号発生回路４１、およびデコーダは、シリアルインターフェイスを通してプログラマブルであるものとして説明されたが、他の任意のインターフェイス、例えばパラレルインターフェイス、Ｉ^２Ｃインターフェイスが備えられてもよい。

図５を参照して述べられた信号発生器は、Ｎ個のデジタルワード記憶レジスタを備えるものとして説明されたが、図５の信号発生器がステップ波形を発生させるために使用されるときには、必ずしもＮ個の全てのレジスタが使用される必要はないことが想定される。例えば、ステップ波形におけるステップの数に対応する適切な数のデジタルワード記憶レジスタが、ステップ電圧値に対応する値のデジタルワードでプログラムされ、そしてデコーダが適切にプログラムされる。

方形波形を表すアナログ出力信号を発生させるための本発明による集積回路信号発生器のブロック図である。 アナログ出力信号を発生させるための図１の前記信号発生器の動作中の信号波形図である。 図２の波形によって示されるものに代わる他のアナログ出力信号を生成するための図１の信号発生器の動作中の信号波形図である。 方形波形を表すアナログ出力信号を発生させるための本発明の他の実施形態による集積回路信号発生器のブロック図である。 ステップ波形を表すアナログ出力信号を発生させるための本発明による集積回路信号発生器のブロック図である。 アナログ出力信号を発生させるための図５の信号発生器の動作中の信号波形図である。

符号の説明

１，４０，６０ 信号発生器
８ 記憶回路
１２ デジタル／アナログ変換器（ＤＡＣ）
１４ 制御回路
１５ スイッチ回路
１７ ＤＡＣレジスタ
１９ フリップフロップ
２４ インターフェイス回路
４１ 信号発生回路
６３ デコーダ

Claims (25)

1. 方形波形を表すアナログ出力信号を発生させるための集積回路信号発生器であって、前記方形波形を表す前記アナログ出力信号を出力するためのアナログ出力を有するオンチップＤＡＣと、前記アナログ出力信号の最大アナログ値および最小アナログ値にそれぞれ対応する第１および第２デジタルワードを格納するためのオンチップ記憶回路とを備え、
   前記オンチップ記憶回路は、前記第１デジタルワードを格納するためのオンチップ第１デジタルワード記憶レジスタと、前記第２デジタルワードを記憶するためのオンチップ第２デジタルワード記憶レジスタとを備え、前記第１および第２デジタルワード記憶レジスタを前記ＤＡＣに選択的かつ交互に切り換えるためのオンチップスイッチ回路が備えられ、前記方形波形を表す前記アナログ出力信号を生成するために前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするように前記スイッチ回路を制御するためのオンチップ制御回路が備えられたことを特徴とする集積回路信号発生器。
2. 前記制御回路は、前記第１および第２デジタルワードを前記ＤＡＣにロードするために、外部で発生された信号に応答する請求項１記載の集積回路信号発生器。
3. 前記アナログ出力信号の前記周波数は、前記外部で発生された信号の前記周波数によって決定される請求項２記載の集積回路信号発生器。
4. 前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするために前記制御回路が応答する前記外部で発生された信号を入力するためのオンチップインターフェイス回路が備えられたことを特徴とする請求項２または３の何れか１項記載の集積回路信号発生器。
5. オンチップ発生信号を発生させるためのオンチップ信号発生回路が備えられ、前記制御回路は、前記ＤＡＣに前記第１および第２デジタルワードをロードするために前記オンチップ発生信号に応答することを特徴とする請求項１記載の集積回路信号発生器。
6. 前記オンチップ信号発生回路は、前記アナログ出力信号の前記周波数を選択するためにプログラム可能であることを特徴とする請求項５記載の集積回路信号発生器。
7. 前記第１および第２デジタルワード記憶レジスタは、前記アナログ出力信号の所望のアナログ最大値およびアナログ最小値に対応する前記第１および第２デジタルワードの書き込みを促進するためにプログラム可能であることを特徴とする請求項１ないし６の何れか１項記載の集積回路信号発生器。
8. 前記制御回路は、前記ＤＡＣに切り換えられた前記第１および第２デジタルワード記憶レジスタのうちの一つから前記デジタルワードをロードするためにロードＤＡＣ信号を出力するように構成され、前記スイッチ回路は、前記ＤＡＣに前記第１および第２デジタルワード記憶レジスタを選択的に切り換えるために、前記ロードＤＡＣ信号から得られた制御信号に応答することを特徴とする請求項１ないし７の何れか１項記載の集積回路信号発生器。
9. 前記ＤＡＣにロードされるべき前記第１および第２デジタルワードのうちの前記選択された一つを記憶するためのオンチップＤＡＣレジスタが備えられ、前記スイッチ回路は、前記ＤＡＣレジスタに前記第１および第２デジタルワード記憶レジスタを選択的かつ交互に切り換えるために配置され、前記ＤＡＣレジスタは、前記ＤＡＣレジスタに切り換えられた前記第１および第２デジタルワード記憶レジスタのうちの前記一つから前記デジタルワードを入力するために前記ロードＤＡＣ信号に応答することを特徴とする請求項８記載の集積回路信号発生器。
10. 前記ＤＡＣは電圧ＤＡＣであり、前記アナログ出力信号は、電圧方形波形を表す電圧信号であることを特徴とする請求項１ないし９の何れか１項記載の集積回路信号発生器。
11. ステップ波形を表すアナログ出力信号を発生させるための集積回路信号発生器であって、前記ステップ波形を表す前記アナログ出力信号を出力するためのアナログ出力を有するオンチップＤＡＣと、前記アナログ出力信号のアナログステップ値に対応する複数のデジタルワードを格納するためのオンチップ記憶回路とを備え、
    前記オンチップ記憶回路は、前記アナログ出力電圧の所望のアナログステップ値に対応する前記各デジタルワードを格納するための複数のオンチップデジタルワード記憶レジスタを備え、前記デジタルワード記憶レジスタを前記ＤＡＣに選択的かつ順次的に切り換えるためのオンチップスイッチ回路が備えられ、前記ステップ波形を表す前記アナログ出力信号を発生させるために前記ＤＡＣに前記デジタルワードを選択的かつ順次的にロードするように前記スイッチ回路を制御するためのオンチップ制御回路が備えられたことを特徴とする集積回路信号発生器。
12. 前記制御回路は、前記ＤＡＣに前記デジタルワードをロードするために、外部で発生された信号に応答することを特徴とする請求項１１記載の集積回路信号発生器。
13. 前記アナログ出力信号の前記周波数は、前記外部で発生された信号の前記周波数によって決定されることを特徴とする請求項１２記載の集積回路信号発生器。
14. オンチップ発生信号を発生させるためのオンチップ信号発生回路が備えられ、前記制御回路は、前記ＤＡＣに前記デジタルワードをロードするために前記オンチップ発生信号に応答することを特徴とする請求項１１記載の集積回路信号発生器。
15. 前記オンチップ信号発生回路は、前記アナログ出力信号の前記周波数を選択するためにプログラム可能であることを特徴とする請求項１４記載の集積回路信号発生器。
16. 前記デジタルワード記憶レジスタは、前記アナログ出力信号の所望のアナログステップ値に対応するデジタルワードの書き込みを促進するためにプログラム可能であることを特徴とする請求項１ないし１５の何れか１項記載の集積回路信号発生器。
17. 前記制御回路は、前記ＤＡＣに切り換えられた前記デジタルワード記憶レジスタのうちの前記一つから前記デジタルワードをロードするためにロードＤＡＣ信号を出力するように構成され、前記スイッチ回路は、前記デジタルワード記憶レジスタを前記ＤＡＣに選択的に切り換えるために前記ロードＤＡＣ信号から得られた制御信号に応答することを特徴とする請求項１ないし１６の何れか１項記載の集積回路信号発生器。
18. 集積回路において方形波形を表すアナログ出力信号を生成するための方法であって、前記集積回路上にオンチップＤＡＣを提供するステップと、前記集積回路のオンチップ記憶回路に、前記アナログ出力信号の最大アナログ値および最小アナログ値にそれぞれ対応する第１デジタルワードおよび第２デジタルワードを記憶するステップとを含み、
    前記オンチップ記憶回路のオンチップ第１および第２デジタルワード記憶レジスタに、それぞれ、第１および第２デジタルワードを格納するステップと、前記第１および第２デジタルワード記憶レジスタを前記ＤＡＣに選択的かつ交互に切り換えるためのオンチップスイッチ回路を前記集積回路に備えるステップと、前記ＤＡＣのアナログ出力上に前記方形波形を表す前記アナログ信号を生成するために、前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするように、前記集積回路に備えられたオンチップ制御回路により前記スイッチ回路を制御するステップとを含むことを特徴とする方法。
19. 前記制御回路は、前記集積回路の外部で発生された外部発生信号に応答して前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするように前記スイッチ回路を制御することを特徴とする請求項１８記載の方法。
20. 前記アナログ出力信号の前記周波数は、前記外部発生信号によって決定されることを特徴とする請求項１９記載の方法。
21. 前記制御回路は、オンチップで発生された信号に応答して前記ＤＡＣに前記第１および第２デジタルワードを選択的かつ交互にロードするように前記スイッチ回路を制御することを特徴とする請求項１８記載の方法。
22. 集積回路においてステップ波形を表すアナログ出力信号を生成するための方法であって、前記集積回路上にオンチップＤＡＣを提供するステップと、前記集積回路上のオンチップ記憶回路に、前記アナログ出力信号の各アナログステップ値に対応する複数のデジタルワードを記憶するステップとを含み、
    前記オンチップ記憶回路の各オンチップデジタルワード記憶レジスタに前記デジタルワードを格納するステップと、前記デジタルワード記憶レジスタを前記ＤＡＣに選択的かつ順次的に切り換えるためのオンチップスイッチ回路を前記集積回路に備えるステップと、前記ＤＡＣのアナログ出力上に前記ステップ波形を表す前記アナログ信号を生成するために、前記ＤＡＣに前記デジタルワードを選択的かつ順次的にロードするように、前記集積回路に備えられたオンチップ制御回路により前記スイッチ回路を制御するステップとを含むことを特徴とする方法。
23. 前記制御回路は、前記集積回路の外部で発生された外部発生信号に応答して前記ＤＡＣに前記デジタルワードを選択的かつ順次的にロードするように前記スイッチ回路を制御することを特徴とする請求項２２記載の方法。
24. 前記アナログ出力信号の前記周波数は、前記外部発生信号の前記周波数によって決定されることを特徴とする請求項２３記載の方法。
25. 前記制御回路は、オンチップで発生された信号に応答して前記ＤＡＣに前記デジタルワードを選択的かつ順次的にロードするように前記スイッチ回路を制御することを特徴とする請求項２２記載の方法。