Deprecated: The each() function is deprecated. This message will be suppressed on further calls in /home/zhenxiangba/zhenxiangba.com/public_html/phproxy-improved-master/index.php on line 456
JP4575320B2 - 不揮発性半導体記憶装置 - Google Patents
[go: Go Back, main page]

JP4575320B2 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
JP4575320B2
JP4575320B2 JP2006071327A JP2006071327A JP4575320B2 JP 4575320 B2 JP4575320 B2 JP 4575320B2 JP 2006071327 A JP2006071327 A JP 2006071327A JP 2006071327 A JP2006071327 A JP 2006071327A JP 4575320 B2 JP4575320 B2 JP 4575320B2
Authority
JP
Japan
Prior art keywords
gate electrode
film
floating gate
insulating film
material layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2006071327A
Other languages
English (en)
Other versions
JP2007250779A (ja
Inventor
直樹 安田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP2006071327A priority Critical patent/JP4575320B2/ja
Priority to US11/680,945 priority patent/US7989871B2/en
Priority to KR1020070025050A priority patent/KR100876713B1/ko
Publication of JP2007250779A publication Critical patent/JP2007250779A/ja
Application granted granted Critical
Publication of JP4575320B2 publication Critical patent/JP4575320B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/681—Floating-gate IGFETs having only two programming levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs
    • H10D30/6891—Floating-gate IGFETs characterised by the shapes, relative sizes or dispositions of the floating gate electrode
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/69—IGFETs having charge trapping gate insulators, e.g. MNOS transistors
    • H10D30/694—IGFETs having charge trapping gate insulators, e.g. MNOS transistors characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/035—Manufacture or treatment of data-storage electrodes comprising conductor-insulator-conductor-insulator-semiconductor structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/01—Manufacture or treatment
    • H10D64/031—Manufacture or treatment of data-storage electrodes
    • H10D64/037—Manufacture or treatment of data-storage electrodes comprising charge-trapping insulators
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/681—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered
    • H10D64/685—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator having a compositional variation, e.g. multilayered being perpendicular to the channel plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
    • H10D64/68—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator
    • H10D64/691—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes characterised by the insulator, e.g. by the gate insulator comprising metallic compounds, e.g. metal oxides or metal silicates 

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Description

本発明は、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリに使用される。
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置では、メモリセル（セルトランジスタ）がスタックゲート構造を有する。
スタックゲート構造とは、ソース・ドレイン拡散層の間のチャネル上にフローティングゲート電極とコントロールゲート電極とがスタックされた構造のことである。チャネルとフローティングゲート電極との間には「トンネル絶縁膜」と呼ばれる第１絶縁膜が存在する。また、フローティングゲート電極とコントロール電極の間には「インターポリ絶縁膜」若しくは「電極間絶縁膜」と呼ばれる第２絶縁膜が存在する。
従来技術では、この第２絶縁膜として、ＯＮＯ膜と呼ばれるSiO2/Si3N4/SiO2のスタック絶縁膜が主に使用される（例えば、特許文献１〜３を参照）。
ここで、大メモリ容量化のために微細化が進む今後のメモリセルでは、第２絶縁膜の等価膜厚(equivalent oxide thickness)をさらに薄くすることが求められる。この目的のために、ＯＮＯ膜の中央部分のSi3N4をさらに誘電率の高い材料(high-k材料)に置換することが検討されている。即ち、第２絶縁膜をSiO2/ high-k/ SiO2という構造にするという提案である。
しかし、ＯＮＯ膜及びSiO2/ high-k/ SiO2膜における中央部のSi3N4若しくは高誘電率(high-k)絶縁膜は、もともと膜中に欠陥を多く含む絶縁膜である。Si3N4膜の欠陥は、窒素濃度と相関があるので、窒素に起因した欠陥であると考えられている。一方、high-k絶縁膜の欠陥は、主としてhigh-k絶縁膜の伝導帯中にエネルギーレベルを持つことが知られており(例えば、非特許文献１を参照)、high-k絶縁膜中の金属元素に含まれるd軌道がその根本的な起源になっていることを、G. Lucovskyを始めとする研究者らが明らかにしている(例えば、非特許文献２を参照)。
ＯＮＯ膜及びSiO2/ high-k/ SiO2膜では、欠陥の多い中央部の絶縁膜の両端をSiO2膜で挟むことによって捕獲電荷の放出(デトラッピング)を抑制し、スタックゲート構造の電気的安定性を確保している。
しかし、その代償として、両端に存在するSiO2膜によって、第２絶縁膜は、大きな等価膜厚(equivalent oxide thickness)を持たざるを得ず、絶縁膜厚のスケーリングを必要とする今後の微細メモリセルで用いるのは困難である。他方、両端に存在するSiO2膜を無くしてしまうと、第２絶縁膜の等価膜厚を減らすことはできるが、捕獲電荷の放出が顕著に現われるために、スタックゲート構造の閾値電圧が変化し、メモリセルのデータ保持(retention)特性が劣化する。
特開２００３−６８８９７号公報 特開２００３−１９７７８５号公報 特開２００４−２８１６６２号公報 H. Takeuchi, D. Ha, and T.-J. King, "Observation of bulk HfO2 defects by spectroscopic ellipsometry," J. Vac. Sci. Technol. A22, 1337 (2004) G. Lucovsky and J. L. Whitten, "Chemical bonding and electronic structure of high-k transition metal dielectrics: applications to interfacial band offset energies and electronically active defects," pp.325-371 (Chapter 4.2), in High-k Gate Dielectrics, Edited by M. Houssa, IOP Publishing Ltd (2004)
本発明の例では、フローティングゲート電極とコントロールゲート電極との間の絶縁膜に関し、電荷放出による閾値電圧の変化を抑制しつつ、その等価膜厚を従来よりも薄くする技術を提案する。
本発明の例に係わる不揮発性半導体記憶装置は、半導体基板内のソース・ドレイン拡散層と、ソース・ドレイン拡散層の間のチャネル上の第１絶縁膜と、第１絶縁膜上のフローティングゲート電極と、フローティングゲート電極上の第２絶縁膜と、第２絶縁膜上のコントロールゲート電極とを備え、第１及び第２絶縁膜は、それぞれ、２層から構成され、かつ、２層のうち、フローティングゲート電極に直接若しくは界面層を介して接触する層がd軌道を有する金属元素を含む絶縁性材料層であり、それ以外の層がd軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層であり、d軌道を有する金属元素を含む絶縁性材料層は、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、窒化物、酸窒化物、シリケート、窒化シリケート、アルミネート若しくは窒化アルミネート、又は、これらの混合物若しくは積層物であり、d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層は、Al, Siのグループから選択される少なくとも１つの元素を主成分として含む酸化物、窒化物若しくは酸窒化物、又は、これらの混合物若しくは積層物であり、データ保持時において、前記第１絶縁膜中の前記d軌道を有する金属元素を含む絶縁性材料層から前記フローティングゲート電極へのデトラッピングレートと前記第２絶縁膜中の前記d軌道を有する金属元素を含む絶縁性材料層から前記フローティングゲート電極へのデトラッピングレートとが等しい。
本発明の例に係わる不揮発性半導体記憶装置は、半導体基板内のソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上の第１絶縁膜と、前記第１絶縁膜上のフローティングゲート電極と、前記フローティングゲート電極上の第２絶縁膜と、前記第２絶縁膜上のコントロールゲート電極と、前記第１絶縁膜と前記フローティングゲート電極との間及び前記第２絶縁膜と前記フローティングゲート電極との間にそれぞれ配置される界面層とを備え、前記第１及び第２絶縁膜は、それぞれ、２層から構成され、かつ、前記２層のうち、前記界面層に直接接触する層がd軌道を有する金属元素を含む絶縁性材料層であり、それ以外の層がd軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層であり、前記d軌道を有する金属元素を含む絶縁性材料層は、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、窒化物、酸窒化物、シリケート、窒化シリケート、アルミネート若しくは窒化アルミネート、又は、これらの混合物若しくは積層物であり、前記d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層は、Al, Siのグループから選択される少なくとも１つの元素を主成分として含む酸化物、窒化物若しくは酸窒化物、又は、これらの混合物若しくは積層物であり、前記界面層は、前記第１及び第２絶縁膜内の前記d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層よりも薄い。
本発明の例によれば、フローティングゲート電極とコントロールゲート電極との間の絶縁膜に関し、電荷放出による閾値電圧の変化を抑制しつつ、その等価膜厚を従来よりも薄くできる。
以下、図面を参照しながら、本発明の例を実施するための最良の形態について詳細に説明する。
１． 参考例
本発明の例は、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置に適用される。
このような不揮発性半導体記憶装置においては、メモリセルが微細化されてもカップリング比が低下しないように、フローティングゲート電極とコントロールゲート電極とが対向する面積を増やす手法が採用される。
図１は、そのようなセル構造の例を示している。
尚、同図において、ロウ方向は、ワード線（コントロールゲート電極）が延びる方向とし、カラム方向は、ロウ方向に直交する方向とする。
この構造の特徴は、フローティングゲート電極ＦＧの側面の一部をコントロールゲート電極ＣＧにより覆う点にある。これにより、フローティングゲート電極ＦＧとコントロールゲート電極ＣＧとが対向する面積を増やし、メモリセルのカップリング比を増大させる。
しかし、近年では、メモリセルの微細化に伴って、このようなフローティングゲート電極とコントロールゲート電極の対向面積を増やした構造では、隣接セル間の干渉が大きくなるために、多層構造のインターポリ絶縁膜の中央層に高誘電率(high-k)材料を使用したSiO2/ high-k/ SiO2スタック絶縁膜を採用し、インターポリ絶縁膜の容量を従来よりも増大させることで、電極間の対向面積をできるかぎり少なくするか、又は、電極間の３次元的な対向の無い「平面セル構造」を構築する試みがなされている。
尚、以下では、フローティングゲート電極とコントロールゲート電極との間に配置される電極間絶縁膜のことを総称してＩＰＤ膜(inter-polysilicon dielectric film)と称することにする。この名称は、両電極が多結晶シリコン以外の物質で形成されている場合にも通称として用いる。
図２乃至図６は、高誘電率材料を使用した場合の図１のセル構造の製造方法の例を示している。
まず、図２に示すように、熱酸化法により、不純物がドーピングされたシリコン基板（ウェルを含む）１０１上に、厚さ約７〜８ｎｍのトンネル酸化膜１０２を形成する。また、ＣＶＤ(chemical vapor deposition)法により、トンネル酸化膜１０２上に、厚さ約６０ｎｍのリンドープポリシリコン膜１０３及び素子分離領域を加工するためのマスク材１０４を順次形成する。
この後、マスク材１０４上にフォトレジストを形成し、このフォトレジストを露光及び現像する。そして、ＲＩＥ(reactive ion etching)法により、フォトレジストのパターンをマスク材１０４に転写する。この後、フォトレジストは除去される。
また、マスク材１０４をマスクにして、ＲＩＥ法により、ポリシリコン膜１０３及びトンネル酸化膜１０２を順次エッチングし、ロウ方向に隣接するメモリセルのフローティングゲート電極を分離するスリット１０５ａを形成する。
続けて、ＲＩＥ法により、シリコン基板１０１をエッチングし、シリコン基板１０１に、深さ約１００ｎｍの素子分離トレンチ１０５ｂを形成する。
次に、図３に示すように、ＣＶＤ法により、スリット１０５ａ及び素子分離トレンチ１０５ｂを完全に満たすシリコン酸化膜１０６を形成する。また、ＣＭＰ(chemical mechanical polishing)法により、マスク材１０４が露出するまで、シリコン酸化膜１０６を研磨し、シリコン酸化膜１０６の表面を平坦化する。
この後、マスク材１０４が選択的に除去される。
次に、図４に示すように、希フッ酸溶液を用いて、シリコン酸化膜１０６をエッチバックし、ポリシリコン膜１０３の側面の一部を露出させる。尚、このエッチバック時間の調整により、ポリシリコン膜１０３の側面の一部を露出させた「３次元セル構造」と、露出させない「平面型セル構造」とを作り分けることが可能である。
また、ＡＬＤ(atomic layer deposition)法により、ポリシリコン膜１０３の上面及び側面の一部を覆う厚さ４ｎｍのシリコン酸化膜１０７ａ、厚さ６ｎｍのアルミナ膜１０７ｂ、厚さ４ｎｍのシリコン酸化膜１０７ｃから成る積層膜としてのＩＰＤ膜１０７を形成する。
尚、シリコン酸化膜１０７ａ，１０７ｃについては、通常のＣＶＤ法によって形成してもよい。
次に、図５に示すように、ＣＶＤ法により、ＩＰＤ膜１０７上に、例えば、ポリシリコン膜及びタングステンシリサイド膜の２層構造からなる合計の厚さが約１００ｎｍの導電膜１０９を形成する。続けて、ＣＶＤ法により、導電膜１０９上に、マスク材１１０を形成する。
この後、マスク材１１０上にフォトレジストを形成し、このフォトレジストを露光及び現像する。そして、ＲＩＥ法により、フォトレジストのパターンをマスク材１１０に転写する。この後、フォトレジストは除去される。
そして、マスク材１１０をマスクにして、ＲＩＥ法により、導電膜１０９、ＩＰＤ膜１０７、ポリシリコン膜１０３及びトンネル酸化膜１０２を順次エッチングすると、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧが形成される。
次に、図６に示すように、熱酸化法により、フローティングゲート電極ＦＧ及びコントロールゲート電極ＣＧの表面にシリコン酸化膜１１１を形成する処理を行った後、イオン注入法により、セルフアラインで、シリコン基板１０１の表面領域にソース・ドレイン拡散層１１２を形成し、メモリセルを完成する。
最後に、ＣＶＤ法により、メモリセルを覆う層間絶縁膜１１３を形成する。
このような製造方法により形成されたメモリセルでは、電極の３次元的な対向面積を調整することにより、ある程度まではカップリング比を保ちつつ微細化が可能であった。しかし、微細化が進んだゲート長30nm以降の世代ではＩＰＤ膜の埋め込みが困難になり、また、隣接セル間の干渉も大きくなるため、従来のＯＮＯ膜はもちろんのこと、SiO2/ high-k/ SiO2構造でも対応できないことが予想されている。
従って、ＩＰＤ膜の等価膜厚をもっと薄膜化し、３次元構造のメモリセルから平面構造のメモリセルにできる限り近づけることが求められる。その際、high-k絶縁膜の両端にSiO2膜を挟んだ構造のＩＰＤ膜では、厚いSiO2膜の存在のために等価膜厚を小さくするのに限界があり、ゲート長30nm以降の世代には対応できない。
２． 本発明の概要
本発明の概念について、図７を用いて述べる。
最初に、従来技術のＩＰＤ膜は、ＯＮＯ膜の場合でも、また、その中央部のSi3N4膜をhigh-k絶縁膜で置き換えた場合でも、両端の比較的厚いSiO2膜が電荷捕獲及び捕獲電荷の放出を抑制する。
特に、メモリセルへの書き込み後のデータ保持(リテンション)時にはSiO2膜の絶縁性が極めて高い状態にあるため、書き込み時においてSi3N4膜若しくはhigh-k絶縁膜に捕獲された電荷が再放出されることはなく、スタックゲート構造のリテンション特性は良好であった。
これに対して、本発明では、トンネル絶縁膜とＩＰＤ膜とをそれぞれ少なくとも２層から構成し、フローティングゲート電極の上下両側に d軌道を有する金属元素を含む絶縁性材料としてのhigh-k絶縁膜を配置するゲートスタック構造を採用する。
この構造の特徴は、ＩＰＤ膜のフローティングゲート電極側にSiO2層が存在しない点にある。この場合、ＩＰＤ膜からコントロールゲート電極側への電荷放出は、従来技術と同等程度に抑制されるが、ＩＰＤ膜からフローティングゲート電極への電荷放出は、バリア層として機能するSiO2層が無いために顕著に起こってしまう。
しかし、これとほぼ等量の電荷放出がトンネル絶縁膜側に存在するhigh-k膜からもフローティングゲート電極へ起こるため、両者により閾値電圧の変動がキャンセルされ、結果として、フラッシュメモリセルのスタックゲート構造全体として外部から見た場合の閾値電圧のシフトは無くなる。
即ち、従来技術では、ＩＰＤ膜の中央層の両端にSiO2膜が必要であったのに対して、本発明では、コントロールゲート電極側だけにSiO2膜が必要であり、ＩＰＤ膜のフローティングゲート電極側に存在するSiO2膜が不要となる。このSiO2膜は、３〜４ｎｍ程度であるため、それが不要になることで、ＩＰＤ膜の等価膜厚を大幅に薄くでき、しかも、良好なデータ保持特性が確保される。
尚、本発明では、トンネル絶縁膜側にhigh-k絶縁膜を導入しているが、その等価膜厚の分だけ、トンネル絶縁膜としてのSiO2若しくはSiONを薄くし、SiO2/ high-k, 若しくはSiON/ high-kの積層膜として使うので、トンネル絶縁膜の信頼性上の問題は生じない。その理由は、この積層膜では、従来のSiO2若しくはSiON単層膜よりも実膜厚が厚いので、リーク電流の経路が形成されにくくなるためである。
尚、本発明においては、さらにＩＰＤ膜からの電荷放出の抑制を図るために、コントロールゲート電極及びフローティングゲート電極を従来の多結晶シリコンの代わりに金属材料で構成することもできる。
なぜならば、ゲート電極のメタル化によって電荷捕獲を抑制できることがロジックＣＭＯＳの場合には判明しており(E.P. Gusev, V. Narayanan, S. Zafar, C. Cabral Jr., E. Cartier, N. Bojarczuk, A. Callegari, R. Carruhers, M. Chudzik, C. D'Emic, E. Duch, P. Jamison, P. Kozlowski, D. LaTulipe, K. Maitra, F.R. McFeely, J. Newbury, V. Paruchuri, and M. Steen, "Charge Trapping in Aggressively Scaled Metal Gate/High-k Stacks," IEDM Tech. Dig. p.729 (2004))、同様の原理をメモリセル技術にも適用できると考えられるからである。
一般に、絶縁膜からの電荷放出量は、最初に捕獲された電荷量と相関があるので、ゲート電極のメタル化で捕獲電荷そのものを減少させることは、スタックゲート構造の書き込み／消去特性の向上のみならず、データ保持特性の向上にも効果がある。具体的な金属材料としては、W, Ti, Ta, Ru、Ni, Co若しくはこれらの合金、又は、金属若しくは合金の窒化物、珪化物、珪窒化物、炭化物などの金属化合物を使用する。
また、ＩＰＤ絶縁膜及びトンネル絶縁膜中で使用される d軌道を有する金属元素を含む層としての高誘電率(high-k)絶縁性材料は、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、窒化物、酸窒化物、シリケート、窒化シリケート、アルミネート若しくは窒化アルミネート、又は、これらの混合物若しくは積層物から構成する。
本発明の例は、メモリセルのフローティングゲート電極及びコントロールゲート電極の形状には限定されない。
例えば、フローティングゲート電極が素子分離絶縁層(ＳＴＩ)から突出し、コントロールゲート電極がフローティングゲート電極の側面の一部を覆っている構造でもよい。フローティングゲートの端部が素子分離絶縁層(ＳＴＩ)上に存在するガルウィング形状でもよい。また、フローティングゲート電極の上面と素子分離絶縁層(ＳＴＩ)の上面とが実質的に一致する平面型のセル構造でもよい。
ところで、図１に示すように、メモリセルのカラム方向の断面形状は、いずれも形状においても変わらないため、以下では、カラム方向の断面を用いて本発明の例を説明する。
３． 本発明の原理
本発明の原理について説明する。
一般に、メモリセル・ゲートスタックの閾値電圧は、ゲートスタック中に存在する電荷量とその分布の重心位置で決まる。このことを、図８に示したメモリセル・スタックゲート構造に関して示す。
このスタックゲート構造の閾値電圧は、(1)式で表される。
Figure 0004575320
ここで、Vth,neutralは、フローティングゲート電極及び絶縁膜中に電荷が無い場合の中性閾値電圧、zは、コントロールゲート電極からの電気的な等価距離を表している。ＩＰＤ絶縁膜の等価膜厚は、T2、トンネル絶縁膜の等価膜厚は、T1である。フローティングゲート電極は、導電体のため、フローティングゲート電極中の電荷は、コントロールゲート電極からの等価距離がT2の位置にある。
また、(1)式で、ρ(z)は各絶縁膜中の電荷分布(等価距離に対する分布)、Qfgは、フローティングゲート電極の電荷面密度、ΔTは、各high-k絶縁膜の等価膜厚、εSiO2は、SiO2の誘電率を表している。
ここで、データ保持(リテンション)時のメモリセル・ゲートスタックのバンド図（ポテンシャル分布）を模式的に図９に示す。
フローティングゲート電極に電荷が蓄積されているために、その部分でポテンシャルが持ち上がっている。それに対して、コントロールゲート電極とチャネル領域(基板)には、ゼロ電位が与えられている。即ち、フローティングゲート電極の自己ポテンシャルによってＩＰＤ膜とトンネル絶縁膜に電界がかかるが、それぞれの電界は逆向きであって、概ね対称な電界の掛かり方をするので、トンネル絶縁膜側とＩＰＤ膜側のデトラッピングレートはほぼ等しくなる。
トンネル絶縁膜及びＩＰＤ膜のそれぞれのhigh-k絶縁膜からフローティングゲート電極にデトラッピングが起こる結果として、(1)式の右辺分子の第１項は、減少、第２項は、増加、第３項は、減少する。
図９に示すように、フローティングゲート電極から見てhigh-k絶縁膜の外側には、SiO2膜が存在するので、コントロールゲート電極側及びSi基板側へは電荷放出が起きない(トンネル絶縁膜側についても同様)。
即ち、本発明のスタックゲート構造では、フローティングゲート電極のみへの電荷放出となるので、メモリセル・スタックゲート構造の全体に含まれる電荷量は、データ保持中に変化しない。
従って、スタックゲート構造の全体としての電荷分布の重心位置が変わらなければ、閾値電圧は変化しない。
本発明のスタックゲート構造でデータ保持中の閾値電圧の変化が抑制されることは、以下のようにして定量的に示すことができる。
ここで、high-k絶縁膜からの電荷放出は、均一に起こるものとし、ある時間後に放出された電荷の面密度をＩＰＤ膜側のhigh-k材料で、Q2、 トンネル絶縁膜側のhigh-k材料で、Q1とすれば、デトラッピングによる(1)式の右辺分子の各項の変化量は、次のようになる。
Figure 0004575320
(2),(3),(4)式から、閾値電圧の変化量は、次のようになる。
Figure 0004575320
従って、ＩＰＤ膜中のhigh-k領域からのデトラッピング量Q2とトンネル絶縁膜中のhigh-k領域からのデトラッピング量Q1が等しければ、(5)式で表されるデータ保持中の閾値電圧のシフトはゼロになる。つまり、スタックゲート構造の内部ではhigh-k膜からのデトラッピングが起こるが、外部からこのスタックゲート構造を見た場合は閾値電圧が変化せず、データ保持特性は良好に保たれる。
デトラッピング量Q1とQ2の大小関係に関しては、いくつかの可能性がある。一般には、同じ材料、かつ、同じ膜厚のhigh-k絶縁膜がフローティングゲート電極の上下両側にあればQ1=Q2となる場合が多い。
しかし、Q1とQ2が等しくならない可能性もあり、その場合は、各high-k層の膜厚を適宜調整することで、Q1=Q2を実現できる。なぜなら、high-k絶縁膜の電荷・捕獲放出量は、一般に、high-k絶縁膜の膜厚に比例するからである。
具体的に、Q1とQ2の大小関係を決める主な要因としては、以下の二つの要素が考えられる。
一つは、ＩＰＤ膜のhigh-k層からのデトラッピング量は書き込み時の電荷捕獲量と相関を持つため、書き込み時に大きな電流の流れるトンネル絶縁膜側のhigh-k層のほうが電荷捕獲量及び捕獲電荷放出量(Q1)が大きくなる可能性である (Q1>Q2の可能性)。
もう一つは、データ保持中に各high-k絶縁膜に掛かる電界の違いである。図９に示したように、フローティングゲート電極とコントロールゲート電極間の電圧、及び、フローティングゲート電極とチャネル(基板)間の電圧は等しい。この電位差をＶとすれば、ＩＰＤ膜にかかる等価電界(SiO2換算)は、
Figure 0004575320
 となる。
また、トンネル絶縁膜にかかる等価電界は、
Figure 0004575320
 となる。
通常は、カップリング比が0.6程度なので、平面型セル構造の場合、T1:T2=3:2となり、データ保持中においては、ＩＰＤ膜にかかる等価電界E2のほうが若干大きめになる。High-k絶縁膜からのデトラッピングは、電界依存性が比較的小さいものの、ＩＰＤ膜側の電界が大きいことは、ＩＰＤ膜のhigh-k絶縁膜層からの電荷放出を促進する要因となり得る(Q1<Q2の可能性)。
以上のように、Q1とQ2が等しくない状況も想定されるが、Q1/Q2比が定量的にどのようになるかは、メモリセル構造と製造方法及び動作条件が定まれば決定するので、試験素子の作製と試験結果を基にしたhigh-k絶縁膜の調整によってQ1とQ2を等しくすることが可能である。
最も簡単な調整方法は、それぞれのhigh-k膜の膜厚を微調することである。また、high-k膜とフローティングゲート電極との間の界面層の厚さを調整する方法もある。その他にも、フローティングゲート電極の上下に存在するhigh-k層に対する堆積後アニール(post deposition annealing)の条件を調整して欠陥密度を制御する方法もある。
最後に、各層の膜厚及び材料に関する補足事項について言及する。
ＩＰＤ膜中の、d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料は、コントロールゲート電極側にデトラッピングを起こさないだけの膜厚を有することが望ましい。
代表例として、酸化シリコン(SiO2膜)について検討すると、ＩＰＤ膜中の、d軌道を有する金属元素を含む絶縁膜材料をハフニウムアルミネート((HfO2)0.75(Al2O3)0.25)とする場合、図１０に示すように、high-k膜とSiO2間の伝導帯バリアハイトは、１．０ｅＶとなる。
書き込み直後のフローティングゲート電極による自己電界は、約３．５ＭＶ／ｃｍであることを考慮すると、ＩＰＤ膜中の酸化シリコン(SiO2膜)の厚さとしては、３ｎｍ以上あれば、Fowler Nordheimトンネル電流の領域になるので、ＩＰＤ膜中の酸化シリコンは、この領域内の厚さに設定する。
この場合、ＷＫＢ近似で計算すると、high-k絶縁膜の伝導帯からSiO2を通過するトンネリングの確率は、１０−６程度となり、ＩＰＤ膜からコントロールゲート電極へのデトラッピングを効果的に抑制することができる。
また、ＩＰＤ膜中の、d軌道を有する金属元素を含む絶縁性材料とフローティングゲート電極との間に界面層が存在する場合、その界面層の膜厚は、ＩＰＤ膜中の、コントロールゲート電極と接触する層(d軌道を有しない金属元素若しくは半導体元素を主成分とする絶縁性材料)の膜厚よりも薄くする。
このようにすることで、ＩＰＤ膜からのデトラッピングは、主として、フローティングゲート電極側に生じる。トンネル絶縁膜側に関しても同様である。
即ち、トンネル絶縁膜中の、d軌道を有する金属元素を含む絶縁性材料とフローティングゲート電極との間に界面層が存在する場合、その界面層の膜厚は、トンネル絶縁膜中の、チャネル領域(Si基板)と接触する層(d軌道を有しない金属元素若しくは半導体元素を主成分とする絶縁性材料)の膜厚よりも薄くする。
このようにすることで、トンネル絶縁膜からのデトラッピングは、主として、フローティングゲート電極側に生じる。
さらに、望ましくは、トンネル絶縁膜におけるフローティングゲート界面層とＩＰＤ膜におけるフローティングゲート界面層との膜厚比は、できるだけ１に近いのがよい。なぜなら、界面層によるデトラッピングレートの減少割合を揃えることでQ1とQ2が等しくなるからである。
最後に、トンネル絶縁膜中のhigh-k層(d軌道金属元素を含む層)とそれ以外の層(通常、SiO2又はSiON)の関係について述べる。
トンネル絶縁膜は、SiO2又はSiONの領域に高電界をかけてFowler-Nordheimトンネリングを起こし、書き込みと消去を行っている。
従って、この部分に必要な電圧が印加されるように考慮しなければならない。このために、最低限必要な条件は、SiO2又はSiON領域の等価膜厚がhigh-k領域の等価膜厚よりも大きくなることである。本発明の実施においては、少なくともこの条件を満たすように膜構造を設計する。
フローティングゲート電極及びコントロールゲート電極としては、多結晶シリコン、金属、これらの窒化物、炭化物、珪化物若しくは珪窒化物、又は、これらの混合物若しくは積層物を使うことができる。その他に、フローティングゲート電極は、Siを基本とする材料、例えば、SiGe、又は、Geを主成分とする材料から構成してもよい。
尚、Geを含む材料上にはhigh-k絶縁膜の界面層が形成され難いことが知られているので、界面層を抑制してＩＰＤ膜の薄膜化を図ることができる。
また、フローティングゲート電極は、トンネル絶縁膜側とＩＰＤ膜側で材料の異なる少なくとも２層の導電性材料で構成することも可能である。
ＩＰＤ膜側の仕事関数を大きく、トンネル絶縁膜側の仕事関数をn+型多結晶シリコンの仕事関数程度にすれば、書き込み／消去を効率的に行い、かつ、ＩＰＤ膜のリーク電流を低減させることができる。また、コントロールゲート電極については、ＩＰＤ膜側の界面を仕事関数の大きい材料で構成し、その上に低抵抗材料を配置すると、ＩＰＤ膜のリーク電流と寄生抵抗のどちらも低減することができる。
４． 実施の形態
本発明の原理に基づいて、本発明の実施の形態を詳細に説明する。
(1) 第１実施の形態
図１１は、第１実施の形態に関わるメモリセルの構造を示している。
ｐ型シリコン基板(p-sub)上には、トンネル絶縁膜として２層の絶縁膜が形成される。シリコン基板のチャネル領域に接触して酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含む絶縁性材料としてのハフニウムアルミネート(HfAlO)が形成される。
この２層構造のトンネル絶縁膜の上には、フローティングゲート電極としてn型ドーパント不純物(リン)を含む多結晶シリコン(n+ poly-Si)が形成される。多結晶シリコン上には、ＩＰＤ絶縁膜として２層の絶縁膜が形成される。即ち、フローティングゲート電極に接触して、d軌道を有する金属元素を含む絶縁性材料としてのハフニウムアルミネート(HfAlO)が形成される。
ハフニウムアルミネート上にはシリコン酸化膜(SiO2)が形成される。シリコン酸化膜上には、コントロールゲート電極としてn型ドーパント不純物(リン)を含む多結晶シリコン(n+ poly-Si)が形成される。
ここで、トンネル絶縁膜のうち、SiONは、例えば、組成が(SiO2)0.85(Si3N4)0.15の場合、膜厚を約６ｎｍとし、HfAlOは、例えば、組成が(HfO2)0.75(Al2O3)0.25の場合、膜厚を約５ｎｍとする。また、ＩＰＤ膜のうち、HfAlOは、例えば、組成が(HfO2)0.75(Al2O3)0.25の場合、膜厚を約５ｎｍとし、SiO2は、例えば、膜厚を約３ｎｍとする。
フローティングゲート電極及びコントロールゲート電極としてのn+型の多結晶シリコンの厚さは、例えば、共に、約３０〜６０ｎｍの範囲内の値に設定する。
本例では、d軌道を有する金属元素を含む絶縁性材料としてハフニウムアルミネートを用いたが、その組成は、本実施の形態に限らず、例えば、(HfO2)0. 5(Al2O3)0.5から(HfO2)0.9(Al2O3)0.1の範囲に取ることで良好なリーク電流特性と材料加工性が得られる。また、トンネル絶縁膜とフローティングゲート電極との界面、及び、ＩＰＤ膜とフローティングゲート電極との界面には、それぞれ、極薄の絶縁性材料からなる界面層が存在していても構わない。
このような構造の場合、トンネル絶縁膜の等価膜厚が６ｎｍ、ＩＰＤ膜の等価膜厚が４ｎｍとなるので、図６におけるフローティングゲート電極１０３の高さを、素子分離酸化膜１０６の高さと揃えることができ、いわゆる平面型のメモリセル構造が実現できる。
図１１のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。
以下では、参考例とは異なるステップのみについて説明する。
トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン酸化膜を形成した後に、プラズマ窒化を行って形成する。次に、ハフニウムアルミネート(HfAlO)は、例えば、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中で形成する。この後、温度約８５０℃、圧力約１３０Ｐａの O2雰囲気中でアニールを行う。
ＩＰＤ膜中のハフニウムアルミネートについても、トンネル絶縁膜中のハフニウムアルミネートと同じ作成方法により形成できる。その後、SiH4とN2Oを原料とするプラズマＣＶＤ法でSiO2膜を形成する。
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により、図１１のメモリセルを形成しても構わない。
例えば、ＡＬＤ法に使用する原料ガスに関しては、他のガスを使用することもできるし、ＩＰＤ膜中のSiO2層の形成は、プラズマＣＶＤ法の代わりに、TEOS-O2を用いる熱ＣＶＤ法、若しくは、SiH4とH2Oを用いるＡＬＤ法で行ってもよい。
また、ＡＬＤ法及びＣＶＤ法以外のスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより、トンネル絶縁膜とＩＰＤ膜中に含まれるhigh-k絶縁膜及びSiON, SiO2膜を形成することも可能である。
(2) 第２実施の形態
図１２は、第２実施の形態に関わるメモリセルの構造を示している。
ｐ型シリコン基板(p-sub)上には、トンネル絶縁膜として２層の絶縁膜が形成される。シリコン基板のチャネル領域に接触して酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含む絶縁性材料としてのランタンアルミネート(LaAlO)が形成される。
この２層構造のトンネル絶縁膜の上には、フローティングゲート電極としてn型ドーパント不純物(リン)を含む多結晶シリコン(n+ poly-Si)が形成される。多結晶シリコン上には、ＩＰＤ膜として２層の絶縁膜が形成される。フローティングゲート電極に接触して、d軌道を有する金属元素を含む絶縁性材料としてのランタンアルミネート(LaAlO)が形成される。
ランタンアルミネート上には酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、コントロールゲート電極としてn型ドーパント不純物(リン)を含む多結晶シリコン(n+ poly-Si)が形成される。
ここで、トンネル絶縁膜のうち、SiONは、例えば、組成が(SiO2)0.85(Si3N4)0.15の場合、膜厚を約６ｎｍとし、LaAlOは、例えば、組成が(La2O3)0.5(Al2O3)0.5の場合、膜厚を約６ｎｍとする。また、ＩＰＤ膜のうち、LaAlOは、同様に、例えば、組成が(La2O3)0.5(Al2O3)0.5の場合、膜厚を約６ｎｍとし、その上の酸窒化シリコン膜は、例えば、組成が(SiO2)0.8 (Si3N4)0.2の場合、膜厚を約４ｎｍとする。
フローティングゲート電極とコントロールゲート電極としてのn+型の多結晶シリコンの厚さは、例えば、共に、約３０〜６０ｎｍの範囲内の値に設定する。
本例では、d軌道を有する金属元素を含む絶縁性材料としてランタンアルミネートを使用したが、その理由は、高い高誘電率とバリアハイトを兼ね備えるからである。La2O3単体では吸湿性があるが、組成を(La2O3)0.5(Al2O3)0.5としてLa:Alの組成比を1:1にすることでペロブスカイト型の安定な構造が発現し、吸湿性が抑制されるものと考えられる。
ランタンアルミネートの組成としては、このような安定構造が得られる場合の他、それにAl2O3を過剰に加えた混合物とするのが望ましい。ランタンアルミネートの組成比としては、(La2O3)0.2(Al2O3)0.8から(La2O3)0.5(Al2O3)0.5又は(La2O3)0.6(Al2O3)0.4までの範囲内のものを使用することで、良好なリーク電流特性と材料加工性、及び、吸湿性の抑制効果が得られる。
ランタンアルミネートを使用する場合、界面層の形成が抑制される場合が多いが、このスタックゲート構造でトンネル絶縁膜とフローティングゲート電極との界面、及び、ＩＰＤ膜とフローティングゲート電極の界面に、それぞれ極薄の界面層が存在しても構わない。
このような構造の場合、トンネル絶縁膜の等価膜厚が６ｎｍ、ＩＰＤ膜の等価膜厚が４ｎｍとなるので、図６におけるフローティングゲート電極１０３の高さを、素子分離酸化膜１０６の高さと揃えることができ、いわゆる平面型のメモリセル構造が実現できる。
図１２のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。
以下では、参考例とは異なるステップのみについて説明する。
トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン酸化膜を形成した後に、プラズマ窒化を行って形成する。次に、ランタンアルミネートは、例えば、(La2O3)0.5(Al2O3)0.5をターゲットとするスパッタ法で形成する。その後、温度約７００℃、圧力約１３０Ｐａの O2雰囲気でアニールを行う。
ＩＰＤ膜中のランタンアルミネートについては、トンネル絶縁膜中のハフニウムアルミネートと同じ方法により形成できる。その後、SiH4とN2Oを原料とするプラズマＣＶＤ法でSiO2膜を形成し、さらに、プラズマ窒化法でSiO2膜に窒素を導入する。
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図１２のメモリセルを形成しても構わない。
また、スパッタ法、ＣＶＤ法以外のＡＬＤ法、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法や、これらの方法を組み合わせた方法などにより、トンネル絶縁膜とＩＰＤ膜中に含まれるhigh-k絶縁膜及びSiON膜を形成することも可能である。
例えば、ランタンアルミネートは、スパッタ法の代わりに、例えば、文献： A.-D. Li, Q.-Y. Shao, H.-Q. Ling, J.-B. Cheng, D Wu, Z.-G. Liu, N.-B. Ming, C Wang, H.-W. Zhou, and B.-Y. Nguyen, "Characteristics of LaAlO3 gate dielectrics on Si grown by metalorganic chemical vapor deposition," Appl. Phys. Lett. 83, 3540 (2003) に示されているＣＶＤ法を用いて成膜してもよい。
トンネル絶縁膜中及びＩＰＤ膜中のd軌道を有する金属元素を含む絶縁性材料としては、LaAlO以外にも、Hf, La, Y, Ce, Ti, Zrのうちの少なくとも１つ以上の元素を含む酸化物、酸窒化物、珪酸化物、又は、これらの混合物などを使用できるし、さらには、そのような材料の積層とすることもできる。
また、ＩＰＤ膜とフローティングゲート電極との界面、及び、トンネル絶縁膜とフローティングゲート電極との界面には、それぞれ、極薄の絶縁性材料からなる界面層が存在していてもよい。
(3) 第３実施の形態
図１３は、第３実施の形態に関わるメモリセルの構造を示している。
第３実施の形態は、第２実施の形態でフローティングゲート電極及びコントロールゲート電極を金属系材料で置き換えた構造に関する。
ｐ型シリコン基板上には、トンネル絶縁膜として２層の絶縁膜が形成される。シリコン基板のチャネル領域に接触して酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含む絶縁性材料としてのランタンアルミネート(LaAlO)が形成される。
この２層構造のトンネル絶縁膜の上には、フローティングゲート電極として窒化タンタルシリサイド(TaSiN)が形成される。TaSiN上には、ＩＰＤ膜として２層の絶縁膜が形成される。フローティングゲート電極に接触して、d軌道を有する金属元素を含む絶縁性材料としてランタンアルミネート(LaAlO)が形成される。
ランタンアルミネート上には酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、コントロールゲート電極として窒化タングステン(WN)が形成される。
ここで、トンネル絶縁膜のうち、SiONは、例えば、組成が(SiO2)0.85(Si3N4)0.15の場合、膜厚を約６ｎｍとし、LaAlOは、例えば、組成が(La2O3)0.5(Al2O3)0.5の場合、膜厚を約６ｎｍとする。また、ＩＰＤ膜のうち、LaAlOは、同様に、例えば、組成が(La2O3)0.5(Al2O3)0.5の場合、膜厚を約６ｎｍとし、その上の酸窒化シリコン膜は、例えば、組成が(SiO2)0.8 (Si3N4)0.2の場合、膜厚を約４ｎｍとする。
フローティングゲート電極としてのTaSiN、及びコントロールゲート電極としてのWNの厚さは、例えば、共に、約３０〜６０ｎｍの範囲内の値に設定する。
トンネル絶縁膜とフローティングゲート電極との界面及びＩＰＤ膜とフローティングゲート電極との界面には、それぞれ、極薄の界面層が存在してもよい。
このような構造の場合、トンネル絶縁膜の等価膜厚が６ｎｍ、ＩＰＤ膜の等価膜厚が４ｎｍとなるので、図６におけるフローティングゲート電極１０３の高さを、素子分離酸化膜１０６の高さと揃えることができ、平面型メモリセル構造が実現できる。
図１３のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。
以下では、参考例とは異なるステップのみについて説明する。
トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン酸化膜を形成した後に、プラズマ窒化を行って形成する。次に、ランタンアルミネートは、例えば、(La2O3)0.5(Al2O3)0.5をターゲットとするスパッタ法で形成する。その後、温度約７００℃、圧力約１３０Ｐａの O2雰囲気でアニールを行う。
次に、Ta[N(CH3)2]5, NH3及びSiH4を原料ガスとするＡＬＤ法を用いて、フローティングゲート電極となるTaSiNを形成する。
ＩＰＤ膜中のランタンアルミネートについては、トンネル絶縁膜中のランタンアルミネートと同じ方法により形成できる。ＩＰＤ膜の上層としてのSiON膜は、SiH4とN2Oを原料とするプラズマＣＶＤ法でSiO2膜を形成し、さらに、プラズマ窒化法でSiO2膜に窒素を導入することで形成される。
最後に、コントロールゲート電極のＷＮは、WF6, NH3を原料ガスとするＡＬＤ法で形成する。
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図１３のメモリセルを形成しても構わない。
また、ＡＬＤ法及びスパッタ法以外のＣＶＤ法、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法などにより、トンネル絶縁膜、ＩＰＤ膜中に含まれるhigh-k絶縁膜若しくはSiON膜、さらには、フローティングゲート電極及びコントロールゲート電極を形成することも可能である。
また、本例では、d軌道を有する金属元素を含む高誘電率絶縁性材料としてランタンアルミネートを使用したが、トンネル絶縁膜及びＩＰＤ膜中の高誘電率材料層としては、LaAlO以外にも、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、酸窒化物、珪酸化物、又は、それらの混合物若しくは積層物とすることもできる。
また、ＩＰＤ膜とフローティングゲート電極との界面、及び、トンネル絶縁膜とフローティングゲート電極との界面には、それぞれ、極薄の絶縁性材料からなる界面層が存在していてもよい。
また、本例では、フローティングゲート電極をTaSiNから構成したが、それ以外に、TaN, TiN, W, WSiなどのｎチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Si禁制帯の中央付近に仕事関数を持つ金属導電性材料を使用することができる。また、フローティングゲート電極として、Co, Niなどの珪化物を使用してもよい。
また、コントロールゲートの材料としてWNを使用したが、それ以外に、Ru、TaCなどのｐチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Au, Pt, Co, Ni, Pd, Te, Mo, Ir, Hf, Zr, Y, La, Ti, Wなどの元素若しくは化合物(珪化物、窒化物を含む)を使用できる。
特に、Si禁制帯の中央部よりも大きい仕事関数を持つ材料をコントロールゲート電極として使用するのが望ましい。
(4) 第４実施の形態
図１４は、第４実施の形態に関わるメモリセルの構造を示している。
第４実施の形態は、第３実施の形態におけるフローティングゲート電極及びコントロールゲート電極を他の金属材料で置き換え、また、ＩＰＤ膜の上層のデトラッピング防止膜としてのSiON層の代わりに酸化アルミニウム(Al2O3)を用いた構造に関する。
ｐ型シリコン基板上には、トンネル絶縁膜として２層の絶縁膜が形成される。シリコン基板のチャネル領域に接触して酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含む絶縁性材料としてのランタンアルミネート(LaAlO)が形成される。
この２層構造のトンネル絶縁膜の上には、フローティングゲート電極として窒化タングステン(TaN)が形成される。TaN上には、ＩＰＤ膜として２層の絶縁膜が形成される。フローティングゲート電極に接触して、d軌道を有する金属元素を含む絶縁性材料としてのランタンアルミネート(LaAlO)が形成される。
ランタンアルミネート上には酸化アルミニウム(Al2O3)が形成される。酸化アルミニウム上には、コントロールゲート電極として窒化チタン(TiN)が形成される。
ここで、トンネル絶縁膜のうち、SiONは、例えば、組成が(SiO2)0.85(Si3N4)0.15の場合、膜厚を約６ｎｍとし、LaAlOは、例えば、組成が(La2O3)0.5(Al2O3)0.5の場合、膜厚を約６ｎｍとする。また、ＩＰＤ膜のうち、LaAlOは、同様に、例えば、組成が(La2O3)0.5(Al2O3)0.5の場合、膜厚を約６ｎｍとし、その上の酸化アルミニウム膜は、膜厚を約８ｎｍとする。
フローティングゲート電極としてのTaN、及びコントロールゲート電極としてのTiNの厚さは、例えば、共に、約３０〜６０ｎｍの範囲内の値に設定する。
トンネル絶縁膜とフローティングゲート電極との界面及びＩＰＤ膜とフローティングゲート電極との界面には、それぞれ、極薄の界面層が存在してもよい。
このような構造の場合、トンネル絶縁膜の等価膜厚が６ｎｍ、ＩＰＤ膜の等価膜厚が４ｎｍとなるので、図６において、フローティングゲート電極１０３の高さを、素子分離酸化膜１０６の高さと揃えることができ、平面型メモリセル構造が実現できる。
図１４のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。
以下では、参考例とは異なるステップのみについて説明する。
トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン酸化膜を形成した後に、プラズマ窒化を行って形成する。次に、ランタンアルミネートは、例えば、(La2O3)0.5(Al2O3)0.5をターゲットとするスパッタ法で形成する。その後、温度約７００℃、圧力約１３０Ｐａの O2雰囲気でアニールを行う。
次に、Ta[N(CH3)2]5とNH3を原料ガスとするＡＬＤ法を用いて、フローティングゲート電極となるTaNを形成する。
ＩＰＤ膜中のランタンアルミネートについては、トンネル絶縁膜中のランタンアルミネートと同じ方法により形成できる。ＩＰＤ膜の上層のAl2O3は、Al(CH3)3とH2Oを原料ガスとするＡＬＤ法を用いて温度約２５０℃の雰囲気中で形成する。その後、温度約８５０℃、圧力約１３０Ｐａの O2雰囲気でアニールを行う。
最後に、コントロールゲート電極のTiNは、温度約４５０℃でTiCl4, NH3を原料ガスとするＣＶＤ法で形成する。
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図１４のメモリセルを形成しても構わない。
また、ＡＬＤ法、ＣＶＤ法及びスパッタ法以外の蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法などによって、トンネル絶縁膜とＩＰＤ膜中に含まれるhigh-k絶縁膜及びAl2O3膜を形成することもできる。
また、本例では、d軌道を有する金属元素を含む高誘電率絶縁性材料としてランタンアルミネートを使用したが、トンネル絶縁膜及びＩＰＤ膜中の高誘電率材料層としては、LaAlO以外にも、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、酸窒化物、珪酸化物(シリケート)、アルミネート、又は、これらの混合物若しくは積層物とすることもできる。
また、本例では、フローティングゲート電極をTaNで形成したが、それ以外に、TaSiN, TiN, W, WSiなどのｎチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Si禁制帯の中央付近の仕事関数を持つ金属系導電性材料を使用できる。また、フローティングゲート電極として、Co, Niなどの珪化物を使用してもよい。
また、コントロールゲートの材料としてTiNを使用したが、それ以外に、WN, Ru、TaCなどのｐチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Au, Pt, Co, Ni, Pd, Te, Mo, Ir, Hf, Zr, Y, La, W, Tiなどの元素若しくは化合物(珪化物、窒化物を含む)を使用できる。また、ＩＰＤ膜の上層として使われるAl2O3に対して高い安定性を持つ材料としてTaNが知られているので、コントロールゲート電極の材料をTaNとしてもよい。
(5) 第５実施の形態
図１５は、第５実施の形態に関わるメモリセルの構造を示している。
第５実施の形態は、フローティングゲート電極及びコントロールゲート電極に金属材料を用い、フローティングゲート電極の上下の d軌道を有する金属元素を含む高誘電率絶縁性材料として異なる物質を使用する構造に関する。
ｐ型シリコン基板上には、トンネル絶縁膜として２層の絶縁膜が形成される。シリコン基板のチャネル領域に接触して酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含む高誘電率絶縁性材料としてのハフニウムアルミネート(HfAlO)が形成される。
この２層構造のトンネル絶縁膜の上には、フローティングゲート電極としてTaSiNが形成される。TaSiN上には、ＩＰＤ膜として２層の絶縁膜が形成される。フローティングゲート電極に接触して、d軌道を有する金属元素を含む高誘電率絶縁性材料としてのランタンアルミネート(LaAlO)が形成される。
ランタンアルミネート上には酸化アルミニウム(Al2O3)が形成される。酸化アルミニウム上には、コントロールゲート電極として窒化タングステン(WN)が形成される。
ここで、トンネル絶縁膜のうち、SiONは、例えば、組成が(SiO2)0.85(Si3N4)0.15の場合、膜厚を約６ｎｍとし、HfAlOは、例えば、組成が(HfO2)0.75(Al2O3)0.25の場合、膜厚を約５ｎｍとする。また、ＩＰＤ膜のうち、LaAlOは、例えば、組成が(La2O3)0.5(Al2O3)0.5の場合、膜厚を約６ｎｍとし、その上のAl2O3膜は、例えば、膜厚を約８ｎｍとする。
フローティングゲート電極としてのTaSiN及びコントロールゲート電極としてのWNの厚さは、例えば、共に、約３０〜６０ｎｍの範囲内の値に設定する。
トンネル絶縁膜とフローティングゲート電極の界面及びＩＰＤ膜とフローティングゲート電極の界面には、極薄の界面層が存在しても構わない。
このような構造の場合、トンネル絶縁膜の等価膜厚が６ｎｍ、ＩＰＤ膜の等価膜厚が４ｎｍとなるので、図６において、フローティングゲート電極１０３の高さを、素子分離酸化膜１０６の高さと揃えることができ、平面型メモリセル構造が実現できる。
図１５のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。
以下では、参考例とは異なるステップのみについて説明する。
トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン酸化膜を形成した後に、プラズマ窒化を行って形成する。次に、ハフニウムアルミネート(HfAlO)は、例えば、Al(CH3)3,Hf[N(CH3)2]4とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中で形成する。この後、温度約８５０℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。
次に、Ta[N(CH3)2]5, NH3, SiH4を原料ガスとするＡＬＤ法を用いて、フローティングゲート電極となるTaSiNを形成する。
ＩＰＤ膜中のランタンアルミネートは、(La2O3)0.5(Al2O3)0.5をターゲットとするスパッタ法で形成する。その後、温度約７００℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。ＩＰＤ膜の上層のAl2O3は、Al(CH3)3とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中で形成する。引き続いて、温度約８５０℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。
最後に、コントロールゲート電極のＷＮは、温度約４５０℃において、W(CO)6, NH3を原料ガスとするＣＶＤ法で形成する。
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図１５のメモリセルを形成しても構わない。
また、ＡＬＤ法、ＣＶＤ法及びスパッタ法以外の蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法などにより、トンネル絶縁膜、ＩＰＤ膜中に含まれる高誘電率絶縁膜及びAl2O3膜をそれぞれ形成することも可能である。
また、トンネル絶縁膜及びＩＰＤ膜中の、d軌道を有する金属元素を含む高誘電率絶縁性材料としては、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、酸窒化物、珪酸化物、アルミネート、又は、これらの混合物若しくは積層物とすることもできる。
また、本例では、フローティングゲート電極をTaSiNから構成したが、それ以外に、TaN, TiN, W, WSiなどのｎチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Si禁制帯の中央付近の仕事関数を持つ金属系導電性材料を使用できる。また、フローティングゲート電極として、Co, Niなどの珪化物を使用してもよい。
また、コントロールゲートの材料としてWNを使用したが、それ以外に、Ru、TaCなどのｐチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Au, Pt, Co, Ni, Pd, Te, Mo, Ir, Hf, Zr, Y, La, Ti, Wなどの元素若しくは化合物(珪化物、窒化物を含む)を使用してもよい。
コントロールゲート電極は、とりわけSi禁制帯の中央部よりも大きい仕事関数を持つ材料を使用するのが望ましい。また、Al2O3に接触するときに安定性の高い材料としてTaNが知られているので、コントロールゲート電極の材料としてTaNを用いてもよい。
(6) 第６実施の形態
図１６は、第６実施の形態に関わるメモリセルの構造を示している。
第６実施の形態は、フローティングゲート電極を２層の導電性材料で構成した構造に関する。また、第６実施の形態では、フローティングゲート電極の上下の d軌道を有する金属元素を含む高誘電率絶縁層として異なる材料を使用し、ＩＰＤ膜側にHfTiOを用いた構造を提案する。
ｐ型シリコン基板上には、トンネル絶縁膜として２層の絶縁膜が形成される。シリコン基板のチャネル領域に接触して酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含む高誘電率絶縁性材料としてのランタンアルミネート(HfAlO)が形成される。
このトンネル絶縁膜の上には、フローティングゲート電極として２層の導電層が形成される。即ち、フローティングゲート電極の下層として、窒化タンタルシリケート(TaSiN)が形成され、上層として、窒化タングステン(WN)が形成される。フローティングゲート電極の上には、ＩＰＤ膜として２層の絶縁膜が形成される。フローティングゲート電極に接触して、d軌道を有する金属元素を含む高誘電率絶縁性材料としてのHfTiOが形成される。
HfTiO上には酸化アルミニウム(Al2O3)が形成される。Al2O3上には、コントロールゲート電極として窒化タングステン(WN)が形成される。
ここで、トンネル絶縁膜のうち、SiONは、例えば、組成が(SiO2)0.85(Si3N4)0.15の場合、膜厚を約６ｎｍとし、LaAlOは、例えば、組成が(La2O3)0.5(Al2O3)0.5の場合、膜厚を約６ｎｍとする。また、ＩＰＤ膜のうち、HfTiOは、例えば、組成が(HfO2)0.3(TiO2)0.7の場合、膜厚を約８ｎｍとし、その上の酸化アルミニウム(Al2O3)は、膜厚を約８ｎｍとする。フローティングゲート電極としてのTaSiN/WN積層膜及びコントロールゲート電極としてのWNの厚さは、例えば、共に、約３０〜６０ｎｍの範囲内の値に設定する。
トンネル絶縁膜とフローティングゲート電極との界面及びＩＰＤ膜とフローティングゲート電極との界面には、それぞれ、極薄の絶縁性材料からなる界面層が存在していてもよい。
このような構造の場合、トンネル絶縁膜の等価膜厚が６ｎｍ、ＩＰＤ膜の等価膜厚が４ｎｍとなるので、図６において、フローティングゲート電極１０３の高さを、素子分離酸化膜１０６の高さと揃えることができ、平面型メモリセル構造が実現できる。
図１６のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。
以下では、参考例とは異なるステップのみについて説明する。
トンネル絶縁膜の酸窒化膜は、ベースとなるシリコン酸化膜を形成した後に、プラズマ窒化を行って形成する。次に、ランタンアルミネートは、例えば、(La2O3)0.5(Al2O3)0.5をターゲットとするスパッタ法で形成する。その後、温度約７００℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。
次に、Ta[N(CH3)2]5, NH3, SiH4を原料ガスとするＡＬＤ法を用いて、フローティングゲート電極の下層となるTaSiNを形成する。引き続いて、WF6, NH3を原料ガスとするＡＬＤ法で、フローティングゲート電極の上層となるWNを形成する。
ＩＰＤ膜中のHfTiOは、(HfO2)0.3(TiO2)0.7をターゲットとするスパッタ法で形成する。その後、温度約７００℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。引き続いて、ＩＰＤ膜の上層となるAl2O3を、Al(CH3)3とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中で形成する。その後、温度約８５０℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。
最後に、コントロールゲート電極のWNは、フローティングゲート電極の下層と同様に、WF6, NH3を原料ガスとするＡＬＤ法で形成する。
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により図１６のメモリセルを形成しても構わない。
また、ＡＬＤ法及びスパッタ法以外のＣＶＤ法、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法などにより、トンネル絶縁膜、ＩＰＤ膜、フローティングゲート電極及びコントロールゲート電極をそれぞれ形成することも可能である。
また、本例では、d軌道を有する金属元素を含む高誘電率絶縁性材料としてLaAlO及びHfTiOを使用したが、トンネル絶縁膜、及びＩＰＤ膜中のd軌道を有する金属元素を含む高誘電率材料層としては、それ以外にも、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、酸窒化物、珪酸化物、アルミネート、窒化アルミネート、又は、これらの混合物若しくは積層物とすることもできる。
例えば、LaAlO若しくはHfTiOの代わりとして、LaTiO, HfTaOなどの高誘電率を示す材料を用いてもよい。
また、本例では、フローティングゲート電極をTaSiNとWNの積層膜で構成したが、それ以外にTiN, W, WSiなどのｎチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Si禁制帯の中央付近の仕事関数を持つ金属系導電性材料を単層若しくは積層として用いてもよい。また、フローティングゲート電極としてCo, Niなどの珪化物を使用してもよい。
また、コントロールゲートの材料としてWNを使用したが、それ以外に、Ru、TaCなどのｐチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Au, Pt, Co, Ni, Pd, Te, Mo, Ir, Hf, Zr, Y, La, Ti, Wなどの元素若しくは化合物(珪化物、窒化物を含む)を使用してもよい。
特に、Si禁制帯の中央部よりも大きい仕事関数を持つ材料をコントロール電極として使用することが望ましい。また、Al2O3に接触した場合に安定性の高い材料としてTaNが知られているので、コントロールゲート電極の材料としてTaNを用いてもよい。
(7) 第７実施の形態
図１７は、第７実施の形態に関わるメモリセルの構造を示している。
第７実施の形態は、フローティングゲート電極とトンネル絶縁膜、及び、フローティングゲート電極とＩＰＤ膜との間に、それぞれ制御された界面層としてのSiON層を挿入した構造に関する。
ｐ型シリコン基板上にはトンネル絶縁膜として以下の３つの層が形成される。シリコン基板のチャネル領域に接触して酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含んだ高誘電率絶縁性材料としてのハフニア(HfO2)が形成される。その上に、反応防止層としての極薄の界面層が酸窒化シリコン膜(SiON)を用いて形成される。
以上の３層からなるトンネル絶縁膜の上には、フローティングゲート電極としてn型ドーパント不純物(リン)を含む多結晶シリコンが形成される。
多結晶シリコン上には、ＩＰＤ絶縁膜として以下の３層が形成される。まず、フローティングゲート電極に接触して、界面層としての酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含んだ高誘電率絶縁性材料としてのハフニア(HfO2)が形成される。ハフニア上には、電荷放出防止膜としての役割を果たす酸窒化シリコン膜(SiON)が形成される。
そして、SiON上には、コントロールゲート電極としてn型ドーパント不純物(リン)を含む多結晶シリコンが形成される。
ここで、トンネル絶縁膜のうち、チャネルに接触するSiONは、例えば、組成が(SiO2)0.85(Si3N4)0.15の場合、膜厚を約６ｎｍとする。このとき、SiONの等価膜厚は約５ｎｍとなる。その上のHfO2は、膜厚を約7.2ｎｍとする。このとき、HfO2の等価膜厚は、約1.2ｎｍとなる。
その上のSiON界面層は、例えば、組成が(SiO2)0.6 (Si3N4)0.4の場合、その膜厚を約0.6ｎｍとする。このとき、SiON界面層の等価膜厚は約0.4ｎｍとなる。
また、ＩＰＤ膜のうち、フローティングゲート電極に接触するSiON界面層は、例えば、組成が(SiO2)0.6 (Si3N4)0.4の場合、膜厚を約0.6ｎｍとする。このとき、SiON界面層の等価膜厚は約0.4ｎｍとなる。
その上のHfO2層は、膜厚を約６ｎｍとする。このとき、HfO2の等価膜厚は、約１ｎｍとなる。その上のSiON層は、例えば、組成が(SiO2)0.8 (Si3N4)0.2の場合、その膜厚を約４ｎｍとする。このとき、このSiONの等価膜厚は約３ｎｍとなる。
フローティングゲート電極とコントロールゲート電極としてのn+型多結晶シリコンの厚さは、例えば、共に、約３０〜６０ｎｍの範囲内の値に設定する。
このような構造の場合、トンネル絶縁膜の等価膜厚が６ｎｍ、ＩＰＤ膜の等価膜厚が４ｎｍとなり、図６におけるフローティングゲート電極１０３の高さを、素子分離酸化膜１０６の高さと揃えた平面型メモリセル構造を実現し、カップリング比を０．６とすることができる。
図１７のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。
以下では、参考例とは異なるステップのみについて説明する。
トンネル絶縁膜としての酸窒化シリコン膜は、ベースとなるシリコン熱酸化膜を形成した後に、プラズマ窒化を行って形成する。次に、ハフニア(HfO2)は、例えば、Hf[N(CH3)2]4とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中で形成する。この後、温度約８５０℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。次に、SiH4とNH3とH2Oを原料とするＡＬＤ法で極薄の酸窒化シリコン膜の形成を行う。
ＩＰＤ膜は、n+poly-Siの堆積後に、SiH4とNH3とH2Oを原料とするＡＬＤ法で極薄の酸窒化シリコン膜の形成を行った後、Hf[N(CH3)2]4とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中でハフニア(HfO2)を形成する。その後、SiH4とN2Oを原料とするプラズマＣＶＤ法でSiO2を形成し、そのプラズマ窒化によってＩＰＤ膜上層としてのSiON層を形成する。
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により、図１７のメモリセルを形成しても構わない。
例えば、ＡＬＤ法に使用する原料ガスに関しては、他のガスで代用することもできるし、ＩＰＤ膜中のSiON形成工程におけるSiO2堆積は、プラズマＣＶＤ法の代わりに、TEOS-O2を用いる熱ＣＶＤ法で行ってもよい。
また、ＡＬＤ法及びＣＶＤ法以外のスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法などにより、トンネル絶縁膜とＩＰＤ膜中に含まれる絶縁膜層を形成することも可能である。
(8) 第８実施の形態
図１８は、第８実施の形態に関わるメモリセルの構造を示している。
第８実施の形態は、フローティングゲート電極とトンネル絶縁膜、及び、フローティングゲート電極とＩＰＤ膜との間に、それぞれ制御された界面層としてのAl2O3層を挿入した構造に関する。
ｐ型シリコン基板上にはトンネル絶縁膜として以下の３つの層が形成される。シリコン基板のチャネル領域に接触して酸窒化シリコン膜(SiON)が形成される。酸窒化シリコン膜上には、d軌道を有する金属元素を含んだ高誘電率絶縁性材料としてのランタンアルミネート(LaAlO)が形成される。その上に極薄の界面層としてアルミナ(Al2O3)が形成される。
以上の３層からなるトンネル絶縁膜の上には、フローティングゲート電極として窒化タンタル(TaN)が形成される。このフローティングゲート電極上には、ＩＰＤ絶縁膜として次の３層が形成される。
まず、フローティングゲート電極に接触し、界面層として機能するアルミナ(Al2O3)が形成される。Al2O3上には、d軌道を有する金属元素を含んだ高誘電率絶縁性材料としてのランタンアルミネート(LaAlO)が形成される。ランタンアルミネート上には電荷放出防止膜としての役割を果たすアルミナ膜(Al2O3)が形成される。
そして、このアルミナ上には、コントロールゲート電極として窒化チタン(TiN)が形成される。
ここで、トンネル絶縁膜のうち、チャネルに接触するSiONは、例えば、組成が(SiO2)0.85(Si3N4)0.15の場合、その膜厚を約６ｎｍとする。そのとき、このSiONの等価膜厚は約５ｎｍとなる。その上のLaAlOは、膜厚を約7.2ｎｍとする。このとき、LaAlOの等価膜厚は約1.2ｎｍとなる。
その上のAl2O3界面層は、膜厚を約1.1ｎｍとする。このとき、Al2O3界面層の等価膜厚は約0.4ｎｍとなる。
また、ＩＰＤ膜のうち、フローティングゲート電極に接触するAl2O3界面層は、膜厚を約1.1ｎｍとする。このとき、Al2O3界面層の等価膜厚は約0.4ｎｍとなる。その上のLaAlO層は、膜厚を約６ｎｍとする。このとき、LaAlO層の等価膜厚は約１ｎｍとなる。
その上のAl2O3層は、膜厚を約８ｎｍとする。このとき、このAl2O3層の等価膜厚は約３ｎｍとなる。フローティングゲート電極としてのTaNとコントロールゲート電極としてのTiNの厚さは、例えば、共に、約３０〜６０ｎｍの範囲内の値に設定する。
このような構造では、トンネル絶縁膜の等価膜厚が６ｎｍ、ＩＰＤ膜の等価膜厚が４ｎｍとなる。この場合、図６におけるフローティングゲート電極１０３の高さを素子分離酸化膜１０６の高さと揃えた平面型メモリセル構造が実現でき、カップリング比は０．６となる。
図１７のメモリセルの製造方法に関しては、基本的には、参考例（図１〜図６）で説明したプロセスをそのまま適用できる。
以下では、参考例とは異なるステップのみについて説明する。
トンネル絶縁膜としての酸窒化シリコン膜は、ベースとなるシリコン熱酸化膜を形成した後に、プラズマ窒化を行って形成する。次に、ランタンアルミネートは、例えば、(La2O3)0.5(Al2O3)0.5をターゲットとするスパッタ法で形成する。この後、温度約７００℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。次に、Al(CH3)3とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中で上部界面層のAl2O3を形成する。
フローティングゲート電極としてのTaNをTa[N(C2H5)2]5とNH3を原料とするＣＶＤ法で形成した後、ＩＰＤ膜を以下のようにして形成する。
まず、界面層としてのAl2O3は、Al(CH3)3とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中で形成する。次に、ランタンアルミネートは、(La2O3)0.5(Al2O3)0.5をターゲットとするスパッタ法で形成する。この後、温度約７００℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。
さらに、上部のアルミナ層(Al2O3)は、Al(CH3)3とH2Oを原料ガスとするＡＬＤ法を用いて、温度約２５０℃の雰囲気中で形成する。この後、温度約８５０℃、圧力約１３０ＰａのO2 雰囲気でアニールを行う。
最後に、コントロールゲート電極のTiNは、TiCl4とNH3を原料とするＣＶＤ法を用いて温度約４５０℃で形成する。
尚、ここで示す製造方法は、一例に過ぎず、他の製造方法により、図１７のメモリセルを形成しても構わない。
例えば、ＡＬＤ法に使用する原料ガスは、他のガスで代用することもできる。また、ＡＬＤ法とＣＶＤ法は互いに互換性があるので、どちらで行ってもかまわない。
さらに、ＡＬＤ法及びＣＶＤ法以外のスパッタ法、蒸着法、レーザーアブレーション法、ＭＢＥ法などの方法、又は、これらの方法を組み合わせた方法などにより、トンネル絶縁膜とＩＰＤ膜中に含まれる絶縁性材料を形成することも可能である。
また、本例では、高誘電率(high-k)材料としてランタンアルミネートを使用したが、トンネル絶縁膜及びＩＰＤ膜中のd軌道を有する金属元素を含む絶縁性材料としては、LaAlO以外にも、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、酸窒化物、珪酸化物、珪酸窒化物、アルミネート、窒化アルミネート、又は、これらの混合物若しくは積層物とすることもできる。
また、本例では、フローティングゲート電極をTaNから構成したが、それ以外に、TaSiN, TiN, W, WSiなどのｎチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Si禁制帯の中央付近の仕事関数を持つ金属系導電性材料を使用できる。また、フローティングゲート電極としてCo, Niなどの珪化物を使用してもよい。
また、コントロールゲート電極の材料としてTiNを使用したが、それ以外に、Ru、TaCなどのｐチャネルＭＩＳトランジスタ向きの金属ゲート材料、又は、Au, Pt, Co, Ni, Pd, Te, Mo, Ir, Hf, Zr, Y, La, W, Tiなどの元素若しくは化合物(珪化物、窒化物を含む)を使用してもよい。
コントロールゲート電極については、Si禁制帯の中央部よりも大きい仕事関数を持つ材料により構成するのが望ましい。
例えば、TiNの代わりに、WNをコントロールゲート電極の材料として用いてもよい。また、Al2O3に接触した場合に安定性の高い材料としてTaNが知られているので、コントロールゲート電極の材料は、TaNでも構わない。
５． 適用例
本発明の例は、スタックゲート構造のメモリセルを有する不揮発性半導体記憶装置、特に、ＮＡＮＤ型フラッシュメモリに適用される。
また、本発明の例は、ＮＯＲ型、ＡＮＤ型、ＤＩＮＯＲ型の不揮発性半導体記憶装置、ＮＯＲ型とＮＡＮＤ型の良い点を融合したＮＡＮＯ型フラッシュメモリ、さらには、１つのメモリセルが２つの選択トランジスタにより挟みこまれた構造を有する３Ｔｒ−ＮＡＮＤ型などにも適用可能である。
６． その他
このように、本発明の例によれば、メモリセルが微細化されても、ＩＰＤ膜の等価膜厚スケーリングと良好なデータ保持特性の両立を実現することができる。
尚、本発明の例では、トンネル絶縁膜中で、d軌道を有しない金属元素若しくは半導体元素を含む絶縁性材料(通常はSiO2若しくはSiON)が従来技術の場合よりも薄膜化するが、トンネル絶縁膜は、high-k絶縁性材料との積層構造を取っており、high-k絶縁性材料の実膜厚が厚いため、書き込み／消去を繰り返した場合にも、ストレス印加リーク電流の増大によるデータ保持特性の劣化は問題とならない。
本発明の例は、上述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。
例えば、第１及び第２絶縁膜は、本発明の例で示したような２層構造(若しくは界面層も含めて３層構造)の代わりに、本発明の趣旨を逸脱しない範囲で、３層以上に多層化できる。また、これらの層の境界部分において組成を連続的に変化させ、層同士を連続的に繋げてもよい。
特に、ＩＰＤ膜中のd軌道を有しない金属元素若しくは半導体元素を含む絶縁性材料は、その一部にシリコン窒化膜を用いた多層構造とすることが可能である。また、例えば、ＩＰＤ膜の耐圧が十分でないことが判明した場合には、平面型セル構造を取らず、フローティングゲート電極同士が対向する３次元構造を残した形のメモリセル構造としてもよい。この場合、ＩＰＤ膜の等価膜厚を大きめに設定することで、ＩＰＤ膜にかかる電界を緩和し、絶縁破壊が起こらないセル特性を実現できる。
また、本発明のスタックゲート構造は、必ずしもSi基板上に形成する必要はない。例えば、Si基板上に形成されたウェルにおいて本発明のスタックゲート構造を作製してもよい。
また、Si基板の代わりに、SiGe基板若しくはGe基板、又は、これらの基板上に形成されたウェルにおいて、本発明のスタックゲート構造を作製しても構わない。さらには、絶縁膜上に薄膜半導体が形成されるSOI(silicon on insulator)基板、SGOI(silicon-germanium on insulator)基板、GOI(germanium on insulator)基板、又は、これらの基板上に形成されたウェルにおいて、本発明のスタックゲート構造を作製してもよい。
また、上述の実施の形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施の形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施の形態の構成要素を適宜組み合わせてもよい。
参考例としてのセル構造の例を示す断面図。 参考例としてのセル構造の製造方法の例を示す断面図。 参考例としてのセル構造の製造方法の例を示す断面図。 参考例としてのセル構造の製造方法の例を示す断面図。 参考例としてのセル構造の製造方法の例を示す断面図。 参考例としてのセル構造の製造方法の例を示す断面図。 本発明の概念を示す断面図。 本発明の原理を説明する数式に対応する断面図。 データ保持時のバンドプロファイルを示す断面図。 ＩＰＤ膜中のSiO2層として必要な膜厚の見積もりを示す説明図。 第１実施の形態としてのセル構造を示す断面図。 第２実施の形態としてのセル構造を示す断面図。 第３実施の形態としてのセル構造を示す断面図。 第４実施の形態としてのセル構造を示す断面図。 第５実施の形態としてのセル構造を示す断面図。 第６実施の形態としてのセル構造を示す断面図。 第７実施の形態としてのセル構造を示す断面図。 第８実施の形態としてのセル構造を示す断面図。
符号の説明
１０１： シリコン基板、 １０２： トンネル酸化膜、 １０３： リンドープポリシリコン膜、 １０４，１１０： マスク材、 １０５ａ： スリット、 １０５ｂ： 素子分離トレンチ、 １０６，１０８，１１１： シリコン酸化膜、 １０７： アルミナ膜、 １０９： 導電膜、 １１２： ソース・ドレイン拡散層、 １１３： 層間絶縁膜。

Claims (20)

  1. 半導体基板内のソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上の第１絶縁膜と、前記第１絶縁膜上のフローティングゲート電極と、前記フローティングゲート電極上の第２絶縁膜と、前記第２絶縁膜上のコントロールゲート電極とを具備し、
    前記第１及び第２絶縁膜は、それぞれ、２層から構成され、かつ、前記２層のうち、前記フローティングゲート電極に直接接触する層がd軌道を有する金属元素を含む絶縁性材料層であり、それ以外の層がd軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層であり、
    前記d軌道を有する金属元素を含む絶縁性材料層は、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、窒化物、酸窒化物、シリケート、窒化シリケート、アルミネート若しくは窒化アルミネート、又は、これらの混合物若しくは積層物であり、
    前記d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層は、Al, Siのグループから選択される少なくとも１つの元素を主成分として含む酸化物、窒化物若しくは酸窒化物、又は、これらの混合物若しくは積層物であり、
    データ保持時において、前記第１絶縁膜中の前記d軌道を有する金属元素を含む絶縁性材料層から前記フローティングゲート電極へのデトラッピングレートと前記第２絶縁膜中の前記d軌道を有する金属元素を含む絶縁性材料層から前記フローティングゲート電極へのデトラッピングレートとが等しい
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記フローティングゲート電極を構成する導電性材料層は、W, Ti, Ta, Ru, Ni, Coのグループから選択される少なくとも１つの元素を含む金属材料、その窒化物、炭化物、珪化物若しくは珪窒化物、又は、これらの混合物若しくは積層物であることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記フローティングゲート電極を構成する導電性材料層は、n型ドーパント不純物を含む多結晶シリコンであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  4. 前記コントロールゲート電極を構成する導電性材料層は、W, Ti, Ta, Ru, Ni, Coのグループから選択される少なくとも１つの元素を含む金属材料、その窒化物、炭化物、珪化物若しくは珪窒化物、又は、これらの混合物若しくは積層物であることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
  5. 前記コントロールゲート電極を構成する導電性材料層は、n型ドーパント不純物を含む多結晶シリコンであることを特徴とする請求項１乃至３のいずれか１項に記載の不揮発性半導体記憶装置。
  6. 前記第１及び第２絶縁膜をそれぞれ構成する前記d軌道を有する金属元素を含む絶縁性材料層は、同一材料であることを特徴とする請求項１乃至５のいずれか１項に記載の不揮発性半導体記憶装置。
  7. 前記第１及び第２絶縁膜において、前記d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層の等価膜厚は、前記d軌道を有する金属元素を含む絶縁性材料層の等価膜厚よりも大きいことを特徴とする請求項１乃至６のいずれか１項に記載の不揮発性半導体記憶装置。
  8. 前記第２絶縁膜は、前記d軌道を有する金属元素を含む絶縁性材料層と、酸化シリコン及び酸窒化シリコンのうちの１つとから構成され、前記第２絶縁膜を構成する前記酸化シリコン又は前記酸窒化シリコンの厚さは、３ｎｍ以上であることを特徴とする請求項１乃至７のいずれか１項に記載の不揮発性半導体記憶装置。
  9. 前記d軌道を有する金属元素を含む絶縁性材料層は、多層構造を有することを特徴とする請求項１乃至８のいずれか１項に記載の不揮発性半導体記憶装置。
  10. 半導体基板内のソース・ドレイン拡散層と、前記ソース・ドレイン拡散層の間のチャネル上の第１絶縁膜と、前記第１絶縁膜上のフローティングゲート電極と、前記フローティングゲート電極上の第２絶縁膜と、前記第２絶縁膜上のコントロールゲート電極と、前記第１絶縁膜と前記フローティングゲート電極との間及び前記第２絶縁膜と前記フローティングゲート電極との間にそれぞれ配置される界面層とを具備し、
    前記第１及び第２絶縁膜は、それぞれ、２層から構成され、かつ、前記２層のうち、前記界面層に直接接触する層がd軌道を有する金属元素を含む絶縁性材料層であり、それ以外の層がd軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層であり、
    前記d軌道を有する金属元素を含む絶縁性材料層は、Hf, La, Y, Ce, Ti, Zrのグループから選択される少なくとも１つの元素を含む酸化物、窒化物、酸窒化物、シリケート、窒化シリケート、アルミネート若しくは窒化アルミネート、又は、これらの混合物若しくは積層物であり、
    前記d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層は、Al, Siのグループから選択される少なくとも１つの元素を主成分として含む酸化物、窒化物若しくは酸窒化物、又は、これらの混合物若しくは積層物であり、
    前記界面層は、前記第１及び第２絶縁膜内の前記d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層よりも薄い
    ことを特徴とする不揮発性半導体記憶装置。
  11. 前記フローティングゲート電極の上下に存在する前記界面層は、同一材料から構成されることを特徴とする請求項１０に記載の不揮発性半導体記憶装置。
  12. 前記界面層は、SiON 及び Al2O3のグループから選択される材料層であることを特徴とする請求項１０又は１１に記載の不揮発性半導体記憶装置。
  13. 前記フローティングゲート電極を構成する導電性材料層は、W, Ti, Ta, Ru, Ni, Coのグループから選択される少なくとも１つの元素を含む金属材料、その窒化物、炭化物、珪化物若しくは珪窒化物、又は、これらの混合物若しくは積層物であることを特徴とする請求項１０乃至１２のいずれか１項に記載の不揮発性半導体記憶装置。
  14. 前記フローティングゲート電極を構成する導電性材料層は、n型ドーパント不純物を含む多結晶シリコンであることを特徴とする請求項１０乃至１２のいずれか１項に記載の不揮発性半導体記憶装置。
  15. 前記コントロールゲート電極を構成する導電性材料層は、W, Ti, Ta, Ru, Ni, Coのグループから選択される少なくとも１つの元素を含む金属材料、その窒化物、炭化物、珪化物若しくは珪窒化物、又は、これらの混合物若しくは積層物であることを特徴とする請求項１０乃至１４のいずれか１項に記載の不揮発性半導体記憶装置。
  16. 前記コントロールゲート電極を構成する導電性材料層は、n型ドーパント不純物を含む多結晶シリコンであることを特徴とする請求項１０乃至１４のいずれか１項に記載の不揮発性半導体記憶装置。
  17. 前記第１及び第２絶縁膜をそれぞれ構成する前記d軌道を有する金属元素を含む絶縁性材料層は、同一材料であることを特徴とする請求項１０乃至１６のいずれか１項に記載の不揮発性半導体記憶装置。
  18. 前記第１及び第２絶縁膜において、前記d軌道を有しない金属元素若しくは半導体元素を主成分として含む絶縁性材料層の等価膜厚は、前記d軌道を有する金属元素を含む絶縁性材料層の等価膜厚よりも大きいことを特徴とする請求項１０乃至１７のいずれか１項に記載の不揮発性半導体記憶装置。
  19. 前記第２絶縁膜は、前記d軌道を有する金属元素を含む絶縁性材料層と、酸化シリコン及び酸窒化シリコンのうちの１つとから構成され、前記第２絶縁膜を構成する前記酸化シリコン又は前記酸窒化シリコンの厚さは、３ｎｍ以上であることを特徴とする請求項１０乃至１８のいずれか１項に記載の不揮発性半導体記憶装置。
  20. 前記d軌道を有する金属元素を含む絶縁性材料層は、多層構造を有することを特徴とする請求項１０乃至１９のいずれか１項に記載の不揮発性半導体記憶装置。
JP2006071327A 2006-03-15 2006-03-15 不揮発性半導体記憶装置 Expired - Fee Related JP4575320B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2006071327A JP4575320B2 (ja) 2006-03-15 2006-03-15 不揮発性半導体記憶装置
US11/680,945 US7989871B2 (en) 2006-03-15 2007-03-01 Nonvolatile semiconductor memory device having insulating films that include multiple layers formed by insulating materials having d-orbital metal element and insulating materials without d-orbital metal element
KR1020070025050A KR100876713B1 (ko) 2006-03-15 2007-03-14 비휘발성 반도체 메모리 장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2006071327A JP4575320B2 (ja) 2006-03-15 2006-03-15 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
JP2007250779A JP2007250779A (ja) 2007-09-27
JP4575320B2 true JP4575320B2 (ja) 2010-11-04

Family

ID=38516897

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006071327A Expired - Fee Related JP4575320B2 (ja) 2006-03-15 2006-03-15 不揮発性半導体記憶装置

Country Status (3)

Country Link
US (1) US7989871B2 (ja)
JP (1) JP4575320B2 (ja)
KR (1) KR100876713B1 (ja)

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4282702B2 (ja) 2006-09-22 2009-06-24 株式会社東芝 不揮発性半導体記憶装置
US7994564B2 (en) * 2006-11-20 2011-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Non-volatile memory cells formed in back-end-of line processes
WO2009001733A1 (en) * 2007-06-25 2008-12-31 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
KR20090037120A (ko) * 2007-10-11 2009-04-15 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조 방법
EP2063459A1 (en) * 2007-11-22 2009-05-27 Interuniversitair Microelektronica Centrum vzw Interpoly dielectric for a non-volatile memory device with a metal or p-type control gate
EP2068351A1 (en) * 2007-12-03 2009-06-10 INTERUNIVERSITAIR MICROELEKTRONICA CENTRUM vzw (IMEC) Floating gate non-volatile memory device and method for manufacturing same
EP2068350A1 (en) * 2007-12-03 2009-06-10 Interuniversitair Microelektronica Centrum vzw Multiple layer floating gate non-volatile memory device
JP2009152498A (ja) * 2007-12-21 2009-07-09 Toshiba Corp 不揮発性半導体メモリ
EP2081232B1 (en) * 2007-12-27 2013-07-17 Imec Interpoly dielectric stacks with improved immunity
US8188460B2 (en) * 2008-11-26 2012-05-29 Board Of Regents, The University Of Texas System Bi-layer pseudo-spin field-effect transistor
WO2010110803A1 (en) * 2009-03-27 2010-09-30 Hewlett-Packard Development Company, L.P. Switchable junction with intrinsic diode
JP2011029483A (ja) * 2009-07-28 2011-02-10 Renesas Electronics Corp 半導体装置およびその製造方法
TWI388015B (zh) * 2009-10-08 2013-03-01 中華映管股份有限公司 薄膜電晶體及其製造方法
US8399310B2 (en) 2010-10-29 2013-03-19 Freescale Semiconductor, Inc. Non-volatile memory and logic circuit process integration
US20120286349A1 (en) * 2011-05-13 2012-11-15 Globalfoundries Singapore Pte Ltd Non-Volatile Memory Device With Additional Conductive Storage Layer
US8912061B2 (en) * 2011-06-28 2014-12-16 International Business Machines Corporation Floating gate device with oxygen scavenging element
JP2013065777A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法
US8906764B2 (en) 2012-01-04 2014-12-09 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8669158B2 (en) 2012-01-04 2014-03-11 Mark D. Hall Non-volatile memory (NVM) and logic integration
US8658497B2 (en) 2012-01-04 2014-02-25 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8951863B2 (en) 2012-04-06 2015-02-10 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and logic integration
US8722493B2 (en) 2012-04-09 2014-05-13 Freescale Semiconductor, Inc. Logic transistor and non-volatile memory cell integration
US9087913B2 (en) 2012-04-09 2015-07-21 Freescale Semiconductor, Inc. Integration technique using thermal oxide select gate dielectric for select gate and apartial replacement gate for logic
US8728886B2 (en) 2012-06-08 2014-05-20 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell using a high-k dielectric
US8574987B1 (en) 2012-06-08 2013-11-05 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell using an interlayer dielectric
JP5865214B2 (ja) * 2012-09-06 2016-02-17 株式会社東芝 半導体装置及びその製造方法
CN103681274B (zh) * 2012-09-12 2016-12-28 中国科学院微电子研究所 半导体器件制造方法
US9111865B2 (en) 2012-10-26 2015-08-18 Freescale Semiconductor, Inc. Method of making a logic transistor and a non-volatile memory (NVM) cell
US9064902B2 (en) * 2013-02-27 2015-06-23 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US8741719B1 (en) 2013-03-08 2014-06-03 Freescale Semiconductor, Inc. Integrating formation of a logic transistor and a non-volatile memory cell using a partial replacement gate technique
US8716089B1 (en) 2013-03-08 2014-05-06 Freescale Semiconductor, Inc. Integrating formation of a replacement gate transistor and a non-volatile memory cell having thin film storage
EP2806452B1 (en) 2013-05-24 2018-12-26 IMEC vzw Non-volatile memory semiconductor devices and method for making thereof
US9006093B2 (en) 2013-06-27 2015-04-14 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high voltage transistor integration
KR101477529B1 (ko) * 2013-07-02 2014-12-30 명지대학교 산학협력단 터널링 소자를 이용한 메모리에서 전하공핍을 이용한 비선택 셀의 프로그램 억제 방법 및 터널링 트랜지스터를 이용한 메모리
CN103413758B (zh) * 2013-07-17 2017-02-08 华为技术有限公司 半导体鳍条的制作方法、FinFET器件的制作方法
US8877585B1 (en) 2013-08-16 2014-11-04 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell, high voltage transistor, and high-K and metal gate transistor integration
US9129996B2 (en) 2013-07-31 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) cell and high-K and metal gate transistor integration
US8871598B1 (en) 2013-07-31 2014-10-28 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9082837B2 (en) 2013-08-08 2015-07-14 Freescale Semiconductor, Inc. Nonvolatile memory bitcell with inlaid high k metal select gate
US9082650B2 (en) 2013-08-21 2015-07-14 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic structure
US9252246B2 (en) 2013-08-21 2016-02-02 Freescale Semiconductor, Inc. Integrated split gate non-volatile memory cell and logic device
US9275864B2 (en) 2013-08-22 2016-03-01 Freescale Semiconductor,Inc. Method to form a polysilicon nanocrystal thin film storage bitcell within a high k metal gate platform technology using a gate last process to form transistor gates
US8932925B1 (en) 2013-08-22 2015-01-13 Freescale Semiconductor, Inc. Split-gate non-volatile memory (NVM) cell and device structure integration
US9136129B2 (en) 2013-09-30 2015-09-15 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-last methodology
US8901632B1 (en) 2013-09-30 2014-12-02 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-K and metal gate integration using gate-last methodology
US9129855B2 (en) 2013-09-30 2015-09-08 Freescale Semiconductor, Inc. Non-volatile memory (NVM) and high-k and metal gate integration using gate-first methodology
US9231077B2 (en) 2014-03-03 2016-01-05 Freescale Semiconductor, Inc. Method of making a logic transistor and non-volatile memory (NVM) cell
US9252152B2 (en) 2014-03-28 2016-02-02 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9472418B2 (en) 2014-03-28 2016-10-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9112056B1 (en) 2014-03-28 2015-08-18 Freescale Semiconductor, Inc. Method for forming a split-gate device
US9379222B2 (en) 2014-05-30 2016-06-28 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell
US9257445B2 (en) 2014-05-30 2016-02-09 Freescale Semiconductor, Inc. Method of making a split gate non-volatile memory (NVM) cell and a logic transistor
US9343314B2 (en) 2014-05-30 2016-05-17 Freescale Semiconductor, Inc. Split gate nanocrystal memory integration
US9576801B2 (en) * 2014-12-01 2017-02-21 Qualcomm Incorporated High dielectric constant/metal gate (HK/MG) compatible floating gate (FG)/ferroelectric dipole non-volatile memory
US11489061B2 (en) * 2018-09-24 2022-11-01 Intel Corporation Integrated programmable gate radio frequency (RF) switch
US11437392B2 (en) 2020-07-28 2022-09-06 Globalfoundries Singapore Pte. Ltd. Compact memory cell with a shared conductive select gate and methods of making such a memory cell
US11309324B2 (en) 2020-07-28 2022-04-19 Globalfoundries Singapore Pte. Ltd. Compact memory cell with a shared conductive word line and methods of making such a memory cell

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10233505A (ja) * 1997-02-21 1998-09-02 Hitachi Ltd 半導体装置の製造方法
JP3357861B2 (ja) * 1998-06-04 2002-12-16 株式会社東芝 Ｍｉｓ半導体装置及び不揮発性半導体記憶装置
JP3871104B2 (ja) * 2000-04-24 2007-01-24 日本電気株式会社 半導体装置及びその駆動方法
US7371633B2 (en) * 2001-02-02 2008-05-13 Samsung Electronics Co., Ltd. Dielectric layer for semiconductor device and method of manufacturing the same
DE10228768A1 (de) 2001-06-28 2003-01-16 Samsung Electronics Co Ltd Nicht-flüchtige Floating-Trap-Halbleiterspeichervorrichtungen, die Sperrisolationsschichten mit hohen Dielektrizitätskonstanten enthaltend, und Verfahren
DE10158019C2 (de) * 2001-11-27 2003-09-18 Infineon Technologies Ag Floatinggate-Feldeffekttransistor
JP2004281662A (ja) 2003-03-14 2004-10-07 Toshiba Corp 半導体記憶装置及びその製造方法
US7154779B2 (en) * 2004-01-21 2006-12-26 Sandisk Corporation Non-volatile memory cell using high-k material inter-gate programming
JP2006005006A (ja) * 2004-06-15 2006-01-05 Toshiba Corp 不揮発性半導体メモリ装置
US7612403B2 (en) * 2005-05-17 2009-11-03 Micron Technology, Inc. Low power non-volatile memory and gate stack
TWI267944B (en) * 2005-08-03 2006-12-01 Ind Tech Res Inst Non-volatile memory device and fabricating method thereof
US7429767B2 (en) * 2005-09-01 2008-09-30 Micron Technology, Inc. High performance multi-level non-volatile memory device

Also Published As

Publication number Publication date
JP2007250779A (ja) 2007-09-27
KR20070093898A (ko) 2007-09-19
KR100876713B1 (ko) 2008-12-31
US7989871B2 (en) 2011-08-02
US20070215929A1 (en) 2007-09-20

Similar Documents

Publication Publication Date Title
JP4575320B2 (ja) 不揮発性半導体記憶装置
US9379256B2 (en) Nonvolatile semiconductor memory device
KR100858758B1 (ko) 불휘발성 반도체 기억 장치
US7968933B2 (en) Nonvolatile semiconductor memory device
US8482053B2 (en) Nonvolatile semiconductor memory device with high-K insulating film
JP5472894B2 (ja) 不揮発性半導体記憶装置
CN101192624A (zh) 非易失性半导体存储装置以及制造该存储装置的方法
US7180143B2 (en) Semiconductor device having a gate insulating layer being mainly made of silicon oxynitride (SiON) having a compression strain state as its strain state
CN101330108A (zh) 非易失性半导体存储器件
JP5150606B2 (ja) 不揮発性半導体記憶装置
CN100565930C (zh) 非易失性半导体存储装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070926

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100308

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100316

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100514

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100622

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100629

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20100708

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100727

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100819

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130827

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees