JP4577460B2

JP4577460B2 - Semiconductor device and manufacturing method thereof

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Publication number: JP4577460B2
Application number: JP09475599A
Authority: JP
Inventors: 俊治今永; 昌輝原; 文彦中村; 弘治河合
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-01
Filing date: 1999-04-01
Publication date: 2010-11-10
Anticipated expiration: 2019-04-01
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Description

【０００１】
【発明の属する技術分野】
本発明は、窒化物系ＩＩＩ−Ｖ族化合物半導体によりチャネル層が構成されると共に、チャネル層と制御電極との間に絶縁膜が設けられた半導体素子およびその製造方法に関する。
【０００２】
【従来の技術】
窒化物系ＩＩＩ−Ｖ族化合物半導体であるガリウムナイトライド（ＧａＮ）はその禁制帯幅が３．４ｅＶと大きく、間接遷移伝導帯は更にその上２．０ｅＶ以上のところにあると考えられている。また、ＧａＮの飽和速度は約２．５×１０⁷ｃｍ／ｓであり、他の半導体であるシリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）や炭化ケイ素（ＳｉＣ）に比べて大きい。更に、ＧａＮの破壊電場は約５×１０⁶Ｖ／ｃｍと、ＳｉやＧａＡｓよりも一桁以上大きく、ＳｉＣよりも大きい。それゆえ、ＧａＮは高周波、高温、大電力用半導体素子を構成する材料として大きな可能性を持つことが予想されてきた。
【０００３】
近年では、このようなＧａＮを用いた半導体素子の試作例も見られるようになった。例えば、電界効果トランジスタ（Field Effect Transistor ；ＦＥＴ）に関しては、ショットキーゲート電界効果トランジスタ（Metal-Semiconductor Field Effect Transistor ；ＭＥＳＦＥＴ）あるいは高電子移動度トランジスタ（High Electron Mobility Transistor ；ＨＥＭＴ）などの例が報告されている（例えば、Appl. Phys. Lett., 62 (1993) p.1786 ; Appl. Phys. Lett., 65 (1994) p.1121 ; Appl. Phys. Lett., 69 (1996) p.794 ; Appl. Phys. Lett., 68 (1996) p.2849）。更に、最近に至っては、金属−絶縁体−半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor ；ＭＩＳＦＥＴ）の例も報告されている（例えば、Electron Lett., 34 (1998) p.592 ; J.Appl. Phys., 82 (1997) p.5843 ）。
【０００４】
図８は、従来のＧａＮを用いたＭＩＳＦＥＴの一例を表すものである（Electron Lett., 34 (1998) p.592 参照）。このＭＩＳＦＥＴは、例えば、サファイアよりなる基板１０１の上にＧａＮよりなるバッファ層１０２，不純物を添加していないアルミニウムガリウムナイトライド（undope−ＡｌＧａＮ；undope−は不純物を添加していないことを表す）よりなる下地層１０３およびｎ型ＧａＮよりなるチャネル層としての電子走行層１０４が順次積層され、電子走行層１０４の上にはアルミニウムナイトライド（ＡｌＮ）よりなる絶縁膜１０５を介して制御電極としてのゲート電極１０６が形成された構造を有している。電子走行層１０４の上には、また、ｎ型ＧａＮよりそれぞれなるソース領域１０７およびドレイン領域１０８がゲート電極１０６を間に挟むように形成されており、それぞれに対応してソース電極１０９およびドレイン電極１１０がそれぞれ設けられている。これらソース電極１０９およびドレイン電極１１０はソース領域１０７およびドレイン領域１０８とそれぞれオーミック接触しており、ゲート電極１０６は絶縁膜１０５と非オーミック接触状態となっている。
【０００５】
このような構成を有するＭＩＳＦＥＴは、化学的および熱的に安定でかつ高抵抗のＡｌＮよりなる絶縁膜１０５をゲート電極１０６と電子走行層１０４との間に有しているので、Ｓｉ系の金属−酸化膜−半導体電界効果トランジスタ（Metal-Oxide-Semiconductor Field Effect Transistor ；ＭＯＳＦＥＴ）と同様に反転層をチャネルとして動作させることが可能であり、入力振幅を大きくとることができるものと期待されていた（J.Appl.Phys.; 82 (1997) p.5843参照）。
【０００６】
【発明が解決しようとする課題】
しかしながら、ＡｌＮよりなる絶縁膜１０５を用いた従来のＭＩＳＦＥＴでは、ゲート電極１０６に電圧を印加すると電荷が絶縁膜１０５を通過してしまい、ゲート電極１０６と電子走行層１０４との間のリーク電流を少なく押さえることが難しいという問題があった。そのため、ＭＩＳＦＥＴが有する本来の性能を十分に得ることができなかった。
【０００７】
本発明はかかる問題点に鑑みてなされたもので、その目的は、絶縁膜を通過するリーク電流を少なくすることができる半導体素子およびその製造方法を提供することにある。
【０００８】
【課題を解決するための手段】
本発明による半導体素子は、チャネル層に対応して制御電極が設けられると共に、チャネル層はＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなるものであって、チャネル層と制御電極との間に設けられ、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つは、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなり、その表面において柱状結晶塊の間に存在する間隙の最大深さがその膜厚の６５％以下であり、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さがその膜厚の３０％以下であり、かつ、その表面における柱状結晶塊の平均直径が２８ｎｍ以下のものである。
【００１１】
本発明による他の半導体素子は、チャネル層に対応して制御電極が設けられると共に、チャネル層はＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなるものであって、チャネル層と制御電極との間に設けられ、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つは非晶質よりなるものである。
【００１２】
本発明による半導体素子の製造方法は、チャネル層に対応して制御電極を設けると共に、チャネル層をＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくとも１種と、Ｖ族元素である窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む窒化物系ＩＩＩ−Ｖ族化合物半導体により形成するものであって、サファイア基板のｃ面上において、チャネル層と制御電極との間に、ＡｌＮよりなる１または２以上の絶縁膜をＭＯＣＶＤ法により形成すると共に、絶縁膜のうちの少なくとも１つを７５０℃以下の温度で形成するものである。
【００１３】
本発明による半導体素子では、絶縁膜のうちの少なくとも１つが、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなり、その表面において柱状結晶塊の間に存在する間隙の最大深さがその膜厚の６５％以下とされ、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さがその膜厚の３０％以下とされ、かつ、その表面における柱状結晶塊の平均直径が２８ｎｍ以下とされているので、制御電極に電圧が印加されても、絶縁膜を通過するリーク電流が抑制される。
【００１６】
本発明による他の半導体素子では、絶縁膜のうちの少なくとも１つが非晶質により構成されているので、制御電極に電圧が印加されても、絶縁膜を通過するリーク電流が抑制される。
【００１７】
本発明による半導体素子の製造方法では、サファイア基板のｃ面上においてチャネル層と制御電極との間に、ＡｌＮよりなる１または２以上の絶縁膜がＭＯＣＶＤ法により形成される。その際、絶縁膜のうちの少なくとも１つは７５０℃以下の温度で形成される。
【００１８】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１９】
（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る半導体素子であるＦＥＴの断面構成を表すものである。このＦＥＴは、例えば、基板１１の一面に、バッファ層１２を介して下地層１３，電子供給層１４およびチャネル層としての電子走行層１５が順次積層された構成を有している。
【００２０】
基板１１は例えばサファイアにより構成されており、バッファ層１２などは基板１１のｃ面すなわち劈開（０００１）面に形成されている。バッファ層１２は、例えば、厚さが５０ｎｍであり、不純物を添加しないundope−Ａｌ_0.15Ｇａ_0.85Ｎにより構成されている。このバッファ層１２は非晶質に近い結晶よりなり、下地層１３を成長させる際の核となる核形成層（nucleation layer）ともいわれるものである。
【００２１】
下地層１３は、例えば、厚さが２μｍであり、不純物を添加しないundope−Ａｌ_0.15Ｇａ_0.85Ｎの結晶により構成されている。電子供給層１４は、例えば、厚さが５ｎｍであり、Ｓｉなどのｎ型不純物が添加されたｎ型Ａｌ_0.15Ｇａ_0.85Ｎの結晶により構成されている。この電子供給層１４の不純物濃度は、例えば、２×１０¹⁹／ｃｍ³程度となっている。電子走行層１５は、例えば、厚さが１５ｎｍであり、Ｓｉなどのｎ型不純物が添加されたｎ型ＧａＮの結晶により構成されている。この電子走行層１５の不純物濃度は、例えば、２×１０¹⁹／ｃｍ³程度となっている。
【００２３】
電子走行層１５の基板１１と反対側には、例えば、絶縁膜１６を介して制御電極としてのゲート電極１７が形成されている。この絶縁膜１６は、例えば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウム（Ａｌ）を少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。具体的には、例えば、不純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮなどにより構成されている。なお、絶縁膜１６を構成する窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアルミニウムの組成比は高い方が好ましい。アルミニウムの組成比が高いほど絶縁障壁が大きくなると共に、格子不整合が緩和していない場合にはピエゾ効果による界面の二次元電子生成量が多くなるからである。従って、絶縁膜１６はＡｌＮにより構成される方がより好ましい。
【００２４】
絶縁膜１６は、また、電子走行層１５の側からゲート電極１７の側に向かって成長された複数の柱状結晶により構成されている。これら各柱状結晶は、電子走行層１５の側において全体または一部が一体となり単結晶となっている場合もある。一方、ゲート電極１７の側においては、各柱状結晶塊の間に間隙が存在している。ゲート電極１７の側の表面において各柱状結晶塊の間に存在する間隙の最大深さは絶縁膜１６の膜厚の８０％以下であり、その平均深さは膜厚の３５％以下となっている。また、ゲート絶縁膜１７の側の表面における各柱状結晶塊の平均直径は４０ｎｍ以下となっている。この絶縁膜１６は、このような各柱状結晶塊の間に存在する間隙の深さおよび各柱状結晶塊の平均直径を有することにより、通過するリーク電流を抑制することができるようになっている。
【００２５】
なお、より効果的にリーク電流を抑制するには、各柱状結晶塊の間に存在する間隙の最大深さは膜厚の６５％以下であることが好ましく、平均深さは３０％以下であることが好ましい。また、各柱状結晶塊の平均直径は２８ｎｍ以下であることが好ましい。ちなみに、ここにおいて、各柱状結晶塊の間に存在する間隙の深さというのは、ゲート電極１７側の表面の平均位置からの深さのことである。
また、各柱状結晶塊の直径というのは、ゲート電極１７側の表面の平均位置における各柱状結晶塊の直径のことであり、例えば、走査型プローブ顕微鏡をタッピングモードで用い、表面の凹凸形状を測定し、その測定画像の結晶塊の大きさを統計的に処理することにより求められる。更に、絶縁膜１６の膜厚は、電子走行層１５側の表面の平均位置からゲート電極１７側の表面の平均位置までの厚さのことである。
【００２６】
ゲート電極１７は、例えば、絶縁膜１６の側からニッケル（Ｎｉ）層および金（Ａｕ）層を順次積層した構成を有しており、絶縁膜１６とは非オーミック接触状態となっている。
【００２７】
電子走行層１５の基板１１と反対側には、また、例えば、ゲート電極１７を間に挟むように絶縁膜１６を介してソース電極１８とドレイン電極１９とが離間してそれぞれ設けられている。但し、これらソース電極１８およびドレイン電極１９は電子走行層１５に直接設けられていてもよい。ソース電極１８およびドレイン電極１９は、例えば、絶縁膜１６の側からチタン（Ｔｉ）層，アルミニウム層，白金（Ｐｔ）層および金層を順次積層して加熱処理により合金化した構造をそれぞれ有している。これらソース電極１８およびドレイン電極１９は、電子走行層１５とそれぞれオーミック接触している。
【００２８】
このような構成を有するＦＥＴは、次のようにして製造することができる。
【００２９】
まず、例えば、サファイアよりなるｃ面の基板１１を用意し、水素（Ｈ₂）ガス雰囲気中において１０５０℃でクリーニングする。次いで、基板１１の一面に、例えば、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition ）法により温度を５５０℃に下げて原料ガスを供給しつつ、undope−Ａｌ_0.15Ｇａ_0.85Ｎよりなるバッファ層１２を成長させる。続いて、このバッファ層１２の上に、例えば、同じくＭＯＣＶＤ法により温度を９９０℃に上げて原料ガスを供給しつつ、undope−Ａｌ_0.15Ｇａ_0.85Ｎよりなる下地層１３，ｎ型Ａｌ_0.15Ｇａ_0.85Ｎよりなる電子供給層１４，ｎ型ＧａＮよりなる電子走行層１５を順次成長させる。
【００３０】
そののち、電子走行層１５の上に、例えば、同じくＭＯＣＶＤ法により温度を５５０℃以上９００℃以下の範囲内に下げて原料ガスを供給しつつ、undope−ＡｌＮあるいはundope−ＡｌＧａＮよりなる絶縁膜１６を成長させる。その際、成膜温度は絶縁膜１６の結晶状態に大きな影響を与える。例えば、成膜温度を低くするほど絶縁膜１６の各柱状結晶塊の平均直径は小さくなり、各柱状結晶塊の間に存在する間隙の深さは浅くなる。ここでは、５５０℃以上９００℃以下の範囲内の温度で絶縁膜１６を成長させることにより、上述した構造を有する絶縁膜１６が形成される。
【００３１】
すなわち、ゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、平均深さが膜厚の３５％以下であり、表面における各柱状結晶塊の平均直径が４０ｎｍ以下の絶縁膜１６が形成される。
また、絶縁膜の成膜温度をより低くすれば、各柱状結晶塊の間に存在する間隙の深さがより浅くなり、各柱状結晶塊の平均粒径がより小さくなるので好ましい。
例えば、絶縁膜１６の成膜温度を７５０℃以下とすれば、各柱状結晶塊の間に存在する間隙の最大深さが膜厚の６５％以下であり、平均深さが膜厚の３０％以下であり、各柱状結晶塊の平均直径が２８ｎｍ以下の絶縁膜１６が形成される。
【００３２】
なお、ＭＯＣＶＤにおける原料ガスには、例えば、ガリウムの原料としてトリメチルガリウム（Ｇａ（ＣＨ₃）₃；ＴＭＧ），アルミニウムの原料としてトリメチルアルミニウム（Ａｌ（ＣＨ₃）₃；ＴＭＡ），窒素の原料としてアンモニア（ＮＨ₃）およびｎ型不純物の原料としてシラン（ＳｉＨ₄）をそれぞれ用いる。各ガスの流量は、例えば、ＴＭＧが４０μｍｏｌ／ｍｉｎ，ＴＭＡが１０μｍｏｌ／ｍｉｎ，アンモニアが０．４ｍｏｌ／ｍｉｎおよびシランが約０．０１〜０．１μｍｏｌ／ｍｉｎである。また、原料ガスと共に、キャリアガスとして例えば８リットル／ｍｉｎの水素ガスと８リットル／ｍｉｎの窒素（Ｎ₂）ガスを流す。成長圧力は例えば２５０Ｔｏｒｒである。
【００３３】
このようにして絶縁膜１６を成長させたのち、この絶縁膜１６の上に、ソース電極１８およびドレイン電極１９の各形成領域にそれぞれ対応してチタン層，アルミニウム層，白金層および金層を順次蒸着し、熱処理により合金化を行ってソース電極１８およびドレイン電極１９をそれぞれ形成する。そののち、ソース電極１８とドレイン電極１９との間の絶縁膜１６の上に、例えば、ニッケル層および金層を順次蒸着してゲート電極１７を形成する。これにより、図１に示したＦＥＴが形成される。
【００３４】
このＦＥＴは、次のように動作する。
【００３５】
このＦＥＴでは、デプレッションモードなので、ゲート電極１７に負の電圧を印加すると電子走行層１５内に空乏層が形成され、ソース電極１８とドレイン電極１９との間に流れるドレイン電流が減る。ここでは、絶縁膜１６のゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下とされ、平均深さが膜厚の３５％以下とされ、表面における各柱状結晶塊の平均直径が４０ｎｍ以下とされているので、絶縁膜１６を通過するリーク電流が抑制される。
【００３６】
なお、ここで具体的な実験結果を示し、このＦＥＴの作用について更に説明する。
【００３７】
まず、実施例１として、厚さ６ｎｍのundope−ＡｌＮよりなる絶縁膜１６を成膜温度８００℃で成長させ、上述のＦＥＴを作成した。なお、絶縁膜１６を成膜したのち、ゲート電極１７の側の表面状態を走査型プローブ顕微鏡により測定した。その測定結果の一部を図２に示す。図２において曲線Ａは絶縁膜１６のゲート電極１７側の表面における一方向の高低変化すなわち表面状態を表しており、直線Ｂはその表面の平均位置を表している。ちなみに、図２において横軸は絶縁膜１６のゲート電極１７側の表面に対して平行な方向の距離であり、縦軸は絶縁膜１６のゲート電極１７側の表面に対して垂直な方向の高さである。図２から、この絶縁膜１６はゲート電極１７側の表面において各柱状結晶塊の間に間隙を有していることが分かる。この測定結果に基づき、各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径をそれぞれ求めた。それらの結果を表１にそれぞれ示す。表１に示したように、間隙の最大深さは膜厚の７２％、間隙の平均深さは膜厚の３３％、平均直径は３０ｎｍであった。
【００３８】
【表１】

【００３９】
次いで、作成したＦＥＴについて、ソース電極１８およびドレイン電極１９を共に０Ｖにした状態で、ゲート電極１７の電圧を−１Ｖ〜１Ｖまで変化させ、ゲート電流を測定した。その結果を図３に示す。
【００４０】
また、実施例２として、絶縁膜１６の成膜温度を７００℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６の特性およびゲート電流を調べた。絶縁膜１６の表面状態の一部を図４に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の５８％、間隙の平均深さは膜厚の２７％、平均直径は２５ｎｍであった。
【００４１】
更に、実施例３として、絶縁膜１６の成膜温度を６５０℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜１６の特性およびゲート電流を調べた。絶縁膜１６の表面状態の一部を図５に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の５０％、間隙の平均深さは膜厚の２３％、平均直径は１５ｎｍであった。
【００４２】
加えて、比較例として、絶縁膜の成膜温度を９９０℃としたことを除き、実施例１と同一の条件でＦＥＴを作成し、実施例１と同様にして絶縁膜の特性およびゲート電流を調べた。絶縁膜の表面状態の一部を図６に示すと共に、それに基づき求めた各柱状結晶塊の間に存在する間隙の最大深さ，平均深さおよび各柱状結晶塊の平均直径を実施例１と共に表１にそれぞれ示す。また、ゲート電流の測定結果を実施例１と共に図３に示す。表１に示したように、本実施例において間隙の最大深さは膜厚の８３％、間隙の平均深さは膜厚の３７％、平均直径は５０ｎｍであった。
【００４３】
ここで、図３において各実施例および比較例を比較してみると、実施例３よりも実施例２、実施例２よりも実施例１、実施例１よりも比較例の方がそれぞれゲート電流の絶対値が大きく、絶縁膜１６を通過するリーク電流が多いことが分かる。また、ゲート電流の絶対値は比較例において特に大きくなっていることも分かる。
【００４４】
すなわち、絶縁膜１６の各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とすることによりリーク電流を抑制できることが分かり、より効果的には６５％以下が好ましいことが分かる。また、絶縁膜１６の各柱状結晶塊の間に存在する間隙の平均深さを膜厚の３５％以下とすることによりリーク電流を抑制できることが分かり、より効果的には３０％以下が好ましいことが分かる。更に、絶縁膜１６の各柱状結晶塊の平均直径を４０ｎｍ以下とすることによりリーク電流を抑制できることが分かり、より効果的には２８ｎｍ以下が好ましいことが分かる。
【００４５】
このように本実施の形態に係る半導体素子によれば、絶縁膜１６のゲート電極１７側の表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、またはゲート電極１７側の表面における各柱状結晶塊の平均直径を４０ｎｍ以下とするようにしたので、絶縁膜１６の信頼性を高めることができ、絶縁膜１６を通過するリーク電流の発生を抑制することができる。よって、ゲート電極１７に大きなゲート電圧を印加することができ、反転層の形成などの本来ＭＩＳＦＥＴが有する性能（J.Appl.Phys.; 82 (1997) p.5843参照）を十分に得ることができる。
【００４６】
また、各柱状結晶塊の間に存在する間隙の最大深さを膜厚の６５％以下とするようにし、または平均深さを膜厚の３０％以下とするようにし、または各柱状結晶塊の平均直径を２８ｎｍ以下とするようにすれば、より効果的にリーク電流の発生を抑制することができる。
【００４７】
更に、本実施の形態に係る半導体素子の製造方法によれば、絶縁膜１６を５５０℃以上９００℃以下の範囲内の温度で成長させるようにしたので、本実施の形態に係る半導体素子を容易に製造することができ、本実施の形態に係る半導体素子を容易に実現することができる。なお、絶縁膜１６を７５０℃以下の温度で成長させるようにすれば、よりリーク電流の発生を抑制できる半導体素子を得ることができる。
【００４８】
（第２の実施の形態）
図７は本発明の第２の実施の形態に係るＦＥＴの断面構成を表すものである。
このＦＥＴは、電子走行層１５と絶縁層１６との間に他の絶縁層２６を更に備えたことを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、同一の構成要素には同一の符号を付し、その詳細な説明を省略する。
【００４９】
絶縁層２６は、絶縁膜１６と同様に、例えば、厚さが６ｎｍであり、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体により構成されている。具体的には、例えば、不純物を添加しないundope−ＡｌＮまたはundope−ＡｌＧａＮなどにより構成されている。絶縁膜２６についても、絶縁膜１６と同様に、窒化物系ＩＩＩ−Ｖ族化合物半導体におけるアルミニウムの組成比は高い方が好ましく、ＡｌＮにより構成される方がより好ましい。
【００５０】
この絶縁膜２６は、また、絶縁膜１６と同様に、電子走行層１５の側から絶縁膜１６の側に向かって成長された複数の柱状結晶により構成されている。各柱状結晶は、絶縁膜１６と同様に、電子走行層１５の側において全部または一部が一体となっている場合があり、絶縁層１６の側において各柱状結晶塊の間に間隙を有している。但し、絶縁層１６に比べて、絶縁層１６の側の表面において各柱状結晶塊の間に存在する間隙の最大深さおよび平均深さは共に深く、各柱状結晶塊の平均直径は大きくなっている。なお、各柱状結晶塊の間に存在する間隙の最大深さは絶縁膜２６の膜厚の８０％以下でもそれよりも大きくてもよく、平均深さは膜厚の３５％以下でもそれよりも大きくてもよく、各柱状結晶塊の平均直径は４０ｎｍ以下でもそれよりも大きくてもよい。
【００５１】
すなわち、このＦＥＴは、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素としてアルミニウムを少なくとも含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる２つの絶縁膜１６，２６を有しており、絶縁膜１６，２６のうちの少なくとも一方は、表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、平均深さが膜厚の３５％以下であり、表面における各柱状結晶塊の平均直径が４０ｎｍ以下のものである。
【００５２】
このような構成を有するＦＥＴは、絶縁膜２６を絶縁膜１６の成膜温度よりも高い温度で成長させることを除き、第１の実施の形態と同様にして製造することができる。また、このＦＥＴは、第１の実施の形態と同様に作用する。
【００５３】
このように本実施の形態に係る半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる複数の絶縁膜１６，２６を有すると共に、絶縁膜１６，２６のうちの少なくとも一方については表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、または表面における各柱状結晶塊の平均直径を４０ｎｍ以下とするようにしたので、第１の実施の形態と同様に、絶縁膜１６，２６を通過するリーク電流の発生を抑制することができる。
【００５４】
また、本実施の形態に係る半導体に係る半導体素子の製造方法によれば、絶縁膜１６，２６のうちの少なくとも一方を５５０℃以上９００℃以下の範囲内の温度で成長させるようにしたので、第１の実施の形態と同様に、容易に本実施の形態に係る半導体素子を製造することができ、本実施の形態に係る半導体素子を実現することができる。
【００５５】
なお、ここでは、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる２つの絶縁膜１６，２６を設ける場合について説明したが、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる３以上の絶縁膜を設けるようにしてもよい。その場合も、３以上の絶縁膜のうちの少なくとも１つについては表面において各柱状結晶塊の間に存在する間隙の最大深さを膜厚の８０％以下とするようにし、または平均深さを膜厚の３５％以下とするようにし、または表面における各柱状結晶塊の平均直径を４０ｎｍ以下とすれば、同様の効果を得ることができる。
【００５６】
（第３の実施の形態）
本実施の形態に係るＦＥＴは、絶縁膜１６が非晶質（アモルファス）よりなることを除き、第１の実施の形態に係るＦＥＴと同一の構成を有している。よって、ここでは、対応する構成要素には同一の符号を付し、図１を参照して、同一部分についての詳細な説明を省略する。
【００５７】
すなわち、このＦＥＴでは、絶縁膜１６が非晶質により構成されているので、第１の実施の形態において説明したような各柱状結晶塊の間の隙間が存在せず、絶縁膜１６を通過するリーク電流を抑制することができるようになっている。このような構成を有するＦＥＴは、絶縁膜１６を例えば５５０℃以下の範囲内の温度で成膜させることを除き、第１の実施の形態と同様にして製造することができる。また、第１の実施の形態と同様に作用する。
【００５８】
このように本実施の形態に係る半導体素子によれば、絶縁膜１６を非晶質により構成するようにしたので、第１の実施の形態と同様に、絶縁膜１６の信頼性を高くすることができ、絶縁膜１６を通過するリーク電流の発生を抑制することができる。
【００５９】
また、本実施の形態に係る半導体素子の製造方法によれば、絶縁膜１６を５５０℃以下の範囲内の温度で成膜させるようにしたので、本実施の形態に係る半導体素子を容易に製造することができ、本実施の形態に係る半導体素子を容易に実現することができる。
【００６０】
なお、ここでは詳細に説明しないが、第２の実施の形態と同様に、電子走行層１５と絶縁膜１６との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１以上の他の絶縁膜を設けるようにしてもよい。他の絶縁膜は、非晶質でも結晶でもよい。
【００６１】
以上、各実施の形態を挙げて本発明を説明したが、本発明は上記各実施の形態に限定されるものではなく、種々変形可能である。例えば、上記第１および第２の実施の形態では、絶縁膜１６の表面において各柱状結晶塊の間に存在する間隙の最大深さが膜厚の８０％以下であり、かつ平均深さが膜厚の３５％以下であり、かつ表面における各柱状結晶塊の平均直径が４０ｎｍ以下である場合について説明したが、本発明はこれらのうちの少なくとも１つを充足していればよい。
【００６２】
また、上記各実施の形態では、基板１１に積層したバッファ層１２，下地層１３，電子供給層１４および電子走行層１５をそれぞれ構成する窒化物系ＩＩＩ−Ｖ族化合物半導体について具体的に例を挙げて説明したが、他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。すなわち、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素（Ｂ）およびインジウム（Ｉｎ）からなる群のうちの少なくとも１種と、窒素（Ｎ），リン（Ｐ）およびヒ素（Ａｓ）からなる群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。
【００６３】
更に、上記各実施の形態では、絶縁膜１６，２６を構成する窒化物系ＩＩＩ−Ｖ族化合物半導体について具体的に例を挙げて説明したが、ＩＩＩ族元素として少なくともアルミニウムを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体により構成するようにしてもよい。すなわち、ＩＩＩ族元素であるガリウム，アルミニウム，ホウ素およびインジウムからなる群のうちの少なくともアルミニウムと、窒素，リンおよびヒ素からなる群のうちの少なくとも窒素とを含む他の窒化物系ＩＩＩ−Ｖ族化合物半導体によりそれぞれ構成するようにしてもよい。
【００６４】
加えて、上記各実施の形態では、電子走行層１５とゲート電極１７との間に、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１以上の絶縁膜１６，２６を有する場合について説明したが、二酸化ケイ素（ＳｉＯ₂），窒化ケイ素（Ｓｉ₃Ｎ₄）または酸化アルミニウム（Ａｌ₂Ｏ₃）などの他の絶縁材料よりなる絶縁膜を更に有していてもよい。
【００６５】
更にまた、上記各実施の形態では、ＦＥＴの構成について具体的に例を挙げて説明したが、本発明は、他の構成を有するＦＥＴについても同様に適用される。
例えば、上記各実施の形態では、デプレッションモードの場合について具体的に説明したが、本発明は、エンハンスメントモードの場合についても同様に適用される。その場合、ゲート電極１７に正の電圧を加えると電子走行層１５内に電荷が誘起されてドレイン電流が流れることを除き、または電子走行層１５と絶縁膜１６，２６との界面の電子走行層１５側内に電荷が誘起され反転層が形成されてドレイン電流が流れることを除き、デプレッションモードと同様である。
【００６６】
また、上記各実施の形態では、チャネル層を電子の通路である電子走行層１５とする場合について説明したが、チャネル層が正孔の通路となるように構成してもよい。この場合も、デプレッションモードおよびエンハンスメントモードのいずれでもよい。
【００６７】
加えてまた、上記各実施の形態では、半導体素子としてＦＥＴを具体的に説明したが、本発明は、チャネル層が窒化物系ＩＩＩ−Ｖ族化合物半導体よりなり、チャネル層と制御電極との間に絶縁膜を有する半導体素子について広く適用される。
【００６８】
更にまた、上記各実施の形態では、バッファ層１２，下地層１３，電子供給層１４，電子走行層１５および絶縁膜１６，２６をＭＯＣＶＤ法によりそれぞれエピタキシャル成長させるようにしたが、分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法，有機金属分子線エピタキシー（Metal Organic Molecular Beam Epitaxy；ＭＯＭＢＥ）法あるいはＭＯＣＶＤ法以外のＣＶＤ法などの他の方法によりエピタキシャル成長させるようにしてもよい。
【００６９】
加えてまた、上記第３の実施の形態では、非晶質よりなる絶縁膜１６をＭＯＣＶＤ法によりエピタキシャル成長させるようにしたが、他の方法、例えばスパッタリングなどの物理的蒸着（Physical Vapor Deposition ；ＰＶＤ）法により形成するようにしてもよい。なお、上記第３の実施の形態では、非晶質よりなる絶縁膜１６を４８０℃以上の温度で成長させるようにしたが、例えばＰＶＤ法により形成する場合には特に限定はなく、４８０℃以下の温度でも形成することができる。
【００７０】
【発明の効果】
以上説明したように請求項１または請求項２に記載の半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、絶縁膜のうちの少なくとも１つを、チャネル層の側から制御電極の側に向かって成長された複数の柱状結晶よりなるようにし、その表面において柱状結晶塊の間に存在する間隙の最大深さを膜厚の６５％以下とし、かつ、その表面において柱状結晶塊の間に存在する間隙の平均深さを膜厚の３０％以下とし、かつ、その表面における柱状結晶塊の平均直径を２８ｎｍ以下とするようにしたので、絶縁膜の信頼性を高めることができ、絶縁膜を通過するリーク電流の発生を抑制することができる。よって、制御電極に大きな電圧を印加することができ、例えば、反転層の形成などの本来ＭＩＳＦＥＴが有する性能を十分に得ることができるという効果を奏する。
【００７１】
また、請求項３または請求項４に記載の半導体素子によれば、ＩＩＩ族元素として少なくともアルミニウムを含む窒化物系ＩＩＩ−Ｖ族化合物半導体よりなる１または２以上の絶縁膜を有すると共に、少なくとも１つの絶縁膜を非晶質により構成するようにしたので、請求項１または請求項２に記載の半導体素子と同様の効果を奏する。
【００７２】
更に、請求項５に記載の半導体素子の製造方法によれば、少なくとも１つの絶縁膜を７５０℃以下の温度で形成するようにしたので、本発明の半導体素子を容易に製造することができ、本発明の半導体素子を容易に実現することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るＦＥＴの構成を表す断面図である。
【図２】実施例１における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図３】各実施例および比較例におけるゲート電流とゲート電圧との関係を表す特性図である。
【図４】実施例２における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図５】実施例３における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図６】比較例における絶縁膜のゲート電極側の表面状態を表す特性図である。
【図７】本発明の第２の実施の形態に係るＦＥＴの構成を表す断面図である。
【図８】従来のＦＥＴの一構成例を表す断面図である。
【符号の説明】
１１，１０１…基板、１２，１０２…バッファ層、１３，１０３…下地層、１４…電子供給層、１５，１０４…電子走行層（チャネル層）、１６，２６，１０５…絶縁膜、１７，１０６…ゲート電極（制御電極）、１８，１０９…ソース電極、１９，１１０…ドレイン電極、１０７…ソース領域、１０８…ドレイン領域[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a semiconductor device in which a channel layer is constituted by a nitride III-V compound semiconductor and an insulating film is provided between the channel layer and a control electrode.And manufacturing method thereofAbout.
[0002]
[Prior art]
Gallium nitride (GaN), which is a nitride-based III-V compound semiconductor, has a large forbidden band width of 3.4 eV, and is considered to have an indirect transition conduction band of 2.0 eV or more. . The saturation rate of GaN is about 2.5 × 10⁷cm / s, which is larger than other semiconductors such as silicon (Si), gallium arsenide (GaAs), and silicon carbide (SiC). Furthermore, the breakdown electric field of GaN is about 5 × 10⁶V / cm is larger than Si and GaAs by one digit or more, and larger than SiC. Therefore, GaN has been expected to have great potential as a material constituting a semiconductor device for high frequency, high temperature, and high power.
[0003]
In recent years, a prototype of a semiconductor device using such GaN has been seen. For example, with regard to field effect transistors (FETs), examples such as Schottky gate field effect transistors (MESFETs) or high electron mobility transistors (HEMTs) have been reported. Appl. Phys. Lett., 62 (1993) p.1786; Appl. Phys. Lett., 65 (1994) p.1121; Appl. Phys. Lett., 69 (1996) p.794 Appl. Phys. Lett., 68 (1996) p.2849). Furthermore, recently, an example of a metal-insulator-semiconductor field effect transistor (MISFET) has been reported (for example, Electron Lett., 34 (1998) p.592; J. Appl. Phys., 82 (1997) p.5843).
[0004]
FIG. 8 shows an example of a conventional MISFET using GaN (see Electron Lett., 34 (1998) p. 592). This MISFET is made of, for example, a buffer layer 102 made of GaN on a substrate 101 made of sapphire, an aluminum gallium nitride (undope-AlGaN; undope- represents that no impurity is added). A base layer 103 and an electron transit layer 104 as a channel layer made of n-type GaN are sequentially stacked, and a gate as a control electrode is formed on the electron transit layer 104 via an insulating film 105 made of aluminum nitride (AlN). It has a structure in which an electrode 106 is formed. On the electron transit layer 104, a source region 107 and a drain region 108 made of n-type GaN are formed so as to sandwich the gate electrode 106 therebetween, and the source electrode 109 and the drain electrode are respectively corresponding to the respective regions. 110 are provided. The source electrode 109 and the drain electrode 110 are in ohmic contact with the source region 107 and the drain region 108, respectively, and the gate electrode 106 is in a non-ohmic contact state with the insulating film 105.
[0005]
Since the MISFET having such a configuration has an insulating film 105 made of AlN that is chemically and thermally stable and has high resistance between the gate electrode 106 and the electron transit layer 104, the Si-based metal -Oxide film-Similar to a field-effect transistor (Metal-Oxide-Semiconductor Field Effect Transistor; MOSFET), it can be operated with an inversion layer as a channel, and it was expected to have a large input amplitude. (See J. Appl. Phys .; 82 (1997) p. 5843).
[0006]
[Problems to be solved by the invention]
However, in the conventional MISFET using the insulating film 105 made of AlN, when a voltage is applied to the gate electrode 106, charges pass through the insulating film 105, and a leakage current between the gate electrode 106 and the electron transit layer 104 is generated. There was a problem that it was difficult to hold down. For this reason, the original performance of the MISFET cannot be obtained sufficiently.
[0007]
The present invention has been made in view of such problems, and an object of the present invention is to provide a semiconductor device capable of reducing a leakage current passing through an insulating film.And manufacturing method thereofIs to provide.
[0008]
[Means for Solving the Problems]
  The semiconductor device according to the present invention is provided with a control electrode corresponding to the channel layer, and the channel layer is made of at least one of the group consisting of group III elements gallium, aluminum, boron and indium, and a group V element. A nitride group III-V compound semiconductor containing at least nitrogen in a group consisting of nitrogen, phosphorus and arsenic, provided between the channel layer and the control electrode, and having at least as a group III element And having at least one insulating film made of a nitride III-V compound semiconductor containing aluminum, and at least one of the insulating films isA plurality of columnar crystals grown from the channel layer side toward the control electrode sideOn its surfaceColumnarThe maximum depth of the gap between the crystal masses65%Less thanAnd the average depth of the gaps existing between the columnar crystal lumps on the surface thereof is 30% or less of the film thickness, and the average diameter of the columnar crystal lumps on the surface is 28 nm or less. .
[0011]
  According to the present inventionOtherIn the semiconductor device, a control electrode is provided corresponding to the channel layer, and the channel layer is at least one selected from the group consisting of group III elements gallium, aluminum, boron and indium, and group V element nitrogen. , Phosphorus and arsenic, a nitride III-V compound semiconductor containing at least nitrogen, provided between the channel layer and the control electrode, and at least aluminum as a group III element The insulating film includes one or more insulating films made of a nitride III-V group compound semiconductor, and at least one of the insulating films is made of an amorphous material.
[0012]
  The method of manufacturing a semiconductor device according to the present invention includes providing a control electrode corresponding to a channel layer, and forming the channel layer with at least one selected from the group consisting of group III elements gallium, aluminum, boron and indium, and group V A nitride III-V compound semiconductor containing at least nitrogen in the group consisting of nitrogen, phosphorus and arsenic, which are elements,On the c-plane of the sapphire substrate,Between the channel layer and the control electrode,AlNOne or more insulating films made ofBy MOCVDAnd forming at least one of the insulating films75It is formed at a temperature of 0 ° C. or lower.
[0013]
  In the semiconductor device according to the present invention, at least one of the insulating films isA plurality of columnar crystals grown from the channel layer side toward the control electrode sideOn its surfaceColumnarThe maximum depth of the gap between the crystal masses65% Or lessThe average depth of the gaps existing between the columnar crystal masses on the surface is 30% or less of the film thickness, and the average diameter of the columnar crystal masses on the surface is 28 nm or less.Therefore, even when a voltage is applied to the control electrode, the leakage current passing through the insulating film is suppressed.
[0016]
  According to the present inventionOtherIn this semiconductor element, since at least one of the insulating films is made of an amorphous material, even if a voltage is applied to the control electrode, a leakage current passing through the insulating film is suppressed.
[0017]
  In the method of manufacturing a semiconductor device according to the present invention,On the c-plane of the sapphire substrateBetween the channel layer and the control electrode,AlNOne or more insulating films made ofBy MOCVDIt is formed. At that time, at least one of the insulating films is75It is formed at a temperature of 0 ° C. or lower.
[0018]
DETAILED DESCRIPTION OF THE INVENTION
Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings.
[0019]
(First embodiment)
FIG. 1 shows a cross-sectional configuration of an FET, which is a semiconductor element according to the first embodiment of the present invention. For example, the FET has a configuration in which a base layer 13, an electron supply layer 14, and an electron transit layer 15 as a channel layer are sequentially stacked on one surface of a substrate 11 with a buffer layer 12 interposed therebetween.
[0020]
The substrate 11 is made of, for example, sapphire, and the buffer layer 12 and the like are formed on the c-plane, that is, the cleaved (0001) plane of the substrate 11. The buffer layer 12 has, for example, a thickness of 50 nm and does not add impurities._0.15Ga_0.85N. The buffer layer 12 is made of a crystal close to amorphous, and is also called a nucleation layer that becomes a nucleus when the underlayer 13 is grown.
[0021]
The underlayer 13 has, for example, a thickness of 2 μm and does not add impurities._0.15Ga_0.85It is composed of N crystals. The electron supply layer 14 is, for example, n-type Al having a thickness of 5 nm and doped with an n-type impurity such as Si._0.15Ga_0.85It is composed of N crystals. The impurity concentration of the electron supply layer 14 is, for example, 2 × 10¹⁹/ Cm^ThreeIt is about. The electron transit layer 15 has, for example, a thickness of 15 nm and is composed of an n-type GaN crystal to which an n-type impurity such as Si is added. The impurity concentration of the electron transit layer 15 is, for example, 2 × 10¹⁹/ Cm^ThreeIt is about.
[0023]
On the opposite side of the electron transit layer 15 from the substrate 11, for example, a gate electrode 17 as a control electrode is formed via an insulating film 16. The insulating film 16 has a thickness of 6 nm, for example, and is made of a nitride III-V compound semiconductor containing at least aluminum (Al) as a group III element. Specifically, it is made of, for example, undope-AlN or undope-AlGaN not added with impurities. In addition, it is preferable that the aluminum composition ratio in the nitride III-V compound semiconductor constituting the insulating film 16 is high. This is because the higher the aluminum composition ratio, the larger the insulation barrier, and the greater the amount of two-dimensional electrons generated at the interface due to the piezoelectric effect when lattice mismatch is not relaxed. Therefore, the insulating film 16 is more preferably composed of AlN.
[0024]
The insulating film 16 is also composed of a plurality of columnar crystals grown from the electron transit layer 15 side toward the gate electrode 17 side. Each of these columnar crystals may be a single crystal as a whole or partly integrated on the electron transit layer 15 side. On the other hand, on the gate electrode 17 side, there are gaps between the columnar crystal blocks. On the surface on the gate electrode 17 side, the maximum depth of the gap existing between each columnar crystal mass is 80% or less of the film thickness of the insulating film 16, and the average depth is 35% or less of the film thickness. Yes. The average diameter of each columnar crystal lump on the surface on the gate insulating film 17 side is 40 nm or less. The insulating film 16 has a depth of a gap existing between each columnar crystal lump and an average diameter of each columnar crystal lump so that a leak current passing therethrough can be suppressed. .
[0025]
In order to suppress the leakage current more effectively, the maximum depth of the gaps existing between the columnar crystal blocks is preferably 65% or less of the film thickness, and the average depth is 30% or less. It is preferable. The average diameter of each columnar crystal mass is preferably 28 nm or less. Incidentally, here, the depth of the gap existing between the columnar crystal blocks is the depth from the average position of the surface on the gate electrode 17 side.
Further, the diameter of each columnar crystal lump is the diameter of each columnar crystal lump at the average position on the surface on the gate electrode 17 side. For example, using a scanning probe microscope in tapping mode, It is obtained by measuring and statistically processing the size of the crystal mass of the measurement image. Further, the film thickness of the insulating film 16 is the thickness from the average position of the surface on the electron transit layer 15 side to the average position of the surface on the gate electrode 17 side.
[0026]
The gate electrode 17 has a configuration in which, for example, a nickel (Ni) layer and a gold (Au) layer are sequentially stacked from the insulating film 16 side, and is in a non-ohmic contact state with the insulating film 16.
[0027]
On the opposite side of the electron transit layer 15 from the substrate 11, for example, a source electrode 18 and a drain electrode 19 are provided apart from each other with an insulating film 16 interposed therebetween with a gate electrode 17 interposed therebetween. However, the source electrode 18 and the drain electrode 19 may be provided directly on the electron transit layer 15. The source electrode 18 and the drain electrode 19 have a structure in which, for example, a titanium (Ti) layer, an aluminum layer, a platinum (Pt) layer, and a gold layer are sequentially stacked from the insulating film 16 side and alloyed by heat treatment. ing. The source electrode 18 and the drain electrode 19 are in ohmic contact with the electron transit layer 15, respectively.
[0028]
An FET having such a configuration can be manufactured as follows.
[0029]
First, for example, a c-plane substrate 11 made of sapphire is prepared, and hydrogen (H₂) Cleaning at 1050 ° C. in a gas atmosphere. Next, while supplying the raw material gas to one surface of the substrate 11 by lowering the temperature to 550 ° C. by MOCVD (Metal Organic Chemical Vapor Deposition), for example,_0.15Ga_0.85A buffer layer 12 made of N is grown. Subsequently, on the buffer layer 12, for example, while raising the temperature to 990 ° C. by the MOCVD method and supplying the source gas, undope-Al_0.15Ga_0.85Underlayer 13 made of N, n-type Al_0.15Ga_0.85An electron supply layer 14 made of N and an electron transit layer 15 made of n-type GaN are successively grown.
[0030]
After that, the insulating film 16 made of undope-AlN or undope-AlGaN is supplied on the electron transit layer 15 while the source gas is supplied by lowering the temperature within the range of 550 ° C. to 900 ° C. by the MOCVD method, for example. Grow. At this time, the film formation temperature greatly affects the crystal state of the insulating film 16. For example, as the film forming temperature is lowered, the average diameter of each columnar crystal mass of the insulating film 16 becomes smaller, and the depth of the gap existing between each columnar crystal mass becomes shallower. Here, the insulating film 16 having the above-described structure is formed by growing the insulating film 16 at a temperature in the range of 550 ° C. to 900 ° C.
[0031]
That is, the maximum depth of the gap existing between each columnar crystal lump on the surface on the gate electrode 17 side is 80% or less of the film thickness, and the average depth is 35% or less of the film thickness. An insulating film 16 having an average crystal lump diameter of 40 nm or less is formed.
Further, it is preferable to lower the film formation temperature of the insulating film because the depth of the gaps existing between the columnar crystal masses becomes shallower and the average grain size of each columnar crystal mass becomes smaller.
For example, if the film formation temperature of the insulating film 16 is 750 ° C. or less, the maximum depth of the gaps existing between the columnar crystal blocks is 65% or less of the film thickness, and the average depth is 30% of the film thickness. The insulating film 16 is formed in which the average diameter of each columnar crystal block is 28 nm or less.
[0032]
The source gas in MOCVD includes, for example, trimethylgallium (Ga (CH_Three)_Three; TMG), trimethylaluminum (Al (CH_Three)_Three; TMA), ammonia as a raw material of nitrogen (NH_Three) And n-type impurities as silane (SiH)_Four) Respectively. The flow rate of each gas is, for example, 40 μmol / min for TMG, 10 μmol / min for TMA, 0.4 mol / min for ammonia, and about 0.01 to 0.1 μmol / min for silane. In addition to the raw material gas, for example, carrier gas of 8 liter / min hydrogen gas and 8 liter / min nitrogen (N₂) Flow gas. The growth pressure is, for example, 250 Torr.
[0033]
After the insulating film 16 is grown in this manner, a titanium layer, an aluminum layer, a platinum layer, and a gold layer are sequentially formed on the insulating film 16 corresponding to the formation regions of the source electrode 18 and the drain electrode 19, respectively. The source electrode 18 and the drain electrode 19 are formed by vapor deposition and alloying by heat treatment. After that, for example, a nickel layer and a gold layer are sequentially deposited on the insulating film 16 between the source electrode 18 and the drain electrode 19 to form the gate electrode 17. As a result, the FET shown in FIG. 1 is formed.
[0034]
This FET operates as follows.
[0035]
Since this FET is in a depletion mode, when a negative voltage is applied to the gate electrode 17, a depletion layer is formed in the electron transit layer 15, and the drain current flowing between the source electrode 18 and the drain electrode 19 is reduced. Here, the maximum depth of the gap existing between each columnar crystal lump on the surface of the insulating film 16 on the gate electrode 17 side is set to 80% or less of the film thickness, and the average depth is set to 35% or less of the film thickness. Since the average diameter of each columnar crystal lump on the surface is 40 nm or less, the leakage current passing through the insulating film 16 is suppressed.
[0036]
Here, specific experimental results are shown, and the operation of this FET will be further described.
[0037]
First, as Example 1, an insulating film 16 made of undope-AlN having a thickness of 6 nm was grown at a film forming temperature of 800 ° C., and the above-described FET was formed. Note that after the insulating film 16 was formed, the surface state on the gate electrode 17 side was measured with a scanning probe microscope. A part of the measurement result is shown in FIG. In FIG. 2, a curve A represents a height change in one direction on the surface of the insulating film 16 on the gate electrode 17 side, that is, a surface state, and a straight line B represents an average position of the surface. Incidentally, in FIG. 2, the horizontal axis represents the distance in the direction parallel to the surface of the insulating film 16 on the gate electrode 17 side, and the vertical axis represents the height in the direction perpendicular to the surface of the insulating film 16 on the gate electrode 17 side. That's it. As can be seen from FIG. 2, the insulating film 16 has a gap between the columnar crystal blocks on the surface on the gate electrode 17 side. Based on the measurement results, the maximum depth and average depth of the gaps existing between the columnar crystal masses and the average diameter of each columnar crystal mass were determined. The results are shown in Table 1, respectively. As shown in Table 1, the maximum depth of the gap was 72% of the film thickness, the average depth of the gap was 33% of the film thickness, and the average diameter was 30 nm.
[0038]
[Table 1]

[0039]
Next, for the created FET, the voltage of the gate electrode 17 was changed from −1 V to 1 V while the source electrode 18 and the drain electrode 19 were both set to 0 V, and the gate current was measured. The result is shown in FIG.
[0040]
Further, as Example 2, an FET was formed under the same conditions as in Example 1 except that the film formation temperature of the insulating film 16 was set to 700 ° C. The current was examined. A part of the surface state of the insulating film 16 is shown in FIG. 4, and the maximum depth and average depth of the gaps existing between the columnar crystal masses obtained based on the surface state are shown in FIG. These are shown in Table 1 together. Further, the measurement result of the gate current is shown in FIG. As shown in Table 1, in this example, the maximum depth of the gap was 58% of the film thickness, the average depth of the gap was 27% of the film thickness, and the average diameter was 25 nm.
[0041]
Further, as Example 3, an FET was prepared under the same conditions as in Example 1 except that the film formation temperature of the insulating film 16 was set to 650 ° C. The characteristics and gate of the insulating film 16 were the same as in Example 1. The current was examined. A part of the surface state of the insulating film 16 is shown in FIG. 5, and the maximum depth and average depth of the gaps existing between the columnar crystal masses obtained based thereon are shown in FIG. These are shown in Table 1 together. Further, the measurement result of the gate current is shown in FIG. As shown in Table 1, in this example, the maximum depth of the gap was 50% of the film thickness, the average depth of the gap was 23% of the film thickness, and the average diameter was 15 nm.
[0042]
In addition, as a comparative example, an FET was created under the same conditions as in Example 1 except that the film formation temperature of the insulating film was set to 990 ° C. The characteristics of the insulating film and the gate current were changed in the same manner as in Example 1. Examined. A part of the surface state of the insulating film is shown in FIG. 6, and the maximum depth and average depth of the gaps present between the columnar crystal masses obtained based thereon are shown together with Example 1 along with Example 1. It shows in Table 1, respectively. Further, the measurement result of the gate current is shown in FIG. As shown in Table 1, in this example, the maximum gap depth was 83% of the film thickness, the average gap depth was 37% of the film thickness, and the average diameter was 50 nm.
[0043]
Here, comparing each example and the comparative example in FIG. 3, the gate current is higher in the second example than in the third example, in the first example than in the second example, and in the comparative example than in the first example. It can be seen that the absolute value of is large and there is much leakage current passing through the insulating film 16. It can also be seen that the absolute value of the gate current is particularly large in the comparative example.
[0044]
That is, it can be seen that the leakage current can be suppressed by setting the maximum depth of the gap existing between each columnar crystal mass of the insulating film 16 to 80% or less of the film thickness, and more effectively 65% or less is preferable. I understand. Further, it can be seen that the leakage current can be suppressed by setting the average depth of the gaps existing between the columnar crystal blocks of the insulating film 16 to 35% or less of the film thickness, and more effectively 30% or less is preferable. I understand. Furthermore, it can be seen that the leakage current can be suppressed by setting the average diameter of each columnar crystal mass of the insulating film 16 to 40 nm or less, and more effectively 28 nm or less is preferable.
[0045]
As described above, according to the semiconductor element according to the present embodiment, the maximum depth of the gap existing between each columnar crystal block on the surface of the insulating film 16 on the gate electrode 17 side is set to 80% or less of the film thickness. Alternatively, the average depth is set to 35% or less of the film thickness, or the average diameter of each columnar crystal lump on the surface on the gate electrode 17 side is set to 40 nm or less, so that the reliability of the insulating film 16 is improved. The leakage current passing through the insulating film 16 can be suppressed. Therefore, it is possible to apply a large gate voltage to the gate electrode 17 and sufficiently obtain the performance inherent in the MISFET such as formation of an inversion layer (see J. Appl. Phys .; 82 (1997) p. 5843). it can.
[0046]
Further, the maximum depth of the gaps existing between the columnar crystal masses is made 65% or less of the film thickness, or the average depth is made 30% or less of the film thickness, If the average diameter is 28 nm or less, the generation of leakage current can be more effectively suppressed.
[0047]
Furthermore, according to the method for manufacturing a semiconductor element according to the present embodiment, the insulating film 16 is grown at a temperature in the range of 550 ° C. or higher and 900 ° C. or lower. The semiconductor element according to this embodiment can be easily realized. If the insulating film 16 is grown at a temperature of 750 ° C. or lower, a semiconductor element that can further suppress the occurrence of leakage current can be obtained.
[0048]
(Second Embodiment)
FIG. 7 shows a cross-sectional configuration of an FET according to the second embodiment of the present invention.
This FET has the same configuration as the FET according to the first embodiment except that another insulating layer 26 is further provided between the electron transit layer 15 and the insulating layer 16. Therefore, here, the same reference numerals are given to the same components, and detailed description thereof is omitted.
[0049]
As with the insulating film 16, the insulating layer 26 has a thickness of, for example, 6 nm and is made of a nitride-based III-V compound semiconductor containing at least aluminum as a group III element. Specifically, it is made of, for example, undope-AlN or undope-AlGaN not added with impurities. As with the insulating film 16, the insulating film 26 also preferably has a higher aluminum composition ratio in the nitride-based III-V group compound semiconductor, and more preferably is composed of AlN.
[0050]
Similarly to the insulating film 16, the insulating film 26 is composed of a plurality of columnar crystals grown from the electron transit layer 15 side toward the insulating film 16 side. Each columnar crystal, like the insulating film 16, may be wholly or partly integrated on the electron transit layer 15 side, and there is a gap between the columnar crystal masses on the insulating layer 16 side. ing. However, as compared with the insulating layer 16, both the maximum depth and the average depth of the gaps between the columnar crystal masses on the surface on the insulating layer 16 side are deeper, and the average diameter of each columnar crystal mass is larger. Yes. Note that the maximum depth of the gaps existing between the columnar crystal blocks may be 80% or less of the film thickness of the insulating film 26 or larger, and the average depth is 35% or less of the film thickness. The average diameter of each columnar crystal lump may be 40 nm or less or larger.
[0051]
That is, this FET has two insulating films 16 and 26 made of a nitride III-V compound semiconductor containing at least aluminum as a group III element between the electron transit layer 15 and the gate electrode 17. At least one of the insulating films 16 and 26 has a maximum depth of a gap existing between each columnar crystal lump on the surface of 80% or less of the film thickness, and an average depth of 35% or less of the film thickness. The average diameter of each columnar crystal lump on the surface is 40 nm or less.
[0052]
The FET having such a configuration can be manufactured in the same manner as in the first embodiment except that the insulating film 26 is grown at a temperature higher than the film formation temperature of the insulating film 16. This FET operates in the same manner as in the first embodiment.
[0053]
As described above, the semiconductor element according to the present embodiment has the plurality of insulating films 16 and 26 made of a nitride III-V compound semiconductor containing at least aluminum as a group III element, and the insulating films 16 and 26. For at least one of the above, the maximum depth of the gap existing between each columnar crystal mass on the surface is set to 80% or less of the film thickness, or the average depth is set to 35% or less of the film thickness. Alternatively, since the average diameter of each columnar crystal lump on the surface is set to 40 nm or less, the generation of leakage current passing through the insulating films 16 and 26 can be suppressed as in the first embodiment.
[0054]
Further, according to the semiconductor element manufacturing method of the semiconductor according to the present embodiment, at least one of the insulating films 16 and 26 is grown at a temperature in the range of 550 ° C. to 900 ° C. Similar to the first embodiment, the semiconductor element according to the present embodiment can be easily manufactured, and the semiconductor element according to the present embodiment can be realized.
[0055]
Here, the case where the two insulating films 16 and 26 made of a nitride III-V compound semiconductor containing at least aluminum as a group III element is provided between the electron transit layer 15 and the gate electrode 17 has been described. However, three or more insulating films made of a nitride III-V compound semiconductor containing at least aluminum as a group III element may be provided. Also in that case, at least one of the three or more insulating films has a maximum depth of a gap existing between the columnar crystal masses on the surface of 80% or less of the film thickness, or an average depth. The same effect can be obtained if the thickness is 35% or less of the film thickness or the average diameter of each columnar crystal lump on the surface is 40 nm or less.
[0056]
(Third embodiment)
The FET according to the present embodiment has the same configuration as that of the FET according to the first embodiment except that the insulating film 16 is made of amorphous. Therefore, here, corresponding components are denoted by the same reference numerals, and detailed description of the same parts is omitted with reference to FIG.
[0057]
That is, in this FET, since the insulating film 16 is made of an amorphous material, there is no gap between the columnar crystal masses as described in the first embodiment, and the insulating film 16 passes through the insulating film 16. Leakage current can be suppressed. The FET having such a configuration has an insulating film 16 as an insulating film.For example, below 550 ° CAt a temperature within the range offilmExcept for this, it can be manufactured in the same manner as in the first embodiment. Also, it operates in the same manner as in the first embodiment.
[0058]
As described above, according to the semiconductor element according to the present embodiment, since the insulating film 16 is made of an amorphous material, the reliability of the insulating film 16 is increased as in the first embodiment. And the generation of leakage current passing through the insulating film 16 can be suppressed.
[0059]
Further, according to the method for manufacturing a semiconductor element according to the present embodiment,Insulating film 16 at 550 ° C or lessAt a temperature within the range offilmTherefore, the semiconductor element according to this embodiment can be easily manufactured, and the semiconductor element according to this embodiment can be easily realized.
[0060]
Although not described in detail here, a nitride-based III-V group compound semiconductor containing at least aluminum as a group III element between the electron transit layer 15 and the insulating film 16 as in the second embodiment. One or more other insulating films may be provided. The other insulating film may be amorphous or crystalline.
[0061]
The present invention has been described with reference to the embodiments. However, the present invention is not limited to the above-described embodiments, and various modifications can be made. For example, in the first and second embodiments, the maximum depth of the gap existing between the columnar crystal blocks on the surface of the insulating film 16 is 80% or less of the film thickness, and the average depth is the film. Although the case where it is 35% or less of the thickness and the average diameter of each columnar crystal lump on the surface is 40 nm or less has been described, the present invention only needs to satisfy at least one of these.
[0062]
In each of the above embodiments, specific examples of nitride III-V group compound semiconductors that respectively constitute the buffer layer 12, the base layer 13, the electron supply layer 14, and the electron transit layer 15 stacked on the substrate 11. Although described and explained, each may be constituted by another nitride III-V compound semiconductor. That is, at least one of the group consisting of group III elements gallium, aluminum, boron (B) and indium (In), and among the group consisting of nitrogen (N), phosphorus (P) and arsenic (As) Each of these may be composed of other nitride III-V compound semiconductors containing at least nitrogen.
[0063]
Further, in each of the above-described embodiments, the nitride-based III-V group compound semiconductor constituting the insulating films 16 and 26 has been described with specific examples. However, other nitrides containing at least aluminum as a group III element are described. You may make it comprise a system III-V group compound semiconductor. That is, other nitride III-V compounds containing at least aluminum in the group consisting of group III elements gallium, aluminum, boron and indium and at least nitrogen in the group consisting of nitrogen, phosphorus and arsenic You may make it each comprise with a semiconductor.
[0064]
In addition, in each of the embodiments described above, the one or more insulating films 16 and 26 made of a nitride III-V compound semiconductor containing at least aluminum as a group III element between the electron transit layer 15 and the gate electrode 17. In the case of having silicon dioxide (SiO 2)₂), Silicon nitride (Si_ThreeN_Four) Or aluminum oxide (Al₂O_ThreeAnd an insulating film made of another insulating material.
[0065]
Furthermore, in each of the above embodiments, the configuration of the FET has been described with a specific example, but the present invention is similarly applied to FETs having other configurations.
For example, in each of the embodiments described above, the case of the depletion mode has been specifically described, but the present invention is similarly applied to the case of the enhancement mode. In that case, when a positive voltage is applied to the gate electrode 17, charge is induced in the electron transit layer 15 and a drain current flows, or the electron transit layer at the interface between the electron transit layer 15 and the insulating films 16 and 26. 15 is the same as the depletion mode except that a charge is induced in the side 15 to form an inversion layer and a drain current flows.
[0066]
In each of the above-described embodiments, the case where the channel layer is the electron transit layer 15 that is an electron path has been described. However, the channel layer may be configured to be a hole path. In this case, either the depletion mode or the enhancement mode may be used.
[0067]
In addition, in each of the above embodiments, the FET is specifically described as the semiconductor element. However, in the present invention, the channel layer is made of a nitride-based III-V group compound semiconductor, and the channel layer is formed between the control electrode and the channel layer. The present invention is widely applied to semiconductor elements having an insulating film.
[0068]
Furthermore, in each of the above embodiments, the buffer layer 12, the underlayer 13, the electron supply layer 14, the electron transit layer 15, and the insulating films 16 and 26 are epitaxially grown by MOCVD, respectively. However, molecular beam epitaxy (Molecular The epitaxial growth may be performed by other methods such as a beam epitaxy (MBE) method, a metal organic molecular beam epitaxy (MOMBE) method, or a CVD method other than the MOCVD method.
[0069]
In addition, in the third embodiment, the amorphous insulating film 16 is epitaxially grown by MOCVD, but other methods such as physical vapor deposition (Physical Vapor Deposition; PVD) such as sputtering. You may make it form by a method. In the third embodiment, the amorphous insulating film 16 is grown at a temperature of 480 ° C. or higher. However, there is no particular limitation when it is formed by, for example, the PVD method, and it is 480 ° C. or lower. It can be formed even at a temperature of
[0070]
【The invention's effect】
  Claim 1 as described aboveOr claim 2According to the semiconductor element described in (1), it has one or more insulating films made of a nitride III-V compound semiconductor containing at least aluminum as a group III element, and at least one of the insulating films.Are made of a plurality of columnar crystals grown from the channel layer side toward the control electrode side, andOn the surfaceColumnarThe maximum depth of the gap existing between the crystal masses65% Or lessAnd the average depth of the gaps existing between the columnar crystal lumps on the surface thereof is 30% or less of the film thickness, and the average diameter of the columnar crystal lumps on the surface is 28 nm or less.Therefore, the reliability of the insulating film can be improved, and the generation of leakage current that passes through the insulating film can be suppressed. Therefore, it is possible to apply a large voltage to the control electrode, and for example, it is possible to sufficiently obtain the performance originally possessed by the MISFET, such as formation of an inversion layer.
[0071]
  Claims3Or claims4According to the semiconductor element described in (1), it has one or more insulating films made of a nitride III-V compound semiconductor containing at least aluminum as a group III element, and at least one insulating film is made of an amorphous material. Since it was made to do, Claim 1Or claim 2The same effects as those of the semiconductor element described in (1) can be obtained.
[0072]
  Further claims5According to the method for manufacturing a semiconductor element described in the above, at least one insulating film is formed.75Since it is formed at a temperature of 0 ° C. or lower, the semiconductor element of the present invention can be easily manufactured, and the semiconductor element of the present invention can be easily realized.
[Brief description of the drawings]
FIG. 1 is a cross-sectional view illustrating a configuration of an FET according to a first embodiment of the invention.
2 is a characteristic diagram illustrating a surface state of an insulating film on a gate electrode side in Example 1. FIG.
FIG. 3 is a characteristic diagram showing a relationship between a gate current and a gate voltage in each example and comparative example.
4 is a characteristic diagram illustrating a surface state of an insulating film on a gate electrode side in Example 2. FIG.
5 is a characteristic diagram illustrating a surface state of an insulating film on a gate electrode side in Example 3. FIG.
FIG. 6 is a characteristic diagram illustrating a surface state of an insulating film on a gate electrode side in a comparative example.
FIG. 7 is a cross-sectional view illustrating a configuration of an FET according to a second embodiment of the invention.
FIG. 8 is a cross-sectional view illustrating a configuration example of a conventional FET.
[Explanation of symbols]
DESCRIPTION OF SYMBOLS 11,101 ... Substrate, 12, 102 ... Buffer layer, 13, 103 ... Underlayer, 14 ... Electron supply layer, 15, 104 ... Electron travel layer (channel layer), 16, 26, 105 ... Insulating film, 17, 106 ... Gate electrode (control electrode) 18, 109 ...

Source electrode

19, 110 ... Drain electrode, 107 ... Source region, 108 ... Drain region

Claims

A control electrode is provided corresponding to the channel layer, and the channel layer is at least one selected from the group consisting of group III elements gallium (Ga), aluminum (Al), boron (B), and indium (In). And a semiconductor element made of a nitride III-V compound semiconductor containing at least nitrogen in the group consisting of nitrogen (N), phosphorus (P) and arsenic (As), which are group V elements,
Having one or more insulating films made of a nitride III-V compound semiconductor that is provided between the channel layer and the control electrode and includes at least aluminum as a group III element;
At least one of the insulating films is composed of a plurality of columnar crystals grown from the channel layer side toward the control electrode side, and has a maximum depth of a gap existing between columnar crystal masses on the surface thereof. of the Ri 65% der less thickness thereof, and the average depth of the gap that exists between the columnar crystalline mass at the surface is 30% of the film thickness, and the columnar crystal mass in the surface A semiconductor element having an average diameter of 28 nm or less .

The insulating layer, that at least one Do more of AlN and AlGaN
Semiconductor element of 請 Motomeko 1, wherein the.

A control electrode is provided corresponding to the channel layer, and the channel layer is at least one selected from the group consisting of group III elements gallium (Ga), aluminum (Al), boron (B), and indium (In). And a semiconductor element made of a nitride III-V compound semiconductor containing at least nitrogen in the group consisting of nitrogen (N), phosphorus (P) and arsenic (As), which are group V elements,
The insulating layer is provided between the channel layer and the control electrode, and includes one or more insulating films made of a nitride III-V compound semiconductor containing at least aluminum as a group III element. that Do than at least one amorphous
Semi conductor elements.

The insulating layer, that at least one Do more of AlN and AlGaN
請 Motomeko third semiconductor device according.

A control electrode is provided corresponding to the channel layer, and the channel layer is at least one selected from the group consisting of Group III elements gallium (Ga), aluminum (Al), boron (B), and indium (In), A method of manufacturing a semiconductor device formed of a nitride III-V compound semiconductor containing at least nitrogen in the group consisting of nitrogen (N), phosphorus (P) and arsenic (As), which are group V elements. ,
In the c-plane of the sapphire substrate, between the channel layer and the control electrode, one or more insulating film made of AlN so as to form by the MOCVD method, at least one of the insulating film 75 0 ° C. or less formed of a temperature
Method of manufacturing a semi-conductor element.