JP4584658B2

JP4584658B2 - 半導体装置

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Publication number: JP4584658B2
Application number: JP2004264871A
Authority: JP
Inventors: 保裕福田
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2004-09-13
Filing date: 2004-09-13
Publication date: 2010-11-24
Anticipated expiration: 2024-09-13
Also published as: US7550817B2; JP2006080413A; US20060054993A1; US20090079028A1; US7763952B2

Description

本発明は、半導体装置、特に、半導体装置の電気的な不具合を修正するためのヒューズを備えた半導体装置に関する。

メモリ等の半導体装置（ＬＳＩ）の製造工程において発生する電気的な不具合は、製造工程中に発見することが難しく、製造工程の後に実施される電気試験工程において明確になる。このため、ＬＳＩには上記の不具合を修正するために冗長用のヒューズが設けられている。電気試験工程で発見された電気的な不具合は、このヒューズをレーザ光線で切断加工（ヒューズブロー）することにより修正可能となる。

半導体装置の冗長用ヒューズの構造は、例えば、特許文献１に記載されている。この半導体装置では、半導体基板表面に形成されたフィールド絶縁膜上にヒューズが形成されている。ヒューズは第１の絶縁膜に覆われ、ヒューズ上方の第１の絶縁膜上には、ストッパ膜としての導電膜が形成されている。導電膜上には、第１の絶縁膜、保護膜が順次形成され、ヒューズ上方において第１の絶縁膜、保護膜が導電膜をストッパとしてエッチングされ、さらに、露出されたストッパ膜を除去され、開口部が形成されている。このような半導体装置では、ヒューズは、レーザ光線によって絶縁膜とともに切断され、ヒューズ開口部内でヒューズの切断面が外部に露出される。

ヒューズ切断後に行われるスクライビング工程では、ヒューズ切断面が静電気帯電水に曝される。このとき、静電気帯電水からヒューズ切断面、内部回路のトランジスタのゲート電極へと電荷が通過し、内部回路のトランジスタのゲート絶縁膜が破壊される可能性がある。また、スクライビング後に、チップが搭載されているフィルムに帯電した電荷によっても、ヒューズ切断面から内部回路のトランジスタに電荷が侵入し、ゲート絶縁膜の破壊が起こる可能性がある。

半導体装置の内部回路を保護する保護回路が、例えば、特許文献２に記載されている。この内部回路は、接地電位端子（高電位側）と低電圧源端子（低電位側）とに接続されており、負電位で動作する。保護回路は、接地電圧源端子と入力端子との間に接続され入力端子に負極サージが発生した場合に逆方向動作する第１のダイオードと、入力端子と低電位源端子との間に接続され入力端子に負極サージが発生した場合に順方向動作する第２のダイオードと、接地電位端子と低電圧源端子との間に接続されたＮＭＯＳトランジスタと、接地電位端子と低電圧源端子との間の電位差を分圧してＮＭＯＳトランジスタにソース・ゲート間電圧を印加する第１及び第２のキャパシタとから構成されている。第１及び第２のキャパシタは、静電気サージがない通常の場合には、ＮＭＯＳトランジスタのソース・ゲート間電圧が閾値を超えてオンしないように各容量が選択されている。入力端子に負極サージが流入した場合、第１のダイオードには逆方向の静電気サージ電流が流れるため応答時間がかかり、静電気サージは第２のダイオードの順方向に応答し、第２のダイオードから入力端子に静電気サージ電流が流れる。接地電位端子と低電圧源端子との間の電位差は静電気サージの電圧とほぼ同一になり、第１及び第２のキャパシタによって分圧されるＮＭＯＳトランジスタのゲート・ソース間電圧が閾値を超えて、ＮＭＯＳトランジスタがオンし、接地電位端子、ＮＭＯＳトランジスタ、第２のダイオードを介して静電気サージ電流が流れ、内部回路が静電気サージから保護される。
特開平１１−６７０５４号公報特許第３５２６８５３号公報

上述したように、半導体装置の冗長用ヒューズは、例えばレーザによって切断された後のスクライビング工程等において、切断面が外部に曝されるため、切断面から侵入した電荷によって、内部回路のトランジスタのゲート絶縁膜が破壊される虞がある。しかしながら、従来、特許文献２のような入力端子から侵入するＥＳＤサージに対する対策はあったものの、冗長用ヒューズの切断面でのＥＳＤサージについては対策が施されていない。

本発明に係る半導体装置は、半導体基板と、前記半導体基板表面に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第１ヒューズと、前記第１ヒューズに電気的に接続された第１電極及び該第１電極に対向配置された第２電極を有するキャパシタと、前記キャパシタの前記第２電極に電気的に接続された第１トランジスタと、を備えることを特徴としている。

本発明に係る半導体装置では、内部回路のトランジスタがキャパシタを介してヒューズに接続されているため、ヒューズ切断面でＥＳＤサージが発生した場合、電荷の一部をキャパシタで吸収することにより、トランジスタの端子電圧が上昇することを防止し、トランジスタのゲート絶縁膜をＥＳＤサージから保護することができる。

（１）第１実施形態
図１は、第１実施形態に係る半導体装置１００の冗長用ヒューズ付近の平面図である。図６は、図１のＶ−Ｖにおける断面図である。
半導体装置１００は、Ｐ型半導体基板１と、フィールド絶縁膜２と、ヒューズ４Ａ〜４Ｃと、キャパシタ３と、絶縁膜５と、第１層配線膜９，１０と、絶縁膜１１及び保護膜１２とを備えている。ここでは、ヒューズ４Ａ及び４Ｂを例に挙げて説明する。

Ｐ型半導体基板１は、Ｐ型不純物であるＰやＡｓが添加された基板である。半導体基板１は、ウエハ状態でステージ上に載置され、ステージの電位と同電位である。後述するスクライビング工程ではフィルムを介してステージ上に載置されるが、フィルムが非常に薄く、ウエハとステージ間の容量が非常に大きいため、ステージの電位と同電位である。フィールド絶縁膜２は、Ｐ型半導体基板１の所定領域に、ＬＯＣＯＳ、ＳＴＩ等によって形成された酸化膜等の絶縁膜である。

ヒューズ４Ａ及び４Ｂは、フィールド絶縁膜２上の所定領域に形成されている。ヒューズ４Ａは、スパッタ法によるポリシリコン膜、あるいは、ポリシリコンと高融点シリサイド（タングステン、モリブデン、チタン等の高融点金属とシリコンとの共晶膜）との多層膜で形成されている。ヒューズ４Ａ及び４Ｂは、後述する第１層配線９、キャパシタ３、第１層配線１０を介して内部回路のトランジスタＴＲ１及びＴＲ２のゲート端子に電気的に接続されている。トランジスタＴＲ１及びＴＲ２は、それぞれＰ型トランジスタ及びＮ型トランジスタであり、ヒューズ４Ａ及び４Ｂの状態を検出する検出回路２０を構成している。ヒューズ４Ａ及び４Ｂは、半導体装置１００の電気的な不具合を修正するための冗長用ヒューズであり、電気試験工程で発見された電気的な不具合に応じて、図１のトリミングポイント１４において絶縁膜５とともに、レーザ光線で切断加工（ヒューズブロー）される。図２は、レーザブローされたヒューズ４Ａの切断面を示している。同図に示すように、レーザブローによりヒューズ４Ａ及び絶縁膜５が切断され、絶縁膜５が除去された箇所にはフィールド絶縁膜２が露出している。

キャパシタ３は、フィールド絶縁膜２上に形成され、ヒューズ４Ａ〜４Ｃに対するＥＳＤ保護回路を構成する。キャパシタ３は、第１電極３１、容量絶縁膜３２、第２電極３３から構成されている。第１電極３１及び第２電極３３は、タングステン、アルミニウム、アルミニウムを主成分とする合金膜（Ａｌ合金膜）等の金属、または、ポリシリコン、あるいは、ポリシリコンと高融点シリサイド（タングステン、モリブデン、チタン等の高融点金属とシリコンとの共晶膜）との多層膜で形成されている。容量絶縁膜３２は、ＳｉＯ２等の酸化膜その他絶縁膜によって形成されている。

絶縁膜５は、ヒューズ４Ａ及び４Ｂ、キャパシタ３を覆って半導体基板１上に形成されている。絶縁膜５は、例えばＳｉＨ_４ガスを用いたＣＶＤ法によるＢＰＳＧ膜（リンまたはホウ素をドープしたＳｉＯ２膜）あるいは、ＳｉＯ_２膜とＢＰＳＧ膜との多層膜である。絶縁膜５には、ヒューズ４Ａ及び４Ｂの一部を露出する開口部６、キャパシタ３の第１電極３１を露出する開口部７、キャパシタ３の第２電極３３を露出する開口部８が形成されている。

第１層配線９は、絶縁膜５上に形成されている。第１配線９は、開口部６及び７にも埋め込まれ、開口部６を通ってヒューズ４Ａ及び４Ｂに接続されている。また、第１配線９は、開口部７を通って第１電極３１に接続されている。第１層配線膜１０は、絶縁膜５上に形成されている。第１層配線膜１０は、開口部８にも埋め込まれ、開口部８を通って第２電極３３に接続されている。また、第１層配線膜１０は、検出回路２０のトランジスタＴＲ１及びＴＲ２のゲート端子にも電気的に接続されている。

絶縁膜１１及び保護膜１２は、第１層配線膜９，１０を覆うように絶縁膜５上に形成されている。絶縁膜１１及び保護膜１２には、ヒューズ４Ａ〜４Ｃの上方を開口する開口部１３が形成されている。
図３は、本実施形態の半導体装置におけるヒューズ、キャパシタ及び検出回路の接続関係を示す電気回路図である。図４は、図３においてヒューズが切断された状態の電気回路図である。

図３において、Ｃｏｘはキャパシタ３の容量、ＣｇｄはトランジスタＴＲ１のゲートドレイン容量、ＣｇｓはトランジスタＴＲ２のゲートソース容量である。
図４に示すように、ヒューズ４Ａが切断、ヒューズ４Ｂが未切断の状態では、電源電位ＶｃｃにＣｇｄが接続され、ＣｇｄにＣｇｓ及びＣｏｘが並列に接続されている。トランジスタＴＲ１及びＴＲ２のゲート端子には、並列接続されたＣｇｓ及びＣｏｘの合成容量と、Ｃｇｄとで電源電位Ｖｃｃを分圧した電圧が印加される。

図５に示すように、ヒューズ４Ａが未切断、ヒューズ４Ｂが切断の状態では、電源電位ＶｃｃにＣｏｘ及びＣｇｄが並列に接続され、Ｃｏｘ及びＣｇｄがＣｇｓを介して基板電位に接続されている。トランジスタＴＲ１及びＴＲ２のゲート端子には、並列接続されたＣｏｘ及びＣｇｄと、Ｃｏｘ及びＣｇｄの合成容量と、Ｃｇｓとで電源電位Ｖｃｃを分圧した電圧が印加される。

キャパシタ３の容量Ｃｏｘは、ヒューズ４Ａが切断、ヒューズ４Ｂが未切断の状態ではＴＲ１及びＴＲ２のゲート端子の電圧が基板電位に近くなるように、かつ、ヒューズ４Ａが未切断、ヒューズ４Ｂが切断の状態では、ＴＲ１及びＴＲ２のゲート端子の電圧が電源電位Ｖｃｃに近くなるように選択される。言い換えれば、キャパシタ３の容量Ｃｏｘは、ヒューズＡが切断、ヒューズＢが未切断の状態ではＴＲ１のゲートドレイン間電圧が閾値電圧を超えてオンし、ヒューズＡが未切断、ヒューズＢが切断の状態では、ＴＲ２のゲートソース間電圧が閾値電圧を超えてオンするように、トランジスタＴＲ１及びＴＲ２の閾値電圧、Ｃｇｄ及びＣｇｓに応じてＣｏｘが選択される。

以上説明した本実施形態に係る半導体装置１００では、ヒューズ切断面においてＥＳＤサージが発生したとしても、ヒューズ切断面から侵入する電荷をキャパシタＣによって吸収させることにより、内部回路のトランジスタＴＲ１及びＴＲ２のゲート端子に過大な電圧が発生することを防止し、内部トランジスタＴＲ１及びＴＲ２のゲート絶縁膜を保護することができる。

具体的には、ヒューズ切断後のスクライビング工程において、静電気耐電水がヒューズ切断面に接触したとしても、静電気帯電水からの電荷の一部がキャパシタ３により蓄積されるため、内部回路のトランジスタＴＲ１及びＴＲ２のゲート端子電圧が上昇することを抑制し、トランジスタＴＲ１及びＴＲ２のゲート絶縁膜を保護することができる。また、スクライビング工程後に、フィルムに載置されたチップをピックアップする際に、帯電したフィルムからヒューズ切断面に電荷が侵入したとしても、電荷の一部がキャパシタ３により蓄積されるため、内部回路のトランジスタＴＲ１及びＴＲ２のゲート端子電圧が上昇することを抑制し、トランジスタＴＲ１及びＴＲ２のゲート絶縁膜を保護することができる。

上記実施形態では、キャパシタＣが、検出回路２０のトランジスタＴＲ１及びＴＲ２のゲート端子に接続される例を示したが、キャパシタＣが、トランジスタのドレイン端子等に接続されても良い。例えば、ソース端子が電源電位、ゲート端子が基板電位に接続されたプルアップ用トランジスタのドレイン端子にキャパシタＣが接続される場合でも良い。この場合にも、プルアップ用トランジスタのドレイン端子にヒューズを直接接続すると、ゲートソース間に過大な電圧が発生してゲート絶縁膜が破壊される虞があるが、キャパシタを介してヒューズとトランジスタのドレイン端子とを接続することにより、ゲート絶縁膜を保護できる。

本発明に係る半導体装置１００の冗長用ヒューズ付近の平面図。ヒューズの切断面の斜視図。キャパシタ及び検出回路の接続関係を示す電気回路図。図３においてヒューズＡが切断された状態の電気回路図。図３においてヒューズＢが切断された状態の電気回路図。図１のＶ−Ｖにおける平面図。

符号の説明

１半導体基板
２フィールド絶縁膜
３キャパシタ
４Ａ〜４Ｃヒューズ
５，１１絶縁膜
６，７，８開口部
９，１０第１層配線膜膜
１２保護膜
１３開口部
２０検出回路
１００半導体装置

Claims

半導体基板と、
前記半導体基板表面に形成された第１絶縁膜と、
前記第１絶縁膜上に形成された第１ヒューズと、
前記第１ヒューズに電気的に接続された第１電極及び該第１電極に対向配置された第２電極を有するキャパシタと、
前記キャパシタの前記第２電極に電気的に接続された第１トランジスタと、
を備えた半導体装置。
前記第１ヒューズを覆うとともに、前記第１ヒューズを露出する第１開口部、及び前記第１電極を露出する第２開口部を有する第２絶縁膜と、
前記第１開口部及び前記第２開口部を介して前記第１ヒューズと前記第１電極とを電気的に接続する第１配線膜と、を更に備えた請求項１に記載の半導体装置。
前記第２絶縁膜は、前記第２電極を露出する第３開口部を更に有し、
前記第３開口部を介して前記第２電極と前記第１トランジスタとを電気的に接続する第２配線膜を更に備えた請求項２に記載の半導体装置。
前記キャパシタの前記第２電極に電気的に接続された第２トランジスタと、
前記第１絶縁膜上に形成されると共に前記第１電極に電気的に接続された第２ヒューズと、を更に備え、
前記第１トランジスタをＰ型トランジスタとし、前記第２トランジスタをＮ型トランジスタとして前記第１トランジスタ及び前記第２トランジスタによってインバータを構成し、
前記第１ヒューズを電源電位に、前記第２ヒューズを半導体基板電位に接続し、
前記第２ヒューズが切断されずに前記第１ヒューザが切断された場合、前記第１及び第２トランジスタの各ゲート端子が電源電位よりも基板電位に近くなり、前記第１ヒューザが切断されずに前記第２ヒューズが切断された場合、前記第１及び第２トランジスタの各ゲート端子が基板電位よりも電源電位に近くなるように前記キャパシタの容量を設定した請求項１〜請求項３の何れか１項に記載の半導体装置。