JP4588753B2 - 電子素子パッケージの製造方法および電子素子パッケージ - Google Patents

Description

本発明は、第１部材と第２部材との間に電子素子が配置される電子素子パッケージの製造方法および電子素子パッケージに関する。

半導体素子、表面弾性波素子、その他様々な電子素子を封止する手法として、従来より、容器の内部に電子素子を収納し、容器の上面にはんだ、ガラス材、接着剤等を供給し、金属やセラミックの板を接合して容器内部を密閉することが行われている。また、近年、電子素子パッケージにおいて複雑に加工された２枚の基板を重ねて接合することにより、薄型化された電子素子パッケージを製造する手法が提案されている。例えば特許文献１では、ＳＡＷ（Surface Acoustic Wave）デバイスに接続する内部の電極が形成された圧電基板に、貫通孔が予め形成されたカバー部材を、貫通孔と電極とが重なるようにして接合し、ＳＡＷデバイスを封止しつつ貫通孔を介して外部から内部の電極へと接続する外部の電極を形成する技術が開示されている。

また、例えば、特許文献２では、両主面に金属膜のパターンが形成されたシリコン基板において、異方性エッチングによりシリコン基板に貫通孔を設けることにより、両主面の金属膜のパターンを電気的に接続する技術が開示されている。
特開２００４−８０２２１号公報 特開２００１−３０８４４３号公報

ところで、特許文献１のように貫通孔が形成された蓋となるカバー部材をベースとなる圧電基板に接合する際には、貫通孔の形成手法によってはカバーに変形が生じる等して接合を容易に行うことができない場合がある。また、蓋となる部材（以下、「蓋部材」という。）またはベースとなる部材（以下、「ベース部材」という。）の薄肉化により電子素子パッケージのさらなる薄型化を実現しようとすると、これらの部材をより慎重にハンドリングしなければならず、蓋部材とベース部材とを簡単に接合することができない。

従って、本発明の目的は、上記問題を解決することにあって、第１部材と第２部材との間に電子素子が配置される電子素子パッケージの製造において、上記第２部材を上記第１部材に容易に接合することが可能となる電子素子パッケージの製造方法及び電子素子パッケージを提供することにある。

上記目的を達成するために、本発明は以下のように構成する。

本発明の第１態様によれば、第１部材と第２部材との間に複数の内部電極に接続された電子素子が配置されるように、上記それぞれの内部電極を介して上記第１部材と上記第２部材とを接合し、
上記第２部材において、上記第１部材との接合面とは反対側の面と上記各々の内部電極との接合面との間に貫通孔を形成し、
上記各々の内部電極と接続されるように上記それぞれの貫通孔に導電性材料を配置して、上記第２部材の上記反対側の面に複数の外部電極を形成する電子素子パッケージの製造方法を提供する。

本発明の第２態様によれば、上記第１部材と上記第２部材との上記接合は、上記第１部材に対して、板状の部材である上記第２部材が上記それぞれの内部電極を介して接合されることにより行われる第１態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第３態様によれば、上記第１部材と上記第２部材を接合した後、上記それぞれの貫通孔を形成する前に、上記第２部材の厚さを減少させる第２態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第４態様によれば、上記第２部材の厚さが２５μｍ以上９０μｍ以下となるように、上記第２部材の厚さを減少させる第３態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第５態様によれば、上記それぞれの貫通孔は、上記第２部材に対して異方性エッチングを施すことにより形成される第１態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第６態様によれば、上記第２部材に対して上記それぞれの貫通孔を形成した後、上記各々の貫通孔に上記導電性材料を配置する前に、導電性材料又は半導電性材料にて形成された上記第２部材の上記それぞれの貫通孔における内周面に絶縁層を形成する第１態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第７態様によれば、上記それぞれの貫通孔に上記導電性材料を配置する際に、ペースト状の上記導電性材料が配置される第１態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第８態様によれば、減圧環境下において、上記接合面に環状の金属突起部を有する上記第１部材又は上記第２部材の一方の部材と、上記接合面に上記環状の金属突起部に対応する環状の金属接合部を有する上記第１部材又は上記第２部材の他方の部材とを、上記金属突起部と上記金属接合部とが金属接合されるように、上記それぞれの内部電極を介して接合することにより、上記第１部材と上記第２部材との間に、上記それぞれの内部電極及び上記電子素子がその内部に配置され、上記金属突起部と上記金属接合部により形成された環状の金属壁部により密閉された減圧密閉空間が形成される第１態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第９態様によれば、上記それぞれの貫通孔に上記導電性材料を配置した後、上記第２部材の上記反対側の面において、上記配置された導電性材料の各々の露出表面及び上記各々の貫通孔を覆う導電性カバー部が配置される第８態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第１０態様によれば、上記それぞれの導電性カバー部は、ＰＶＤ法により形成される第９態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第１１態様によれば、上記金属突起部と上記金属接合部との上記接合は、常温金属接合により行われる第８態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第１２態様によれば、可動構造を有する上記電子素子が、上記減圧密閉空間内に配置される第８態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第１３態様によれば、上記接合面に上記電子素子及び当該電子素子が接続された複数の補助電極が配置された上記第１部材と、上記接合面に上記それぞれの内部電極が配置された上記第２部材とが接合されることにより、上記それぞれの補助電極と上記それぞれの内部電極が互いに接合される第１態様に記載の電子素子パッケージの製造方法を提供する。

本発明の第１４態様によれば、第１部材と、
導電性材料又は半導電性材料により形成され、上記第１部材と対向して配置された第２部材と、
上記第１部材と上記第２部材との間に配置された電子素子と、
上記電子素子と接続され、上記第１部材と上記第２部材とを接合するように両者の間に配置された複数の内部電極と、
上記第２部材において上記第１部材との接合面とは反対側の面と上記各々の内部電極との接合面との間に形成された複数の貫通孔の内周面に配置された絶縁層と、
上記絶縁層が配置された上記それぞれの貫通孔内に配置された導電性材料により上記各々の内部電極と接続され、上記第２部材の上記反対側の面に形成された複数の外部電極と、
上記第１部材と上記第２部材との間において、上記それぞれの内部電極及び上記電子素子がその内部に配置された減圧密閉空間を形成する環状の金属壁部とを備える電子素子パッケージを提供する。

本発明の第１５態様によれば、上記それぞれの外部電極は、上記第２部材の上記反対側の面において、上記配置された導電性材料の各々の露出表面及び上記各々の貫通孔を覆う導電性カバー部を備える第１４態様に記載の電子素子パッケージを提供する。

本発明の第１６態様によれば、上記第２部材は、その厚さが２５μｍ以上９０μｍ以下の板状部材である第１４態様に記載の電子素子パッケージを提供する。

本発明によれば、第１部材と第２部材とをそれぞれの内部電極を介して接合して、両部材の間に電子素子が配置された電子素子パッケージの製造方法において、上記第１部材と上記第２部材とを接合した後に、上記第２部材に貫通孔を形成することにより、上記第１部材に上記第２部材を容易に接合することができる。

本発明の記述を続ける前に、添付図面において同じ部品については同じ参照符号を付している。

以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。

図１は、本発明の一の実施の形態に係る電子素子パッケージ１を示す模式断面図である。図１に示すように、電子素子パッケージ１は、水平方向に広がる矩形の板状の第１部材の一例であるベース部材（あるいはベース基板）２、および、ベース部材２と同様に水平方向に広がる矩形の板状の第２部材の一例である蓋部材（あるいは蓋用基板）３を備え、ベース部材２と蓋部材３との間には電子素子４１、および、それぞれがこの電子素子４１に補助電極４２を介して接続される複数の内部電極５１が配置される。ここで、電子素子４１としては、例えば、ＳＡＷ（Surface Acoustic Wave）フィルタが用いられ、図１の補助電極４２は、例えばベース部材２側からアルミニウム（Ａｌ）層４２１および金（Ａｕ）層４２２の導電性材料による２層構造に形成され、内部電極５１は金にて形成される。ベース部材２はタンタル酸リチウム（ＬｉＴａＯ_３）にて形成され、蓋部材３は、半導電性材料の一例であるシリコン（Ｓｉ）にて形成される。なお、蓋部材３が、導電性材料あるいは非導電性材料により形成されてもよい。

蓋部材３は、後述するようにそれぞれの内部電極５１を介してのベース部材２との接合後に形成され、かつ蓋部材３におけるベース部材２への接合面とは反対側の面３１から、各々の内部電極５１の接合表面へと至る貫通孔３２を有し、それぞれの貫通孔３２の内側面および面３１には絶縁層５２（具体的には、ＳｉＯ_２層）が形成されている。なお、蓋部材３におけるベース部材２への接合面にも絶縁層５２が形成されている。それぞれの貫通孔３２内には、導電性材料として銀（Ａｇ）（または、金や銅（Ｃｕ））の粒子を含む導電性接着剤が付与（充填）されて導電部５３が形成されており、この導電部５３は内部電極５１と電気的に接続されている。また、各々の貫通孔３２は、蓋部材３の大略表面沿いの方向の断面が、例えば正方形状とされ、その断面の面積がベース部材２側へと向かって漸次減少するような形状を有している。すなわち、面３１から下側（ベース部材２側）において導電部５３の形状は正方形状の底面が図示上側を向く大略四角錐形状となっている。さらに、導電部５３は、蓋部材３の面３１から図示上側にも盛り上がるように形成されており、各々の導電部５３とともに貫通孔３２を個別に覆う導電性のカバー部５４が設けられて、電子素子パッケージ１の外部と電気的に接続されるバンプ状（あるいは隆起形状）の外部電極５６が形成されている。

また、図１に示すように、電子素子パッケージ１では、電子素子４１、補助電極４２および内部電極５１を囲むように配置された環状の金属壁部（あるいは環状の金属突起部）５５、並びに、金属壁部５５のベース部材２側の表面に接する（後述するように、実際には金属接合（例えば常温金属接合）される）環状の金属接合部４３が、矩形状の蓋部材３およびベース部材２の外縁に沿って設けられている。このように、互いに接合された環状の金属壁部５５と同じく環状の金属接合部４３とが設けられていることにより、ベース部材２と蓋部材３との間において電子素子４１、それぞれの補助電極４２および内部電極５１が配置される内部空間６１は、金属壁部５５および金属接合部４３により密閉状態とされている。なお、後述するように、この内部空間６１は減圧されており、減圧密閉空間ということができる。これにより、内部空間６１における過度の空気の存在、または、外部環境の影響により、ＳＡＷフィルタのように可動構造を有する電子素子の動作に不具合が生じることが防止される。

次に、図１に示す電子素子パッケージ１を製造する方法について説明する。当該説明にあたって、電子素子パッケージ１を製造する処理の流れを示すフローチャートを図２に示す。

まず、図２に示すように、複数の電子素子や補助電極等を有する第１基板（複数のベース部材２の集合体に相当する。）、および、複数の内部電極等を有する第２基板（複数の蓋部材３の集合体に相当する。）がそれぞれ準備される（ステップＳ１１）。

ここで、複数のベース部材２の集合体に相当する第１基板２０の模式平面図を図３に示す。図３に示すように、第１基板２０においては、それぞれが１つの電子素子パッケージ１の構成となる複数の領域Ｒ１（図３中の１つの矩形領域であり、いわゆる、ダイ）が設定されており、後述のダイシング工程により領域毎に切断された後の１つの部材が、図１の電子素子パッケージ１における板状のベース部材２となる。以下の説明では、切断前の第１基板２０における１つのベース部材２に相当する部分についても単にベース部材２と呼ぶものとする。なお、第１基板２０は、例えばタンタル酸リチウムにて形成される。

図４は、第１基板２０上のベース部材２の領域Ｒ１内の構成を示す模式上面図である。切断前の第１基板２０において、ベース部材２は、例えば６５０×９５０マイクロメートル（μｍ）の矩形状の領域とされ、隣接する２つのベース部材２（ダイ）間の隙間は例えば５０μｍとされる。ベース部材２の中央には電子素子４１が配置されており、ベース部材２の外縁部には電子素子４１に接続される複数の補助電極４２（図４では６個の補助電極４２）が形成されている。なお、実際には、第１基板２０におけるそれぞれのベース部材２においては、電子素子４１とそれぞれの補助電極４２とを結ぶ配線（配線パターン）等も設けられているが、図４ではその図示を省略している。

図５は、図４中のＡ−Ａ線の位置におけるベース部材２の模式断面図である。図５に示すように、各補助電極４２は、例えば厚さ０．１〜０．２μｍのアルミニウム層４２１、およびアルミニウム層４２１に積層して形成される例えば厚さ０．３〜０．５μｍの金層４２２を有する。また、図４および図５に示すように、ベース部材２上には電子素子４１および複数の補助電極４２を囲むようにして環状の金属接合部４３が例えば金層４２２と同じ厚さにて形成される。金層４２２および金属接合部４３は第１基板２０に対するメッキ工程にて同時に形成される。

また、複数の内部電極等を有する複数の蓋部材の集合体である第２基板（図示しない）についても第１基板２０と同様にそれぞれが１つの電子素子パッケージ１の構成となる複数の領域Ｒ２（ダイ）が設定されており、領域毎に切断された後の１つの部材が、図１の電子素子パッケージ１における板状の蓋部材３となる。なお、第１基板２０における領域Ｒ１の大きさ及び形状と、第２基板における領域Ｒ２の大きさ及び形状とが同じとなるように、それぞれの領域Ｒ１、Ｒ２が形成されている。

図６Ａは、第２基板上の１つの蓋部材３の領域Ｒ２内の構成を示す模式上面図であり、図６Ｂは、図６Ａの蓋部材３におけるＢ−Ｂ線模式断面図ある。第２基板の１つの蓋部材３に相当する部分において、ベース部材２のそれぞれの補助電極４２と同じ位置に複数の内部電極５１が、また、金属接合部４３と同じ位置に金属壁部５５がそれぞれ第２基板に対するメッキ工程にて同時に同じ厚さ（例えば、５μｍ）にて形成される。以下の説明では、切断前の第２基板における１つの蓋部材３に相当する部分についても単に蓋部材３と呼ぶ。なお、第２基板はシリコンにて形成される。

ベース部材２を有する第１基板および蓋部材３を有する第２基板が準備されると、図示しないプラズマ処理用のチャンバ内にて、第１基板２０がステージに保持され、第２基板が第１基板２０に対向しつつ、内部電極５１等を第１基板２０側に向けてチャックにて保持される。続いて、第１基板２０の各ベース部材２の補助電極４２と第２基板の対応する蓋部材３の内部電極５１、並びに、各ベース部材２の金属接合部４３と対応する蓋部材３の金属壁部５５とが対向するように位置合わせが行われ、チャンバ内が減圧される（例えば、１Ｐａ以下まで減圧される。）。そして、チャンバ内に必要な量だけアルゴンガスが導入され、ステージとチャックとの間に交流の高周波電圧が印加されることによりプラズマが発生し、ベース部材２の金属接合部４３および補助電極４２並びに蓋部材３の金属壁部５５および内部電極５１に表面処理（いわゆる、プラズマ洗浄処理）が施される。なお、このような表面処理は、後述する金属接合をより確実に行うために施されるものである。

表面処理が完了すると、第１基板２０の各補助電極４２と第２基板の対応する内部電極５１、並びに、各金属接合部４３と対応する金属壁５５とが当接し、さらに第１基板２０と第２基板とが互いに近づく方向に押圧される。そして、押圧により、主に金属壁部５５および内部電極５１が高さ方向に関して塑性変形されながら（好ましくは、１μｍ以上変形される。）、図７Ａに示すようにそれぞれの補助電極４２と対応するそれぞれの内部電極５１、および、金属接合部４３と金属壁部５５とが金属接合、例えば常温金属接合されて（すなわち、金属原子レベルで接合される。）、ベース部材２に蓋部材３がそれぞれの補助電極４２、内部電極５１、金属接合部４３、及び金属壁部５５を介して接合される（ステップＳ１２）。なお、図７Ａ（並びに後述の図７Ｂから図７Ｄ）に示す模式断面図では、第１基板の１つのベース部材２および第２基板の対応する１つの蓋部材３のみを図示している。

このとき、アルミニウム層４２１の厚さ分だけ、補助電極４２と金属接合部４３との間に高さの差が生じるが、この差は僅かであるため、接合の際に生じる金属壁部５５および内部電極５１の塑性変形により問題が生じることはない。なお、金属接合部４３のベース部材２側にアルミニウム層４２１と同じ高さの層が設けられて、補助電極４２と金属接合部４３との高さが同じにされてもよい。このようにして、減圧環境下にてベース部材２に蓋部材３を接合することにより、ベース部材２と蓋部材３との間において、電子素子４１、それぞれの補助電極４２および内部電極５１が、金属接合部４３および金属壁部５５により囲まれて減圧密閉された内部空間（すなわち、減圧密閉空間）６１が形成され、同時に、電子素子４１がそれぞれの補助電極４２を介してそれぞれの内部電極５１に電気的に接続される。なお、金属壁部５５やそれぞれの内部電極５１等において、接合箇所の高さ位置が均一化されるような平坦化処理（レベリング処理）が行われているような場合にあっては、このような塑性変形が行われないような場合であってもよい。また、金属壁部５５やそれぞれの内部電極５１等の金属接合は、常温接合にて行われることが好ましい。接合の際に加熱され温度が上昇すると、ベース部材２や蓋部材３において熱歪みが発生する恐れがあり、確実な接合が行えないような場合が生じるからである。

ベース部材２と蓋部材３とが接合されると、蓋部材３のベース部材２とは反対側の面に対して、例えば研磨加工が施されることにより、図７Ｂに示すように蓋部材３の厚さを減少させる薄肉化が行われる（ステップＳ１３）。なお、図７Ｂでは、二点鎖線により研磨加工前の蓋部材３を図示している。実際には、研磨加工は第２基板の第１基板とは反対側の面全体に対して行われるため、複数の蓋部材３が同時に薄肉化されることとなる。蓋部材３の厚さを減少させる薄肉化処理は、研磨加工以外にサンドブラストやウェットエッチング等により実現されてもよい。なお、図６Ｂ及び図７Ａに示すように、例えばシリコンで形成されている蓋部材３のそれぞれの表面には、ＳｉＯ_２層が絶縁層３３として形成されているが、図７Ｂに示すように、この薄肉化処理により蓋部材３におけるベース部材２とは反対側の面に配置されていた絶縁層３３のみが除去されることとなる。

続いて、研磨後の蓋部材３のベース部材２とは反対側の面３１上にレジスト膜が形成され、フォトリソグラフィ技術を用いて各内部電極５１の上方において所定の大きさ領域、例えば複数の正方形領域のみにおいてレジスト膜が除去されることにより、図７Ｃに示すように、レジスト膜９１のパターンが形成される。そして、蓋部材３の面３１側に例えば水酸化カリウム（ＫＯＨ）溶液が付与されることにより、レジスト膜９１が無い部分（正方形領域）において蓋部材３のエッチングが進行し、図７Ｄに示すように面３１から各々の内部電極５１への接合面へと至る貫通孔３２が形成される（ステップＳ１４）。なお、この貫通孔３２の形成処理において、水酸化カリウム溶液によるウェットエッチングが行われた状態では、それぞれの貫通孔３２に該当する部分に孔底部に、絶縁層３３が残存することとなるが、このウェットエッチングの後、例えばフォトレジストプロセスを行うことで、それぞれの孔底部に残存している絶縁層３３を除去でき、それぞれの内部電極５１の接合面へと至る貫通孔３２を形成することができる。また、レジスト膜９１により形成されるパターンは、上述のように正方形状に限られるものではなく、例えば、円形状等に形成されるような場合であってもよい。なお、このようなレジスト膜９１としては、例えばアクリル系等の感光性を有するものを用いることが望ましい。

このとき、第２基板（蓋部材３）の材料として結晶方位が（１００）のシリコン基板が採用されているため、結晶方位に対して所定の角度θだけ傾斜した方向（図７Ｄ中において、面３１の法線方向に対して角度θだけ傾斜した方向であり、この場合、角度θは５４．７度）へのエッチングレートが極めて高くなる。したがって、貫通孔３２の形状は、水平方向に沿う断面（面３１沿いの断面）が正方形であり、その面積がベース部材２側へと向かって漸次減少するものとなる。仮に、内部電極５１上における貫通孔３２の開口を微小な点とする場合には、蓋部材３の厚さをβとすると、面３１上のレジスト膜９１が無い正方形領域の各辺の長さαは、（２βｔａｎθ）として決定される。実際には、内部電極５１上における貫通孔３２の開口の大きさは、１００μｍ四方の矩形領域とされるため、上記関係に基づいて面３１上のレジスト膜９１が無い正方形領域の各辺の長さαが決定される。

具体的には、図１１に示す貫通孔３２の模式説明図のように、面３１上のレジスト膜９１が無い正方形領域の各辺の長さαは、蓋部材３の厚さβと内部電極５１上における貫通孔３２の開口の大きさｄを用いて、数１のように表すことができる。
α＝１／｛ｄ・（１＋β／２ｔａｎθ）｝ ・・・（数１）
従って、内部電極５１上における貫通孔３２の開口の大きさｄを決定すれば、正方形領域の各辺の長さαを決定することができる。なお、このような内部電極５１上における貫通孔３２の開口の大きさｄは、後述するように貫通孔３２内に充填される導電性材料と内部電極５１との導通を確実なものとするのに必要な大きさという観点より決定することができる。このような大きさｄは、例えば内部電極５１の直径φ９０μｍに対して、１０μｍ以上の大きさに設定される。

よって、レジスト膜９１のパターン形状および蓋部材３の厚さを管理することで、異方性エッチングにより貫通孔３２が高精度に形成されることとなる。また、異方性エッチングを利用することにより、オーバエッチングの抑制も容易となる。なお、蓋部材３の異方性エッチングに際して、水酸化カリウム以外に、エチレンジアミンピロカテコール（ＥＤＰ）等が用いられてもよく、蓋部材３もガリウム砒素（ＧａＡｓ）等、異方性エッチングが可能な他の材料にて形成されてもよい。

それぞれの貫通孔３２が形成されると、レジスト膜９１の除去処理が行われる。その後、蓋部材３の面３１側に対して熱酸化処理が施されることにより、図８Ａに示すように、貫通孔３２の内側面（内周面）および面３１の全体に酸化膜（ＳｉＯ_２）である絶縁層５２が形成される（ステップＳ１５）。そして、図８Ｂに示すように、蓋部材３の面３１上において各々の貫通孔３２の周囲を囲む所定の大きさの領域のみが除去されたレジスト膜９２のパターンが形成され、貫通孔３２にペースト状の導電性材料（ここでは、導電性接着剤）が面３１より高い位置に盛り上がるまで付与されることにより、図８Ｃに示すように、内部電極５１に電気的に接続する導電部５３が形成される（ステップＳ１６）。このとき、貫通孔３２の内側面および蓋部材３の面３１には絶縁層５２が形成されていることにより、半導電性材料にて形成される蓋部材３と導電部５３との間の絶縁性が確保される。なお、貫通孔３２の周囲を囲む所定の大きさとは、少なくとも形成された導電部５３が隣接する導電部５３と電気的に接続されないような大きさである。また、貫通孔３２への導電性材料の付与は、貫通孔３２の孔底部に形成されている開口を埋めるように行われる。また、このような導電性材料の付与は、その充填量の制御が行えるような手法により行われれば良く、例えば印刷等の手法により行われる。

導電部５３が形成されると、レジスト膜９２の除去処理が行われる。その後、スパッタあるいは金等のメッキにより導電部５３および貫通孔３２を覆う導電性のカバー部５４が、図８Ｄに示すように形成され（ステップＳ１７）、導電部５３およびカバー部５４により、内部電極５１に電気的に接続された外部電極５６が蓋部材３の面３１に形成される。そして、第１基板および第２基板が一体的にダイシングにより切断され、切断後の１つの部材が図１に示す電子素子パッケージ１となる。なお、このようなカバー部５４は、内部空間６１の気密性、すなわち貫通孔３２をより確実にシールするために設けられるものである。従って、このようなシール性の信頼性をより高めるためには、カバー部５４の形成は、スパッタ等に代表されるＰＶＤ（physical vapor deposition processing）法のようなドライプロセスにより行われることが好ましい。なお、気密性が要求されないような場合、あるいは要求される気密性の程度によっては、このようなカバー部５４が形成されないような場合であってもよい。

以上に説明したように、図２のフローチャートに示すような本実施形態の電子素子パッケージの製造では、ベース部材２に蓋部材３を接合することにより、ベース部材２と蓋部材３との間の内部空間６１に、蓋部材３に接する内部電極５１および内部電極５１に接続された電子素子４１が配置される。そして、蓋部材３のベース部材２とは反対側の面３１から所定の手法によりエッチングを施すことにより内部電極５１の表面へと至る貫通孔３２が形成され、貫通孔３２に導電性材料を付与することにより、内部電極５１が内部空間６１の外側へと電気的に取り出される。ここで、文献１に開示された従来方法のように貫通孔が予め形成された蓋部材をベース部材に接合する際には、貫通孔の形成手法によっては蓋部材に変形が生じる等して接合を容易に行うことができない場合があるが、本実施形態の手法によれば、ベース部材２への接合後に蓋部材３に貫通孔３２を形成することにより、ベース部材２に蓋部材３を容易に接合することができる。

また、環状の金属壁５５とこれに対応する環状の金属接合部４３とが金属接合されて、電子素子４１が配置される減圧密閉状態の内部空間６１が形成されることにより、電子素子パッケージ１において信頼性の高い封止を実現して、電子素子４１の動作の信頼性を確保することができる。さらに、導電部５３および貫通孔３２を覆うカバー部５４が形成されることにより、内部空間６１をより確実に密閉状態とすることができる。なお、内部空間６１に高い密閉度が求められない場合等には、導電部５３をそのまま外部電極として、ステップＳ１７を省略することも可能である。

本手法では、ベース部材２と蓋部材３との接合において、蓋部材３上に設けられた内部電極５１が、ベース部材２上に設けられるとともに電子素子４１に接続する補助電極４２に接合されるため、ステップＳ１４の貫通孔３２の形成において、貫通孔３２を介して内部空間６１と外部とが連絡してしまうことを防止しつつ、ベース部材２上の電子素子４１と外部電極とを電気的に接続することができる。

ところで、一般的には厚さ９０μｍ以下の部材（基板やダイシング後の１つの部材）は単体では非常に脆弱であり、そのハンドリングが困難となるため、従来の手法においては、ベース部材または蓋部材を９０μｍ以下の厚さとした薄型の電子素子パッケージの製造が困難であるという問題がある。これに対して、本実施形態の手法によれば、ベース部材２に蓋部材３を接合した後、貫通孔３２を形成する前に板状の蓋部材３の薄肉化が行われるため、蓋部材３の厚さを均一に減少させて図９Ａに示すように蓋部材３の厚さｔ１が９０μｍとされた薄型の電子素子パッケージを容易に製造することが可能となる。さらに、図９Ｂに示すように、蓋部材３の厚さｔ２が４０μｍとされる電子素子パッケージを製造することも可能である。

実際には、厚さが減少される部材はベース部材２、または、ベース部材２および蓋部材３の双方であってもよく、接合後におけるベース部材２または蓋部材３の薄肉化は２５μｍ程度までは可能である。このように、ベース部材２または蓋部材３の厚さが、２５μｍ以上９０μｍ以下とされることにより、電子素子パッケージのさらなる薄型化が実現される。なお、図９Ａおよび図９Ｂでは、貫通孔３２はドライエッチングにて蓋部材３に垂直な方向に形成されており、本実施形態の変形例にかかる電子素子パッケージの製造方法における製造過程の模式断面図を表している。なお、図９Ａ及び図９Ｂにおいては、蓋部材３に形成された絶縁層の図示を省略している。また、図９Ａの貫通孔３２の直径Ｄ１は２０μｍ、内部電極５１（および、補助電極）の直径Ｄ２は９０μｍ、金属壁部５５（および、金属接合部４３）の幅Ｗ１は４０μｍとされる。内部空間の高さＨ１は５μｍ、ベース部材２の厚さｔ３は２５０μｍとされ、外部電極の厚さは５０μｍとされるため、最終的な電子素子パッケージの厚さは３９５μｍとなる。図９Ｂでは、内部空間の高さＨ２は５μｍ、ベース部材２の厚さｔ４は２００μｍとされ、外部電極の厚さが５０μｍとされるため、最終的な電子素子パッケージの厚さは２９５μｍとなる。このように、本手法を利用すれば、ベース部材２と蓋部材３との張り合わせ後の厚さを２５０μｍ以下（外部電極を含む電子素子パッケージの厚さとしては３００μｍ以下）とすることもできる。

ここで、電子素子４１が配置される内部空間６１の高さは、主として金属壁部５５の厚さに依存するが、接合後において適切な内部空間とするためには、内部空間６１の高さは１μｍ以上とされることが好ましい。これは、蓋部材やベース部材のたわみや反りにより電子素子が蓋部材等に接触しないようにするためである。また、金属接合部４３または金属壁部５５が一般的にメッキ工程にて形成される点を考慮すれば、内部空間６１の高さは３５μｍ以下とされることが好ましい。

次に、本実施形態のさらに別の変形例にかかる電子素子パッケージの製造方法について説明を行う。図１０Ａおよび図１０Ｂは、本変形例に係る電子素子パッケージ製造処理を説明するための図であり、図８Ａから図８Ｄに対応する図である。

まず、蓋部材３の面３１上においてレジスト膜９２のパターンが形成されると（図８Ｂ参照）、スパッタにより貫通孔３２の内側面およびその開口の周囲に導電性材料が付与され、その後メッキが行われることにより、図１０Ａに示すように膜状の導電部５３ａが形成される。ここで、スパッタでは、例えば絶縁層５２側からチタン（Ｔｉ）膜および金膜、または、クロム（Ｃｒ）膜および金膜が形成され、メッキにより銅（Ｃｕ）または金にてさらに膜が形成される。続いて、レジスト膜９２が除去され、図１０Ｂに示すように内部電極５１を電気的に蓋部材３の面３１上へと取り出す導電部５３ａへのアクセスが可能となる。そして、導電部５３ａを介して内部電極５１に接続される外部電極が面３１上の所望の位置に形成され（外部電極は電子素子パッケージの外部と接続される電極であり、導電部５３ａと同時に形成されてもよい。）、その後ダイシングが行われることにより、電子素子パッケージが完成する。このように、貫通孔３２への導電性材料の付与は様々な手法にて行うことができ、製造する電子素子パッケージの用途等に応じて適宜決定される。

以上、本発明の実施の形態について説明してきたが、本発明は上記実施の形態に限定されるものではなく、様々な変形が可能である。

ベース部材２および蓋部材３は必ずしもそれぞれ第１基板および第２基板の一部分として準備される必要はないが、電子素子パッケージを効率よく製造するには、複数のベース部材２を有する第１基板と複数の蓋部材３を有する第２基板とが準備され、これらの基板から複数の電子素子パッケージが同時に製造されることが好ましい。また、ベース部材２および蓋部材３の形状は適宜変更されてよく、例えば、ベース部材２または蓋部材３が電子素子４１を収納する空間を形成するキャビティを有していてもよい。

上記実施の形態において電子素子４１はベース部材２上に設けられるが、電子素子および内部電極が設けられた蓋部材を、ベース部材に接合してベース部材と蓋部材との間の内部空間に電子素子を配置し、接合後において蓋部材のベース部材とは反対側の面から内部電極の表面に至る貫通孔を形成することにより、内部電極が内部空間の外側へと電気的に取り出されてもよい。

また、ベース部材に環状の金属壁部が設けられ、蓋部材に金属壁部に対応する金属接合部が設けられてもよい。ベース部材および蓋部材の一方の部材が電子素子を囲む環状の金属壁部を有し、他方の部材が金属壁部に対応する金属接合部を有することにより、電子素子パッケージにおいて信頼性の高い封止が実現される。

内部電極５１は必ずしも蓋部材３に形成される必要はなく、例えば、補助電極が電子素子よりも厚く形成され、ベース部材と蓋部材との接合により、補助電極の表面が蓋部材に接して補助電極が内部電極として扱われてもよい。ただし、貫通孔を形成する際に、貫通孔を介して内部空間と外部とが連絡してしまうことを防止するには、内部電極５１は蓋部材３上に形成され、接合工程において補助電極４２と接合されることが好ましい。

上記実施の形態では、補助電極４２（の表面）、金属接合部４３、内部電極５１および金属壁部５５は金により形成されるが、これらの部位は銅、アルミニウム、はんだ等の他の金属により形成されてもよい。塑性変形を伴う金属接合を適切に行うという観点からは、金、銅またはアルミニウムを採用することが好ましく、高い品質での接合を容易に行うという点からは金が最も好ましい。

上記実施の形態では、蓋部材３が半導電性材料により形成されるが、蓋部材３が導電性材料にて形成される場合にも貫通孔３２の内側面には絶縁層が設けられることが好ましく、これにより、導電部５３と蓋部材３との絶縁性が確保されることとなる。なお、絶縁層の形成は熱酸化以外に、例えば、絶縁性材料のスパッタにより行われてもよい。ただし、この場合、内部電極の表面において貫通孔に対応する部位にも絶縁性材料が付与されるため、導電部と内部電極との接続を確保するために、内部電極上の絶縁性材料をエッチングにより除去する必要がある。

図２のステップＳ１４にて貫通孔３２を形成する際には、異方性エッチングやドライエッチング以外に、ＹＡＧレーザやＣＯ_２レーザ等が利用されてもよい。

電子素子パッケージにおいて、収納される電子素子４１はＳＡＷフィルタには限定されず、メカニカルスイッチ等の他のＭＥＭＳ（Micro Electro Mechanical System）や半導体回路、センサ等の他の様々な電子素子であってもよい。ただし、可動構造を有する電子素子や赤外線センサ等が収納される場合には、内部空間は減圧密閉状態とされることが好ましい。

ベース部材２は必ずしもタンタル酸リチウムにて形成される必要はなく、例えばシリコン等、形成される電子素子の種類に応じて決定されてよい。また、貫通孔３２が異方性エッチング以外の手法にて形成される場合には、蓋部材３もガラスあるいはセラミック等により形成されてもよい。

なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。

本発明は、添付図面を参照しながら好ましい実施形態に関連して充分に記載されているが、この技術の熟練した人々にとっては種々の変形や修正は明白である。そのような変形や修正は、添付した請求の範囲による本発明の範囲から外れない限りにおいて、その中に含まれると理解されるべきである。

２００５年１月２８日に出願された日本国特許出願Ｎｏ．２００５−０２０７１０号の明細書、図面、及び特許請求の範囲の開示内容は、全体として参照されて本明細書の中に取り入れられるものである。

本発明は、様々な電子素子が内部空間に収納される電子素子パッケージおよびその製造方法に利用することができる。

図１は、本発明の一の実施形態にかかる電子素子パッケージを示す模式断面図である。 図２は、上記実施形態の電子素子パッケージを製造する処理の流れを示すフローチャートである。 図３は、複数のベース部材に個片化される前の第１基板を示す模式平面図である。 図４は、ベース部材の模式上面図である。 図５は、図４のベース部材におけるＡ−Ａ線模式断面図である。 図６Ａは、蓋部材の模式上面図である。 図６Ｂは、図６Ａの蓋部材におけるＢ−Ｂ線模式断面図である。 図７Ａは、接合直後のベース部材及び蓋部材を示す模式断面図である。 図７Ｂは、薄肉化処理後のベース部材及び蓋部材を示す模式断面図である。 図７Ｃは、レジスト膜のパターン形成後のベース部材及び蓋部材を示す模式断面図である。 図７Ｄは、貫通孔形成後のベース部材及び蓋部材を示す模式断面図である。 図８Ａは、絶縁層形成後のベース部材及び蓋部材を示す模式断面図である。 図８Ｂは、レジスト膜のパターン形成後のベース部材及び蓋部材を示す模式断面図である。 図８Ｃは、導電部形成後のベース部材及び蓋部材を示す模式断面図である。 図８Ｄは、カバー部形成後のベース部材及び蓋部材を示す模式断面図である。 図９Ａは、上記実施形態の変形例にかかる電子素子パッケージの製造方法において、貫通孔形成後のベース部材及び蓋部材を示す模式断面図である。 図９Ｂは、上記実施形態の別の変形例にかかる電子素子パッケージの製造方法において、貫通孔形成後のベース部材及び蓋部材を示す模式断面図である。 図１０Ａは、上記実施形態のさらに別の変形例にかかる電子素子パッケージの製造方法において、導電部形成後のベース部材及び蓋部材を示す模式断面図である。 図１０Ｂは、上記さらに別の変形例の製造方法において、レジスト膜のパターン除去後のベース部材及び蓋部材を示す模式断面図である。 図１１は、上記実施形態の製造方法において、蓋部材に形成される貫通孔の形状を示す模式説明図である。

Claims (11)

1. 減圧環境下において、第１部材と第２部材との間に複数の内部電極に接続された電子素子が配置されるように、上記それぞれの内部電極を介して上記第１部材と上記第２部材とを接合するとともに、上記第１部材又は上記第２部材の一方の部材の接合面に形成された環状の金属突起部と、上記第１部材又は上記第２部材の他方の部材の接合面において上記環状の金属突起部に対応して形成された環状の金属接合部とを金属接合して、上記第１部材と上記第２部材との間に、上記それぞれの内部電極及び上記電子素子がその内部に配置され、上記金属突起部と上記金属接合部により形成された環状の金属壁部により密閉された減圧密閉空間を形成し、
   上記第２部材において、上記第１部材との接合面とは反対側の面と上記各々の内部電極との接合面との間に貫通孔を形成し、
   Ｓｉにより形成された上記第２部材の上記それぞれの貫通孔における内周面に絶縁層としてＳｉＯ _２ 層を形成し、
   上記各々の内部電極と接続されるように上記それぞれの貫通孔に導電性材料として導電性ペーストを隆起形状に配置し、
   その後、上記第２部材の上記反対側の面において、上記配置された導電性材料の各々の露出表面及び上記各々の貫通孔の開口部上面部を覆うように導電性カバー部を配置して、上記第２部材の上記反対側の面に複数の外部電極を形成する電子素子パッケージの製造方法。
2. 上記第１部材と上記第２部材との上記接合は、上記第１部材に対して、板状の部材である上記第２部材が上記それぞれの内部電極を介して接合されることにより行われる請求項１に記載の電子素子パッケージの製造方法。
3. 上記第１部材と上記第２部材を接合した後、上記それぞれの貫通孔を形成する前に、上記第２部材の厚さを減少させる請求項２に記載の電子素子パッケージの製造方法。
4. 上記第２部材の厚さが２５μｍ以上９０μｍ以下となるように、上記第２部材の厚さを減少させる請求項３に記載の電子素子パッケージの製造方法。
5. 上記それぞれの貫通孔は、上記第２部材に対して異方性エッチングを施すことにより形成される請求項１に記載の電子素子パッケージの製造方法。
6. 上記それぞれの導電性カバー部は、ＰＶＤ法により形成される請求項１に記載の電子素子パッケージの製造方法。
7. 上記金属突起部と上記金属接合部との上記接合は、常温金属接合により行われる請求項１に記載の電子素子パッケージの製造方法。
8. 可動構造を有する上記電子素子が、上記減圧密閉空間内に配置される請求項１に記載の電子素子パッケージの製造方法。
9. 上記接合面に上記電子素子及び当該電子素子が接続された複数の補助電極が配置された上記第１部材と、上記接合面に上記それぞれの内部電極が配置された上記第２部材とが接合されることにより、上記それぞれの補助電極と上記それぞれの内部電極が互いに接合される請求項１に記載の電子素子パッケージの製造方法。
10. 第１部材と、
    Ｓｉにより形成され、上記第１部材と対向して配置された第２部材と、
    上記第１部材と上記第２部材との間に配置された電子素子と、
    上記電子素子と接続され、上記第１部材と上記第２部材とを接合するように両者の間に配置された複数の内部電極と、
    上記第２部材において上記第１部材との接合面とは反対側の面と上記各々の内部電極との接合面との間に形成された複数の貫通孔の内周面に配置された絶縁層であるＳｉＯ _２ 層と、
    上記絶縁層が配置された上記それぞれの貫通孔内に配置された導電性材料により上記各々の内部電極と接続され、上記第２部材の上記反対側の面に形成された複数の外部電極と、
    上記第１部材と上記第２部材との間において、上記それぞれの内部電極及び上記電子素子がその内部に配置された減圧密閉空間を形成する環状の金属壁部とを備え、
    上記それぞれの外部電極は、
    上記導電性材料として導電性ペーストが上記それぞれの貫通孔内に隆起形状に配置されることにより形成され、
    上記第２部材の上記反対側の面において、上記配置された導電性材料の各々の露出表面及び上記各々の貫通孔の開口部上面部を覆う導電性カバー部を備える電子素子パッケージ。
11. 上記第２部材は、その厚さが２５μｍ以上９０μｍ以下の板状部材である請求項１０に記載の電子素子パッケージ。

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