JP4600834B2 - 半導体装置の製造方法 - Google Patents

Description

本発明は半導体装置の製造方法に関し、特に、トレンチゲート型トランジスタを有する半導体装置の製造方法に関する。

近年、ＤＲＡＭ（Dynamic Random Access Memory）セルの微細化に伴い、メモリセルトランジスタのゲート長も短くせざるを得なくなってきている。しかしながら、ゲート長が短くなればなるほどトランジスタの短チャネル効果が顕著になり、サブスレッショルド電流が増大するという問題がある。また、これを抑制すべく基板濃度を増大させた場合には接合リークが増大するため、ＤＲＡＭにおいてはリフレッシュ特性の悪化が深刻な問題となる。

この問題を回避するため、半導体基板に形成した溝にゲート電極を埋め込む、いわゆるトレンチゲート型トランジスタ（リセスチャネルトランジスタともいう）が注目されている。トレンチゲート型トランジスタによれば、実効チャネル長（ゲート長）を物理的に十分確保することができ、最小加工寸法が９０ｎｍ以下の微細なＤＲＡＭも実現可能である。

また、溝内に立体的なＳＯＩ（Silicon On Insulator）構造を形成し、そのシリコン層をチャネル領域として用いる方法も提案されている（特許文献１参照）。
特開平８−２７４２７７号公報

しかしながら、従来のトレンチゲート型トランジスタでは、短チャネル効果を抑制することはできるものの、接合リーク電流の抑制や電源電圧の低電圧化等のためには、さらなる改良が必要である。

そこで、本発明者は、トレンチゲート型トランジスタを有する半導体装置を改良すべく、種々の検討を重ねた。図１８は、本発明者が提案した半導体装置の構造を説明するための図であり、（ａ）は略平面図、（ｂ）は（ａ）に示すＸ−Ｘ'線に沿った略断面図である。

図１８（ａ）に示すように、ＳＴＩ（Shallow Trench Isolation）領域２００に囲まれた活性領域２０１を横切るようにゲートトレンチ２０２を一方向に形成し、図１８（ｂ）に示すように、ゲートトレンチ２０２の側面にゲート絶縁膜２０３を形成し、ゲートトレンチ２０２の底部にゲート絶縁膜２０３よりも厚い絶縁膜２０４を形成し、ゲートトレンチ２０２内にゲート電極２０５を形成する。これにより、ＳＴＩ領域２００の側面とゲートトレンチ２０２の側面との間に位置する部分２０６ｃ（半導体基板２０６の一部）をチャネル領域として機能させる。このように、チャネル領域２０６ｃを非常に薄く形成することが可能であるため、ＳＯＩ（Silicon On Insulator）構造のように、完全空乏化が可能となる。

しかしながら、上記構成の半導体装置を製造するための従来の方法においては、チャネル領域２０６ｃの膜厚の均一性及びチャネル幅（ＳＯＩ構造となる部分の深さ）の制御性が悪くなってしまうという問題が生じる。この問題について、図１９〜図２１を用いて以下に説明する。

図１９〜図２１は、図１８に示す半導体装置の製造工程のうち、ゲートトレンチの形成を概略的に示す工程図であり、図の左から順に、図１８（ａ）におけるＸ−Ｘ'断面、Ｙ−Ｙ'断面及びＺ−Ｚ'断面に対応している。

図１９に示すように、半導体基板２０６表面にパッド酸化膜２０７が形成され、ＳＴＩ領域２００となるシリコン酸化膜２００が形成された半導体基板上の全面にゲートトレンチ形成の際にマスクとなるシリコン窒化膜２０８を形成する。

次に、図２０に示すように、レジスト膜（図示せず）をマスクとしてシリコン窒化膜２０８をドライエッチングし、シリコン窒化膜２０８にゲートトレンチの幅の開口を形成する。なお、このとき、図２０のＸ−Ｘ'断面に示すように、ＳＴＩ領域であるシリコン酸化膜２００の上端部には、テーパー状部分２００ｓが残る。

続いて、図２１のＺ−Ｚ'断面に示すように、シリコン窒化膜２０８をマスクとしてドライエッチングを行うことにより、半導体基板２０６にゲートトレンチ２０９を形成する。

このゲートトレンチ２０９形成のためのドライエッチングは、シリコン窒化膜２０８だけでなく、シリコン酸化膜２００に対しても高選択比を持つ。このため、上述のシリコン酸化膜２００のテーパー状部分２００ｓの存在により、そのテーパー状部分２００ｓがマスクとして機能し、図２１のＸ−Ｘ'断面に示すように、ゲートトレンチ２０９にもテーパー形状が反映されてしまう。このようにして、図１８（ｂ）に示すチャネル領域２０６ｃが形成される。

シリコン酸化膜２００の上端部がテーパー状となるのは、シリコン窒化膜２０８をパターニングする際に露出するシリコン酸化膜２００の角の部分が削れてしまったためと考えられる。このテーパー状部分２００ｓのドライエッチング時における削られ方は各所によって異なるため、各トランジスタによってチャネル領域２０６ｃの膜厚及びチャネル幅（ＳＯＩ構造となる部分の深さ）が不均一となってしまう。その結果、トランジスタの特性がばらついてしまうこととなる。

したがって、本発明の目的は、ＳＴＩ領域とゲートトレンチとの間に形成されるシリコンの薄膜部分をチャネル領域として用いる半導体装置の製造方法において、薄膜部分の膜厚及び幅の均一性を向上させることの可能な半導体装置の製造方法を提供することである。

本発明による半導体装置の製造方法は、半導体基板にＳＴＩ（Shallow Trench Isolation）領域及び前記ＳＴＩ領域に囲まれた活性領域を形成する工程であって、前記活性領域を横切る方向において、前記ＳＴＩ領域を形成する第１の絶縁膜の上端部が前記活性領域の上端部上に乗り上げるように且つ前記半導体基板に対し略垂直な肩状部分を持つように形成する第１の工程と、前記肩状部分を含む全面に第２の絶縁膜及び第３の絶縁膜をこの順で形成する第２の工程と、前記第３の絶縁膜上にゲートトレンチ形成時にハードマスクとなる第４の絶縁膜を形成する第３の工程と、前記第３の絶縁膜をストッパとしてドライエッチングを行い前記第４の絶縁膜に前記ゲートトレンチの幅に対応する開口を形成する第４の工程と、前記開口下に露出した前記第３の絶縁膜及び前記第２の絶縁膜を順次除去する第５の工程と、前記活性領域と略平行な方向においては、前記第４の絶縁膜をマスクとして、前記半導体基板にゲートトレンチを形成し、前記ゲートトレンチの延在する方向においては、前記ＳＴＩ領域の前記肩状部分をマスクとして前記ゲートトレンチを形成するとともに、前記ゲートトレンチと前記ＳＴＩ領域との間に半導体基板の一部を薄膜状に残存させる第６の工程とを含むことを特徴とする。

このように、本発明では、ＳＴＩ領域を形成する第１の絶縁膜の上端部が半導体基板に略垂直な肩状部分を持つようにし、この肩状部分を第２及び第３の絶縁膜で覆っておくことにより、第４の絶縁膜に開口を形成する際のドライエッチングにおいて、第１の絶縁膜の肩状部分が保護される。従って、第１の絶縁膜の肩状部分が削られることがなく、肩状部分をマスクとして半導体基板をエッチングしゲートトレンチを形成するとき、前記ゲートトレンチと前記ＳＴＩ領域との間に薄膜状に残存させる半導体基板の一部が、ゲートトレンチ側にテーパーを有する形状となるのを防止できる。これにより、トランジスタのチャネル領域となる薄膜部分の膜厚及び幅の均一性を向上させることができる。よって、トランジスタの特性のばらつきを低減することが可能となる。

以下、添付図面を参照しながら、本発明の好ましい実施の形態について説明する。

なお、以下に示す実施形態は、本発明をＤＲＡＭのメモリセルトランジスタに適用した例である。

まず、本発明の好ましい実施の形態により形成されるＤＲＡＭのメモリセルトランジスタの構成につき詳細に説明する。

図１（ａ）は、本実施形態のメモリセル領域におけるＳＴＩ領域（素子分離領域）１０と、ＳＴＩ領域１０によって分離された複数の活性領域１１を示す平面図である。図１（ａ）に示すとおり、メモリセル領域においては、複数の活性領域が略均等に並べられるのが一般的であり、本例も同様である。

図１（ｂ）は、図１（ａ）に示された複数の活性領域１１のうちの一つとその周辺のＳＴＩ領域１０を示す平面図である。活性領域１１を横切るように一方向にゲートトレンチ１２が形成されている。

図２は、本実施形態によるメモリセルトランジスタの構造を説明するための模式図であり、図１（ｂ）の活性領域１１に対応している。

図２に示すように、ゲートトレンチ１２の延在するＸ方向において、活性領域１１の側面（すなわちＳＴＩ領域１０の側面）１１ｓとゲートトレンチ１２の側面１２ｓとの間には、半導体基板（シリコン基板）１３の一部１３ｃが介在している。そして、ゲートトレンチ１２の延在方向Ｘに対して両側に位置する部分がソース領域１４及びドレイン領域１５（第１及び第２の拡散層領域とも呼ぶ）となる。なお、本例はＤＲＡＭであるため、読み込み動作か読み出し動作かによってソース及びドレイン領域が逆になることになるが、ここでは、中央の領域をソース領域１４、両側の領域をドレイン領域１５とし、また本メモリセルトランジスタはＮチャネルトランジスタであるものとする。

図２では、図の簡略化のため図示を省略しているが、図２のＡ−Ａ'における略断面図である図３（ａ）及び図２のＤ−Ｄ'における略断面図である図３（ｂ）に示すように、ゲートトレンチ１２の側面には、ゲート絶縁膜１６が設けられている。また、ゲートトレンチ１２の底部には、ゲート絶縁膜１６よりも厚い絶縁膜１７が設けられている。さらにゲートトレンチ１２内にはトレンチゲート電極１８が埋め込まれている。

このような構造により、活性領域１１（ＳＴＩ領域（図１の１０参照））の側面１１ｓとゲートトレンチ１２の側面１２ｓとの間に位置し、ＳＴＩ領域１０の側面と略平行に薄く介在する平面状に設けられた部分（半導体基板１３の一部分）１３ｃをチャネル領域として機能させることができる。すなわち、図３（ｂ）のゲート電極１８とソース領域１４との電位差が閾値電圧を超えたとき、図２に矢印１９で示すように、ゲートトレンチ１２のＳＴＩ領域１０と隣接する側面部分に電流がＹ方向に流れる構造となる。チャネル領域の一方の表面は、ＳＴＩ領域１０に接しており、チャネル領域の他方の表面はゲート絶縁膜１６に接している。つまり、ＳＴＩ領域１０とゲート絶縁膜１６との間には、半導体基板１３の一部分であるチャネル領域しか存在しない。

この側面１１ｓと側面１２ｓとの間に位置する部分１３ｃ、すなわちチャネル領域は、非常に薄く形成することが可能であるため、ＳＯＩ（Silicon On Insulator）構造のように、完全空乏化することができる。このチャネル領域１３ｃの厚さは、完全空乏化のため、５ｎｍ以上、２５ｎｍ以下であることが好ましい。

また、ゲートトレンチ１２の底部には、ゲート絶縁膜１６よりも厚い絶縁膜１７を設けていることにより、ゲートトレンチ１２の底部に反転層、すなわち、チャネルが形成されにくい構造となる。厚い絶縁膜１７は、ゲートトレンチ１２の下の半導体基板にチャネルが形成されない程度の厚さに設定されている。したがって、このメモリセルトランジスタのチャネル領域は、活性領域１１の側面１１ｓ（ＳＴＩ領域１０の側面）とゲートトレンチ１２の側面１２ｓとの間に位置する部分１３ｃのみとすることができる。これにより、半導体基板の不純物濃度が低い状態でも短チャネル効果を抑制することができ、その結果、接合リークが抑制され、リフレッシュ特性を向上させることが可能となる。

次に、図４乃至図１７を用いて、本発明の好ましい実施の形態による半導体装置の製造方法につき、詳細に説明する。図４乃至図１７は、本実施形態による半導体装置の製造工程を概略的に示す工程図であり、図の左から順に、図１（ｂ）におけるＡ−Ａ'断面、Ｂ−Ｂ'断面及びＣ−Ｃ'断面に対応している。

まず、図４に示すように、半導体基板１３上に厚さ約９ｎｍのパッド酸化膜１０１及び厚さ約１２０ｎｍのシリコン窒化膜１０２を形成し、周知のフォトリソグラフィー技術を用いて、図１に示す活性領域１１に対応する形状にこれらパッド酸化膜１０１及びシリコン窒化膜１０２をドライエッチングによりパターニングする。なお、このときオーバーエッチングが行われるため、Ａ−Ａ'断面及びＢ−Ｂ'断面に示すように半導体基板１３の表面も少しエッチングされる。

次に、図５に示すように、シリコン窒化膜１０２をマスクとして、半導体基板１３に深さ約２５０ｎｍのＳＴＩ用のトレンチ１０ｔを形成する。なお、このときシリコン窒化膜１０２も上面が５０ｎｍ程度削られる。

続いて、図６に示すように、ＨＤＰ−ＣＶＤ（High Density Plasma − Chemical Vapor Deposition）法により、トレンチ１０ｔ内を含む全面に厚さ約４００ｎｍのシリコン酸化膜１０４を形成する。その後、シリコン窒化膜１０２をストッパとして、シリコン酸化膜１０４をＣＭＰ（Chemical Mechanical Polishing）法により研磨除去する。

ＣＭＰ終了後、図７に示すように、シリコン酸化膜１０４の上部をウェットエッチングにより除去し、続いて、シリコン窒化膜１０２を１６０℃の熱リン酸によるウェットエッチングにより除去する。これにより、図１におけるＳＴＩ領域１０（すなわちシリコン酸化膜１０４）及びこれにより囲まれてそれぞれ分離された活性領域１１が完成する。このとき、図７のＡ−Ａ'断面に示すように、シリコン酸化膜１０４の上端部が半導体基板１３の活性領域の上端部上に乗り上げるように、且つ半導体基板１３に対して略垂直な肩状部分１０４ｓを持つように、上記シリコン酸化膜１０４のウェットエッチングを制御する。肩状部分１０４ｓの段差は、約３０ｎｍとするのが好ましい。

次に、図８に示すように、厚さ約５ｎｍのシリコン窒化膜１０５及び厚さ約５ｎｍのシリコン酸化膜１０６をこの順で全面に形成する。なお、シリコン窒化膜１０５の膜厚は５〜１０ｎｍの範囲で変更可能である。また、シリコン酸化膜１０６の膜厚は５〜３０ｎｍの範囲で変更可能である。

次に、図９に示すように、ゲートトレンチ１２形成時にハードマスクとなる厚さ約１２０ｎｍのシリコン窒化膜１０７を全面に形成する。

続いて、図１０に示すように、フォトレジスト（図示せず）を用いて、シリコン窒化膜１０７を、ゲートトレンチ１２を形成する領域上に開口が形成されるように、ドライエッチングによりパターニングする。これにより、シリコン窒化膜１０７は、活性化領域上にゲートトレンチの幅に対応する開口を備えたマスク層となる。このとき、シリコン窒化膜１０７の下にはシリコン酸化膜１０６が形成されているため、シリコン窒化膜１０７のドライエッチングは、シリコン酸化膜１０６が開口底部に露出した時点で終了することができる。すなわち、シリコン酸化膜１０６は、シリコン窒化膜１０７に開口を形成する際にエッチングストッパ（保護膜）として機能する。シリコン窒化膜１０７のドライエッチングには、ＣＦ ₄ 、ＣＨＦ ₃ 、を含む混合ガスによる異方性ドライエッチング法を用い、シリコン酸化膜に対するエッチング速度比が８より大きい条件で行なうことができる。

次に、図１１に示すように、シリコン窒化膜（ハードマスク）１０７の開口下に露出しているシリコン酸化膜１０６をウェットエッチングにより除去する。このとき、シリコン窒化膜１０５は、シリコン酸化膜１０６のウェットエッチングにおけるエッチングストッパとして機能する。続いて、１４０℃の熱リン酸により厚さ５ｎｍのシリコン窒化膜１０５を除去する。このとき、シリコン窒化膜１０７は充分な膜厚を有しているので残存させることができる。

次に、図１２に示すように、シリコン窒化膜１０７をマスクとして用いて、まず、パッド酸化膜１０１をドライエッチングにより除去する。このときのエッチングガスとしては、例えば、ＣＦ_４，ＣＨＦ_２及びＡｒの混合ガスを用いることができる。続いて、シリコン窒化膜１０７及びＳＴＩ領域を構成する絶縁膜であるシリコン酸化膜１０４に対して高い選択比を持つドライエッチングに切り換え、シリコン窒化膜１０７をマスクに半導体基板１３をエッチングし、深さ約１４０ｎｍのゲートトレンチ１２を形成する。このゲートトレンチ１２形成のためのエッチングには、例えば、Ｃｌ ₂ 、ＨＢｒ、Ｏ ₂ の混合ガスによる異方性ドライエッチングを用い、半導体基板のシリコン酸化膜に対するエッチング速度比が２０より大きい条件で行なうことができる。

このゲートトレンチ１２形成のためのドライエッチングは、シリコン窒化膜１０５だけでなく、シリコン酸化膜１０４に対しても高選択比を持つため、上述のシリコン酸化膜１０４の肩状部分１０４ｓの存在により、図１２のＡ−Ａ'断面に示すように、その肩状部分１０４ｓがマスクとして機能し、ゲートトレンチ１２の両側に半導体基板１３の一部１３ｃがエッチングされずに薄く残存する。この薄く残った半導体基板１３の一部１３ｃの厚さは約１５〜３５ｎｍとなる。シリコン酸化膜１０４の肩状部分１０４ｓは、上述のとおり、半導体基板１３に対して略垂直となっていることにより、Ａ−Ａ'断面におけるゲートトレンチ１２の側面１２ｓは半導体基板に対して略垂直に形成することができる。

次に、図１３に示すように、まず、ゲートトレンチ１２内面に熱酸化により厚さ約１０ｎｍの犠牲酸化膜１０８を形成する。その後、ＨＤＰ−ＣＶＤ法により、全面に厚さ約５０ｎｍのシリコン酸化膜１０９を形成する。このとき、ＨＤＰ−ＣＶＤ法の特性上、シリコン酸化膜１０９は、平面上、すなわちゲートトレンチ１２の底部、シリコン酸化膜１０４の上面及びシリコン窒化膜１０７の上面上には厚く形成され、ゲートトレンチ１２の側面上には薄く形成される。

次に、図１４に示すように、シリコン窒化膜１０７上のシリコン酸化膜１０９をＣＭＰにより除去する。

次に、まず、フッ酸等を用いて短時間のウェットエッチングを行い、シリコン窒化膜１０７の開口側面にある薄いシリコン酸化膜１０９を除去した後、図１５に示すように、熱リン酸によるウェットエッチングにより、シリコン窒化膜１０７を除去する。

次に、図１６に示すように、ゲートトレンチ１２の側面上及びパッド酸化膜１０１をウェットエッチングにより除去する。このとき、ゲートトレンチ１２底部のシリコン酸化膜１０９の上部もエッチングされて薄くなるが、その膜厚（犠牲酸化膜１０８の厚さも含む）が、後にゲートトレンチ１２の側面に形成するゲート絶縁膜よりも厚くなるようにウェットエッチングのエッチングの時間等の条件を設定する。これにより、ゲートトレンチ１２底部に厚さ約２０〜３０ｎｍの厚い絶縁膜１７（犠牲酸化膜１０８を含む）が形成される。なお、ゲートトレンチ１２に厚い絶縁膜１７を形成するために、シリコン酸化膜１０４の上面にシリコン酸化膜１０９が残るが、この膜は、本半導体装置において何ら悪影響を及ぼすものではないため、特に除去する必要はなく、そのまま残しておいて構わない。

その後、図１７に示すように、熱酸化により、ゲートトレンチ１２の側面及び周辺回路部の半導体基板１３上を含む全面に、厚さ約８ｎｍのゲート絶縁膜１６を形成する。続いて、ゲートトレンチ１２内を含む全面に厚さ約１００ｎｍのドープドポリシリコン（ＤＯＰＯＳ）膜１１０を形成し、さらにその上に金属層として厚さ約５ｎｍの窒化タングステン（ＷＮ）膜上に厚さ約７０ｎｍのタングステン（Ｗ）膜を積層したＷ／ＷＮ膜１１１及び厚さ約１４０ｎｍのシリコン窒化膜１１２をこの順で形成する。次に、これらＤＯＰＯＳ膜１１０、Ｗ／ＷＮ膜１１１及びシリコン窒化膜１１２の積層膜をゲート電極形状にパターニングする。これにより、ゲートトレンチ１２内にＤＯＰＯＳ膜１１０の一部が埋め込まれた第１部分とそれと連続して半導体基板１３表面から突出した第２部分を有するメモリセルトランジスタのトレンチゲート電極１８が完成する。

続いて、図１７に示すように、メモリセルトランジスタのトレンチゲート電極１８をマスクにイオン注入を行い、ゲートトレンチ１２の延在方向に対して両側に位置する部分に、深さ約８０ｎｍのソース領域１４及びドレイン領域１５を形成する。

次に、トレンチゲート電極１８の側面に厚さ約２５ｎｍのサイドウォール絶縁膜１１３を形成し、その後、コンタクトプラグ１１５を形成する。

その後は図示を省略するが、通常の方法により、メモリセルキャパシタや配線等を形成し、ＤＲＡＭが完成する。

以上説明したように、本実施形態によれば、図１７のＡ−Ａ'断面に示すように、ＳＴＩ領域であるシリコン酸化膜１０４の側面１１ｓとゲートトレンチ１２の側面１２ｓとの間に位置するチャネル領域１３ｃのゲートトレンチ１２と隣接する側を半導体基板１３に対し略垂直にすることができる。すなわち、図９、１０に示すように、シリコン窒化膜１０７をドライエッチングしてハードマスクを形成する際、Ａ−Ａ'断面における半導体基板１３及びシリコン酸化膜（ＳＴＩ領域）１０４の表面がシリコン窒化膜１０５及びシリコン酸化膜１０６で覆われているため、ＳＴＩ領域１０４の上端部の角が削れてしまうことを防止することができる。これにより、チャネル領域１３ｃがゲートトレンチ１２側にテーパーを有する形状となるのを防止できる。従って、各トランジスタによってチャネル領域１３ｃの厚さや深さ（幅）にばらつきが生じることを抑制できる。

以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上記実施形態は、ＤＲＡＭのメモリセルトランジスタに本発明を適用した例を示したが、本発明は、特にメモリに限らず、ロジック系のデバイスに適用することも可能である。

本発明の実施形態による半導体装置の製造方法を説明するための平面図である。 本発明の実施形態による半導体装置の製造方法におけるメモリセルトランジスタの構造を説明するための模式図である。 図３（ａ）は図２のＡ−Ａ'断面図、図３（ｂ）は図２のＤ−Ｄ'断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（パッド酸化膜１０１及びシリコン窒化膜１０２のパターニング）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（ＳＴＩ用トレンチ１０ｔの形成）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０４の形成）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０４のエッチング及びシリコン窒化膜１０２の除去）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５及びシリコン酸化膜１０６の形成）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０７の形成）を示す断面図である。 本発明の第１の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０７のパターニング）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０５及びシリコン酸化膜１０６の除去）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（ゲートトレンチ１２の形成）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（犠牲酸化膜１０８及びシリコン酸化膜１０９の形成）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン酸化膜１０９の選択除去）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（シリコン窒化膜１０７、シリコン酸化膜１０６及びシリコン窒化膜１０５の除去）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（パッド酸化膜１０１及び犠牲酸化膜１０８の除去）を示す断面図である。 本発明の実施形態による半導体装置の製造方法の一工程（ゲート電極１８の形成、サイドウォール絶縁膜１１３の形成、ソース・ドレイン領域１４・１５の形成及びコンタクトプラグ１１５の形成）を示す断面図である。 従来技術による半導体装置の製造方法を説明するための平面図及び断面図である。 従来技術による半導体装置の製造方法の一工程（シリコン窒化膜２０８の形成）を示す断面図である。 従来技術による半導体装置の製造方法の一工程（シリコン窒化膜２０８のパターニング）を示す断面図である。 従来技術による半導体装置の製造方法の一工程（ゲートトレンチ２０９の形成）を示す断面図である。

符号の説明

１０ ＳＴＩ領域
１０ｔ ＳＴＩ用トレンチ
１１ 活性領域
１１ｓ 活性領域の側面
１２ ゲートトレンチ
１２ｓ ゲートトレンチの側面
１３ｃ チャネル領域
１４ ソース領域
１５ ドレイン領域
１６ ゲート絶縁膜
１７ 厚い絶縁膜
１８ ゲート電極
１０１ パッド酸化膜
１０２ シリコン窒化膜
１０４ シリコン酸化膜
１０４ｓ シリコン酸化膜の肩状部分
１０５ シリコン窒化膜
１０６ シリコン酸化膜
１０８ 犠牲酸化膜
１０９ シリコン酸化膜
１１０ ＤＯＰＯＳ膜
１１１ Ｗ／ＷＮ膜
１１２ シリコン窒化膜
１１３ サイドウォール絶縁膜
１１５ コンタクトプラグ
２００ ＳＴＩ領域
２０１ 活性領域
２００ｓ ＳＴＩ領域の肩状部分
２０２ ゲートトレンチ
２０３ ゲート絶縁膜
２０４ 厚い絶縁膜
２０５ ゲート電極
２０６ 半導体基板
２０６ｃ チャネル領域
２０７ パッド酸化膜
２０８ シリコン窒化膜
２０９ ゲートトレンチ

Claims (8)

1. 半導体基板にＳＴＩ（Shallow Trench Isolation）領域及び前記ＳＴＩ領域に囲まれた横長状の活性領域を形成する工程であって、前記活性領域の長手方向を横切る方向において、前記ＳＴＩ領域を形成する第１のシリコン酸化膜の上端部が前記活性領域の上端部上に乗り上げるように且つ前記半導体基板表面に対し略垂直な肩状部分を持つように前記第１のシリコン酸化膜を形成する第１の工程と、
   前記肩状部分を含む全面に第１のシリコン窒化膜及び第２のシリコン酸化膜をこの順で形成する第２の工程と、
   前記第２のシリコン酸化膜上にゲートトレンチ形成時にハードマスクとなる第２のシリコン窒化膜を形成する第３の工程と、
   前記第２のシリコン酸化膜をストッパとしてドライエッチングを行い前記第２のシリコン窒化膜に前記ゲートトレンチの幅に対応する開口を形成する第４の工程と、
   前記開口下に露出した前記第２のシリコン酸化膜および前記第１のシリコン窒化膜をウェットエッチング法により順次除去する第５の工程と、
   前記活性領域の長手方向と略平行な方向においては、前記第２のシリコン窒化膜をマスクとして、前記第２のシリコン窒化膜及び前記第１のシリコン酸化膜の両方に対して高い選択比を有するドライエッチング法により前記半導体基板にゲートトレンチを形成し、前記ゲートトレンチが延在する前記活性領域の長手方向と略垂直な方向においては、前記ＳＴＩ領域の前記肩状部分をマスクとして前記ゲートトレンチを形成するとともに、前記ゲートトレンチと前記ＳＴＩ領域との間に半導体基板の一部を薄膜状に残存させる第６の工程と
   を含むことを特徴とする半導体装置の製造方法。
2. 前記半導体基板の前記一部は、前記ゲートトレンチ側に前記半導体基板に対して略垂直な面を備えることを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記第６の工程に続いて、前記ゲートトレンチの底部に厚い絶縁膜を形成する第７の工程と、前記ゲートトレンチの側面にゲート絶縁膜を形成する第８の工程とを更に備えることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
4. 前記第７の工程は、ＨＤＰ（High Density Plasma）−ＣＶＤにより少なくとも前記ゲートトレンチの前記側面及び前記底部に絶縁膜を堆積するステップと、ウェットエッチングにより前記ゲートトレンチの前記側面上に形成された絶縁膜を除去するステップとを含むことを特徴とする請求項３に記載の半導体装置の製造方法。
5. 前記ゲートトレンチ底部の前記厚い絶縁膜の下はチャネル領域とならないことを特徴とする請求項３又は４に記載の半導体装置の製造方法。
6. 前記第１の工程終了段階で、前記活性領域の上面の内、前記上端部以外の領域はパッド酸化膜で覆われていることを特徴とする請求項１に記載の半導体装置の製造方法。
7. 前記第５の工程の後、前記第６の工程の前に、前記パッド酸化膜をドライエッチング法により除去する工程を有することを特徴とする請求項６に記載の半導体装置の製造方法。
8. 前記第８の工程の後、前記半導体基板の前記一部がチャネル領域として機能するように、前記活性領域内の長手方向で、前記ゲートトレンチを挟んで両側に位置する部分にソース領域及びドレイン領域を形成する第９の工程をさらに有することを特徴とする請求項３に記載の半導体装置の製造方法。

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