JP4601614B2 - ダイナミック参照電圧発生を有する多ビットメモリ - Google Patents

Description

本発明は多ビットチップメモリに関し、特に多ビット記憶装置にレファレンス回路をオンチップ配置するための方法およびシステムに関する。

携帯用のコンピュータおよび電子装置の用途において、記憶装置の需要が非常に拡大している。デジタルカメラ、デジタルオーディアプレイヤ、パーソナルデジタル補助手段等においては、一般に大容量記憶装置（例えば、フラッシュメモリ、スマートメディア、コンパクトメモリ、・・・）の需要がある。情報記憶装置の拡大する需要は、常に増加する記憶容量（例えば、ダイまたはチップあたりの記憶容量の増加）を有する記憶装置に対応している。例えば、郵便切手サイズのシリコン片が数千万個のトランジスタを有し、各トランジスタは数百ｎｍを同じ小ささである。しかしながら、シリコンベースのデバイスは根本的な物理的限界に近づきつつある。一般に、無機固体デバイスは高コストおよびデータ記憶密度に結びつく複雑な構成を背負っている。無機半導体材料に基づく揮発性メモリは、格納した情報を保持するため、熱および高消費電力の原因となる電流が絶えず供給されなければならない。不揮発性半導体デバイスは、データレートが低く、比較的消費電極が高く、複雑さの程度が大きい。

フラッシュメモリは、再書き込みができ消費電力をともなわず内容を保持できる電子記憶媒体のひとつである。一般に、フラッシュメモリデバイスは１００ｋから３００ｋの書き込みサイクルの寿命期間を有する。単バイトを消去できるダイナミックランダムアクセスメモリ（ＤＲＡＭ）およびスタティックランダムアクセスメモリ（ＳＲＡＭ）と異なり、フラッシュメモリは、典型的には固定された多ビットブロックまたはセクタ内が消去および書き込みされる。フラッシュメモリ技術は、そのまま消去可能な電子消去可能リードオンリメモリ（ＥＥＰＲＰＭ）チップ技術から発展した。フラッシュメモリデバイスは他の多くの記憶装置に比べ安く高密度である。つまり、フラッシュメモリデバイスが単位面積あたりよりデータを格納することができる。このＥＥＰＲＯＭの新しい範疇は、ＥＰＲＯＭの高密度化の利点とＥＥＰＲＯＭの電子的消去可能性とを兼ね備えた重要な不揮発性メモリでとして登場してきた。

従来のフラッシュメモリデバイスは、各セル内に単ビットの情報を格納するセル構造内に構成されている。このような単ビットメモリのアーキテクチャにおいては、典型的には各セルは、チャネル上に設けられた積層ゲート構造を有するだけでなく、ソース、ドレインおよび基板またはｐウェル内のチャネルを有するメタル・オキサイド・セミコンダクタ（ＭＯＳ）トランジスタ構造を含んでいる。さらに、積層ゲートは、基板またはＰウェルの表面に接して形成された薄いゲート絶縁層（以下、トンネル酸化膜と称することもある）を含んでいる。また、積層ゲートは、トンネル酸化膜上に設けられたポリシリコン・フローティングゲートと、フローティングゲート上に設けられた層間絶縁膜とを含んでいる。しばしば層間絶縁膜は窒化膜層を挟み込む２との酸化膜層を有する酸化膜・窒化膜・酸化膜（ＯＮＯ）層のような多層絶縁膜である。最後に、ポリシリコン・コントロールゲートが層間絶縁層上に設けられている。

典型的なＮＯＲ構造として前記セルのセクタを形成するために、コントロールゲートは前記セルの行に対応するワードラインに接続される。加えて、セルのドレイン領域は導電性ビットラインにより互いに接続される。ソースとドレインとの間に形成されたセルのチャネルは、積層ゲート構造に加えられたワードラインにより積層ゲートに印加された電圧によってチャネル内に形成された電界に対応しソースとドレインとの間に電流を流す。ＮＯＲ構造においては、列内のトランジスタの各ドレイン端子は同じビットラインに接続されている。加えて、行内の各フラッシュセルの積層ゲートは同じワードラインに接続されている。典型的には、各セルのソース端子は共通ソース端子に接続されている。動作時においては、周辺のデコーダ、およびセルをプログラミング（書き込み）、読み出しまたは消去するための制御回路を用い、個々のフラッシュセルは、それぞれのビットラインおよびワードラインを介しアドレスされる。

単ビット積層ゲートフラッシュメモリセルは、コントロールゲートにプログラム電圧を印加し、ソースをグランドに接続し、およびドレインにプログラム電圧を接続することによりプログラムされる。その結果、高電界がトンネル酸化膜に加わり、「Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ」トンネリングと呼ばれる現象が生じる。Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングの間、チャネル領域内の電子は、ゲート酸化膜を通過しフローティングゲート内にトンネルしフローティングゲートに捕獲される。捕獲された電子によって、セルの閾値電圧は増加する。捕獲された電子により生じるこのようなセルの閾値電圧ＶＴ（およびチャネルのコンダクタンス）の変化がプログラムされるべきセルに生じる。

典型的な単ビット積層ゲート型フラッシュメモリセルを消去とするため、ソースに電圧が印加され、コントロールゲートは負電位に保たれ、ドレインはフローティングにされる。このような条件下で、電界はフローティングゲートとソースとの間のトンネル酸化膜に生じる。フローティングゲートに捕獲されている電子は、ソース領域の上に設けられたフローティングゲートの部分に流れて集まる。そして、その電子は、トンネル酸化膜を通過するＦｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍトンネリングにより、フローティングゲートからソース領域に引き抜かれる。電子はフローティングゲートから消滅するため、セルは消去となる。

従来の単ビット・フラッシュメモリ装置においては、消去のベリファイは、セルのブロックまたはセット内の各セルが適切に消去されたか判断するために実行される。最新の単ビット消去ベリファイ法は、ビットまたはセルの消去のベリファイと、最初のベリファイでフェイルした個々のセルへの補足的な消去パルスの印加とを有している。その後、セルの消去状態が再びベリファイされ、この処理は、ビットまたはセルの消去が成功するかセルの使用不可能がマークされるまで続けられる。

近年、単メモリセルに多ビットの情報を格納できる多ビットフラッシュメモリセルが普及してきた。従来の単ビットフラッシュメモリ装置で開発されてきた技術は、新しい多ビットフラッシュメモリセルに対しては十分に機能することができない。例えば、ワードライン接続を提供するためのＯＮＯ層上のポリシリコンを用いるＯＮＯフラッシュメモリ装置のような、デュアルビットフラッシュメモリ構造にはフローティングゲートは用いられてこなかった。デュアルビットメモリ装置においては、デュアルビットメモリセルの一方は、コンプリメンタリビット（ＣＢ）と呼ばれ、デュアルビットメモリセルの他方はノーマルビット（ＮＢ）と呼ばれる。デュアルビットメモリセルは、電荷を格納するために、ＯＮＯ（ｏｘｏｄｅ−ｎｉｔｒａｉｄｅ−ｏｘｉｄｅ）積層内の窒化膜層を用いる。窒化膜は導電体ではないため、プログラムおよび消去動作の間加えられ消去された電荷は、窒化膜層の他の領域に再配置できない。しかしながら、一方のビット内の電荷の増加や漏れは、後のサイクルにおけるセルの他方のビットの読み出し、プログラムおよび消去特性に影響する。結局は、余剰電荷の増加または漏れ電荷は、ＣＢおよびＮＢの実質的なＶＴを変化させる。

デュアルビット動作の１つの重要な問題は、ノーマルビットがプログラムされたときのコンプリメンタリビットのブランクリード電流のシフトであり、コンプリメンタリビットがプログラムされたときのノーマルビットのブランクリード電流のシフトである。このプログラムされた他方にともなうＶＴシフトは、“ＣＢＤ”またはコンプリメンタリビットディスターブと呼ばれている。ＣＢおよびＮＢ領域はセルのソース／ドレイン接合の近くにあり、プログラムおよび消去動作の間に変更される。もう１つの問題は、セルのサイクルの後のチャージロスに起因するものである。このように、デュアルビット動作の主な課題は、（１）ＢＯＬ（寿命の初期）でのＣＢＤ、（２）ＥＯＬ（寿命の終わりまたはポストベーク）の後のサイクルでのチャージロス、の２つの条件下でのチャージロスとコンプリメンタリビットディスターブの組み合わせであることが明らかである。テストデータは、ＣＢＤはＢＯＬの近くではより高く、ＶＴ分布はサイクルおよびベーク（ＥＯＬ）の後のプログラムＶＴに重なっていることを示している。２つの分布の重なりは、ノーマル読み出しセンシングがデュアルビット動作として正確に働くことを妨げる。言い換えれば、ＶＴ分布お互いに接近しているため、ＣＢまたはＮＢ内のデータが１か０かを判断することができない。

しかしながら、多ビットアーキテクチャには、ビットがハイ状態かロー状態かを判断するときの電圧マージンに関する複雑なレベルが付加され導入される。固定されたレファレンス電圧を使用するとき、レファレンス電圧の時効効果はレファレンス電圧が徐々に低下するという信頼度の要因となる。この時効電圧によりレファされたビット状態はあるべき状態より異なって判定される。このように、時効効果を緩和するより信頼性の高いレファレンスシステムが必要とされている。

以下に、本発明のいくつかの態様の基本的な理解を得るために、本発明の簡単な概略を説明する。この概要は本発明の広範囲の外観ではない。本発明の重要で決定的な要件を決定するものではなく本発明の範囲を限定するものではない。この目的は、後に説明するより詳細な説明の前置きとして簡単な形式で本発明のコンセプトを説明したものに過ぎない。

本明細書に開示されクレームされた本発明は、その第１の態様として、レファレンス電圧をより正確に示すコアの多数の異なる多ビットレファレンスペアの間で動的にレファレンス動作が実行できるような、コア回路を有するチップの内部の動的なレファレンス回路の配置のための方法を具備している。本発明は、コア内の電圧レファレンスセルを配置するステップと、レファレンス電圧の時効効果がいちじるしく減少するように、データセルを有するレファレンス電圧セルをサイクルするステップとを含んでいる。

開示された多ビット技術は００、０１、１０および１１の４つのバイナリ状態に対応する４つの電圧レベルを用いる。ここで、バイナリ００は高ＶＴ状態に対応し、バイナリ１１は低ＶＴ状態に対応する。中間状態の電圧マージンは小さい。すなわち、バイナリ０１はバイナリ００より少し低い（しかし、バイナリ１０状態より高い）値であり、バイナリ１０はバイナリ１１レベルより少し高い、しかしバイナリ０１状態より少し低い。このような低マージン問題を埋め合わせるため、コア電気回路内に第１のレファレンスアレイと第２レファレンスアレイとである２つのレファレンスアレイが形成される。第１レファレンスアレイ、ＲｅｆＡ（常に読み出しセル）、はバイナリ１０レベルに対応した電圧に固定された複数のセルを含んでいる。第２レファレンスアレイ、ＲｅｆＢ，はバイナリ０１レベルに対応する電圧に固定された複数のセルを含んでいる。これより、データセルの読み出し動作が実行されたとき、レファレンスＡ／Ｂペアも読み出され、適切なレファレンス電圧を決定するために平均される。

複数の多ビットデータセクタに関連し、多ビットレファレンスセルの２つのレファレンスアレイが設けられている。第１および第２レファレンスアレイは複数のメモリコアデータセクタの隙間にお互いに隣接して形成される。これより、第１および第２のレファレンスセルのそれぞれの選択された電圧を平均することによりダイナミックにレファレンス電圧を決定するとき、導かれたレファレンス電圧は、データセクタのデータビットの値に関してより正確である。

前述および述べられた目的の達成のため、本発明の確実に実例となる態様は本明細書中で以下の説明及び図面と関連付けて説明される。しかしながら、これらの態様は本発明が用いられうる原理のほんの少しの方法を示したに過ぎない。本発明は全てのこれらの態様およびその均等物が意図されている。当然のことながら、他の目的、メリット、および本発明の新規的態様は図面を参照に以下の本発明の詳細な説明から明確になる。

図面を参照に本発明について説明する。ここで、同じ参照番号は同じ要素を参照するために用いられる。以下の説明において、説明の目的を達成し本発明の完全な理解のため多くの詳細な記述が説明されている。しかしながら、当然のことながら本発明はこれらの詳細な記述なしに実施しうる。他の例では、本発明の説明を容易にするため、周知構造および装置はプロック図を用い示されている。

まず、図１を参照に、この図は本発明の１以上の態様として実行しうる典型的なデュアルビットメモリセル１０を示している。メモリセル１０は、トップ二酸化シリコン層１４とボトム二酸化シリコン層１８との間に挟まれ、ＯＮＯ層３０を形成する窒化シリコン層１６を具備する。ポリシリコン層１２はＯＮＯ層３０上に設けられ、メモリセル１０に接続するワードラインを提供する。第１ビットライン３２は第１領域４の下のＯＮＯ層３０の下側に延在している。第２ビットライン３４は第２領域６の下のＯＮＯ層３０の下側に延在している。ビットライン３２および３４は導電性部２４とオプション酸化膜部２２により形成されている。ビットラインがボトム二酸化シリコン層１８と出会う場所である各ビットライン３２および３４両端または全体のトランジスタに沿ってボロンコア注入２０が設けられている。ボロンコア注入はＰ型基板９より高ドープされており、メモリセル１０のＶＴの制御を補助している。セル１０は、Ｎ^＋砒素注入により形成されるビットライン３２および３４の導電性部２４と共にＰ型基板９上に設けられている。ビットライン３２と３４との間にＰ型基板９を横切ってチャネル８が形成される。メモリセル１０は、Ｐ型基板領域９上に設けられたＮ＋砒素注入部２４から形成される入れ換え可能なソースおよびドレイン部とポリシリコンワードライン１２の一部として形成されたゲートとを有するトランジスタを具備している。

第１および第２ビットイライン３２および３４は導電部２４およびオプション酸化膜部２２として示されるが、当然のことながら、ビットラインは導電部のみから形成してもよい。さらに、図１は窒化シリコン層１６内にギャップが示されているが、当然のことながら、窒化シリコン層１６は単一層としてギャップなしに形成してもよい。

窒化シリコン層１６は電荷蓄積層を形成する。セルのプログラムはドレインとゲートとに電圧を印加しソースを接地することにより行われる。電圧はチャネルに沿って、電子を加速し基板層９から窒化膜内にジャンプさせる電界を発生させる。このジャンプはホットエレクトロン注入として知られている。電子はドレインで最もエネルギを得るため、これらの電子はドレイン近くの窒化膜層内に捕獲され保持される。セル１０は一般的には均一であり、ドレインとソースは入れ換え可能である。窒化シリコンは非導電性のため、第１の電荷２６は中央領域５の第１の端部近くの窒化膜１６の中に注入される。第２の電荷２８は中央領域５の第２の端部近くの窒化膜１６の中に注入される。これにより、電荷は移動せず、１ビットの代わりに１セルの２ビットが記憶できる。

前述のように、第１の電荷２６は中央領域５の第１の端部の窒化膜層１６内に格納することができる。第２の電荷２８は中央領域５の第２の端部の窒化膜層１６内に格納することができる。これにより、メモリセル１０に２ビットが記憶できる。一般にデュアルビットメモリセル１０は対称である。これより、ドレインとソースとは入れ換え可能である。これより、左のビットＣ０をプログラムするとき、第１ビットライン３２はドレイン端子として使用し、第２ビットライン３４はソース端子として使用できる。同様に、右のビットＣ１をプログラムするとき。第２ビットライン３４はドレイン端子として使用し、第１ビットライン３２はソース端子として使用できる。表１は、第１ビットＣ０および第２ビットＣ１を有するデュアルビットメモリセル１０の読み出し、プログラム並びに片方の消去を行うための電圧パラメータの１例を示している。

デュアルビットメモリセルアーキテクチャの各種動作は、本発明の１以上の態様において実施される。特に、本発明はデュアルビットセル内の両ビットがデータまたは情報記憶として用いられる記憶装置に適用できる。本発明の発明者は、前記セルの１つのビット（例えばビットＣ０）のプログラムおよび消去がその補助ビット（例えばＣ１）のプログラム、読み出し、および／または消去に影響することを見出した。例えば、セル１０のビットＣ１の再度のプログラムはビットＣ０に電荷を蓄積させうる。逆も同様である。加えて、ビットＣ１への消去電圧パルスの再度の印加は、ビットＣ０に過度の消去をさせうる。補助ビットＣ０のこれらの現象は、次に通常動作の際のビット動作（例えば、１つのビットまたは両ビットの読み出し、書き込み／プログラム、および／または消去の実質的な能力）についての低下を引き起こしうる。

発明者は、デュアルビット動作の主な課題は、（１）ＢＯＬ（寿命の初期）でのＣＢＤ、（２）ＥＯＬ（寿命の終わりまたはポストベーク）の後のサイクルでのチャージロス、の２つの条件下でのチャージロスとコンプリメンタリビットディスターブの組み合わせであることを発見した。テストデータは、ＣＢＤはＢＯＬの近くでは高く、ＶＴ分布はサイクルおよびベーク（ＥＯＬ）の後のプログラムＶＴに重なることを示している。２つの分布の重なりは、ノーマル読み出しセンシングがデュアルビット動作として正確に働くことを妨げる。言い換えれば、ＣＢまたはＮＢ内のデータが１か０かを判断することができない。

多くのフラッシュメモリには、複雑なプログラムおよび消去動作を自動的に行う共通ロジックおよび内蔵ステートマシンが設けられている。スタティックランダムアクセスメモリ（ＳＲＡＭ）モジュール部品は、コマンドロジックおよびメモリシステムの制御動作において使用するためのマイクロコントローラによって実行されるプログラムを含んでいる。典型的には、システムが立ち上がったとき、これらのプログラムはＳＲＡＭ中にロードされる。バスは、制御コマンドをプロセッサから制御ロジック装置に送付し、フラッシュメモリ装置から読み出しまたは書き込むデータを制御ロジックおよびホストプロセッサとやり取りするために用いられる。フラッシュ装置の内蔵ステートマシンは、プログラム、読み出しおよび消去動作を実行するために必要な各種個々のステップのような詳細な動作のためのコマンドロジック制御を行う。このように、内蔵ステートマシンは、フラッシュメモリを有するマイクロチップにおいて典型的に用いられるプロセッサに要求されるオーバヘッドを低減するために機能する。

図２を参照に、この図は、本発明のデュアルビットメモリセルを利用するメモリアレイ６２のプログラム、消去、および読み出しを適切に実行するためのシステム４０を示している。本実施例において、メモリセルアレイ６２は複数の６４ｋセクタ６４を具備している。フラッシュメモリアレイ６４のセクタは、同じセクタアドレスを共有するワードラインを介しまとめられた全てのメモリセルからなるメモリアレイ６２の一部を含んでいる。典型的には、セクタアドレスは、記憶装置内の１以上のセルをアドレスするために用いられるアドレスビット信号であるアドレスビットのｎ（例えば６）個の最重要アドレスビットである。ここでｎは整数である。例えば、６４ｋセクタ６４は８つのＩ／Ｏ（入力／出力）を有することができる。ここで、Ｉ／Ｏは４ノーマルビットと４コンプリメンタリビットとを有する４つのセルまたは４つのデュアルビットメモリセルである。当然のことながら、メモリセルアレイ６２は、例えば８セルに８ノーマルビットおよび８コンプリメンタリビットを備えた１２８ｋセクタのように異なる数の構成とすることができる。さらに、セクタの数は、用途の大きさおよびフラッシュメモリアレイ６２を利用する装置の大きさによって制限して用いられうる。

各６４ｋセクタ６４に関しては、第１ダイナミックレファレンスアレイ６６および第２ダイナミックレファレンスアレイ６８がさらに設けられる。第１ダイナミクレファレンスアレイ６６はセクタ６４の繰り返し（サイクル）に関するデータのチャージロスを追跡し、第２ダイナミックレファレンスアレイはセクタ６４の繰り返し（サイクル）に関するデータビットのＣＢＤの影響を追跡する。第１ダイナミックレファレンスアレイ６６および第２ダイナミックレファレンスアレイ６８はセクタ６４に対応したデータビットが繰り返される。これにより、レファレンスアレイはセクタ６４に対応して同じようにデータ蓄積を経験する。レファレンスアレイ６６および６８はワード、ワードラインまたはセクタに対応するレファレンスセルを含むこともできる。

システム４０は、アレイ６２で実行される各種動作（例えば、プログラム、読み出し、ベリファイおよび消去）の際、Ｉ／Ｏをデコードするためフラッシュメモリアレイ６２に接続されたアドレスデコーダ４２を含んでいる。アドレスデコーダ４２はシステムコントローラ（図示せず）等からアドレスバス情報を受け取る。

コマンドロジック部４４は、レファレンスロジック部４６、レファレンス比較部４８および内部ステートマシン５０を含んでいる。コマンドロジック部４４はアドレスメモリアレイ６２に接続される。コマンドロジックとステートマシン５０はコマンドまたは指示をシステムコントローラ等に接続されたデータバスから受け取る。コマンドまたは指示は、コマンドロジック４４およびステートマシン５０に内蔵されたアルゴリズムを実行する。アルゴリズムは、本明細書で説明するプログラム、読み出し、消去、ソフトプログラムおよびベリファイの各種手順を実行する。電圧生成部６０もメモリアレイ６２およびコマンドロジック４４およびステートマシン５０に接続される。電圧生成部６０はメモリアレイ６２のメモリセルのプログラム、読み出し、消去、ソフトプログラムおよびベリファイのために必要な電圧を生成することができる。

セクタのプログラムと消去のサイクルの際、コマンドロジック４４およびステートマシン５０はセクタ内のデータビットおよび第１レファレンスアレイ６６および第２レファレンスアレイ６８内のレファレンスビットをプログラムする。その後、コマンドロジック４４およびステートマシン５０はセクタ内のデータビットおよび第１レファレンスアレイ６６および第２レファレンスアレイ６８内のレファレンスビットを消去する。その後、コマンドロジック４４およびステートマシン５０は第１レファレンスアレイ６６内のレファレンスセルの１ビットをプログラムし、第２レファレンスアレイ内のレファレンスセルの１ビットをプログラムする。読み出し動作の際、例えば、セクタ内の１以上のワードを読み出すことによりデータビットが読み出される。コマンドロジック４４およびステートマシン５０は、第１レファレンスアレイ６６内のセルからプログラムされたビットを読み出し、第２レファレンスアレイ６８内のセルから消去されたビットを読み出す。読み出された値は、平均レファレンス値（例えばＶＴ_ＡＶＧ）を決定するレファレンスロジック部４６に供給される。平均レファレンス値はレファレンス比較部４８に供給される。レファレンス比較部４８は、ビットがプログラム状態か非プログラム状態かを判断するため、レファレンス値を読み出されたデータビットと比較する。

図３を参照に、本発明の態様に係る２つのデュアルビットレファレンスセルから閾値電圧平均（ＶＴ_ＡＶＧ）を決定するための回路７６が示されている。第１レファレンスセル７０（ＲＥＦＡ）はコンプリメンタリビット（ＣＢ）およびノーマスビット（ＮＢ）を含んでいる。ＮＢはプログラム（Ｐ）され、ＣＢは非プログラム（ＮＰ）されている。第２レファレンスセル７２（ＲＥＦＢ）はＣＢとＮＢを含んでいる。ＣＢはプログラム（Ｐ）され、ＮＢは非プログラム（ＮＰ）されている。読み出し動作の際、加算器７６は第１レファレンスセル７０のプログラムされたＮＢの電流と第２レファレンスセル７２の非プログラムのＮＢの電流とを加算する。加算器７６は電流を電圧に変換し、電圧を平均部７８に供給する。例えば、平均部７８は単純な電圧分割器とすることができる。そして、平均部７８は、平均レファレンス閾値電圧ＶＴ_ＡＶＧを供給する。ＶＴ_ＡＶＧはデータビットがプログラムされたビットか非プログラムのビットかを判断するために用いることができる。当然のことながら、第１レファレンスセル７０の非プログラムなＣＢを第２レファレンスセル７２のプログラムされたＮＢに加算することによりＶＴ_ＡＶＧを決定することもできる。

図４を参照に、本発明の態様に係る２つのデュアルビットレファレンスセルから閾値電圧平均（ＶＴ_ＡＶＧ）を決定するための回路８６が示されている。第１レファレンスセル８０（ＲＥＦＣ）はＣＢおよびＮＢを含んでいる。ＮＢはプログラム（Ｐ）され、ＣＢは非プログラム（ＮＰ）されている。第２レファレンスセル８２（ＲＥＦＤ）はＣＢとＮＢを含んでいる。ＣＢは非プログラム（ＮＰ）され、ＮＢはプログラム（Ｐ）されている。読み出し動作の際、加算器８６は第１レファレンスセル８０のプログラムされたＮＢの電流と第２レファレンスセル８２の非プログラムＣＢの電流とを加算する。加算器８６は電流を電圧に変換し、電圧を平均部８８に供給する。そして、平均部８８は、平均レファレンス閾値電圧ＶＴ_ＡＶＧを供給する。ＶＴ_ＡＶＧはデータビットがプログラムされたビットか非プログラムのビットかを判断するために用いることができる。当然のことながら、第１レファレンスセル８０の非プログラムなＣＢを第２レファレンスセル８２のプログラムされたＮＢに加算することによりＶＴ_ＡＶＧを決定することもできる。図３から図４は、ＶＴ_ＡＶＧを決定するために用いることのできる１つのレファレンスのプログラムビットを他のレファレンスの非プログラムビットに組み合わせる適切な組み合わせを示している。

図５を参照に、データセル９２、ダイナミックレファレンスＡ内の第１レファレンスセル９４およびダイナミックレファレンスＢ内の第２レファレンスセル９６を有する比較回路９０が示されている。データセル９２はＣＢおよびＮＢを有する。レファレンスセル９４および９６もＣＢおよびＮＢを有する。パスゲート９８は、セル９２、９４および９６のＣＢおよびＮＢ側に接続されている。図５に例示されているように、セル９２のＮＢ側からのデータは、ダイナミックレファレンスセル９４および９６のＮＢ側からの平均されたデータと比較されている。この例では、１つのレファレンスセルのＮＢはプログラムされ、その他のセルのＮＢは非プログラムされている。

当然のことながら、セル９２のＣＢ側からのデータが比較された場合、セル９４および９６のＣＢ側を平均することができる。データセルのＣＢを読み出すためにレファレンスセルのＣＢが用いられ、データセルのＮＢを読み出すためにレファレンスセルのＮＢが用いられる場合、読み出し動作は簡略化される。パスゲート９８の出力は対応するカスコードアンプ１００に入力される。第１レファレンスセル９４のＮＢおよび第２レファレンスセルのＮＢは対応するカスコードアンプ１００の出力は、平均器１０２に供給される。平均器１０２はプログラムされたビットと非プログラムのビットの平均に対応する平均値を供給する。平均器１０２の出力は、差動センスアンプ１０４に供給され、データセル９２のＮＢに対応したカスコードの出力と比較される。差動センスアンプ１０４はデータセル９２のＮＢがプログラム状態か非プログラム状態かに対応した出力を供給する。

図６を参照に、６４ｋブロック１２０を例としたメモリセルの一部の配置の上視図または平面図が図示されている。本実施例では、１６ビットＩ／Ｏの６４ｋブロックについて図示されている。当然のことながら、ブロックは８ビット、３２ビット、６４ビットまたはそれ以上のＩ／Ｏであっても良く、そして６４ｋに限られない（例えば１２８ｋ、２５６ｋ）。６４ｋブロック１２０はセクタまたはセクタの一部とすることができる。例えば、共通金属ビットラインと接続するコンタクトを有する１以上のブロックがセクタを形成することもできる。ＯＮＯ積層ストリップまたは層１２２はメモリアレイの長手に延在し、ブロック１２０を含んでいる。ブロック１２０は、１６個のＩ／Ｏまたは列１２６のグループを含んでいる。各“ワード”またはＩＯのグループは、８個のトランジスタまたは８個のノーマルビットおよび８個のコンプリメンタリビットからなる。各Ｉ／Ｏはセルの行をアドレスするためのポリシリコンワードライン１２４を含んでいる。複数のビットラインは、メモリセルの個々のビットの読み出し、書き込みおよび消去を可能とするためＯＮＯ積層ストリップ層１２２の下側に延在している。各ビットラインは、１６本の行のグループの一端で第１コンタクト１２８および金属ビットライン（図示せず）と接続し、グループの他端で第２コンタクト１３０と接続されている。図６の例においては、ビットラインは列の１トランジスタ置きの端部に接続され、２つの選択トランジスタは読み出し、書き込みおよび消去のための２つのトランジスタの４つのビットの間を選択するために利用されるように、５つのビットラインが図示されている。

図７を参照に、ビットを読み出し、書き込みおよび消去するための選択トランジスタと３つのビットラインを用いた行内の最初の４つのデュアルビットメモリセルのアドレッシングの概略図が図示されている。第１デュアルビットメモリセル１４２は第１ビットＣ０および第２ビットＣ１を含んでいる。第２デュアルビットメモリセル１４４は第１ビットＣ２および第２ビットＣ３を含んでいる。第３デュアルビットメモリセル１４６は第１ビットＣ４および第２ビットＣ５を含んでいる。第４デュアルビットメモリセル１４８は第１ビットＣ６および第２ビットＣ７を含んでいる。４つのデュアルビットメモリセルは８ビットワードを形成することができる。選択ゲート１５０（Ｓｅｌ０）および選択ゲート１５２（Ｓｅｌ１）は、デュアルビットメモリ１４２のビットＣ０、Ｃ１およびデュアルビットメモリ１４４のビットＣ２およびＣ３の読み出し、書き込みおよび消去を可能とする。選択ゲート１５４（Ｓｅｌ２）および選択ゲート１５６（Ｓｅｌ３）は、デュアルビットメモリ１４６のビットＣ４、Ｃ５およびデュアルビットメモリ１４８のビットＣ６およびＣ７の読み出し、書き込みおよび消去を可能とする。第１スイッチ１５８は第１ビットラインＢＬ０と接続され、第２スイッチ１６０は第２ビットラインＢＬ１と接続され、第３スイッチ１６２は第３ビットラインＢＬ２と接続される。第１、第２および第３スイッチ（１５８、１６０および１６２）は、電源（ＶＤＤ）とグランド（ＧＮＤ）との間の対応するビットラインに接続する。デュアルビットメモリセルのいくつかのビットは、下の表２に示されたような異なる電圧構成を設定することにより読み出すことができる。図７に例示されたように、デュアルビットメモリセルのセルＣ０は読み出される。

図８を参照に、本発明の一態様に係るセルのセクタ６０の一部を読み出すためのシステム１７０が図示されている。セクタ１７２は、セル１８０のようなデュアルビットセルのアレイである。システム１７０は、セクタ１７２で実行される各種動作（例えば、プログラム、読み出し、ベリファイ、消去）の際Ｉ／Ｏをデコードするビットラインコントローラ１７４およびワードラインコントローラ１７６を含んでいる。ビットラインコントローラ１７４およびワードラインコントローラ１７６はアドレスバス情報をシステムコントローラ（図示せず）等から受け取る。セル１８０のようなデュアルビットメモリセルはＭ行Ｎ列に形成されている。ワードラインＷＬ０，ＷＬ１、ＷＬ２からＷＬＭのように、共通ワードラインは１つの行内の各セルのゲートに接続されている。ビットラインＢＬ０，ＢＬ１からＢＬＮのように、共通ビットラインは１つの列内の各セルに接続されている。さらに各ワードラインは第１ダイナミックレファレンスメモリセル１８２（ＲＥＦＡ）および第２ダイナミックレファレンスメモリセル１８４（ＲＥＦＢ）に関連されている。例えば、ワードラインは多ワードを形成する１０００ビットを有することができる。例えば、セクタは５１２ｋビットのメモリ提供するためのワードラインを含むことができる。第１ダイナミックレファレンスメモリセル１８２および第２ダイナミックレファレンスメモリセル１８４は、ワードラインに関連し、対応したワードラインのワードや多ワードに含まれるビットを読み出す際用いられる多ビットレファレンスペア１８５を形成する。これより、対応するレファレンスセル内で反映されるべきワードライン内のデータセルに関連した各種処理を行うことができる。

図９を参照に、本発明の一態様に係るセルのセクタ１９１を読み出すためのシステム１９０が図示されている。セルのセクタ１９１は、データセクタ部１９２、ダイナミックレファレンスＡ部１９４およびダイナミックレファレンスＢ部１９６を含んでいる。ここで、ダイナミックレファレンスＡ１９４およびダイナミックレファレンスＢ１９６はレファレンスアレイを構成する。ダイナミックレファレンスＡ１９４およびダイナミックレファレンスＢ１９６は、各ワードが関連したレファレンスに提供されるように、１つのワードライン内のワードに関連した個々のレファレンスを提供する。レファレンスアレイは分離して図示されているが、レファレンスセルはデータセクタ部１９２内に配置することもできる。

セクタ１９２はＮ個のセルを有して図示されている。当然のことながら、メモリアレイ内のセクタは様々な異なる数のセルを有することができる。ダイナミックレファレンスＡ１９４およびダイナミックレファレンスＢ１９６はそれぞれＰ個のセルを有するように図示されている。セクタ１９２は複数のデュアルビットデータセル２００を含み、ダイナミックレファレンスＡ１９４は複数のデュアルビットレファレンスセル２０２を含み、ダイナミックレファレンスＢ１９６は複数のデュアルビットセル２０４を含む。アレイ内のデータセル２００および対応するレファレンスセル２０２および２０４は、行内のＷＬ０、ＷＬ１からＷＬＭのような共通ワードラインに接続される。アレイ内のデータセル２００および対応するレファレンスセル２０２および２０４は、セクタ１９２内の共通ビットラインＢＬ０〜ＢＬＮ、ダイナミックレファレンスＡ１９４内のＢＬ０〜ＢＬＰおよびダイナミックレファレンスＢ１９６内のＢＬ０〜ＢＬＰに接続される。ワードラインは、レファレンスアレイ１９４および１９６だけでなくセクタ１９２内のデュアルビットセルの両方に共有されている。コントローラ／デコーダ２０６は個々のビットラインおよびワードラインへの電圧を制御し、ワードラインコントローラ２００は個々のワードラインへの電圧を制御する。セクタ１のビットラインはＩ／Ｏ２０８で終端される。Ｉ／Ｏ２０８からおよびダイナミックレファレンスＡおよびＢからのデータはパスゲート２０４のシリーズにより制御される。

図１０を参照に、本発明に係り作製されたメモリセルアレイ２１０の一部のアーキテクチャの外観が図示されており、レファレンスアレイ２１４に対応した第１セクタ２１２、レファレンスアレイ２１８に対応した第２セクタ２１６からレファレンスアレイ２２２に対応したセクタＲ２２０が図示されている。当然のことながら、セクタの並びは、水平な構成だけでなく垂直な構成のセクタを有するメモリアレイ２１０に変更することができる。メモリアレイ２１０の一部において、レファレンスアレイは、１つのワード、ワードラインまたは全てのセクタに関連する第１レファレンスおよび第２レファレンスを含むことができる。その第１レファレンスのプログラムされたビットおよびその第２レファレンスの非プログラムのビットは、関連するセクタのデータビットの読み出しの際に用いる平均閾値を決定するために用いられる。

前述の構造的および機能的特徴の観点において、本発明の様々な態様に係るフローは図１１を用いより正しく認識される。一方、簡単に説明するため、図１１のフローは連続して示されている。当然のことながら、本発明は示された順番には限られない。本発明に係るいくつかの態様として、本明細書で示されたものの他の態様と異なるまたは／および同じ順番となる場合もありうる。さらに、本発明の態様に係るフローの実行に求められる全てが示されたものではない。

図１１を参照に、本発明の１つの態様に係る多ビットメモリセル構造の１以上のビットの読み出し動作を実行するための１つの詳細なフローが示されている。まず、３００において、プログラムおよび消去ルーチンが実行される。プログラムおよび消去ルーチンは、メモリの一部のデータビットおよびレファレンスビットをプログラムする。メモリの一部はセクタ、ブロックまたは全てのメモリ装置とすることができる。その後、プログラムおよび消去ルーチンは、データビットおよびレファレンスビットを消去する。次に、３１０に進む。３１０において、レファレンスセルペアのレファレンスセルの第１ビットをプログラムする。レファレンスセルは、ワード、ワードラインまたは全てのセクタに対応し第１レファレンスセルおよび第２レファレンスセルを含む。第１レファレンスセルは、時間とともに、多ビットメモリセル構造のプログラムおよび消去サイクルによるプログラムされたビットのチャージロスを追跡する。第２レファレンスセルは、時間とともに、多ビットメモリセル構造のメモリセルの非プログラムまたは消去されたビットのＣＢＤの影響を追跡する。その後、通常動作のため３２０に進む。

通常動作の間、多ビットメモリセル構造のメモリセルのデータビットをプログラム状態または非プログラム状態にセットするために、書き込み動作が行われる。例えば、書き込み動作は、全てのセクタ、ブロック、または指定したプログラム機能を実行するための構造をプログラムするために実行される。さらに、プログラムルーチンに加えてデータをメモリ構造内に格納できるように、多ビットメモリセル構造を有する装置の動作の際、いくつかの部分がプログラムされることもありうる。その後、読み出し要求が実施されたかの判断のため３３０に進む。

読み出し要求が実施されていない場合（ＮＯ）、通常動作の実行を継続するため３２０に戻る。読み出し要求が実施されている場合（ＹＥＳ）、３４０に進む。３４０において、読み出し電流は、第１レファレンスセルのプログラムされたビットおよび第２レファレンスセルの消去されたまたは非プログラムのビットから読み出される。前述のように、プログラムされたビットは、多ビットメモリセル構造のチャージロスを時間とともに追跡し、非プログラムのビットは、多ビットメモリセル構造の非プログラムのビットのＣＢＤの影響を時間とともに追跡する。３５０において、平均閾値は、第１レファレンスのプログラムされたビットおよび第２レファレンスの非プログラムのビットの読み出し電流を用い決定される。平均閾値は、平均読み出し電流または変換した平均閾値電圧とすることができる。

３６０において、１以上のビットは多ビットメモリセル構造から読み出される。例えば、１つのワード、複数のワードまたはセクタが読み出される。３７０において、データセルのビットは平均閾値と比較される。その後、ビットがプログラムか非プログラムか判断するために３８０に進む。例えば、平均閾値より大きい読み出し値を有するビットはプログラムされたビットと考えられる。一方、平均閾値より小さい読み出し値を有するビットは非プログラムのビットと考えられる。読み出されている残りのビットに対し、３７０の比較と、３８０の判断が繰り返される。ワード、ワードラインまたはセクタ内のビットに対し同時に、３７０の比較および３８０の判断が交互に行われる。

図１２を参照に、本発明に係るフラッシュメモリアレイ４００のセクタ出力構成が示されている。本実施例において、メモリアレイ４００はメモリコア４０１に形成されている。メモリアレイ４００は、８個のＩ／Ｏセッションの第１セット４０４および８個のＩ／Ｏセッションの第２セット４０６である、１６個のデュアルビットデータセルの６４セルＩ／Ｏセクション（またはセクタ）４０２（セクタ６４、１７２および１９２と同様）を具備している。加えて、アレイ４００は、２つの１６セルレファレンスアレイセッションとして、複数のデュアルビットレファレンスＡを含む第１レファレンスアレイセッション４０８（ＲｅｆＡとも示し、レファレンスアレイ６６および１９４と同様）および複数のデュアルビットレファレンスＢを含む第２レファレンスセッション４１０（ＲｅｆＢとも示し、レファレンスアレイ６８および１９６と同様の）を含んでいる。第１および第２レファレンス（４０８および４１０）はお互いに隣接して形成される。両者はＩ／Ｏセッションの第１セット４０４およびＩ／Ｏセッションの第２セット４０６との間に形成される。これより、第１レファレンス４０８はＩ／Ｏセッションの第１セット４０４のために用いられ、第２レファレンス４１０はＩ／Ｏセッションの第２セット４０６のために用いられる。しかしながら、前述のように、レファレンスアレイ（４０８および４１０）はレファレンスアレイペアとして一緒に形成されている。ここで、各レファレンスアレイペアはひとつのセクタに用いられる。これより、コア４０１の複数のセクタに対応し形成された複数のレファレンスアレイが存在する。

ダイナミックレファレンス回路は、多くのコア４０１の異なる多ビットレファレンスペア間でダイナミックにレファレンスができるように、チップ内でコア４０１に配置される。これより、コア４０１のデータセルへのレファレンス電圧のより正確な供給を行うことができる。本発明は、レファレンス電圧のエージングの影響を著しく削減するようなコア４０１に接する電圧レファレンスセルの配置およびデータセルのレファレンス電圧セルのサイクルを含む。

８個のＩ／Ｏセクションの第１セット４０４は０、１、２、３、８、９、１０および１１と表記されるが、外側から内側の第１レファレンスセッション４０８に向かって０、８、１、９、２、１０、３、１１の順に形成されている。８個のＩ／Ｏセクションの第２セット４０６は４、５、６、７、１２、１３、１４および１５と表記されるが、内側の次の第２レファレンスセッション４１０から外側に向かって４、１２、５、１３、６、１４、７および１５の順に形成されている。

１つの１６セル冗長セクション４１２は、Ｉ／Ｏセッションの第２セット４０６の最も外側のＩ／Ｏセクション４１４（セクションＩ／Ｏ１５とも示す）の近く、しかし隣接はしていない、に形成される。冗長セッション４１２は、レギュラアレイ４００の右側に１．１μｍ（マスク長）の間隔を空けて形成される。しかしながら、当然のことながら、この間隔は大きくも小さくも、アレイ４００からの間隔をまったくなくすこともできる。

第１および第２セット（４０４および４０６）の各Ｉ／Ｏセクション４０２は、１６個のセル（またはビット）が各々４個のサブＩ／Ｏセクション４１８にさらに分割される。各サブＩ／Ｏセクション４１８もワードを有する。このアーキテクチャは４個のワードページ読み出し動作に用いられる。例えば、Ｉ／Ｏ０とも示されるセクション４１６は、それぞれサブＩ／Ｏ０、サブＩ／Ｏ１、サブＩ／Ｏ２、サブＩ／Ｏ３とも示される４個の１６ビットサブＩ／Ｏセクション４１８を含み、レファレンスＡ（１：０）によりデコードされる。

Ａ（６：２）によりデコードされるワード毎に８個のメインＭ２（メタル２）ビットラインが設けられ、Ａ（２）によりデコードされるＭ２ビットライン毎に２つの拡散（またはＭ１）ビットラインが設けられる。

当然のことながら、メモリアレイ４００は異なる大きさの構成であってもよい。例えば、８個のセルに８個のノーマルビットおよび８個のコンプリメンタリビットを具備する１２８ｋセクタとすることができる。さらに、セクタ４０２の大きさは、アプリケーションの大きさおよびフラッシュメモリアレイ４００を用いる装置の大きさによってのみ制限され用いられても良い。

図１３を参照に、本発明のダイナミックレファレンスアーキテクチャのためのセクタアレイ配置４２０が示されている。アレイ配置４２０には本発明の回路配置のためのワードラインおよびビットラインが図示されている。前述のように、Ｉ／Ｏセクションの第１セット４０４、第１レファレンスセクション４０８、Ｉ／Ｏセクションの第２セット４０６、第２レファレンス４１０および冗長セクション４１２がそれぞれ配置されている。ワードライン読み出しは左側と右側とで交互に行われる。つまり、あるセクションＩ／Ｏは第１セット４０４、第１および第２レファレンス（４０８および４１０）から読み出され、次のセクションＩ／Ｏは第２セット４０６、第１および第２レファレンス（４０８および４１０）からセクションＩ／Ｏが読み出される。そのため、１２８個の左のワードライン４２２（ＷＬＬｎ０−ＷＬＬｎ１２７とも表示される）のセットが、Ｉ／Ｏセクションの第１セット４０４および第１レファレンスセクション４０８をアクセスするために用いられる。１２８個の右のワードライン４２４（ＷＬＲｎ０−ＷＬＲｎ１２７とも表示される）はＩ／Ｏセクションの第２セット４０６および第２レファレンスセクション４１０をアクセスするために用いられる。左のワードラインはＷＬｎ０、ＷＬｎ２、ＷＬｎ４、…、ＷＬｎ２５４と表示され、一方、右のワードラインはＷＬｎ１、ＷＬｎ３、ＷＬｎ５、…、ＷＬｎ２５５と表示される。このような配置により、交互の読み出しは、ワードラインを上から下に、すなわちＷＬｎ０、ＷＬｎ１、ＷＬｎ２、ＷＬｎ３等と順次読み出すことにより行われる。

Ｉ／Ｏセクションの各第１および第２セット（４０４および４０６）は、各々関連した５１２個のセル（１０２４ビット）を有し、５１２本の拡散ビットラインと２５６本のメタル２ビットラインを有している。第１および第２レファレンス（４０８および４１０）は、各々３２ビットを有し、１６本の拡散ビットラインと８本のメタル２ビットラインを有している。冗長セクション４１２は３２ビットを有し、１６本の拡散ビットラインと８本のメタル２ビットラインを有している。全てのセクタは同じ方向に配置される（すなわち、セクタは反転されず、積み重なって配置される）。

図１４を参照に、本発明のレファレンスセクションのためのワードラインの模式図が示されている。第１レファレンスアレイセクション４０８はＡ０−Ａ１５で示される１６個のトランジスタを具備している。第２レファレンスアレイセクション４１０はＢ０−Ｂ１５で示される１６個のトランジスタを具備している。レファレンスセルはＡ／Ｂがペアで動作する。つまり、第１レファレンスセクション４０８（ＲＥＦＡ）の第１レファレンスセルＡ０は、Ｉ／ＯセクションサブＩ／Ｏセルをデコードするため、第２レファレンスセクション４１０（ＲＥＦＢ）の第１レファレンスセルＢ０と連動して動作する。より詳しくは、レファレンスペアＡ０／Ｂ０はワードＷ０−Ｗ７を選択し用いられる。同様に、ワードＷ８−Ｗ１５のためにＡ１／Ｂ１ペア、ワードＷ１６−Ｗ２３のためにＡ２／Ｂ２ペア、ワードＷ２４−Ｗ３１のためにＡ３／Ｂ３ペア、ワードＷ３２−Ｗ３９のためにＡ４／Ｂ４ペア、ワードＷ４０−Ｗ４７のためにＡ５／Ｂ５ペア、ワードＷ４８−Ｗ５５のためにＡ６／Ｂ６ペア、ワードＷ５６−Ｗ６３のためにＡ７／Ｂ７ペア、ワードＷ６４−Ｗ７１のためにＡ８／Ｂ８ペア、ワードＷ７２−Ｗ７９のためにＡ９／Ｂ９ペア、ワードＷ８０−Ｗ８７のためにＡ１０／Ｂ１０ペア、ワードＷ８８−Ｗ９５のためにＡ１１／Ｂ１１ペア、ワードＷ９６−Ｗ１０３のためにＡ１２／Ｂ１２ペア、ワードＷ１０４−Ｗ１１１のためにＡ１３／Ｂ１３ペア、ワードＷ１１２−Ｗ１１９のためにＡ１４／Ｂ１４ペア、ワードＷ１２０−Ｗ１２７のためにＡ１５／Ｂ１５ペアが用いられる。

１６個のＩ／Ｏセクションを有する２つのデータアレイが設けられ、各々のデータアレイは、各２ビットを有する１０２４個のセルを有し、各データアレイで計２０４８ビットとなる。各Ｉ／Ｏセクションは６４セルを有し、各Ｉ／Ｏは４個のサブＩ／Ｏを有する（２個のデータアレイで合計６４個のサブＩ／Ｏ）。これより、サブＩ／Ｏはワードと称される１６個のセルを含んでいる。先に示したように、１個のサブＩ／Ｏのページ読み出しは４ワードを含んでいる。各レファレンスアレイ、ＲｅｆＡおよびＲｅｆＢはサブＩ／Ｏと同じセル数（すなわち１６個）を有する。冗長セクションも同様である。これにより、デコード、ロード、マッチングが容易になる。

各サブＩ／Ｏは４個のセンシング回路を有する、またはサブＩ／Ｏ毎に１個のセンシング回路を有する。これより、データアレイ（６４個のセンシング回路）、ＲｅｆＡ（１個のセンシング回路）、ＲｅｆＢ（１個のセンシング回路）および冗長セクション（１個のセンシング回路）を考慮すると、合計６７個のセンシング回路が設けられている。

各レファレンスアレイセクタ（４０８および４１０）は１６本のビットラインに対応している。つまり、第１レファレンスアレイセクタ４０８がビットラインＡ０−Ａ１５に対応し、第２レファレンスアレイセクタ４１０がビットラインＢ０−Ｂ１５に対応している。各ＡＢレファレンスペアは、８ビットワード（すなわち８ワード）コアセル（すなわち４ワードＮＢおよび４ワードＣＢ）に対応している。これより、ページ書き込みサイズが１６ワードの場合、１６ワードページ対応した２個のレファレンスペアが存在する。各ワードライン（ＷＬ）は１０２４個のコアセル（２０４８ビットまたは１２８ワードに相当する）、ダミーセル、冗長セルと接続している。より詳細には、各ＷＬは、５（ダミー）＋５１２（８個の第１アレイセル）＋１６（ＲＥＦＡ）＋１６（ＲＥＦＢ）＋５１２（８個の第２アレイセル）＋５（ダミー）＋５（ダミー）＋１６（冗長）＋５（ダミー）＝１０９２セルからの読み出し（書き込み）に適用される。

レファレンスセルをレファレンスするとき、対応する値を得るために対応するビットが読み出される。これより、ＲＥＦＡのセルＡ０の左のビットが読み出される（左向きの矢印Ａ２＝０で示した）とき、Ｂ０セルの同じ左のビットがＲｅｆＢのバイナリ０１レベル値を得るため読み出される。ＲｅｆＡのＡ０セルの右のビット（右向きの矢印Ａ２＝１で示した）がバイナリ０１レベルで読み出され、ＲｅｆＢのＢ０セルの右のビットがバイナリ１０レベルとなるように、レファレンスレベルを反転することができる。信頼性の高いレファレンスを得るため、平均することにより同じ値を得ることができる。

レファレンスセルのプリチャージは伝導の影響を低減するために行われる。本実施例におけるレファレンスセルのプリチャージのためのプログラムは、Ａ１５／Ｂ０、Ａ１４／Ｂ１、Ａ１３／Ｂ２、Ａ１２／Ｂ３、Ａ１１／Ｂ４、Ａ１０／Ｂ５、Ａ９／Ｂ６、Ａ８／Ｂ７、Ａ７／Ｂ８、Ａ６／Ｂ９、Ａ５／Ｂ１０、Ａ４／Ｂ１１、Ａ３／Ｂ１２、Ａ２／Ｂ１３，Ａ１／Ｂ１４およびＡ０／Ｂ１５のように内側から外側に向かって行われる。これにより、レファレンス値を十分な速度で転送できるように、レファレンス値を読み出す前に電荷を供給することにより伝導の影響を最小限にすることができるという利点が得られる。

前述の内容は本発明の例にすぎない。当然、本発明を記述するために全ての考えうる部材や方法の組み合わせを記述することはできない。しかし、当業者が認識しうる本発明の組み合わせおよび置換は可能である。これより、本発明は、記載された請求項の趣旨および範囲において、そのようなすべての変更、修正および変化を含むものである。さらに、本明細書の詳細な説明または特許請求の範囲において用いられている語「〜を含む(includes)」の範囲として、この語は、「〜を具備する（comprising）」が特許請求の範囲において変化する語として用いられるときに解釈されるように、「〜を具備する（comprising）」と類似する方法で含まれていることを意図している。

図１は本発明のさまざまな態様での典型的なデュアルビットメモリセル側面の断面図を示している。 図２は本発明のさまざまな態様を適用したシステムのブロック図を示している。 図３は本発明の一態様に係る２つのレファレンスセルのノーマルビットを用い、平均閾値を決定するための回路の概略ブロック図を示している。 図４は本発明の一態様に係る第１レファレンスセルのノーマルビットと第２レファレンスセルのコンプリメンタリビットを用い、平均閾値を決定するための回路の概略ブロック図を示している。 図５は本発明の一態様に係る比較回路の概略ブロック図を示している。 図６は本発明の一態様に係るデュアルビットフラッシュメモリのアレイの６４ｋセクタの部分的な上視図を示している。 図７は本発明の一態様に係るデュアルビットメモリセルの１行の一部の概略図を示している。 図８は本発明の一態様に係るワードラインに対応するレファレンスセルペアを有するセクタの一部を読み出すためシステムの概略ブロック図を示している。 図９は本発明の一態様に係るワードラインに対応するレファレンスセルペアを有するセクタの一部を読み出すためシステムの概略ブロック図を示している。 図１０は本発明の一態様に係るメモリアレイの一部の構成を示すブロック図を示している。 図１１は本発明の一態様に係る読み出し動作を実行するため方法のフローチャートを示している。 図１２は本発明のフラッシュメモリアレイのセクタ出力の構成を示している。 図１３は本発明のダイナミックレファレンス構成のためのセクタアレイ構成図を示している。 図１４は本発明のレファレンスセクションのためのワードラインの概略図を示している。

Claims (11)

1. データを記憶するための複数のデータセル（２００）を有する多ビットメモリコア（４０１）と、
   前記メモリコア（４０１）に形成され、複数の多ビットレファレンスセル（１８２、１８４）の第１および第２レファレンスアレイ（４０８、４１０）と、
   レファレンス電圧を得るために、前記第２レファレンスアレイ（４１０）の第２レファレンスセル（１８４）の第２ビット値と平均化される前記第１レファレンスアレイ（４０８）の第１レファレンスセル（１８２）の第１ビット値とを有し、
   前記第１ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、前記第２ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、
   前記コア（４０１）は、１つの行の前記多ビットデータセル（１８０）に付加されたワードライン（ＷＬｎ）と関連し、１つの列の前記多ビットデータセル（１８０）に付加されたビットライン（ＢＬｎ）と関連する行および列により構成された多ビットデータセル（１８０）のセクタ（４１６）と、プログラムおよび消去サイクルの間に前記多ビットデータセル（１８０）をプログラムおよび消去する多ビットレファレンスペア（１８５）を形成する第１および第２レファレンスセル（１８２および１８４）とを具備し、
   前記第１および第２レファレンスアレイ（４０８、４１０）は平均する前に、それぞれのアレイに含まれるリファレンスセルが内側から外側に向かって対としてプリチャージされる、多ビットメモリ（４００）においてレファレンス電圧を供給するアーキテクチャ。
2. 前記多ビットレファレンスペア（１８５）は、１本のワードライン（ＷＬ０）内のワードに関連し、前記多ビットレファレンスペア（１８５）は、前記ワードのビットを読み出す際に用いられる、請求項１記載のアーキテクチャ。
3. 前記多ビットレファレンスペア（１８５）は１本のワードライン（ＷＬ０）内の多ビットデータセル（１８０）に関連し、前記多ビットレファレンスペア（１８５）は、前記ワードライン（ＷＬ０）内のビットを読み出す際に用いられる、請求項１記載のアーキテクチャ。
4. 対応するワードライン（ＷＬ０）に付加され関連した複数の前記多ビットレファレンスペア（１８５）を具備し、関連した前記多ビットレファレンスペア（１８５）は、対応するワードライン（ＷＬ０）内のビットの読み出しの際に用いられる、請求項１記載のアーキテクチャ。
5. 前記多ビットレファレンスペア（１８５）は、前記セクタ（４１６）内の多ビットデータセル（１８０）に関連し、前記多ビットレファレンスペア（１８５）は、前記セクタ（４１６）内のビットの読み出しの際に用いられる、請求項１記載のアーキテクチャ。
6. 前記メモリコア（４０１）は、前記第１および第２レファレンスアレイ（４０８、４１０）によりアクセス可能な複数のデータセクタ（４０４、４０６）を有し、前記第１および第２レファレンスアレイ（４０８、４１０）は、前記複数のデータセクタ（４０４、４０６）の中央部に設けられた、請求項１記載のアーキテクチャ。
7. データセクタ（４１６）の２つのグループ（４０４、４０６）を含むデータを記憶するための多ビットメモリコア（４０１）と、
   データセクタ（４１６）の前記グループ（４０４、４０６）の間の前記メモリコア（４０１）に形成され、複数の多ビットレファレンスセル（１８２、１８４）の第１および第２レファレンスアレイ（４０８、４１０）と、
   レファレンスペア（１８５）を形成し、レファレンス電圧を得るために前記レファレンスペア（１８５）のそれぞれのビット値が平均される前記第１レファレンスアレイ（４０８）の第１レファレンスセル（１８２）の第１ビット値と前記第２レファレンスアレイ（４０８）の第２レファレンスセル（１８４）の第２ビット値とを有し、
   前記第１ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、前記第２ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、
   前記コア（４０１）は、１つの行の前記多ビットデータセル（１８０）に付加されたワードライン（ＷＬｎ）と関連し、１つの列の前記多ビットデータセル（１８０）に付加されたビットライン（ＢＬｎ）と関連する行および列により構成された多ビットデータセル（１８０）のセクタ（４１６）と、プログラムおよび消去サイクルの間に前記多ビットデータセル（１８０）をプログラムおよび消去する多ビットレファレンスペア（１８５）を形成する第１および第２レファレンスセル（１８２および１８４）とを具備し、
   前記第１および第２レファレンスアレイ（４０８、４１０）は平均する前に、それぞれのアレイに含まれるリファレンスセルが内側から外側に向かって対としてプリチャージされる、多ビットメモリ（４００）においてレファレンス電圧を供給するアーキテクチャ。
8. データセクタ（４１６）の前記グループ（４０４、４０６）は、選択されたレファレンスペア（１８５）とともに、交互に読み出される、請求項７記載のアーキテクチャ。
9. 行および列により構成された多ビットデータセル（１８０）を具備し、データを記憶するための多ビットメモリコア（４０１）を受け取るステップと、
   前記コア（４０１）は、１つの行の前記多ビットデータセル（１８０）に付加されたワードライン（ＷＬｎ）と関連し、１つの列の前記多ビットデータセルに付加されたビットライン（ＢＬｎ）と関連する行および列により構成された多ビットデータセル（１８０）のセクタ（４１６）を具備し、
   前記メモリコア（４０１）に形成され、複数の多ビットレファレンスセル（１８２、１８４）の第１および第２レファレンスアレイ（４０８、４１０）を設けるステップと、
   レファレンス電圧を得るために、前記第１レファレンスアレイ（４０８）の第１レファレンスセル（１８２）の第１ビット値を前記第２レファレンスアレイ（４１０）の第２レファレンスセル（１８４）の第２ビット値と平均するステップと、
   前記第１ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、前記第２ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、
   プログラムおよび消去サイクルの間に、多ビットデータセル（１８０）とともに多ビットレファレンス（１８５）を形成する前記第１および第２レファレンスセル（１８２、１８４）をプログラムおよび消去するステップとを具備し、
   前記第１および第２レファレンスアレイ（４０８、４１０）は平均する前に、それぞれのアレイに含まれるリファレンスセルが内側から外側に向かって対としてプリチャージされる、多ビットメモリ内のレファレンス電圧の供給方法。
10. 前記多ビットレファレンスペア（１８５）は、１つのワードライン（ＷＬ０）内の１つのワードに関連し、前記多ビットレファレンスペア（１８５）は前記ワードのビットを読み出す際に用いられる、請求項９記載のレファレンス電圧の供給方法。
11. データを記憶するための多ビットメモリコア（４０１）を提供する手段と、
    前記メモリコア（４０１）に形成された第１および第２レファレンスアレイ（４０８，４１０）であって、複数の多ビットレファレンスセル（１８０）の第１および第２レファレンスアレイ（４０８，４１０）を提供する手段と、
    前記第１レファレンスアレイ（４０８）の第１レファレンスセル（１８２）の第１ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、前記第２レファレンスアレイ（４１０）の第２レファレンスセル（１８４）の第２ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、
    レファレンス電圧を得るために、前記第１レファレンスアレイ（４０８）の第１レファレンスセル（１８２）の第１ビット値を前記第２レファレンスアレイ（４１０）の第２レファレンスセル（１８４）の第２ビット値と平均する手段とを有し、
    前記第１ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、前記第２ビットは、ノーマルビット（ＮＢ）およびコンプリメンタリビット（ＣＢ）の少なくとも一方であり、
    前記コア（４０１）は、１つの行の前記多ビットデータセル（１８０）に付加されたワードライン（ＷＬｎ）と関連し、１つの列の前記多ビットデータセル（１８０）に付加されたビットライン（ＢＬｎ）と関連する行および列により構成された多ビットデータセル（１８０）のセクタ（４１６）と、プログラムおよび消去サイクルの間に前記多ビットデータセル（１８０）をプログラムおよび消去する多ビットレファレンスペア（１８５）を形成する第１および第２レファレンスセル（１８２および１８４）とを具備し、
    前記第１および第２レファレンスアレイ（４０８、４１０）は平均する前に、それぞれのアレイに含まれるリファレンスセルが内側から外側に向かって対としてプリチャージされる、多ビットメモリ内のレファレンス電圧を供給するシステム。

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