JP4615461B2

JP4615461B2 - メモリコントローラ

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Publication number: JP4615461B2
Application number: JP2006065337A
Authority: JP
Inventors: 竜太田邨
Original assignee: Kyocera Mita Corp
Current assignee: Kyocera Document Solutions Inc
Priority date: 2006-03-10
Filing date: 2006-03-10
Publication date: 2011-01-19
Anticipated expiration: 2026-03-10
Also published as: JP2007241799A

Description

本発明は、ＤＤＲ２−ＳＤＲＡＭを制御するメモリコントローラに関するものである。

近年、クロック信号の立ち上がり時と立ち下がり時との両方でデータの読み書きを行うことができるＤＤＲ（double data rate）−ＳＤＲＡＭ（Synchronous DRAM）がパソコンや組み込み機器等の記憶装置として幅広く採用されている。ＤＤＲ−ＳＤＲＡＭを用いたメモリシステムでは、複数のスロットの各々に、複数のメモリデバイスを含むメモリモジュールを差し込み、メモリ容量を自由に増減させることが可能となっている。そして、ＤＤＲ−ＳＤＲＡＭを用いたメモリシステムでは、各メモリデバイスに対するトランザクションを監視し、一定時間アクセスされていないメモリデバイスを省電力モードに設定するというようにして、各メモリデバイスを個別に省電力モードに設定し、きめ細かな電力管理が行われている。

また、近年、ＤＤＲ−ＳＤＲＡＭよりも更に高速アクセスが可能な、ＤＤＲ２−ＳＤＲＡＭも広く普及している。このＤＤＲ２−ＳＤＲＡＭもＤＤＲ−ＳＤＲＡＭと同様、メモリデバイス毎に省電力モードに設定し、きめ細かな電力管理が可能となっている。ここで、ＤＤＲ２−ＳＤＲＡＭでは、データバス等の伝送線路の終端においてインピーダンス整合を図るための終端抵抗が各メモリデバイス内部に内蔵されている。

ＤＤＲ２−ＳＤＲＡＭのメモリシステムでは、各メモリデバイスは、ＯＤＴと呼ばれる専用の制御端子が設けられ、この制御端子にメモリデバイスをオン又はオフするための制御信号が入力されることで、オン又はオフされる。なお、メモリデバイスはオフされると、インピーダンスの値が無限大に設定され、オンされると、インピーダンスが７５Ω等の所定の値に設定される。

ＤＤＲ２−ＳＤＲＡＭでは、スロット１に接続されたあるメモリデバイスに対してデータを書き込む、又は読み出すデータ転送処理を実行する場合、スロット２に接続されたいずれかのメモリデバイスの終端抵抗をオンする必要がある。

また、特許文献１には、メモリの消費電力の低減を図ることを目的として、アイドル状態が所定時間の間継続したメモリに対して、セルフリフレッシュコマンドを発行した後、当該メモリに供給するクロック周波数を低下させるメモリ駆動システムが開示されている。
特開２００５−１１５９０６号公報

しかしながら、ＤＤＲ２−ＳＤＲＡＭでは、メモリデバイスがオン・オフ制御信号を受けてから実際にオン又はオフするまでの遅延時間の間はメモリデバイスが通常動作モードに設定されているときと省電力モードに設定されているときとで相違する仕様となっている。そして、従来のメモリコントローラでは、通常動作モード、又は省電力モードに設定されているかに応じて、制御信号の出力タイミングを変更することがなされていなかった。そのため、終端抵抗をオンするタイミングと、メモリデバイスにデータ転送処理を実行するタイミングとにずれが生じる、複数のメモリデバイスの終端抵抗が同時にオンする、或いは終端抵抗のオン・オフと省電力モードへの移行とが競合する等してしまい、データ転送のタイミングと終端抵抗のオン・オフのタイミングとが一致しなくなり、メモリデバイスに対して正確なデータ転送処理を実現することができないという問題があった。

また、特許文献１のメモリ駆動システムでは、通常動作モードと省電力モードとに応じて終端抵抗をオン又はオフするタイミングを調整することに関して何ら考慮されておらず、上記ずれが生じるという問題がある。

本発明の目的は、メモリデバイスが、通常動作モード又は省電力モードに設定されているかにかかわらず、メモリデバイスに対して正確なデータ転送処理を実現することができるメモリコントローラを提供することである。

本発明によるメモリコントローラは、ＤＤＲ２−ＳＤＲＡＭからなる複数のメモリデバイスを制御するメモリコントローラであって、前記複数のメモリデバイスは、各々終端抵抗を備え、各メモリデバイスを通常動作モードから省電力モードに個別に移行させる省電力制御手段と、前記メモリデバイスからデータを読み出す又は前記メモリデバイスにデータを書き込むデータ転送処理を実行するデータ転送手段と、各終端抵抗を個別にオン・オフするための制御信号を生成し、制御対象となるメモリデバイスに出力する終端抵抗制御手段とを備え、前記終端抵抗制御手段は、前記省電力制御手段によりメモリデバイスが省電力モードに移行されているか否かに応じて、当該メモリデバイスへの前記制御信号の出力タイミングを変更することにより、前記データ転送手段によるデータ転送時間中、当該メモリデバイスをオンさせることを特徴とする。

この構成によれば、データ転送手段があるメモリデバイスに対してデータ転送を行う時間中、制御対象となる終端抵抗がオンされるように、終端抵抗制御手段は、省電力モード又は通常動作モードに応じて制御信号の出力タイミングを変更する。つまり、省電力モードにおいて、制御信号に対してメモリデバイスが実際にオンするまでの遅延時間と、通常動作モードにおいて、制御信号に対してメモリデバイスが実際にオンするまでの遅延時間との相違を加味して、データ転送時間において終端抵抗がオンされるように制御信号の出力タイミングが調整されるため、データ転送時間中に終端抵抗がオフされることが防止され、正確なデータ転送を実現することができる。

また、上記構成において、前記データ転送手段により、あるメモリデバイスに対してデータ転送処理が実行されている状態において、前記省電力制御手段により他のメモリデバイスを省電力モードに移行させるための省電力移行要求が発行された場合、あるメモリデバイスに対するデータ転送処理が終了するまで前記省電力移行要求を保留し、あるメモリデバイスに対するデータ転送処理が終了した後、他のメモリデバイスを省電力モードに移行させる省電力移行保留手段を更に備えることが好ましい。

この構成によれば、あるメモリデバイスに対するデータ転送処理の実行中に、他のメモリデバイスを省電力モードに移行させるための省電力移行要求が発行されても、他のメモリデバイスは、直ちに省電力モードに移行されず、データ転送処理が終了するのを待ってから、省電力モードに移行される。そのため、データ転送処理中に終端抵抗がオフされることが防止され、正確なデータ転送を実現することができる。

また、上記構成において、前記省電力移行保留手段は、他のメモリデバイスに対する省電力移行要求を保留している間に、他のメモリデバイスに対するトランザクションが発生した場合、前記省電力移行要求を破棄することが好ましい。

この構成によれば、省電力移行要求を保留している間にトランザクションが発生した場合、省電力移行要求が破棄され、トランザクションが実行されるため、メモリデバイスへのアクセス時間の高速化を図ることができる。

本発明のメモリコントローラによれば、メモリデバイスが、通常動作モード又は省電力モードに設定されているかにかかわらず、データ転送時間中に終端抵抗がオフされることが防止され、正確なデータ転送を実現することができる。

以下、図面を参照しつつ、本発明の実施の形態によるメモリコントローラについて説明する。図１は、本実施の形態によるメモリコントローラ１が適用されたメモリシステムのブロック図を示している。なお、このメモリシステムには、バスラインを介して、本メモリシステムが適用される画像形成装置等の機器が備えるＣＰＵ１００及びＲＯＭ２００等と接続されている。図１に示すメモリシステムは、メモリコントローラ１、ＳＤＲＡＭＩ／Ｆ２及び４個のメモリデバイスＭＤ０〜ＭＤ３を備えている。メモリデバイスＭＤ０〜ＭＤ３は、ＤＤＲ２−ＳＤＲＡＭによるメモリチップから構成され、メモリコントローラ１の制御の下、ＳＤＲＡＭＩ／Ｆ２を介して種々のデータが書き込まれると共に、種々のデータが読み出される。メモリデバイスＭＤ０，ＭＤ１はＤＩＭＭからなるメモリモジュールＭ１に搭載され、メモリデバイスＭＤ２，ＭＤ３はＤＩＭＭからなるメモリモジュールＭ２に搭載されている。

メモリモジュールＭ１は、図略の回路基板に設けられた２個のＤＩＭＭ（Dual Inline Memory Module）スロットのうち一方のＤＩＭＭスロット（以下、「スロット１」と呼ぶ）に接続され、メモリモジュールＭ２は、他方のＤＩＭＭスロット（以下、「スロット２」と呼ぶ）に接続されている。

なお、メモリモジュールの個数は２個に限定されず、１個又は３個以上のメモリモジュールを採用してもよい。また、１つのメモリモジュールに含まれるメモリデバイスの個数も２個に限定されず、３個以上としてもよい。

ＳＤＲＡＭＩ／Ｆ２は、メモリコントローラ１の制御の下、書き込み対象となるデータをバッファリングし、メモリデバイスＭＤ０〜ＭＤ３に書き込むと共に、メモリデバイスＭＤ０〜ＭＤ３から読み出し対象となるデータを読み出してバッファリングし、メモリコントローラ１に出力する。

メモリデバイスＭＤ０〜ＭＤ３は、各々、終端抵抗ｒ０〜ｒ３を備えている。終端抵抗ｒ０〜ｒ３は、メモリデバイスＭＤ０〜ＭＤ３内のデータバス等の伝送線路の終端に設けられ、インピーダンス整合を図る。

図２は、図１に示すメモリコントローラ１の詳細な構成を示すブロック図である。メモリコントローラ１は、デバイスマネージャ１１、コマンドディスパッチャ１２、コマンド生成部１３、キューバッファ１４、リフレッシュ部１５、アービタ１６、ストローブ生成部１７、ホストＩ／Ｆ１８、ＯＰＢＩ／Ｆ１９、及びクロック生成部２０を備えている。

デバイスマネージャ１１は、メモリデバイスＭＤ０〜ＭＤ３のうち、いずれかのメモリデバイスを省電力モードに設定するための省電力移行要求コマンドをアービタ１６に出力する。また、デバイスマネージャ１１は、コマンドディスパッチャ１２から状態遷移指令を受け付けと共に、各メモリデバイスＭＤ０〜ＭＤ３及び各メモリデバイスＭＤ０〜ＭＤ３を構成する各メモリバンクの状態を遷移させるための種々の要求をコマンドディスパッチャ１２に出力する。

コマンドディスパッチャ１２は、デバイスマネージャ１１から出力される種々の要求を受け付けて、これらの要求をディスパッチし、ディスパッチした要求に対するコマンドを生成するためのコマンド発行要求をコマンド生成部１３に出力する。また、コマンドディスパッチャ１２は、キューバッファ１４から出力されるＲＯＷコマンド要求、ＲＯＷアドレス指定要求、ＣＯＬコマンド要求、及びＣＯＬアドレス指定要求を読み出し、これらの要求をディスパッチしてコマンド生成部１３に出力する。

コマンド生成部１３は、コマンドディスパッチャ１２から出力されるコマンド発行要求、ＲＯＷコマンド要求、ＣＯＬコマンド要求、ＲＯＷアドレス指定要求、及びＣＯＬアドレス指定要求等を受け付けて、メモリデバイスを制御する制御コマンド等を生成し、ＳＤＲＡＭＩ／Ｆ２、又はストローブ生成部１７に出力する。また、コマンド生成部１３は、制御コマンドをＳＤＲＡＭＩ／Ｆ２に出力すると同時にデータ転送トリガをストローブ生成部１７に出力する。

また、コマンド生成部１３は、ＭＣＢ＿ｂ、Ｒａｓ＿ｂ、ＣＡＳ＿ｂ、ＭＷＥ＿ｂ、ＢＡ、ＭＡ、ＣＫＥの各々の信号をＳＤＲＡＭＩ／Ｆ２に送信する。なお、ＭＣＢ＿ｂ信号は４ビットのデータであり、ＳＤＲＡＭＩ／Ｆ２と接続された４本のパラレルラインによって送受信される。また、ＢＡ信号は２ビットのデータであり、ＳＤＲＡＭＩ／Ｆ２と接続された２本のパラレルラインによって送受信される。また、ＭＡ信号は、１３ビットのデータであり、ＳＤＲＡＭＩ／Ｆ２と接続された１３本のパラレルラインによって送受信される。また、ＣＫＥ信号は、メモリデバイスＭＤ０〜ＭＤ３のうち、いずれか１のメモリデバイスを選択するための信号であり、メモリデバイスＭＤ０〜ＭＤ３の各々とパラレル接続された４本のラインによって送受信される。

リフレッシュ部１５は、リフレッシュ要求をアービタ１６に出力する。ホストＩ／Ｆ１８は、本メモリシステムが適用される画像形成装置等が備えるＣＰＵ１００からのメモリアクセス要求を受け付けて、アービタ１６に出力する。また、ホストＩ／Ｆ１８は、ストローブ生成部１７によりメモリデバイスＭＤ０〜ＭＤ３から読み出されたデータをＣＰＵ１００に出力する。また、ホストＩ／Ｆ１８は、メモリデバイスＭＤ０〜ＭＤ３に書き込み対象となるデータをＲＯＭ２００等から受け付けて、ストローブ生成部１７に出力する。

ＯＰＢＩ／Ｆは、ＣＰＵ１００等からダイレクトコマンド要求を受け付けアービタ１６に出力する。

アービタ１６は、リフレッシュ部１５からのリフレッシュ要求、ホストＩ／Ｆ１８からのメモリアクセス要求、ＯＰＢＩ／Ｆ１８からのダイレクトコマンド要求を受け付けて、これらの要求をトランザクションとして、キューバッファ１４に登録する。キューバッファ１４は、アービタ１６によって発生されたトランザクションを記憶する。

ストローブ生成部１７は、コマンド生成部１３からのデータ転送トリガに従って、データの書き込み対象となるメモリデバイスにデータを書き込むと共に、データの読み込み対象となるメモリデバイスからデータを読み出す。また、ストローブ生成部１７は、ＤＱＯＵＴ、ＤＱＩＮ、ＤＱＳＯＵＴ、ＤＱＳＩＮ、ＤＭ、ＤＱＤＲＩＶＥ＿Ｈ＿ｂ、ＤＱＤＲＩＶＥ＿Ｌ＿ｂ、ＯＤＴ、及びＯＤＴＣＯＮの各々の信号をＳＤＲＡＭＩＦ２との間で送受信する。ＤＱＯＵＴ信号は、書き込み対象となる１２８ビットのデータを示し、ＳＤＲＡＭＩ／Ｆ２と接続された１２８本のパラレルラインによって送信される。

ＤＱＩＮ信号は、読み出し対象となる１２８ビットのデータを示し、ＳＤＲＡＭＩ／Ｆ２と接続された１２８本のパラレルラインによって受信される。

ＯＤＴ信号は、終端抵抗ｒ０〜ｒ３のうちのいずれかの終端抵抗を指定し、指定した終端抵抗をオン又はオフさせる信号である。ＯＤＴＣＯＮ信号は、ＳＤＲＡＭＩ／Ｆ２が備える終端抵抗ｒｓをオン又はオフさせる信号である。

なお、本実施の形態において、デバイスマネージャ１１及びコマンドディスパッチャ１２が省電力制御手段の一例に相当し、ストローブ生成部１７がデータ転送手段の一例に相当し、コマンド生成部１３及びストローブ生成部１７が終端抵抗制御手段の一例に相当し、コマンド生成部１３が省電力移行保留手段の一例に相当する。

次に、メモリコントローラ１がメモリデバイスを省電力モードに設定する際の動作について簡単に説明する。なお、デバイスマネージャ１１は、メモリデバイスＭＤ０〜ＭＤ３の状態を監視しており、最終アクセス時刻から所定時間経過したメモリデバイスを省電力モードに設定する。デバイスマネージャ１１により生成された省電力移行要求はアービタ１６に出力され、アービタ１６は、出力された省電力移行要求をトランザクションとしてキューバッファ１４に登録する。コマンドディスパッチャ１２は、キューバッファ１４から省電力移行要求を読み出し、コマンド生成部１３に出力する。コマンドディスパッチャ１２は、省電力移行要求をキューバッファ１４から読み出し、省電力移行要求コマンドを発行するためのコマンド発行要求をコマンド生成部１３に出力する。

コマンド発行要求を受け付けたコマンド生成部１３は、メモリデバイスＭＤ０〜ＭＤ３のうち、当該省電力移行要求によって指定されたデバイスを省電力モードに設定するための信号をＳＤＲＡＭＩ／Ｆ２に出力する。なお、コマンド生成部１３は、ＣＫＥ信号により、省電力モードに設定するためのメモリデバイスを指定すると共に、ＭＣＳ＿ｂ信号、ＲＡＳ＿ｂ信号、ＣＡＳ＿ｂ信号、ＭＷＥ＿ｂ信号の４つの信号を用いて、ＣＫＥ信号によって指定したメモリデバイスを省電力モードに設定する。

図３は、メモリデバイスＭＤ２の終端抵抗ｒ２をオンしてメモリデバイスＭＤ０からデータを読み出した後、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出す際のタイミングチャートを示している。図３において、「ＣＫ」はクロック生成部２０が生成するクロックを示す。「ｃｄＣｏｍｍａｎｄ」はコマンドディスパッチャ１２が出力するコマンド発行要求を示し、「ｃｄＤｅｖｉｃｅ」及び「ｃｄＯＤＴｔａｒｇｅｔ」を含む。「ｃｄＤｅｖｉｃｅ」はデータの読み出し又は書き込み対象となるメモリデバイスを示す。「ｃｄＯＤＴｔａｒｇｅｔ」はオン又はオフされる終端抵抗を示す。「ＯＤＴ＿ｔｒｉｇｇｅｒ＿ｄｅｖ」はコマンド生成部１３が出力するデータ転送トリガを示し、「ＯＤＴｔａｒｇｅｔ」を含む。「ＯＤＴｔａｒｇｅｔ」は、オン又はオフされる終端抵抗を示す。「ＯＤＴ＿ｔｒｉｇｇｅｒ＿ｃｏｎ」はＳＤＲＡＭＩ／Ｆ２が備える終端抵抗ｒｓをオン又はオフするための信号である「ＯＤＴＣＯＮ」の立ち上がりタイミングを決定するための信号を示す。「ＯＤＴＣＯＮ」は、終端抵抗ｒｓをオン又はオフするための信号を示す。

「ＣｏｍｍａｎｄＲａｎｋ」はコマンド発行要求の優先順位を示す。「ＯＤＴ状態ｓ」は終端抵抗ｒｓがオン又はオフしている状態を示し、四角形の部分がオン状態を示している。「ＯＤＴ状態０」は終端抵抗ｒ０がオン又はオフしている状態を示し、四角形の部分がオン状態を示している。「ＯＤＴ状態２」は終端抵抗ｒ２がオン又はオフしている状態を示し、四角形の部分がオン状態を示している。「Ｒａｎｋ０」はメモリデバイスＭＤ０を示し、「Ｒａｎｋ２」はメモリデバイスＭＤ２を示す。

まず、時刻Ｔ０において、コマンドディスパッチャ１２は、メモリデバイスＭＤ０を通常動作モードに設定するために、「ＡＣＴ、ｒ０」のコマンド発行要求Ｃ１をコマンド生成部１３に出力する。これにより、メモリデバイスＭＤ０は、通常動作モードに設定される。時刻Ｔ２において、コマンドディスパッチャ１２は、メモリデバイスＭＤ２を通常動作モードに設定するために、「ＡＣＴ、ｒ２」のコマンド発行要求Ｃ２をコマンド生成部１３に出力する。これにより、メモリデバイスＭＤ２は、通常動作モードに設定される。

時刻Ｔ４において、コマンドディスパッチャ１２は、終端抵抗ｒ２をオンしてメモリデバイスＭＤ０からデータを読み出すために「ＲＥＡＤＡ、ｒ０、ｒ２」のコマンド発行要求Ｃ３をコマンド生成部１３に出力する。

時刻Ｔ６において、コマンド生成部１３は、コマンド発行要求Ｃ３に従って、終端抵抗ｒ２をオンするために「ｒ２」のデータ転送トリガＯ１をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ２をオンするためにＯＤＴ２を所定の時間ＴＩ１ハイレベルにする。ここで、時間ＴＩ１は、通常動作モードに設定されたメモリデバイスの終端抵抗をオンするために、予め定められた時間であり、クロックＣＫの３周期分の長さに相当する。

これにより、終端抵抗ｒ２は、ＯＤＴ２がハイレベルになった時刻Ｔ７の次のクロックＣＫの立ち上がり時刻である時刻Ｔ８から一定の遅延時間ｔＡＯＮＤが経過したときに、オンし、ＯＤＴ２がローレベルになった時刻Ｔ１０の次のクロックＣＫの立ち上がり時刻である時刻Ｔ１１から一定の遅延時間ｔＡＯＦＤが経過したときにオフする。ここで、終端抵抗ｒ２がオンする時間を時間ＴＩ２とする。コマンド生成部１３は、終端抵抗ｒ２がオンしている時間において、メモリデバイスＭＤ０からデータＱ０〜Ｑ３を含むＤＱ信号を読み出す。

時刻Ｔ７において、コマンドディスパッチャ１２は、終端抵抗ｒ０をオンすると共に、メモリデバイスＭＤ２からデータを読み出すために「ＲＥＡＤＡ、ｒ２、ｒ０」のコマンド発行要求Ｃ４をコマンド生成部１３に出力する。

時刻Ｔ９において、コマンド生成部１３は、コマンド発行要求Ｃ４に従って、終端抵抗ｒ０をオンするために「ｒ０」のデータ転送トリガＯ２をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ０をオンするためにＯＤＴ０を時間ＴＩ１だけハイレベルにする。終端抵抗ｒ０は、終端抵抗ｒ２と同様、ＯＤＴ０に従って、時間ＴＩ２だけオンする。コマンド生成部１３は、終端抵抗ｒ０がオンしている時間において、メモリデバイスＭＤ２からデータＱ０〜Ｑ３を含むＤＱ信号を読み出す。

なお、終端抵抗ｒ０と終端抵抗ｒ２とがオンしている時間においてハッチングで示された領域は、終端抵抗ｒ０のオンと終端抵抗ｒ２とが共にオンしており、重複状態にあることを示している。この重複状態においては、データＱ０〜Ｑ３が読み出されない。

このように、ストローブ生成部１７は、データ転送トリガＯ１を受信した時、ＯＤＴ２をハイレベルにした後、終端抵抗ｒ２がオンされる時間である遅延時間ｔＡＯＮＤが経過した時刻Ｔ１０において、メモリデバイスＭＤ０からデータＱ０〜Ｑ３の読み出しを開始する。そして、ＯＤＴ２をローレベルにしてから終端抵抗ｒ２がオフされる時間である遅延時間ｔＡＯＦＤが経過するまでにデータＱ０〜Ｑ３の読み出しを終了させている。そのため、メモリデバイスＭＤ２の終端抵抗ｒ２がオンしているタイミングとデータＱ０〜Ｑ３の読み出しタイミングが一致し、正確なデータ転送が実現されていることができる。

図４は、メモリデバイスＭＤ２の終端抵抗ｒ２をオンしてメモリデバイスＭＤ０にデータを書き込んだ後、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込む際のタイミングチャートを示している。

時刻Ｔ０において、コマンドディスパッチャ１２は、メモリデバイスＭＤ０を通常動作モードに設定するために、「ＡＣＴ、ｒ０」のコマンド発行要求Ｃ１をコマンド生成部１３に出力する。これにより、メモリデバイスＭＤ０は、通常動作モードに設定される。時刻Ｔ２において、コマンドディスパッチャ１２は、メモリデバイスＭＤ２を通常動作モードに設定するために、「ＡＣＴ、ｒ２」のコマンド発行要求Ｃ２をコマンド生成部１３に出力する。これにより、メモリデバイスＭＤ２は、通常動作モードに設定される。

時刻Ｔ４において、コマンドディスパッチャ１２は、終端抵抗ｒ２をオンしてメモリデバイスＭＤ０にデータを書き込むために「ＷＲＩＴＡ、ｒ０、ｒ２」のコマンド発行要求Ｃ３をコマンド生成部１３に出力する。

時刻Ｔ５において、コマンド生成部１３は、コマンド発行要求Ｃ３に従って、終端抵抗ｒ２をオンするために「ｒ２」のデータ転送トリガＯ１をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ２をオンするためにＯＤＴ２信号を所定の時間ＴＩ１ハイレベルにする。ストローブ生成部１７は、終端抵抗ｒ２がオンしている時間ＴＩ２において、メモリデバイスＭＤ０にデータＤ０〜Ｄ３を含むＤＱ信号を出力し、データＤ０〜Ｄ３を書き込む。

時刻Ｔ７において、コマンドディスパッチャ１２は、終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込むために「ＷＲＩＴＡ、ｒ２、ｒ０」のコマンド発行要求Ｃ４をコマンド生成部１３に出力する。

時刻Ｔ８において、コマンド生成部１３は、コマンド発行要求Ｃ４に従って、終端抵抗ｒ０をオンするために「ｒ０」のデータ転送トリガＯ２をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ０をオンするためにＯＤＴ０を時間ＴＩ１だけハイレベルにする。ストローブ生成部１７は、終端抵抗ｒ０がオンしている時間ＴＩ２において、メモリデバイスＭＤ２にデータＤ０〜Ｄ３を含むＤＱ信号を出力し、データＤ０〜Ｄ３を書き込む。

なお、終端抵抗ｒ０と終端抵抗ｒ２とがオンしている時間においてハッチングで示された領域は、終端抵抗ｒ０のオンと終端抵抗ｒ２とが共にオンしており、重複状態にあることを示している。

このように、ストローブ生成部１７は、データ転送トリガＯ１を受信した時、ＯＤＴ２をハイレベルにした後、終端抵抗ｒ２がオンされる時間である遅延時間ｔＡＯＮＤが経過した時刻Ｔ９において、メモリデバイスＭＤ０に対してデータＤ０〜Ｄ３の書き込みを開始する。そして、ＯＤＴ２をローレベルにしてから終端抵抗ｒ２がオフされる時間である遅延時間ｔＡＯＮＤが経過するまでにデータＤ０〜Ｄ３の書き込みを終了させている。そのため、メモリデバイスＭＤ２がオンしているタイミングとデータＤ０〜Ｄ３の書き込みタイミングが一致し、正確なデータ転送が実現されていることができる。

図５は、メモリデバイスＭＤ２の終端抵抗ｒ２をオンしてメモリデバイスＭＤ０からデータを読み出した後、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込む際のタイミングチャートを示している。

時刻Ｔ６において、コマンド生成部１３は、コマンド発行要求Ｃ３に従って、終端抵抗ｒ２をオンするために「ｒ２」のデータ転送トリガＯ１をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ２をオンするためにＯＤＴ２を所定の時間ＴＩ１ハイレベルにする。ストローブ生成部１７は、終端抵抗ｒ２がオンしている時間ＴＩ２において、メモリデバイスＭＤ０からデータＱ０〜Ｑ３を含むＤＱ信号を読み出す。

時刻Ｔ８において、コマンドディスパッチャ１２は、終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込むために「ＷＲＩＴＡ、ｒ２、ｒ０」のコマンド発行要求Ｃ４をコマンド生成部１３に出力する。

時刻Ｔ９において、コマンド生成部１３は、コマンド発行要求Ｃ４に従って、終端抵抗ｒ０をオンするために「ｒ０」のデータ転送トリガＯ２をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ０をオンするためにＯＤＴ０を時間ＴＩ１だけハイレベルにする。ストローブ生成部１７は、終端抵抗ｒ０がオンしている時間ＴＩ２において、メモリデバイスＭＤ２にデータＤ０〜Ｄ３を含むＤＱ信号を出力し、データＤ０〜Ｄ３を書き込む。

このように、ストローブ生成部１７は、データ転送トリガＯ１を受信した時、ＯＤＴ２をハイレベルにした後、終端抵抗ｒ２がオンされる時間である遅延時間ｔＡＯＮＤが経過した時刻Ｔ１０において、メモリデバイスＭＤ０からデータＱ０〜Ｑ３の読み出しを開始する。そして、ＯＤＴ２をローレベルにしてから終端抵抗ｒ２がオフするまでの時間である遅延時間ｔＡＯＦＤが経過するまでにデータＱ０〜Ｑ３の読み出しを終了させている。そのため、メモリデバイスＭＤ２がオンしているタイミングとデータＱ０〜Ｑ３の読み出しタイミングが一致し、正確なデータ転送が実現されていることができる。

図６は、メモリデバイスＭＤ２の終端抵抗ｒ２をオンしてメモリデバイスＭＤ０にデータを書き込んだ後、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出す際のタイミングチャートを示している。

時刻Ｔ６において、コマンド生成部１３は、コマンド発行要求Ｃ３に従って、終端抵抗ｒ２をオンするために「ｒ２」のデータ転送トリガＯ１をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ２をオンするためにＯＤＴ２を所定の時間ＴＩ１ハイレベルにする。ストローブ生成部１７は、終端抵抗ｒ２がオンしている時間ＴＩ２において、メモリデバイスＭＤ０にデータＤ０〜Ｄ３を含むＤＱ信号を出力し、データＤ０〜Ｄ３を書き込む。

時刻Ｔ８において、コマンドディスパッチャ１２は、終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出すために「ＲＥＡＤＡ、ｒ２、ｒ０」のコマンド発行要求Ｃ４をコマンド生成部１３に出力する。

時刻Ｔ９において、コマンド生成部１３は、コマンド発行要求Ｃ４に従って、終端抵抗ｒ０をオンするために「ｒ０」のデータ転送トリガＯ２をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ０をオンするためにＯＤＴ０を時間ＴＩ１だけハイレベルにする。ストローブ生成部１７は、終端抵抗ｒ０がオンしている時間ＴＩ２において、メモリデバイスＭＤ２からデータＱ０〜Ｑ３を含むＤＱ信号を読み出す。

このように、ストローブ生成部１７は、データ転送トリガＯ１を受信した時、ＯＤＴ２をハイレベルにした後、終端抵抗ｒ２がオンされる時間である遅延時間ｔＡＯＮＤが経過した時刻Ｔ９において、メモリデバイスＭＤ０に対してデータＤ０〜Ｄ３の書き込みを開始する。そして、ＯＤＴ２をローレベルにしてから終端抵抗ｒ２がオフされる時間である遅延時間ｔＡＯＦＤが経過するまでにデータＤ０〜Ｄ３の書き込みを終了させている。そのため、メモリデバイスＭＤ２がオンしているタイミングとデータＤ０〜Ｄ３の書き込みタイミングが一致し、正確なデータ転送が実現されていることができる。

図７は、省電力モードに設定されたメモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出す際のタイミングチャートを示している。なお、本タイミングチャートにおいて、時刻Ｔ０以前において、メモリデバイスＭＤ０は省電力モードに設定されているものとする。

まず、時刻Ｔ０において、コマンドディスパッチャ１２は、メモリデバイスＭＤ２を通常動作モードに設定するために、「ＡＣＴ、ｒ２」のコマンド発行要求Ｃ１をコマンド生成部１３に出力する。これにより、メモリデバイスＭＤ２は、通常動作モードに設定される。

時刻Ｔ４において、コマンドディスパッチャ１２は、終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出すために「ＲＥＡＤＡ、ｒ２、ｒ０」のコマンド発行要求Ｃ２をコマンド生成部１３に出力する。

時刻Ｔ７において、コマンド生成部１３は、コマンド発行要求Ｃ２に従って、終端抵抗ｒ０をオンするために「ｒ０」のデータ転送トリガＯ１をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ０をオンするためにＯＤＴ０を所定の時間ＴＩ３ハイレベルにする。ストローブ生成部１７は、終端抵抗ｒ０がオンしている時間（ＴＩ１＋ｔＯＡＦＤ）において、メモリデバイスＭＤ２からデータＱ０〜Ｑ３を含むＤＱ信号を読み出す。

ここで、時間ＴＩ３は、ＯＤＴ０の立ち上がり時から、所定の遅延時間ｔＡＯＮＰＤ（ｍａｘ）に所定の時間（ＴＩ１＋ｔＡＯＦＤ）を加えた時間である。なお、ＴＩ１は、メモリデバイスＭＤ０が通常動作モードに設定されている場合において、ＯＤＴ０がオンされる時間を示し、図４〜図６に示す時間ＴＩ１と同じ値である。また、ｔＡＯＦＤは、省電力モードに設定されたメモリデバイスＭＤ０において、ＯＤＴ０に対して実際にオン又はオフするタイミングが、通常動作モードに設定されている場合に比べて遅延することを考慮して与えられたマージンである。

これにより、メモリデバイスＭＤ０は、ＯＤＴ０の立ち上がり時から、遅延時間ｔＡＯＮＰＤ（ｍａｘ）が経過するまでのいずれかのタイミングでオンし、ＯＤＴ０がローレベルになってから、所定の遅延時間ｔＡＯＦＰＤ（ｍａｘ）が経過するまでのいずれかのタイミングでオフする。従って、メモリデバイスＭＤ０がオンしている時間は、時間ＴＩ４よりも短い場合もあるが、少なくとも時間（ＴＩ１＋ｔＡＯＦＤ）の間はオンしている。そして、ストローブ生成部１７は、時間（ＴＩ１＋ｔＯＡＦＤ）において、メモリデバイスＭＤ２からデータＱ０〜Ｑ３を含むＤＱ信号を読み出す。

このように、メモリデバイスＭＤ０が省電力モードに設定されている場合は、ＯＤＴ０に対して実際にメモリデバイスＭＤ０がオン又はオフするタイミングが通常動作モードに設定されている場合に比べて遅延すると共に、遅延時間ｔＡＯＮＰＤ及びｔＡＯＦＰＤが不安定であることを考慮して、少なくとも時間（ＴＩ１＋ｔＯＡＦＤ）の間は、メモリデバイスＭＤ０がオンされるように、ＯＤＴ０のハイ、ローのタイミングを決定している。そして、ストローブ生成部１７は、データ転送トリガＯ１を受信した時から終端抵抗ｒ０が確実にオンされる時間であるｔＡＯＮＰＤ（ｍａｘ）が経過した時に、データＱ０〜Ｑ３の読み出しを開始し、終端抵抗ｒ０がオフされる最短時刻である時刻Ｔ１４が経過するまでにデータＱ０〜Ｑ３の読み出しを終了させている。そのため、メモリデバイスＭＤ２からデータＱ０〜Ｑ３を読み出す時は、必ず終端抵抗ｒ０をオンさせることが可能となり、メモリデバイスＭＤ２から正確にデータＱ０〜Ｑ３を読み出すことができる。

図８は、省電力モードに設定されたメモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込む際のタイミングチャートを示している。なお、本タイミングチャートにおいて、時刻Ｔ０以前において、メモリデバイスＭＤ０は省電力モードに設定されているものとする。

時刻Ｔ４において、コマンドディスパッチャ１２は、終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込むために「ＷＲＩＴＡ、ｒ２、ｒ０」のコマンド発行要求Ｃ２をコマンド生成部１３に出力する。

時刻Ｔ６において、コマンド生成部１３は、コマンド発行要求Ｃ２に従って、終端抵抗ｒ０をオンするために「ｒ０」のデータ転送トリガＯ１をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ０をオンするためにＯＤＴ０を所定の時間ＴＩ３ハイレベルにする。ストローブ生成部１７は、終端抵抗ｒ０がオンしている時間（ＴＩ１＋ｔＯＡＦＤ）において、メモリデバイスＭＤ２にデータＤ０〜Ｄ３を含むＤＱ信号を出力し、データＤ０〜Ｄ３を書き込む。

このように、メモリデバイスＭＤ０が省電力モードに設定されている場合は、ＯＤＴ０に対して実際にメモリデバイスＭＤ０がオン又はオフするタイミングが通常動作モードに設定されている場合に比べて遅延すると共に、遅延時間ｔＡＯＮＰＤ及びｔＡＯＦＰＤが不安定であることを考慮して、少なくとも時間（ＴＩ１＋ｔＯＡＦＤ）の間は、メモリデバイスＭＤ０がオンされるように、ＯＤＴ０のハイ、ローのタイミングを決定している。そして、ストローブ生成部１７は、データ転送トリガＯ１を受信した時から終端抵抗ｒ０が確実にオンされる時間であるｔＡＯＮＰＤ（ｍａｘ）が経過した時に、メモリデバイスＭＤ２にデータＤ０〜Ｄ３の書き込みを開始し、終端抵抗ｒ０がオフされる最短時刻である時刻Ｔ１４が経過するまでにデータＤ０〜Ｄ３の書き込みを終了させている。そのため、メモリデバイスＭＤ２にデータＤ０〜Ｄ３を書き込む時は、必ず終端抵抗ｒ０をオンさせることが可能となり、メモリデバイスＭＤ２に正確にデータＤ０〜Ｄ３を書き込むことができる。

図９は、コマンドディスパッチャ１２が、通常動作モードに設定されたメモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出すためのコマンド発行要求を出力した後、メモリデバイスＭＤ０を省電力モードに設定するコマンド発行要求が発生したときの処理を示すタイミングチャートである。

まず、時刻Ｔ７において、コマンドディスパッチャ１２は、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出すための「ＲＥＡＤＡ、ｒ２、ｒ０」のコマンド発行要求Ｃ１をコマンド生成部１３に出力する。時刻Ｔ８において、コマンドディスパッチャ１２は、メモリデバイスＭＤ０を省電力モードに設定するためのコマンド発行要求をコマンド生成部１３に出力する。このとき、コマンド生成部１３は、コマンド発行要求Ｃ１を出力しており、この処理が終了していないため、メモリデバイスＭＤ０を省電力モードに設定することなく、省電力モードに設定するためのコマンド発行要求を保留する。

時刻Ｔ１０において、コマンド生成部１３は、コマンド発行要求Ｃ１に従って、終端抵抗ｒ０をオンするために「ｒ０」のデータ転送トリガＯ１をストローブ生成部１７に出力し、ストローブ生成部１７は、終端抵抗ｒ０をオンするためにＯＤＴ０信号を所定の時間ＴＩ１ハイレベルにし、終端抵抗ｒ０をオンする。ストローブ生成部１７は、終端抵抗ｒ０がオンしている時間において、メモリデバイスＭＤ２からデータＱ０〜Ｑ３を含むＤＱ信号を読み出す。

時刻Ｔ１７において、コマンド生成部１３は、ＯＤＴ０がローレベルになったときから、所定の時間ＴＩ６が経過したときに、ＣＫＥ０をローレベルにし、メモリデバイスＭＤ０を省電力モードに設定する。ここで、時間ＴＩ６は、ＯＤＴ０がローレベルになってから、実際に終端抵抗ｒ０がオフするまでの予め定められた値が採用されている。そのため、メモリデバイスＭＤ２にデータＱ０〜Ｑ３の読み出し中に、終端抵抗ｒ０がオフにされず、データＱ０〜Ｑ３を正しく読み出すことができる。

ここで、コマンド生成部１３は、メモリデバイスＭＤ０を省電力モードに設定するためのコマンド発行要求を保留している時間において、メモリデバイスＭＤ０に対して、データを書き込む又は読み出す等のコマンド発行要求を受信した場合、すなわち、省電力モードへの移行を保留しているメモリデバイスに対して、保留中に新たなトランザクションが発生した場合、コマンド生成部１３は、保留していた省電力モードに設定するためのコマンド発行要求を破棄する。

以上説明したように、本実施の形態によるメモリコントローラ１によれば、各メモリデバイスが省電力モードに設定されているか通常動作モードに設定されているかに応じて、メモリデバイスをオン又はオフするタイミングが変更されているため、終端抵抗がオンしている時間にデータを読み出し又は書き込むことが可能となり、データ転送処理を正確に行うことができる。

本実施の形態によるメモリコントローラ１が適用されたメモリシステムのブロック図を示している。図１に示すメモリコントローラ１の詳細な構成を示すブロック図である。メモリデバイスＭＤ２の終端抵抗ｒ２をオンしてメモリデバイスＭＤ０からデータを読み出した後、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出す際のタイミングチャートを示している。メモリデバイスＭＤ２の終端抵抗ｒ２をオンしてメモリデバイスＭＤ０にデータを書き込んだ後、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込む際のタイミングチャートを示している。メモリデバイスＭＤ２の終端抵抗ｒ２をオンしてメモリデバイスＭＤ０からデータを読み出した後、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込む際のタイミングチャートを示している。メモリデバイスＭＤ２の終端抵抗ｒ２をオンしてメモリデバイスＭＤ０にデータを書き込んだ後、メモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出す際のタイミングチャートを示している。省電力モードに設定されたメモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出す際のタイミングチャートを示している。省電力モードに設定されたメモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２にデータを書き込む際のタイミングチャートを示している。コマンドディスパッチャ１２が、通常動作モードに設定されたメモリデバイスＭＤ０の終端抵抗ｒ０をオンしてメモリデバイスＭＤ２からデータを読み出すためのコマンド発行要求を出力した後、メモリデバイスＭＤ０を省電力モードに設定するコマンド発行要求が発生したときの処理を示すタイミングチャートである。

１メモリコントローラ
１１デバイスマネージャ
１２コマンドディスパッチャ
１３コマンド生成部
１４キューバッファ
１５リフレッシュ部
１６アービタ
１７ストローブ生成部
２０クロック生成部
ＭＤ０〜ＭＤ３メモリデバイス
ホストＩ／Ｆ１８
Ｍ１メモリモジュール
Ｍ２メモリモジュール
Ｏ１データ転送トリガ
Ｏ２データ転送トリガ
Ｑ０〜Ｑ３データ
ｒ０〜ｒ３，ｒｓ終端抵抗

Claims

ＤＤＲ２−ＳＤＲＡＭからなる複数のメモリデバイスを制御するメモリコントローラであって、
前記複数のメモリデバイスは、各々終端抵抗を備え、
各メモリデバイスを通常動作モードから省電力モードに個別に移行させる省電力制御手段と、
前記メモリデバイスからデータを読み出す又は前記メモリデバイスにデータを書き込むデータ転送処理を実行するデータ転送手段と、
各終端抵抗を個別にオン・オフするための制御信号を生成し、制御対象となるメモリデバイスに出力する終端抵抗制御手段とを備え、
前記終端抵抗制御手段は、前記省電力制御手段によりメモリデバイスが省電力モードに移行されているか否かに応じて、当該メモリデバイスへの前記制御信号の出力タイミングを変更することにより、前記データ転送手段によるデータ転送時間中、当該メモリデバイスをオンさせることを特徴とするメモリコントローラ。
前記データ転送手段により、あるメモリデバイスに対してデータ転送処理が実行されている状態において、前記省電力制御手段により他のメモリデバイスを省電力モードに移行させるための省電力移行要求が発行された場合、あるメモリデバイスに対するデータ転送処理が終了するまで前記省電力移行要求を保留し、あるメモリデバイスに対するデータ転送処理が終了した後、他のメモリデバイスを省電力モードに移行させる省電力移行保留手段を更に備えることを特徴とする請求項１記載のメモリコントローラ。
前記省電力移行保留手段は、他のメモリデバイスに対する省電力移行要求を保留している間に、他のメモリデバイスに対するトランザクションが発生した場合、前記省電力移行要求を破棄することを特徴とする請求項２記載のメモリコントローラ。