JP4618598B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に係り、特にボンディングオプションとして同じ内部回路に接続された複数のボンディングパッドを備え、ボンディングパッドと内部回路間の配線をテストするテスト回路を備えた半導体装置に関する。

近年、デジタルコンシューマー機器は小型化が進み、特にモバイル機器では１つの基板に複数の半導体チップを搭載することで、大幅な小型化がなされている。例えば、ＣＰＵ、記憶素子としてのＤＲＡＭやフラッシュメモリ等の複数のチップを、１枚の基板に搭載し、単一のデバイス部品として樹脂によりパッケージングされている。これらのパッケージング技術としては、マルチ・チップ・パッケージ（Multi Chip Package）やシステム・イン・パッケージ（System In Package）や、パッケージ・オン・パッケージ（Package On Package）など、数々のパッケージ方法が用いられている。

これらのパッケージングは、主として機器メーカー側によってなされる。そのために、機器メーカーは、ＣＰＵあるいはＤＲＡＭなどの半導体チップを半導体メーカーから個別に購入することになる。しかし、機器メーカーにおいては、それぞれの機器を最も小型化できるように設計される。そのために半導体チップに要求されるボンディングパッドの位置は、機器メーカー毎、あるいは機器毎に異なることになる。その結果半導体メーカーは、それぞれの機器メーカーから、さまざまなボンディングパッド位置の半導体チップが要求されることになる。例えば、機器メーカーＡ社からは、チップ上向かって左側にパッド列を配置したＤＲＡＭが要求され、また機器メーカーＢ社からは、チップ上向かって右側にパッド列を配置したＤＲＡＭが要求される、といった具合である。

しかるに、ＤＲＡＭを生産する半導体メーカーとしては、前記の事情が近年発生するとはいえ、パッド配置を換えただけのチップを、出荷先メーカー毎に製作、出荷することは、時間的にも費用的にも得策ではない。そこで、半導体メーカーは、複数の出荷先メーカーのいずれにも対応できるだけの複数のパッドをＤＲＡＭチップ上に配置させた半導体チップを用意する。出荷先の機器メーカーは、どのパッド群を使用するのかを選択し、自社の希望するパッドへボンディングを行う。ＤＲＡＭチップの変更なしに複数機器メーカーへの出荷を可能としている。このように複数のパッドを用意し、必要に応じてパッドを選択し、ボンディングすることを、ボンディングオプション技術と呼ぶ。

ところが、半導体メーカーとしては同じ内部回路に接続された複数のパッドを有することで、動作試験においてさらなる問題が発生する。半導体メーカーは、顧客である複数機器メーカーへの出荷を前に、電気的動作試験を行う必要がある。しかし、ボンディングオプションとして複数のパッド群が存在する場合には、出荷先毎に、そのいずれかを選択して試験を実施する必要がある。これら複数のパッド群のなかから出荷先の希望するパッドを選択し、それぞれに対し、針（プローブ針）を接触させるプローブカード（プローブ針をチップのパッドに必要な個数接触させるための装置）を準備し、試験することは、またしても、経費と時間のロスにつながる。

そのために、１組のボンディングパッド群によりＤＲＡＭの試験を実施して、ＤＲＡＭ内部の機能試験を実施する。この場合には残りのパッドとの接続配線は検査されないことになる。この検査されていない接続配線部分を検査する必要があるという問題が生じる。これらの検査としては、例えば、未検査のパッドにプローブカードを接触させないで、低コストで簡便なテスト手段が望まれている。

半導体装置の動作試験のテスト回路としては、例えば特許文献１には複数のメモリに対して同時読み出しを行い、不具合のメモリを検出するテスト回路が開示されている。上記文献によれば、トライステートバスに接続されるメモリの出力ドライバ部分を流れる電流を検出する電流検出回路と、故障箇所診断回路を設けている。メモリ出力に故障がある場合には、貫通電流が流れ、この貫通電流を検出し故障メモリを検出している。しかし、これらのテスト回路は異なる出力レベルを検出するものであり、例えば配線が断線した場合には検出できない。従って、複数のパッドを備えた半導体装置の未検査のパッド配線の検査には適用できない。

特開２００３−１３２６９８号公報

上記したように同じ内部回路に接続されるボンディングパッドを複数備えた半導体装置には、動作試験において未検査となるボンディングパッドとその近傍の内部配線が存在するという問題がある。ボンディングパッドとその近傍の内部配線部分を、まとめてパッド配線と略記する。この未検査状態のパッド配線の検査を、未検査のパッドにプローブカードを接触させないで、簡単に試験するテスト方法が望まれている。

本発明の課題は，上記した問題に鑑み、未検査状態のパッド配線を、簡単に試験できるテスト回路を提供することにある。具体的にはチップ内部に、動作試験において未検査となるパッドに論理レベルを供給するレベル設定回路と、内部回路近傍の内部配線にレベル検出回路を設ける。レベル設定回路から供給されるレベルを内部回路近傍のレベル検出回路で判定する。このような未検査状態で残るパッド配線の検査を、簡単に試験するテスト回路、及び半導体装置を提供することにある。

本発明は上記した課題を解決するため、基本的に下記に記載される技術を採用するものである。またその技術趣旨を逸脱しない範囲で種々変更できる応用技術も、本願に含まれる。

本発明の半導体装置は、ボンディングオプションとして複数のボンディングパッドを有する半導体装置において、特定のボンディングパッドを使用して動作試験を行い、前記動作試験に使用されていないボンディングパッドと、内部回路とを接続する内部配線をテストするテスト回路を備えたことを特徴とする。

本発明の半導体装置において、前記テスト回路は、前記動作試験に使用されていないボンディングパッドに接続されたレベル設定回路と、前記内部回路の近傍の内部配線に接続されたレベル検出回路から構成されたことを特徴とする。

本発明の半導体装置において、前記レベル設定回路は、前記動作試験に使用されていないボンディングパッドを、ハイレベル及びローレベルに駆動する駆動手段を備えたことを特徴とする。

本発明の半導体装置において、前記駆動手段を構成するトランジスタのチャネル長（Ｌ）は、チャネル幅（Ｗ）より大きく設定されていることを特徴とする。

本発明の半導体装置において、前記レベル設定回路は、高位側電源イネーブル信号により活性化され前記内部配線をハイレベルに駆動する第１のトランジスタと、低位側電源イネーブル信号により活性化され前記内部配線をローレベルに駆動する第２のトランジスタとを備えたことを特徴とする。

本発明の半導体装置において、前記レベル設定回路は、入力信号と、高位側電源イネーブル信号及び低位側電源イネーブル信号を入力とするトライステート型インバータで構成されたことを特徴とする。

本発明の半導体装置において、前記レベル検出回路は、前記内部配線の信号レベルを反転して出力するトライステート型インバータにより構成され、前記トライステート型インバータの出力は、他の内部配線に対し同様に構成されたトライステート型インバータの出力と共通接続されたことを特徴とする。

本発明の半導体装置において、前記テスト回路は、前記レベル検出回路の出力を入力とする判定回路をさらに備えたことを特徴とする。

本発明の半導体装置において、前記判定回路は、前記内部配線に設けられたレベル検出回路の出力と、他の内部配線に設けられたレベル検出回路の出力とを比較し、前記出力が同一レベルであるかどうかを判定することを特徴とする。

本発明のテスト回路は、ボンディングパッドに接続されたレベル設定回路と、前記ボンディングパッドと内部回路とを接続する内部配線に接続されたレベル検出回路とを備え、前記レベル設定回路に接続されたボンディングパッドと前記内部回路との接続状態をテストすることを特徴とする。

本発明のテスト回路において、前記レベル検出回路の出力を入力とする判定回路をさらに備えたことを特徴とする。

ボンディングオプションとして同じ内部回路に接続されるパッドを複数備えた半導体装置において、未検査状態で残るパッドに論理レベルを供給するレベル設定回路、内部回路近傍の内部配線にレベル検出回路を設け、レベル設定回路のレベルを内部回路近傍で判定する構成とする。これらの構成とすることで、未検査状態で残るパッド配線の検査を、簡単に試験するテスト回路、及び半導体装置が得られる。

これらの構成とすることで、さらに下記の効果が得られる。第１の効果は、プローブカードなどの検査に必要な測定装置を、複数作成することがないため、かかる費用と時間を節約することができる、という点である。

第２の効果は、本発明の半導体装置が組み込まれたデバイスの検査により、不良箇所が判定できることである。仮に、入力信号の電流リーク不具合、または、断線不具合があるとする。その場合の不具合箇所が、本半導体装置内部に存在するのか、または、その外部に存在するのか判断できる。外部の不具合とは、例えば、ボンディングワイヤが外れている不具合や、パッケージ内部の基板上の配線で短絡が発生している不具合、などがある。このことは、複数メーカーがチップを提供し、別のメーカーが組み立てる、といった近年の開発の現場では、不具合の責任者を明確にするために、ぜひとも必要とされている事項である。

第３の効果は、前記の第１および第２の効果を発揮するテスト回路を非常に簡易かつ設置面積の非常に小さい方法で提供し、テスト方法も簡易である、という点にある。かかるテスト回路を盛り込むことでの、チップサイズの増加は最小であり、チップのウエハ当たりの取得数の減りは、最小に押さえ込まれている。さらに、試験する際の方法に特段の困難性がなく、いたって平易なため、テスト実施者は、短時間でプログラミングが可能となる。これらの理由で、かかる経費は最小に抑えられる点である。

本発明の半導体装置について、図面を参照して説明する。

実施例１として、図１〜図３を用いて説明する。図１には実施例１に係るテスト回路図、図２には内部配線に不具合がない場合の動作波形図、図２には内部配線に不具合がある場合の動作波形図を示す。

図１は、本発明のテスト回路の実施例の一例である。図１に示すように、ボンディングパッドは、１つの内部回路に対し、それぞれ２個のボンディングパッドを備えている。それらは例えば、内部回路である入力レシーバ１１１には信号ＲＡＳＢの２つのボンディングパッド１０１−１、１０１−２が接続されている。同様に信号ＣＡＳＢとしてボンディングパッド１０２−１、１０２−２が，信号ＷＥＢとしてボンディングパッド１０３−１，１０３−２がそれぞれ接続されている。本発明においては、入力端子であるＲＡＳＢ、ＣＡＳＢ、ＷＥＢについて説明しているが、特にこれらに限定されるものではなく、例えば、他の入力端子とか、出力端子にも適用できるものである。

２組のボンディングパッドのうち１０１−２，１０２−２，１０３−２のボンディングパッド群は動作試験時に使用されたパッド群であり、１０１−１、１０２−１、１０３−１のパッド群は動作試験時には使用されなかったパッド群である。そのため、ボンディングパッド１０１−１から節点Ａまでの内部ＲＡＳＢ配線、ボンディングパッド１０２−１から節点Ｂまでの内部ＣＡＳＢ配線、ボンディングパッド１０３−１から節点Ｃまでの内部ＷＥＢ配線は未検査の状態である。これらの未検査のパッドと節点間の配線をまとめてパッド配線、またこれらの内部ＲＡＳＢ配線、内部ＣＡＳＢ配線、内部ＷＥＢ配線を単に内部配線と総称することがある。

本実施例においては、これらの未検査のパッド配線を簡単に検査するテスト回路を備えている。テスト回路は、それぞれの未検査のボンディングパッドに接続されたレベル設定回路１２１，１２２，１２３と、それぞれの検査済の内部回路近傍の内部配線に設けられたレベル検出回路１２４、１２５，１２６から構成される。レベル設定回路１２１によりボンディングパッド１０１−１に信号レベルを供給し、レベル検出回路１２４によりそのレベルを検出することで、内部ＲＡＳＢ配線の未検査部分を検査する。同様に、レベル設定回路１２２とレベル検出回路１２５により内部ＣＡＳＢ配線の未検査部分を検査する。さらに、レベル設定回路１２３とレベル検出回路１２６により内部ＷＥＢ配線の未検査部分を検査する。

それぞれのレベル設定回路１２１，１２２，１２３は未検査のボンディングパッド１０１−１，１０２−１，１０３−１の近くに設置され、その出力はそれぞれのボンディングパッドに接続される。レベル設定回路１２１は、ボンディングパッド１０１−１をプルアップするＰチャネル型トランジスタ１０４と、ボンディングパッド１０１−１をプルダウンするＮチャネル型トランジスタ１０５とから構成される。Ｐチャネル型トランジスタ１０４のドレイン、ソース、ゲートは、それぞれボンディングパッド１０１−１、高位側電源ＶＤＤ、高位側電源イネーブル信号ＵＰＥＢに接続される。Ｎチャネル型トランジスタ１０５のドレイン、ソース、ゲートは、それぞれボンディングパッド１０１−１，低位側電源ＶＳＳ、低位側電源イネーブル信号ＤＮＥに接続される。

高位側電源イネーブル信号ＵＰＥＢはそれぞれのボンディングパッドにハイレベルを供給する制御信号であり、低位側電源イネーブル信号ＤＮＥはそれぞれのボンディングパッドにローレベルを供給する制御信号である。これらの高位側電源イネーブル信号ＵＰＥＢ及び低位側電源イネーブル信号ＤＮＥは、テストモード時に入力されるコマンドから内部生成してもよく、またテスト用の高位側電源イネーブル信号ＵＰＥＢ及び低位側電源イネーブル信号ＤＮＥのパッドを設け、該パッドから供給してもよい。

レベル設定回路１２２は、ボンディングパッド１０２−１をプルアップするＰチャネル型トランジスタ１０６と、プルダウンするＮチャネル型トランジスタ１０７とから構成される。Ｐチャネル型トランジスタ１０６のドレイン、ソース、ゲートは、それぞれボンディングパッド１０２−１、高位側電源ＶＤＤ、高位側電源イネーブル信号ＵＰＥＢに接続される。Ｎチャネル型トランジスタ１０７のドレイン、ソース、ゲートは、それぞれボンディングパッド１０２−１、低位側電源ＶＳＳ、低位側電源イネーブル信号ＤＮＥに接続される。

レベル設定回路１２３は、ボンディングパッド１０３−１をプルアップするＰチャネル型トランジスタ１０８と、プルダウンするＮチャネル型トランジスタ１０９とから構成される。Ｐチャネル型トランジスタ１０８のドレイン、ソース、ゲートは、それぞれボンディングパッド１０３−１、高位側電源ＶＤＤ、高位側電源イネーブル信号ＵＰＥＢに接続される。Ｎチャネル型トランジスタ１０９のドレイン、ソース、ゲートは、それぞれボンディングパッド１０３−１、低位側電源ＶＳＳ、低位側電源イネーブル信号ＤＮＥに接続される。

これらのＰチャネル型トランジスタ１０４，１０６，１０８のチャネル長Ｌはチャネル幅Ｗより比率として大きくなる設定になっている。例えば、チャネル長が４ｕｍに対し、チャネル幅Ｗが１ｕｍという具合である。この結果、Ｐチャネル型トランジスタ１０４，１０６，１０８はチャネルが強反転し、ＯＮした状態において、（ソース）−（ドレイン）間の抵抗は、数ＭΩのオーダーとなり、非常に小さな電流供給能力を有している。同様に、Ｎチャネル型トランジスタ１０５，１０７，１０９は、チャネル長Ｌを８ｕｍ程度以上、チャネル幅Ｗを１ｕｍ程度とし、やはり、（ソース）−（ドレイン）間のオンした場合の抵抗は、数ＭΩのオーダーとなるように設定する。このようにレベル設定回路は小さな電流供給能力を有するトランジスタから構成される。

内部ＲＡＳＢ配線は、ボンディングパッド１０１−１と、節点Ａと、内部回路である入力レシーバ回路１１１と、を接続する。さらに節点Ａからは別のボンディングパッド１０１−２と、に接続される。また、同様に内部ＣＡＳＢ配線はボンディングパッド１０２−１，１０２−２、節点Ｂ、入力レシーバ回路１１３に接続し、内部ＷＥＢ配線はボンディングパッド１０３−１，１０３−２、節点Ｃ、入力レシーバ回路１１５に接続している。それぞれの入力レシーバ回路１１１，１１３，１１５は、チップ内部信号である信号ＣＲＡＳＢ，ＣＣＡＳＢ，ＣＷＥＢを出力している。

レベル検出回路１２４，１２５，１２６は、それぞれの入力レシーバ回路１１１，１１３，１１５の近傍に配置される。入力レシーバ回路１１１近傍の内部ＲＡＳＢ配線にレベル検出回路１２４として、トライステート型インバータ１１０を配置する。入力信号には内部ＲＡＳＢ配線を接続され、高位側電源イネーブル信号ＭＯＮＥＢと、低位側電源イネーブル信号ＭＯＮＥが入力される。同様に、入力レシーバ回路１１３近傍の内部ＣＡＳＢ配線にレベル検出回路１２５として、トライステート型インバータ１１２を配置する。入力信号には内部ＣＡＳＢ配線を接続され、高位側電源イネーブル信号ＭＯＮＥＢと、低位側電源イネーブル信号ＭＯＮＥが入力される。

同様に入力レシーバ回路１１５近傍の内部ＷＥＢ配線にレベル検出回路１２６として、トライステート型インバータ１１４を配置する。入力信号には内部ＷＥＢ配線を接続され、高位側電源イネーブル信号ＭＯＮＥＢと、低位側電源イネーブル信号ＭＯＮＥが入力される。トライステート型インバータ１１０，１１２，１１４は高位側電源イネーブル信号ＭＯＮＥＢと、低位側電源イネーブル信号ＭＯＮＥによりイネーブルとされ、それぞれの入力信号を反転して出力する。高位側電源イネーブル信号ＭＯＮＥＢと、低位側電源イネーブル信号ＭＯＮＥが非活性の場合にはハイインピダンスを出力する。トライステート型インバータ１１０，１１２，１１４のそれぞれの出力配線は互いに接続し、出力接続点をＣＳＨＯＲＴと呼称する。

本実施例のテスト回路は、未検査のボンディングパッドに接続されたレベル設定回路と、動作試験済の入力レシーバ回路近傍の内部配線に配置されたレベル検出回路から構成されている。本実施例では、便宜上、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢなどの信号名を用いたが、明らかに任意の信号に対して適応可能である。さらに、対象となるボンディングパッドの数、入力レシーバ回路の数または入力配線の数は上記した数に限らず、任意に多く設定できることは明らかである。

次に、図２，３を用いて、図１のテスト回路の動作について説明する。図２は、内部ＲＡＳＢ配線、内部ＣＡＳＢ配線及び内部ＷＥＢ配線に欠陥がない場合についての動作波形を説明する。図３には、内部ＲＡＳＢ配線、内部ＷＥＢ配線には欠陥は無いが、内部ＣＡＳＢ配線に低位側電源（ＶＳＳ）との異物を介したショート欠陥が存在する場合についての動作波形を示す。

図２において、まず、試験を開始するには、低位側電源イネーブル信号ＭＯＮＥを“Ｌ”から“Ｈ”に、高位側電源イネーブル信号ＭＯＮＥＢを“Ｈ”から“Ｌ”にセットする。これにより、レベル検出回路であるトライステート型インバータ１１０，１１２，１１４がイネーブルとなり、入力レベルに応じた出力レベルを出力する状態にセットされる。それと同時に、プルダウン期間において、低位側電源イネーブル信号ＤＮＥを“Ｌ”から“Ｈ”にセットする。この結果、Ｎチャネル型トランジスタ１０５，１０７，１０９はいずれも導通状態になり、ボンディングパッド１０１−１と内部ＲＡＳＢ配線、ボンディングパッド１０２−１と内部ＣＡＳＢ配線、ボンディングパッド１０３−１と内部ＷＥＢ配線はいずれも、“Ｌ”レベルに駆動される。

図においてはボンディングパッド１０１−１、内部ＲＡＳＢ配線は同一電位であることからまとめて単に、ＲＡＳＢとして示す。ＣＡＳＢ，ＷＥＢについても同様である。トライステート型インバータ１１０，１１２，１１４は“Ｈ”レベルを接続点ＣＳＨＯＲＴに出力する。トライステート型インバータ１１０，１１２，１１４の出力が全て“Ｈ”であり、接続点ＣＳＨＯＲＴの電流ＣＵＲＲＥＮＴは流れない。

ここで仮に、内部ＲＡＳＢ配線、内部ＣＡＳＢ配線または内部ＷＥＢ配線の１つに高位側電源（ＶＤＤ）との短絡経路が形成されている事象があると仮定する。この場合には、この短絡経路の電気的抵抗値が数百ＫΩ程度以下であれば、レベル設定回路はＶＳＳレベル（“Ｌ”レベル）に駆動できないで、“Ｈ”レベルとなる。そのため、トライステート型インバータ１１０，１１２，１１４のいずれかが、“Ｌ”レベルを出力する。接続点ＣＳＨＯＲＴは“Ｈ”、“Ｌ”レベルが接続されることで、トライステート型インバータ間に貫通電流が流れる。このように接続点ＣＳＨＯＲＴの電流ＣＵＲＲＥＮＴが流れることで、内部配線の異常が検出できる。

プルアップ期間では、低位側電源イネーブル信号ＤＮＥは、“Ｈ”から“Ｌ”に落とされ、高位側電源イネーブル信号ＵＰＥも“Ｈ”から“Ｌ”に落とされる。レベル設定回路のＮチャネル型トランジスタ１０５，１０７，１０９はいずれも非導通状態になり、Ｐチャネル型トランジスタ１０４，１０６，１０８がいずれも導通状態になる。このことで、ボンディングパッド１０１−１と内部ＲＡＳＢ配線、ボンディングパッド１０２−１と内部ＣＡＳＢ配線、ボンディングパッド１０３−１と内部ＷＥＢ配線は“Ｌ”から“Ｈ”に駆動される。トライステート型インバータ１１０，１１２，１１４はいずれも“Ｌ”出力する。図２では、この欠陥がない場合であり、電流ＣＵＲＲＥＮＴは０になっている。

この時、これらのいずれかのパッド配線に欠陥がある場合を想定する。例えば低位側電源との短絡経路がある場合、もしくは、断線がある場合を想定する。この場合には、欠陥があるパッド配線は“Ｌ”のままとなり、トライステート型インバータは“Ｈ”出力となる。欠陥のないパッド配線を入力とするトライステート型インバータは“Ｌ”出力となる。トライステート型インバータの出力は“Ｈ”、“Ｌ”が競合することで、接続点ＣＳＨＯＲＴの電流ＣＵＲＲＥＮＴが発生する。このように接続点ＣＳＨＯＲＴの電流ＣＵＲＲＥＮＴが流れることで、内部配線の異常が検出できる。

図３には低位側電源（ＶＳＳ）との短絡経路がある場合の動作波形を示す。図３では、内部ＣＡＳＢ配線上に、低位側電源（ＶＳＳ）との短絡経路があり、その短絡経路の電気的な抵抗値は数百ＫΩ以下であるとする。テスト時にはまず、図２と同様に、低位側電源イネーブル信号ＭＯＮＥを“Ｌ”から“Ｈ”に、高位側電源イネーブル信号ＭＯＮＥＢを“Ｈ”から“Ｌ”にセットする。これにより、レベル検出回路であるトライステート型インバータ１１０，１１２，１１４がイネーブルとなり、入力レベルに応じた出力レベルを出力する状態にセットされる。

それと同時に、プルダウン期間において、低位側電源イネーブル信号ＤＮＥを“Ｌ”から“Ｈ”にセットする。この結果、Ｎチャネル型トランジスタ１０５，１０７，１０９はいずれも導通状態になり、ボンディングパッド１０１−１と内部ＲＡＳＢ配線、ボンディングパッド１０２−１と内部ＣＡＳＢ配線、ボンディングパッド１０３−１と内部ＷＥＢ配線はいずれも、“Ｌ”レベルに駆動される。ここでは内部ＣＡＳＢ配線が低位側電源と短絡されているが、“Ｌ”レベルであり、そのレベルは影響されない。トライステート型インバータ１１０，１１２，１１４は“Ｈ”レベルを接続点ＣＳＨＯＲＴに出力する。トライステート型インバータ１１０，１１２，１１４の出力が全て“Ｈ”であり、接続点ＣＳＨＯＲＴの電流ＣＵＲＲＥＮＴは流れない。

プルアップ期間となり、低位側電源イネーブル信号ＤＮＥを“Ｈ”から“Ｌ”、高位側電源イネーブル信号ＵＰＥＢを“Ｈ”から“Ｌ”にセットする。この結果、レベル設定回路のＮチャネル型トランジスタ１０５，１０７，１０９はいずれも非導通状態、Ｐチャネル型トランジスタ１０４，１０６，１０８はいずれも導通状態になる。このことで、ボンディングパッド１０１−１と内部ＲＡＳＢ配線、ボンディングパッド１０２−１と内部ＣＡＳＢ配線、ボンディングパッド１０３−１と内部ＷＥＢ配線はいずれも、”Ｈ”レベルに駆動されることになる。内部ＲＡＳＢ配線と内部ＷＥＢ配線はいずれも、”Ｈ”レベルに上昇する。しかし、内部ＣＡＳＢ配線が低位側電源（ＶＳＳ）と短絡されていることから、“Ｌ”レベルと“Ｈ”レベルが競合し、トライステート型インバータ１１２の閾値を超えるような”Ｈ”レベルには上昇できない。

その結果、レベル検出回路であるトライステート型インバータ１１０，１１４は“Ｌ”レベルを、トライステート型インバータ１１２は“Ｈ”レベルを出力する。接続点ＣＳＨＯＲＴは“Ｈ”レベルと“Ｌ”レベルが競合し、トライステート型インバータ１１２の高位側電源から、トライステート型インバータ１１０及び１１４の低位側電源に向かって電流が流れる。この電流を図３の電流ＣＵＲＲＥＮＴに示した。また、この電流ＣＵＲＲＥＮＴの電流値は約１ｍＡ程度になるように、前記トライステート型インバータ１１０，１１２，１１４のチャネル幅Ｗを設定している。理由としては、数ｍＡ程度あれば電流変化としては測定装置で充分感度良く認知できる程度であると考えられ、測定ノイズにより不安定な結果になることもない。逆に、あまり大きな電流を流す設定にすると、エレクトロマイグレーションなどの高電流密度が引き起こす物理現象により回路に断線などの欠陥を引き起こす可能性があるため、最終的に約１ｍＡ程度流れる設定としている。

また、不具合が低位側電源（ＶＳＳ）との短絡ではなく、断線であったと仮定する。この場合には、レベル設定回路からの“Ｈ”レベルがレベル検出回路の伝達されないことから前記の低位側電源との短絡の場合に起きた現象と同様のＣＵＲＲＥＮＴが発生するであろうことは容易にわかる。すなわち、仮に内部ＣＡＳＢ配線に断線があれば、トライステート型インバータ１１２のゲートレベルは”Ｌ”固定のままであり、前記、低位側電源との短絡で述べた現象と同様になるからである。さらに内部ＣＡＳＢ配線が低位側電源（ＶＳＳ）との短絡ではなく、高位側電源（ＶＤＤ）と短絡している不具合の場合を考える。この場合にはプルダウン期間において、内部ＣＡＳＢ配線はレベル設定回路１２２から、“Ｌ”レベルが供給され、“Ｌ”レベルと“Ｈ”レベルが競合する。その結果、内部ＣＡＳＢ配線は中間的な“Ｈ”レベル、レベル検出回路１１２は“Ｌ”レベルとなる。トライステート型インバータ１１０及び１１４の高位側電源から、トライステート型インバータ１１２の低位側電源に向かって電流が流れることで不具合が検出できる。

本実施例のテスト回路は、未検査のボンディングパッドにレベル設定回路、検査済の内部回路近傍の内部配線にレベル検出回路をそれぞれ配置し、それぞれのレベル検出回路の出力は共通接続する。内部配線に不具合がある場合には、レベル設定回路から供給されるレベルをレベル検出回路で検出し、共通接続された接続点に電流が流れることで、内部配線の不具合が検出できる。これらの構成とすることで、未検査のボンディングパッドに接続された内部配線の不具合を検出するテスト回路及びテスト回路を備えた半導体装置が得られる。

本発明の実施例２について図４を用いて説明する。図４に実施例２に係るテスト回路図を示す。本実施例のテスト回路としては、それぞれのボンディングパッドにレベル設定回路、内部回路近傍の内部配線にレベル検出回路を設け、さらにレベル検出回路の出力を判定する判定回路を設けている。

図４に示すように、ボンディングパッドは、１つの内部回路に対し、それぞれ２個のボンディングパッド２０１−１、２０１−２，２０２−１、２０２−２，２０３−１，２０３−２を備えている。それらは実施例１と同様に、例えば、信号ＲＡＳＢ、ＣＡＳＢ、ＷＥＢのボンディングパッドである。２組のボンディングパッドのうち２０１−２，２０２−２，２０３−２のボンディングパッド群は動作試験時に使用されたパッド群であり、２０１−１、２０２−１、２０３−１のパッド群は動作試験時には使用されなかったパッド群である。そのため、ボンディングパッド２０１−１から節点Ｄまでの内部ＲＡＳＢ配線、ボンディングパッド２０２−１から節点Ｅまでの内部ＣＡＳＢ配線、ボンディングパッド２０３−１から節点Ｆまでの内部ＷＥＢ配線は未検査の状態である。

本実施例においては、実施例１と比較するとレベル設定回路の構成が異なり、さらにレベル検出回路のそれぞれの出力を入力される判定回路から判定出力が出力される点が異なる。それぞれの未検査のボンディングパッドに接続されたレベル設定回路２２１，２２２，２２３は、トライステート型インバータ２０４，２０５，２０６から構成される。それぞれの検査済の内部回路近傍の内部配線に設けられたレベル検出回路２２４、２２５，２２６は、トライステート型インバータ２０７，２０９，２１１から構成される。レベル検出回路２２４、２２５，２２６からの出力は、判定回路２１３に入力される。判定回路２１３からは判定結果として判定出力が出力される。

それぞれのレベル設定回路２２１，２２２，２２３の出力は未検査のボンディングパッド２０１−１，２０２−１，２０３−１に接続される。レベル設定回路２２１は、トライステート型インバータ２０４から構成される。トライステート型インバータ２０４は、入力信号として信号ＤＡＴＡ、高位側電源イネーブル信号ＵＰＥＢと、低位側電源イネーブル信号ＵＰＥが入力される。高位側電源イネーブル信号ＵＰＥＢと、低位側電源イネーブル信号ＵＰＥが活性化されたときに入力信号ＤＡＴＡを反転し、ボンディングパッド２０１−１に出力する。高位側電源イネーブル信号ＵＰＥＢと、低位側電源イネーブル信号ＵＰＥが非活性化の場合の出力はハイインピダンスとなる。

レベル設定回路２２２、２２３も、トライステート型インバータ２０５、２０６から構成される。トライステート型インバータ２０５、２０６の構成はトライステート型インバータ２０４と同様な構成であり、ボンディングパッド２０２−１、２０３−１に出力する。これらのトライステート型インバータ２０４、２０５、２０６の出力トランジスタは、いずれもチャネル長Ｌがチャネル幅Ｗより大きい設定になっている。このドライブ能力の設定に関する詳細は、第１の実施例の部分で述べた内容と同様であるため、ここでは省略する。これらの入力信号ＤＡＴＡ，高位側電源イネーブル信号ＵＰＥＢ、低位側電源イネーブル信号ＵＰＥは、テストモード時に入力されるコマンドから生成してもよく、また入力信号ＤＡＴＡ，テスト用の高位側電源イネーブル信号ＵＰＥＢ、低位側電源イネーブル信号ＵＰＥのパッドを設け、該パッドから供給してもよい。

本実施例においては、レベル設定回路２２１，２２２，２２３の出力は未検査のボンディングパッド２０１−１，２０２−１，２０３−１の上辺に接続されている。一方実施例１においてはレベル設定回路２２１，２２２，２２３の出力は未検査のボンディングパッド２０１−１，２０２−１，２０３−１の内部配線が引き出された辺に対向する辺に接続されている。これらレベル設定回路はボンディングパッドにレベルを供給するものであり、ボンディングパッドに接続されていればよく、その接続点は特に限定されない。

内部ＲＡＳＢ配線は、ボンディングパッド２０１−１から節点Ｄを経由して入力レシーバ回路２０８を接続している。また節点Ｄからは別のボンディングパッド２０１−２に接続している。同様に内部ＣＡＳＢ配線はボンディングパッド２０２−１，２０２−２、節点Ｅ、入力レシーバ回路２１０を接続する。内部ＷＥＢ配線はボンディングパッド２０３−１，２０３−２、節点Ｆ、入力レシーバ回路２１２を接続している。それぞれの入力レシーバ回路は、チップ内部信号である信号ＣＲＡＳＢ，ＣＣＡＳＢ，ＣＷＥＢを出力している。

レベル検出回路２２４，２２５，２２６は、それぞれの入力レシーバ回路２０８、２１０，２１２の近傍に配置される。入力レシーバ回路２０８近傍の内部ＲＡＳＢ配線にレベル検出回路２２４として、トライステート型インバータ２０７を配置する。入力信号として内部ＲＡＳＢ配線が入力され、高位側電源イネーブル信号ＭＯＮＥＢと、低位側電源イネーブル信号ＭＯＮＥが入力される。同様に、レベル検出回路２２５として、入力レシーバ回路２１０近傍の内部ＣＡＳＢ配線に、内部ＣＡＳＢ配線を入力とするトライステート型インバータ２０９を配置する。レベル検出回路２２６として、入力レシーバ回路２１２近傍の内部ＷＥＢ配線に、内部ＷＥＢ配線を入力とするトライステート型インバータ２１１を配置する。レベル検出回路２２５，２２６は、高位側電源イネーブル信号ＭＯＮＥＢと、低位側電源イネーブル信号ＭＯＮＥが入力される。

トライステート型インバータ２０７，２０９，２１１のそれぞれは、出力としてＲＡＳＢ出力、ＣＡＳＢ出力、ＷＥＢ出力を判定回路２１３に出力する。判定回路は入力されたＲＡＳＢ出力、ＣＡＳＢ出力およびＷＥＢ出力のすべてが“Ｈ”または“Ｌ”にそろった場合にのみ判定出力は“Ｈ”となり、それ以外は“Ｌ”となる。これらの論理を実現する回路構成は、特に限定されるものではない。本実施例においてはＡＮＤ回路２１４およびＮＯＲ回路２１５およびそれぞれの出力のオアをとるＯＲ回路２１６により構成している。この回路例では、入力信号のＡＮＤ論理を取ることで、入力全て“Ｈ”である場合には、ＡＮＤ回路２１４が“Ｈ”出力する。または、入力信号のＮＯＲ論理を取ることで、入力全て“Ｌ”である場合には、ＮＯＲ回路２１５が“Ｈ”出力する。それらのどちらかの出力が“Ｈ”の場合に、ＯＲ回路２１６の出力が”Ｈ”となる。仮にＯＲ回路２１６の出力が“Ｌ”ならば、内部配線に欠陥があることを示している。

これらのテスト回路の動作を簡単に説明する。テスト時にはレベル検出回路の高位側電源イネーブル信号ＭＯＮＥＢを“Ｌ”、低位側電源イネーブル信号ＭＯＮＥを“Ｈ”とし、トライステート型インバータをイネーブル状態にする。さらにレベル設定回路の高位側電源イネーブル信号ＵＰＥＢを“Ｌ”、低位側電源イネーブル信号ＵＰＥを“Ｈ”とし、トライステート型インバータをイネーブル状態にする。プルダウン期間にはレベル設定回路の入力信号ＤＡＴＡを“Ｈ”として、それぞれのボンディングパッドに“Ｌ”レベルを供給する。供給された“Ｌ”レベルは内部配線を経由してレベル検出回路に入力される。レベル検出回路はそのレベルを反転して、判定回路に出力する。

プルアップ期間にはレベル設定回路の入力信号ＤＡＴＡを“Ｌ”として、それぞれのボンディングパッドに“Ｈ”レベルを供給する。供給された“Ｈ”レベルは内部配線を経由してレベル検出回路に入力される。レベル検出回路はそのレベルを反転して、判定回路に出力する。パッド配線に欠陥がない場合にはレベル検出回路の出力が全て同じレベルとなり、判定回路は“Ｈ”出力する。パッド配線に欠陥がある場合には、欠陥のあるパッド配線を入力とするレベル検出回路の出力が異なるレベルとなり、判定回路は“Ｌ”出力する。このように判定回路の出力レベルにより、パッド配線の欠陥が判定できる。

また判定回路の判定出力をどのようにチップ外部にテスト結果として取り出すのかについては、特に限定されるものではない。例としては、テストモード信号によりイネーブルとなる信号経路を出力バッファに接続させ、特定の出力パッドから信号を取り出すやり方などが考えられる。さらには、判定値を用いて、スタンバイ状態にあるチップのＤＣ電流値を増減させるなどの方法も容易に類推可能である。

また、入力レシーバ回路２０８，２１０，２１２そのものにトライステート型インバータ２０７，２０９，２１１の役割を負わせる実施例も容易に考えられる。その場合、前記のトライステート型インバータ２０７、２０９、２１１は必要なくなる。しかし、テスト時であることを、通常時と区別するためのＭＯＮＥなどの信号は必要で、それらがこの場合には、入力初段２０８，２１０，２１１の論理部に入力されるであろうことは容易に考えられる。また、その場合の入力初段の出力を判定回路に入力させる方法も前記と同様であり、その際にテストモードである場合を区別させるための制御信号と、信号を通常動作の場合の経路以外に、判定回路に導く経路を設置するなどの実施例が考えられる。

本実施例のテスト回路は、未検査のボンディングパッドにレベル設定回路、検査済の内部回路近傍の内部配線にレベル検出回路、レベル検出回路の出力を入力される判定回路から構成される。内部配線に不具合がある場合には、レベル設定回路から供給されるレベルをレベル検出回路で検出し、判定回路の論理レベルにより、内部配線の不具合が検出できる。これらの構成とすることで、未検査のボンディングパッドが接続された内部配線の不具合を検出するテスト回路及びテスト回路を備えた半導体装置が得られる。

上記した実施例においては、便宜上、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢなどの信号名を用いたが、明らかに任意の信号に対しても適応可能である。さらに、対象となるボンディングパッドの数、内部回路の数または、配線の数は上記した数に限らず、任意に多く設定できることは明らかである。本願発明は前記実施例に限定されるものではなく、本発明の概念を超えない範囲で、種々変更して実施することが可能であり、これらが本願に含まれることはいうまでもない。

実施例１に係るテスト回路図である。 実施例１に係るパッド配線に欠陥がない場合の動作波形図である。 実施例１に係るパッド配線に欠陥がある場合の動作波形図である。 実施例２に係るテスト回路図である。

符号の説明

１０１−１，１０１−２、１０２−１，１０２−２、１０３−１，１０３−２ ボンディングパッド
１０４，１０６，１０８ Ｐチャネル型トランジスタ
１０５，１０７，１０９ Ｎチャネル型トランジスタ
１１０，１１２，１１４ トライステート型インバータ
１１１，１１３，１１５ 入力レシーバ回路
１２１，１２２，１２３ レベル設定回路
１２４，１２５，１２６ レベル検出回路
２０１−１，２０１−２、２０２−１，２０２−２、２０３−１，２０３−２ ボンディングパッド
２０４，２０５，２０６ トライステート型インバータ
２０７，２０９、２１１ トライステート型インバータ
２０８，２１０，２１２ 入力レシーバ回路
２１３ 判定回路
２１４ ＡＮＤ回路
２１５ ＮＯＲ回路
２１６ ＯＲ回路
２２１，２２２，２２３ レベル設定回路
２２４，２２５，２２６ レベル検出回路

Claims (5)

1. ボンディングオプションとして複数のボンディングパッドを有する半導体装置において、特定のボンディングパッドを使用して動作試験を行ない、前記動作試験に使用されていないボンディングパッドと、内部回路を接続する内部配線をテストするテスト回路を備え、
   前記テスト回路は、前記動作試験に使用されていないボンディングパッドに接続されたレベル設定回路と、前記内部回路の近傍の内部配線にそれぞれ接続された複数のレベル検出回路を有し、且つ、
   前記各レベル設定回路は、前記動作試験に使用されていないボンディングパッドをハイレベル及びローレベルに駆動する駆動手段と、入力信号と、高位側電源イネーブル信号及び低位側電源イネーブル信号を入力とするトライステート型インバータを含むと共に、前記駆動手段は、チャネル幅（Ｗ）より大きく設定されたチャネル長（Ｌ）を有するトランジスタを含み、
   更に、前記内部配線に設けられた前記レベル検出回路の出力と、他の内部配線に設けられた前記レベル検出回路の出力を比較し、前記出力が同一レベルかどうかを判定する判定回路が設けられていることを特徴とする半導体装置。
2. 前記レベル設定回路のトランジスタは、高位側電源イネーブル信号により活性化され前記内部配線をハイレベルに駆動する第１のトランジスタと、低位側電源イネーブル信号により活性化され前記内部配線をローレベルに駆動する第２のトランジスタから成ることを特徴とする請求項１に記載の半導体装置。
3. 前記レベル検出回路は、前記内部配線の信号レベルを反転して出力するトライステート型インバータにより構成され、前記トライステート型インバータの出力は、他の内部配線に対し同様に構成されたトライステート型インバータの出力と共通接続されたことを特徴とする請求項１に記載の半導体装置。
4. 前記判定回路は、前記レベル検出回路の出力を入力とすることを特徴とする請求項１に記載の半導体装置。
5. ボンディングパッドに接続されたレベル設定回路と、前記ボンディングパッドと内部回路とを接続する内部配線に接続されたレベル検出回路とを備え、前記レベル設定回路に接続されたボンディングパッドと前記内部回路との接続状態をテストすることを特徴とするテスト回路であって、
   前記テスト回路は、動作試験に使用されていないボンディングパッドに接続されたレベル設定回路と、前記内部回路の近傍の内部配線にそれぞれ接続された複数のレベル検出回路を有し、且つ、
   前記各レベル設定回路は、前記動作試験に使用されていないボンディングパッドをハイレベル及びローレベルに駆動する駆動手段と、入力信号と、高位側電源イネーブル信号及び低位側電源イネーブル信号を入力とするトライステート型インバータを含むと共に、前記駆動手段は、チャネル幅（Ｗ）より大きく設定されたチャネル長（Ｌ）を有するトランジスタを含み、
   更に、前記内部配線に設けられた前記レベル検出回路の出力と、他の内部配線に設けられた前記レベル検出回路の出力を比較し、前記出力が同一レベルかどうかを判定する判定回路が設けられていることを特徴とするテスト回路。

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