JP4623670B2

JP4623670B2 - メモリデバイス

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Publication number: JP4623670B2
Application number: JP2006536974A
Authority: JP
Inventors: 浩一小佐野; 俊作村岡; 博榊間
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2004-04-16
Filing date: 2004-10-22
Publication date: 2011-02-02
Anticipated expiration: 2024-10-22
Also published as: WO2005101420A1; DE602004032392D1; EP1751767A1; TWI379401B; KR20060132693A; US20070196696A1; ATE506676T1; TW200539421A; KR101046868B1; JP2007533118A; CN1938781A; US8263961B2; EP1751767B1; CN1938781B

Description

本発明は、可変抵抗薄膜を有するメモリデバイスに関する。

電子機器におけるデジタル技術の進展に伴い、データを記憶する時間を減少させるために、固体記憶デバイスの容量増大や転送の高速化が大いに求められている。米国特許第6,204,139号公報には、上記要求に応じた技術の１つが開示されている。その開示された技術には、与えられる電気的パルスに応じてその抵抗値が変化するペロブスカイト材料（例えば、Ｐｒ_１−ＸＣａ_ＸＭｎＯ_３(PCMO)、ＬａＳｒＭｎＯ_３(LSMO)、ＧｄＢａＣｏ_ＸＯ_Ｙ(GBCO)など）を用いて固体記憶デバイスを構成することが含まれている。そのように、ペロブスカイト材料は、異なる数値の記憶に利用されることもある。

さらに、文献J.Appl.Phys.,Vol.84,(1998),p5647では、アモルファスカーボン膜の深いアクセプターレベルと浅いドナーレベルを用い、電荷注入により膜の抵抗を変化させるメモリ素子が提案されている。

しかしながら、上記材料は可変抵抗を有していると言われているが、上記材料または他の材料のメモリに最適な構造や特性については具体的に開示されていない。その上、半導体プロセスにおいて、上記材料の特性は破壊されてしまう。

本発明のメモリデバイスは、基板の表面上に形成された第１の電極と、前記第１の電極の表面上に形成された可変抵抗薄膜と、前記可変抵抗薄膜の表面上に形成された第２の電極とを備え、前記可変抵抗薄膜は、ヤンテラー効果による格子歪みによってバルク状態における抵抗値が変化する材料を含むものであり、前記可変抵抗薄膜の膜厚は、２００ｎｍ以下であることを特徴とする。

なお、上記メモリデバイスでは、上記材料は、アルカリ金属またはアルカリ土類金属を含まないことが好ましい。このように、可変抵抗薄膜がアルカリ金属およびアルカリ土類金属の両方または一方を含んでいないことによって、半導体プロセスの洗浄工程においてこのような元素が溶出することによって生じるメモリデバイスの特性劣化を防ぐことができる。

以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一の符号を付しその説明は繰り返さない。

（第１の実施形態）
＜構成＞
この発明の第１の実施形態によるメモリデバイスの構成を図１に示す。このメモリデバイスは、基板４上に形成された下部電極３と、下部電極３上に形成された可変抵抗薄膜２と、可変抵抗薄膜２上に形成された上部電極１とを備える。このメモリデバイスは、可変抵抗薄膜２の抵抗値の状態によって情報を記憶することができる。

可変抵抗薄膜２の抵抗値は、上部電極１および／または下部電極３を介して印加された電気的パルスに応じて、変化させることができる。上部電極１および下部電極３は、仕事関数の低い材料（例えば、Ｐｔ，Ｒｕ，Ｉｒ，Ａｇ，Ａｕ，ＲｕＯ_２，またはＩｒＯ_２）から形成されていても良い。通常、可変抵抗薄膜２は基板４を加熱して成膜されるので、下部電極３に用いられる材料は、この加熱温度においても安定することが必要である場合がある。

上述で示唆されるように、メモリデバイスは、不揮発性メモリとして使用されることがある。不揮発性メモリとして動作させるためには、可変抵抗薄膜２は、状態が変化した後も、その特性を維持する必要がある。発明者らは、バルク状態において以下の条件のうち少なくとも１つを満たす材料で作られた可変抵抗薄膜２を形成することによって上述の特性維持を達成できることを発見した。
１．温度変化によって抵抗値が変化する材料。
２．磁気転移によって抵抗値が変化する材料
３．格子歪みによって抵抗値が変化する材料。
４．電荷配列によって抵抗値が変化する材料。

上述の条件のいずれかを満たす材料に対し、発明者らは、その材料が以下の特性のうち少なくとも１つを有することが良いことを発見した。
５．アルカリ金属およびアルカリ土類金属を含まない材料。
６．スピネル構造を有する材料。
７．膜厚が２００nm以下である材料。

材料は上述の条件および特性に限定されないが、可変抵抗薄膜２を形成するために上述の条件のうち少なくとも１つを満たす材料を用いる理由について説明する。

一般的に、上述の条件のうち少なくとも１つを満たす材料に数Ｖ程度の電気的パルスを印加しても、その材料の抵抗値を変化させることは困難である。しかし、その材料を薄膜化しその材料（すなわち、薄膜）に数Ｖ程度の電気的パルスを印加すると、その薄膜の抵抗値を変化させることができる。例えば、格子歪みの一種であるヤンテラー効果によって抵抗値を変化することができる材料が薄膜化され、その薄膜に数Ｖ程度（例えば、±５Ｖ程度）の電気的パルスが印加される。

逆に、バルク状態において温度変化，磁気転移，格子歪み，電荷配列のいずれによっても抵抗値の異なる相へ転移しない材料を薄膜化しその材料に数Ｖ程度の電気的パルスを印加しても、その材料の抵抗値を変化させることは困難である。

例えば、単に結晶構造が同じでも、バルク状態のときに所定の転移温度で抵抗値の異なる相へ転移する性質を有する可変抵抗材料Ａと転移しない性質を有する材料Ｂがあるとする。可変抵抗材料Ａは、薄膜化して電気的パルスを印加することにより、その抵抗値を変化させることが可能である。一方、材料Ｂは、薄膜化して電気パルスを印加しても、その抵抗値を変化させることは困難である。

また、本実施形態で用いられる可変抵抗薄膜２は、半導体プロセスを用いてメモリデバイスを作成するためには、膜厚が１μm以下であることが望ましい。上記材料をバルク状態から膜厚１μm以下に薄膜化すれば、電気的パルスによって抵抗値を変化させることが十分可能である。

このように、バルク状態において格子歪み，電荷配列，温度変化，磁気転移のうち少なくとも１つによって抵抗値が変化する材料（抵抗値の異なる相へ転移する材料）は、その材料を薄膜化すると、電気的パルスによってその抵抗値を増加または減少させることができる。

上記材料が上述の特性を有する理由について、以下に検討する。

一般的に、高温超伝導材料やＣＭＲ材料は、アルカリ金属およびアルカリ土類金属のうち少なくとも１つを含む酸化物である。このような材料を用いてメモリデバイスを形成する場合、半導体プロセスの洗浄工程においてこの材料に含まれるアルカリ金属およびアルカリ土類金属のどちらも溶出してしまうので、メモリデバイスとしての特性が劣化する。このような特性劣化を防ぐためには、アルカリ金属およびアルカリ土類金属を含まない材料が望ましい。

ペロブスカイト構造を有する材料を薄膜化するためには、通常、基板の温度を７００℃以上にする必要がある。しかし、ＣＭＯＳプロセスにおいて、高温による破壊等を防ぐために成膜時の温度は４５０℃以下であることが望ましいので、従来のペロブスカイト構造を有する材料を薄膜化することができなかった。一方、スピネル構造を有する材料を成膜するためには、基板の温度が約４００℃程度であればよい。よって、スピネル構造を有する材料を用いることによって、成膜時の温度を低くすることができる。このように、スピネル構造を有する材料は、ペロブスカイト構造を有する材料よりも半導体プロセスとの整合性が良好である。

可変抵抗薄膜２の膜厚が厚いほど、その抵抗変化材料の抵抗値を増加／減少するために必要な電気的パルスのパルス電圧は高いものでなければならない。また、製造プロセスにおいてリソグラフィーを行うときには、可変抵抗薄膜２の膜厚が薄いほど加工し易い。よって、メモリデバイスに用いる可変抵抗薄膜２の膜厚は、電気的パルスの低減および製造プロセス上の観点から２００nm以下であることが望ましい。

＜材料内部に存在する相について＞
上述の条件１〜４を満たした可変抵抗薄膜２は、薄膜全体が単一の相で構成されている状態と異なる相が複数存在する状態とがある。どちらの場合でも、安定した相が存在するので、長時間安定に維持することができる。

材料全体が単一の相で構成されている場合、可変抵抗薄膜２では薄膜全体がほぼ同一の抵抗値を示し、電気的パルスを印加すると薄膜全体の抵抗値が変化する。

一方、異なる相が複数混在する場合、可変抵抗薄膜２では局所的に抵抗値の異なる相が存在しており、電気的パルスを印加するとその抵抗値は薄膜全体が変化するのではなく局所的に変化する。

なお、バルク状態において抵抗値が異なる相へ転移する抵抗変化材料であれば、この抵抗変化材料を薄膜化することによって抵抗値が異なる相が複数混在する可変抵抗薄膜を形成することは容易である。あるいは、バルク状態において抵抗値が異なる相へ転移する抵抗変化材料（バルク材料）を複数用意してこれらのバルク材料を同時にスパッタや蒸着等により薄膜化することにより、抵抗値の異なる相が複数混在している状態にある可変抵抗薄膜２を形成することができる。

＜抵抗変化材料の一例＞
次に、上記条件を満たす抵抗変化材料の一例を以下に示す。なお、以下に示す抵抗変化材料には、アルカリ土類金属およびアルカリ金属が含まれていない。

＜温度変化＞
バルク状態において温度変化により複数の抵抗状態を示す抵抗変化材料として、
Ｓｍ_２−ＸＢｉ_ＸＲｕ_２Ｏ_７，Ｅｕ_２−ＸＢｉ_ＸＲｕ_２Ｏ_７，Ｆｅ_３０_４，Ｔｌ_２Ｍｎ_２Ｏ_７
がある。

＜磁気転移＞
バルク状態において磁気転移により複数の抵抗状態を示す抵抗変化材料として、
Ｓｍ_２−ＸＢｉ_ＸＲｕ_２Ｏ_７，Ｅｕ_２−ＸＢｉ_ＸＲｕ_２Ｏ_７，ＺｎＦｅ_２Ｏ_４，
（Ｃｏ_１−ＸＺｎ_Ｘ）Ｆｅ_２Ｏ_４，（Ｎｉ_１−ＸＺｎ_Ｘ）Ｆｅ_２Ｏ_４，Ｔｌ_２Ｍｎ_２Ｏ_７
がある。

＜格子歪み＞
バルク状態においてヤンテラー効果により結晶構造が歪み、複数の抵抗状態を示す抵抗変化材料として、
ＣｏＦｅ_２Ｏ_４，Ｃｏ_ＸＭｎ_３−ＸＯ_４，ＮｉＣｒ_２Ｏ_４，ＣｕＦｅ_２Ｏ_４，ＣｕＣｒ_２Ｏ_４，
Ｃｕ_０．１５Ｎｉ_０．８５Ｃｒ_２Ｏ_４，ＭｎＭｎ_２Ｏ_４，ＺｎＭｎ_２Ｏ_４，ＺｎＶ_２Ｏ_４，Ｆｅ_３Ｏ_４，
ＰｒＮｉＯ_３，ＮｄＮｉＯ_３，ＳｍＮｉＯ_３，ＥｕＮｉＯ_３，ＬａＭｎＯ_３
がある。

＜電荷配列＞
バルク状態において電荷配列（Charge-order）により複数の抵抗状態を示す抵抗変化材料として、
Ｆｅ_３Ｏ_４，ＡｌＶ_２Ｏ_４，ＺｎＣｒ_２Ｏ_４，ＺｎＧａ_２Ｏ_４
がある。

＜スピネル構造＞
以上に列挙した抵抗変化材料のうち、
ＣｏＦｅ_２Ｏ_４，Ｃｏ_ＸＭｎ_３−ＸＯ_４，（Ｃｏ_１−ＸＺｎ_Ｘ）Ｆｅ_２Ｏ_４，
（Ｎｉ_１−ＸＺｎ_Ｘ）Ｆｅ_２Ｏ_４，ＮｉＣｒ_２Ｏ_４，ＣｕＦｅ_２Ｏ_４，ＣｕＣｒ_２Ｏ_４，
Ｃｕ_０．１５Ｎｉ_０．８５Ｃｒ_２Ｏ_４，ＭｎＭｎ_２Ｏ_４，ＺｎＭｎ_２Ｏ_４，ＺｎＶ_２Ｏ_４，
Ｆｅ_３Ｏ_４，ＡｌＶ_２Ｏ_４，ＺｎＣｒ_２Ｏ_４，ＺｎＦｅ_２Ｏ_４，ＺｎＧａ_２Ｏ_４
は、スピネル構造を有するものである。

上記列挙した抵抗変化材料は薄膜化が容易である。また、図１に示したメモリデバイスは、可変抵抗薄膜２の膜厚が２００nm以下（膜によっては１００nm以下）であっても、メモリデバイスとして動作可能である。

さらに、可変抵抗薄膜２の膜厚が２００nm以下（膜によっては１００nm以下）であるメモリデバイスの上部電極１および下部電極３に仕事関数の比較的低い材料を用いれば、従来のメモリデバイスよりも低電圧動作が可能となる。例えば、可変抵抗薄膜２として膜厚０.１μmのＮｉＣｒ_２Ｏ_４を用いたメモリデバイスの場合、上部電極１および下部電極３としてＰｔを用いた場合では可変抵抗薄膜２の抵抗を変化させるためには電圧±３Vの電気的パルスを印加する必要があったが、Ｐｔの代わりにＡｕを上部電極１および下部電極３として用いた場合では電圧±２.５Vの電気的パルスを印加すれば可変抵抗薄膜２の抵抗値が変化した。さらに、Ｉｒを下部電極３として用いＡｇを上部電極１として用いた場合では、電圧±２Vの電気的パルスを印加すれば可変抵抗薄膜２の抵抗値が変化した。したがって、電極材料として仕事関数の比較的小さなものを用いることにより、印加する電気的パルスの電圧を低減することができることがわかった。

（実施例）
次に、ヤンテラー効果によって結晶構造が歪むスピネル構造を有する抵抗変化材料を薄膜化したものを可変抵抗薄膜２として用いる場合について説明する。

＜ＣｏＦｅ_２Ｏ_４＞
図１に示した抵抗変化材料２にＣｏＦｅ_２Ｏ_４を用いた場合について説明する。なお、ここで用いるＣｏＦｅ_２Ｏ_４は、バルク状態におけるヤンテラー温度が約９０Kでありこの温度を境に結晶構造が変化する。

まず、基板４上に下部電極３として膜厚０.４μmのＰｔを成膜し、スパッタリングにより可変抵抗薄膜２として膜厚約０.１μmのＣｏＦｅ_２Ｏ_４を成膜し、上部電極１として膜厚０.４μmのＰｔを成膜した。なお、ＣｏＦｅ_２Ｏ_４を成膜する際の基板の温度は３００℃とした。

次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋３Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−３Vである。

このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図２に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図２には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図２に示した可変抵抗薄膜２の抵抗値は、図２に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは１２０ＭΩであった。

＜ＣｕＦｅ_２Ｏ_４＞
図１に示した可変抵抗薄膜２にＣｕＦｅ_２Ｏ_４を用いた場合について説明する。なお、ここで用いたＣｕＦｅ_２Ｏ_４は、バルク状態におけるヤンテラー温度が約６３０Kでありこの温度を境に結晶構造が変化する。

まず、基板４上に下部電極３として膜厚０.４μmのＲｕを成膜し、可変抵抗薄膜２として膜厚約０.２μmのＣｕＦｅ_２Ｏ_４を成膜し、上部電極１として膜厚０.４μmのＲｕを成膜する。なお、ＣｕＦｅ_２Ｏ_４を成膜する際の基板の温度は３５０℃とした。

次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋５Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−５Vである。

このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図３に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図３には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図３に示した可変抵抗薄膜２の抵抗値は、図３に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは４０ＭΩであった。

＜ＮｉＣｒ_２Ｏ_４＞
図１に示した可変抵抗薄膜２にＮｉＣｒ_２Ｏ_４を用いた場合について説明する。なお、ここで用いたＮｉＣｒ_２Ｏ_４は、バルク状態におけるヤンテラー温度が約３００Kでありこの温度を境に結晶構造が変化する。

まず、基板４上に下部電極３として膜厚０.４μmのＩｒＯ_２を成膜し、可変抵抗薄膜２として膜厚約０.２μmのＮｉＣｒ_２Ｏ_４を成膜し、上部電極１として０.４μmの膜厚のＩｒＯ_２を成膜する。なお、ＮｉＣｒ_２Ｏ_４を成膜する際の基板の温度は４００℃とした。

次に、上部電極１および下部電極３の間に２種類の電気的パルス（正極性パルスおよび負極性パルス）を交互に印加し、電気的パルスを１回印加するたびに可変抵抗薄膜２の抵抗値を測定した。正極性パルスは、上部電極１が下部電極３に対して電気的に正極性となる電気的パルスであり、パルス幅が１００nsであり電圧が＋４Vである。負極性パルスは、上部電極１が下部電極３に対して電気的に負極性となる電気的パルスであり、パルス幅が１００nsであり電圧が−４Vである。

このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図４に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図４には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図４に示した可変抵抗薄膜２の抵抗値は、図４に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは１２ＭΩであった。

図２，３，４に示したように、ヤンテラー効果により結晶構造が歪むスピネル構造を有する材料を薄膜化したものに対して電気的パルスを印加するとその抵抗値が変化することがわかった。また、上記の実験では、これらの材料がヤンテラー効果を示す転移温度（ヤンテラー温度）が室温に近いものが室温では大きな抵抗変化を示すことがわかった。

次に、電荷配列によって電荷分布が変化するスピネル構造を有する抵抗変化材料を薄膜化したものを図１に示した可変抵抗薄膜２として用いる場合について説明する。

＜ＡｌＶ_２Ｏ_４＞
図１に示した可変抵抗薄膜２としてＡｌＶ_２Ｏ_４を用いた場合について説明する。なお、ここで用いたＡｌＶ_２Ｏ_４は、バルク状態における電荷配列(Charge ordering)温度が約７００Kでありこの温度を境に結晶中の電荷分布が変化する。

まず、基板４上に下部電極３として膜厚０.４μmのＰｔを成膜し、可変抵抗薄膜２として膜厚約０.２μmのＡｌＶ_２Ｏ_４を成膜し、上部電極１として膜厚０.４μmのＰｔを成膜する。なお、ＡｌＶ_２Ｏ_４を成膜する際の基板の温度は４００℃とした。

このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図５に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図５には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図５に示した可変抵抗薄膜２の抵抗値は、図５に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは８０ＭΩであった。

＜Ｆｅ_３Ｏ_４＞
図１に示した可変抵抗薄膜２としてＦｅ_３Ｏ_４を用いた場合について説明する。なお、ここで用いたＦｅ_３Ｏ_４は、バルク状態における電荷配列(Charge ordering)温度が約１２０Kでありこの温度を境に結晶中の電荷分布が変化する。

まず、基板４上に下部電極３として膜厚０.４μmのＲｕを成膜し、可変抵抗薄膜２として膜厚約０.２μmのＦｅ_３Ｏ_４を成膜し、上部電極１として膜厚０.４μmのＲｕを成膜する。なお、Ｆｅ_３Ｏ_４を成膜する際の基板の温度は３００℃とした。

このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図６に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図６には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図６に示した可変抵抗薄膜２の抵抗値は、図６に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは６００ｋΩであった。

図５、図６に示したように、電荷配列(Charge ordering)により電荷分布が変化するスピネル構造を有する抵抗変化材料を薄膜化したものに対して電気的パルスを印加するとその抵抗値が変化することがわかった。

次に、磁気転移によって複数の抵抗変化を示す抵抗変化材料を図１に示した可変抵抗薄膜２として用いる場合について説明する。

＜Ｓｍ_１．５Ｂｉ_０．５Ｒｕ_２Ｏ_７＞
図１に示した可変抵抗薄膜２としてＳｍ_１．５Ｂｉ_０．５Ｒｕ_２Ｏ_７を用いた場合について説明する。なお、ここで用いたＳｍ_１．５Ｂｉ_０．５Ｒｕ_２Ｏ_７は、バルク状態における磁気転移温度が約７０Kでありこの温度を境に磁気的な相が変化する。

まず、基板４上に下部電極３として膜厚０.４μmのＰｔを成膜し、可変抵抗薄膜２として膜厚約０.２μmのＳｍ_１．５Ｂｉ_０．５Ｒｕ_２Ｏ_７を成膜し、上部電極１として膜厚０.４μmのＰｔを成膜する。なお、Ｓｍ_１．５Ｂｉ_０．５Ｒｕ_２Ｏ_７を成膜する際の基板の温度は４００℃とした。

このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図７に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図７には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図７に示した可変抵抗薄膜２の抵抗値は、図７に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは３０ＭΩであった。

＜Ｔｌ_２Ｍｎ_２Ｏ_７＞
図１に示した可変抵抗薄膜２としてＴｌ_２Ｍｎ_２Ｏ_７を用いた場合について説明する。なお、ここで用いたＴｌ_２Ｍｎ_２Ｏ_７は、バルク状態における磁気転移温度が約１４０Kでありこの温度を境に磁気的な相が変化する。

まず、基板４上に下部電極３として膜厚０.４μmのＰｔを成膜し、可変抵抗薄膜２として膜厚約０.１μmのＴｌ_２Ｍｎ_２Ｏ_７を成膜し、上部電極１として膜厚０.４μmのＰｔを成膜する。なお、Ｔｌ_２Ｍｎ_２Ｏ_７を成膜する際の基板の温度は６００℃とした。

このように正極性パルスおよび負極性パルスを交互に印加した場合における可変抵抗薄膜２の抵抗値変化を図８に示す。可変抵抗薄膜２の抵抗値は、正極性パルスが印加されると減少し、負極性パルスが印加されると増加した。なお、測定開始初期における可変抵抗薄膜２の抵抗値は一般にばらつくので、図８には電気的パルスの印加を繰り返して可変抵抗薄膜２の抵抗値変化がおおよそ一定になった状態のデータを示している。また、図８に示した可変抵抗薄膜２の抵抗値は、図８に示した抵抗値の中で最も大きい抵抗値Rmaxを用いて各々の抵抗値を規格化した値である。なお、本サンプルにおいて最も大きい抵抗値Rmaxは２ＭΩであった。

図７、図８に示したように、温度変化により抵抗値が変化する抵抗変化材料を薄膜化したものに対して電気的パルスを印加するとその抵抗値が変化することがわかった。

上記の抵抗変化材料のうちスピネル構造を有するＣｏＦｅ_２Ｏ_４，ＮｉＣｒ_２Ｏ_４，ＣｕＦｅ_２Ｏ_４，Ｆｅ_３Ｏ_４，ＡｌＶ_２Ｏ_４，Ｃｏ_０．２Ｚｎ_０．８Ｆｅ_２Ｏ_４の場合は、薄膜を形成する際、基板の温度を３００℃以下〜室温にして形成した場合においても、抵抗の変化率は多少小さくなる場合があるものの大きな劣化はみられなかった。

＜効果＞
以上のように、バルク状態のときに格子歪み，電荷配列，温度変化，磁気転移のうち少なくとも１つによって抵抗値が異なる相に転移する抵抗変化材料を薄膜化したものをメモリデバイスの可変抵抗薄膜２として用いることができる。また、従来のものと比較すると、印加する電気的パルスの電圧を低減することができる。

また、アルカリ金属およびアルカリ土類金属を含まない抵抗変化材料を可変抵抗薄膜２として用いることにより、メモリデバイスの特性劣化を低減することができる。

また、スピネル構造を有する抵抗変化材料を可変抵抗薄膜２として用いることにより、ペロブスカイト構造の場合よりも低温で加工することができる。

また、可変抵抗薄膜２の膜厚を２００nm以下にすることにより、抵抗変化に用いられる電気的パルスの電圧をさらに低減することができる。

（第２の実施形態）
＜回路記号の説明＞
図１に示したメモリデバイスの回路記号を図９（ａ）のように定義する。メモリデバイス１０１は、図１に示したメモリデバイスであり、図１に示した上部電極１および下部電極３のうちいずれか一方は端子１０２と接続され、もう一方は端子１０３と接続される。端子１０３に対して端子１０２が電気的に正極性となる電気的パルス（電圧＋Ｅ１）をメモリデバイス１０１に印加した場合には、メモリデバイス１０１の抵抗値は、図９（ｂ）のように減少する。逆に、端子１０３に対して端子１０２が電気的に負極性となる電気的パルス（電圧−Ｅ１）をメモリデバイス１０１に印加した場合には、メモリデバイス１０１の抵抗値は、図９（ｂ）のように増大する。すなわち、図９（ａ）に示したメモリデバイス１０１において、矢印の向きに電流が流れるように電気的パルスを印加した場合にはメモリデバイス１０１の抵抗値が減少し、矢印とは逆向きに電流が流れるように電気的パルスを印加した場合にはメモリデバイス１０１の抵抗値が増大する。抵抗値の増減は、第１の実施形態で説明したように、ほぼ一定である。よって、メモリデバイス１０１における抵抗が初期値である状態を「０」とし電気的パルス印加後の抵抗値を「１」とすると、メモリセルとして利用することができる。

また、図１０（ａ）のように端子１０２に電気的パルスの電圧よりも振幅が小さい電圧Ｅ０（｜Ｅ０｜＜｜Ｅ１｜）の再生電圧を印加すると、メモリデバイス１０１の抵抗に応じた出力電流Ioutが端子１０３から出力される。つまり、図１０（ｂ）のように、メモリデバイス１０１の抵抗が抵抗値Raのときには電流値Ｉａを有する出力電流Ioutが出力され、メモリデバイス１０１の抵抗が抵抗値Rb（Rb＞Ra）のときには電流値Ｉｂ（Ｉｂ＜Ｉａ）を有する出力電流Ioutが出力される。このように、再生電圧の振幅が電気的パルスの振幅よりも十分小さければ可変抵抗薄膜２の抵抗値は変化しないので、メモリデバイス１０１が記憶する１ビットデータに応じた出力電流Ioutを出力することができる。よって、メモリデバイス１０１に記憶された１ビットデータ（０，１）を読み出すことができる。

＜全体構成＞
この発明の第２の実施形態によるメモリ回路２００の全体構成を図１１に示す。この回路２００は、電気的パルスの印加によるメモリデバイスの抵抗値変化を利用してメモリデバイスに１ビットデータを記憶する。この装置は、メモリアレイ２０１と、アドレスバッファ２０２と、行デコーダ２０３と、ワード線ドライバ２０４と、列デコーダ２０５と、書き込み／読み出し部２０６とを備える。メモリアレイ２０１には、マトリックス状に配置されたメモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２と、トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２と、ワード線Ｗ１，Ｗ２，ビット線Ｂ１，Ｂ２，およびプレート線Ｐ１，Ｐ２とが設けられている。メモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２の各々は、図９（ａ）に示した構成であり、印加された電気的パルスに応じて自己に含むメモリデバイス１０１の抵抗値を増加／減少することにより１ビットデータを記憶する。トランジスタＴ１１，Ｔ１２，Ｔ２１，Ｔ２２の各々は、ゲートに電圧が印加されると導通する。アドレスバッファ２０２は、外部からのアドレス信号ＡＤＤＲＥＳＳを入力し、行アドレス信号ＲＯＷを行デコーダ２０３に出力するとともに列アドレス信号ＣＯＬＵＭＮを列デコーダ２０５に出力する。行デコーダ２０３は、アドレスバッファ２０２からの行アドレス信号ＲＯＷに応じてワード線Ｗ１，Ｗ２のうちいずれか１つを選択する。ワード線ドライバ２０４は、行デコーダ２０３によって選択されたワード線を活性化する。列デコーダ２０５は、アドレスバッファ２０２からの列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１，Ｂ２のうちいずれか１つを選択するとともにプレート線Ｐ１，Ｐ２のうちいずれか１つを選択する。書き込み／読み出し部２０６は、記憶モードと再生モードを有しており、記憶モード時には外部より入力された１ビットデータDinに応じた電気的パルスを列デコーダ２０５によって選択されたビット線に印加するとともに列デコーダ２０５によって選択されたプレート線の電位をグランドに落とし、再生モード時には列デコーダ２０５によって選択されたビット線に再生電圧を印加するとともに列デコーダ２０５によって選択されたプレート線からの出力電流Ioutを１ビットデータDoutとして出力する。

なお、メモリセルＭＣ１１１のアドレスを「１１」とし、メモリセルＭＣ１１２のアドレスを「１２」とし、メモリセルＭＣ１２１のアドレスを「２１」とし、メモリセルＭＣ１２２のアドレスを「２２」とする。また、アドレスのうち前の数値は「行アドレス」を示し、後ろの数値は「列アドレス」を示している。

＜メモリアレイの内部構成＞
次に、図１１に示したメモリアレイ２０１の内部における各回路の接続関係について説明する。

メモリセルＭＣ１１１において、端子１０２にはトランジスタＴ１１のドレインが接続されており、端子１０３にはプレート線Ｐ１が接続されている。また、トランジスタＴ１１のソースにはビット線Ｂ１が接続されており、ゲートにはワード線Ｗ１が接続されている。

メモリセルＭＣ１１２において、端子１０２にはトランジスタＴ１２のドレインが接続されており、端子１０３にはプレート線Ｐ１が接続されている。また、トランジスタＴ１２のソースにはビット線Ｂ１が接続されており、ゲートにはワード線Ｗ２が接続されている。

メモリセルＭＣ１２１において、端子１０２にはトランジスタＴ２１のドレインが接続されており、端子１０３にはプレート線Ｐ２が接続されている。また、トランジスタＴ２１のソースにはビット線Ｂ２が接続されており、ゲートにはワード線Ｗ１が接続されている。

メモリセルＭＣ１２２において、端子１０２にはトランジスタＴ２２のドレインが接続されており、端子１０３にはプレート線Ｐ２が接続されている。また、トランジスタＴ２２のソースにはビット線Ｂ２が接続されており、ゲートにはワード線Ｗ２が接続されている。

＜動作＞
次に、図１１に示したメモリ回路２００による動作について説明する。なお、メモリセルＭＣ１１１，ＭＣ１１２，ＭＣ１２１，ＭＣ１２２の各々に含まれるメモリデバイス１０１の抵抗は抵抗値Rbに初期化されているものとする。

〔選択動作〕
まず、メモリ回路２００では、外部から入力されたアドレス信号ＡＤＤＲＥＳＳに応じたメモリセルを選択する選択動作が行われる。

アドレスバッファ２０２にメモリセルＭＣ１１１のアドレス（＝「１１」）を示すアドレス信号ＡＤＤＲＥＳＳが入力されたとする。アドレスバッファ２０２は、入力されたアドレス信号ＡＤＤＲＥＳＳに応じて、列デコーダ２０３に行アドレス「１」を示す行アドレス信号ＲＯＷを出力するとともに列デコーダ２０５に列アドレス「１」を示す列アドレス信号ＣＯＬＵＭＮを出力する。以下、図１２を参照しつつ説明する。

次に、行デコーダ２０３は、アドレスバッファ２０２によって出力された行アドレス信号ＲＯＷに応じて、ワード線Ｗ１を選択する。

ワード線ドライバ２０４は、行デコーダ２０３によって選択されたワード線Ｗ１に対して電圧を印加（活性化）する。

トランジスタＴ１１，Ｔ２１のゲートにワード線Ｗ１を介して電圧が印加されるので、トランジスタＴ１１，Ｔ２１の各々は導通する。

一方、列デコーダ２０５は、アドレスバッファ２０２によって出力された列アドレス信号ＣＯＬＵＭＮに応じて、ビット線Ｂ１とプレート線Ｐ１とを選択する。

書き込み／読み出し部２０６は、動作モードに応じて、列デコーダ２０５によって選択されたビット線Ｂ１およびプレート線Ｐ１の各々に所定の電圧を印加する。

〔記憶モード〕
記憶モードのとき、書き込み／読み出し部２０６は、列デコーダ２０５によって選択されたプレート線Ｐ１の電位をグランドに落とす。

次に、書き込み／読み出し部２０６には外部からメモリセルに記憶すべき１ビットデータDinが入力される。ここで、１ビットデータDinが「１」であるとする。

次に、書き込み／読み出し部２０６は、外部から入力された１ビットデータDinに応じた電気的パルスを列デコーダ２０５によって選択されたビット線Ｂ１に印加する。１ビットデータDinが「１」であるので、ビット線Ｂ１に印加される電気的パルスはパルス幅が１００nsであり電圧が−４Vである負極性パルスであるとする。

次に、ビット線Ｂ１に印加された負極性パルスは、トランジスタＴ１１を介してメモリセルＭＣ１１１に含まれるメモリデバイス１０１に印加される。これにより、メモリセルＭＣ１１１に含まれるメモリデバイス１０１の抵抗は、抵抗値Rb（初期値）よりも低い抵抗値Raに変化する。

また、１ビットデータＤ１が「０」である場合、書き込み／読み出し部２０６がビット線Ｂ１に電気的パルスを印加しないとすると、メモリセルＭＣ１１１に含まれるメモリデバイス１０１の抵抗値は、抵抗値Rbのままである。

ここで、メモリデバイス１０１の抵抗が抵抗値Rb（初期値）である状態を「０」としメモリデバイス１０１の抵抗が抵抗値Raである状態を「１」とすれば、メモリセルＭＣ１１１に１ビットデータDmが記憶されたことになる。

このように、メモリセルＭＣ１１１に１ビットデータDinが書き込まれ、メモリセルＭＣ１１１は、自己に含むメモリデバイス１０１における抵抗値の状態に応じた１ビットデータDmを記憶する。

〔再生モード〕
一方、再生モードのとき、書き込み／読み出し部２０６は、列デコーダ２０５によって選択されたビット線Ｂ１に再生電圧を印加する。なお、メモリセルＭＣ１１１は、「１」である１ビットデータDmを記憶しているものとする。つまり、メモリセルＭＣ１１１に含まれるメモリデバイス１０１の抵抗は、抵抗値Raである。なお、再生電圧は、記憶モード時に印加する電気的パルスよりも小さく、例えば＋２Vである。

次に、ビット線Ｂ１に印加された再生電圧がトランジスタＴ１１を介してメモリセルＭＣ１１１に含まれるメモリデバイス１０１に印加される。メモリセルＭＣ１１１では、再生電圧はメモリデバイス１０１における電圧降下によって電流値Ｉａを有する出力電流Ioutになる。メモリセルＭＣ１１１から出力される出力電流Ioutは、プレート線Ｐ１に印加される。

次に、書き込み／読み出し部２０６は、プレート線Ｐ１に出力された出力電流Ioutを１ビットデータDoutとして外部に出力する。ここで、電流値Ｉａを「１」とすると、書き込み／読み出し部２０６は「１」である１ビットデータDoutを出力する。

また、「０」である１ビットデータDmをメモリセルＭＣ１１１が記憶している場合、メモリセルＭＣ１１１に含まれるメモリデバイス１０１の抵抗は、抵抗値Raよりも高い抵抗値Rbである。よって、書き込み／読み出し部２０６によってビット線Ｂ１に再生電圧が印加されると、書き込み／読み出し部２０６は、メモリセルＭＣ１１１から出力される電流値Ｉｂ（Ｉｂ＜Ｉａ）を有する出力電流Ioutを１ビットデータDoutとして出力する。ここで、電流値Ｉｂを「０」とすると、書き込み／読み出し部２０６は「０」である１ビットデータDoutを出力する。

このように、メモリセルに記憶された１ビットデータDmに応じた電流値を有する出力電流Ioutが出力される。

＜形成時の問題点＞
このような不揮発性メモリデバイスを形成する半導体製造プロセスでは、Siウェハー上に抵抗変化材料の薄膜を形成したのちに洗浄工程を経る。この洗浄工程の際に、抵抗変化材料の薄膜から特定の元素が溶出することによってデバイス特性が劣化する場合がある。このような元素は、たとえばアルカリ土類金属やアルカリ金属である。従来用いられているペロブスカイトＣＭＲ材料であるＰｒ_１−ＸＣａ_ＸＭｎＯ_３(PCMO)の場合はＣａが溶出することによってデバイス特性が劣化するが、本実施形態で用いたＮｉＣｒ_２Ｏ_４にはアルカリ金属およびアルカリ土類金属が含まれないのでデバイス特性の劣化が極めて少ない。

＜電極に適した材料＞
なお、メモリデバイス１０１に含まれる上部電極１および下部電極３の材料として上記のＰｔ、ＲｕＯ_２、ＩｒＯ_２の代わりに、Ａｇ，Ａｕ，Ｉｒを用いることも可能である。しかし、通常、基板４の温度を加熱して可変抵抗薄膜２を成膜するので下部電極はこの加熱温度で安定なものを用いる必要があるので、Ａｇは仕事関数が低く電極材料としては好ましいが上部電極１のみとして使用が可能となる。

可変抵抗薄膜２として膜厚０.１μmのＮｉＣｒ_２Ｏ_４を用いたメモリデバイスの場合、上部電極１および下部電極としてＰｔを用いた場合では可変抵抗薄膜２の抵抗を変化させるためには電圧±３Vの電気的パルスを印加する必要があったが、Ｐｔの代わりにＡｕを上部電極１および下部電極３として用いた場合では電圧±２.５Vの電気的パルスを印加すれば可変抵抗薄膜２の抵抗値が変化した。さらに、Ｉｒを下部電極３として用いＡｇを上部電極１として用いた場合では、電圧±２Vの電気的パルスを印加すれば可変抵抗薄膜２の抵抗値が変化した。したがって、電極材料として仕事関数の小さなものを用いることにより、印加する電気的パルスの電圧を低減することができることがわかった。

＜効果＞
以上のように、メモリデバイスの抵抗変化を利用して情報を記憶することができる。この記憶回路は、フラッシュメモリや強誘電体メモリのような従来のメモリに比べて、情報を書き込む速度が速く、かつ、多くの情報を記憶することができる。

なお、図１１では、メモリセルが４つしか存在しないがこれに限らず、５つ以上のメモリセルをマトリックス状に配置することも可能である。

なお、本実施形態では1ビットデータを高抵抗状態と低抵抗状態の２個の状態として保持することによりメモリセルとして動作させているが、電気的パルスの幅および振幅を変えることにより、４個もしくはそれ以上の抵抗状態を２ビットもしくは３ビット以上の情報として記憶させる不揮発性メモリデバイスとして動作させることが可能である。

（第３の実施形態）
＜メモリセルの構成＞
この発明の第３の実施形態によるメモリ回路に用いられるメモリセルの構成を図１３（ａ）に示す。このメモリセルでは、端子１０４ａ，１０４ｂの間に２つのメモリデバイス１０１ａ，１０１ｂが設けられている。メモリデバイス１０１ａは、メモリデバイス１０１と同様の構成であり、端子１０４ａ、１０５の間に設けられる。メモリデバイス１０１ｂは、メモリデバイス１０１と同様の構成であり、端子１０５，１０４ｂの間に設けられる。なお、メモリデバイス１０１ａ，１０１ｂの各々は抵抗値が初期化されており、メモリデバイス１０１ａの抵抗は抵抗値Rbであり、メモリデバイス１０１ｂの抵抗は抵抗値Ra（Ra＜Rb）である。図１３（ａ）のように、端子１０４ａ，１０４ｂの電位をグランドに落とし端子１０５に電気的パルス（正極性パルス：電圧＋Ｅ１）を印加すると、図１３（ｂ）のようにメモリデバイス１０１ａの抵抗は抵抗値Rbから抵抗値Raに減少し、メモリデバイス１０１ｂの抵抗は抵抗値Raから抵抗値Rbに増加する。メモリデバイス１０１ａ，１０１ｂにおける抵抗値の増減は、第１の実施形態で説明したように、ほぼ一定である。よって、メモリデバイス１０１における抵抗が初期値（抵抗値Rb）である状態を「０」とし電気的パルス印加後の抵抗値を「１」とすると、メモリセルとして利用することができる。

また、図１４（ａ）のように端子１０４ｂの電位をグランドに落とし端子１０４ａに電気的パルスの電圧よりも振幅が小さい電圧Ｅ０（｜Ｅ０｜＜｜Ｅ１｜）の再生電圧を印加すると、メモリデバイス１０１ａ，１０１ｂにおける抵抗値の比に応じた出力電圧Voutが端子１０５から出力される。つまり、図１４（ｂ）のように、メモリデバイス１０１ａの抵抗が抵抗値Raのときには電圧Ｖａを有する出力電圧Voutが出力され、メモリデバイス１０１ａの抵抗が抵抗値Rb（Rb＞Ra）のときには電圧Ｖｂ（Ｖｂ＜Ｖａ）を有する出力電圧Voutが出力される。このように、再生電圧の振幅が電気的パルスの振幅よりも十分小さければ可変抵抗薄膜２の抵抗値は変化しないので、メモリセルが記憶する１ビットデータに応じた出力電圧Voutを出力することができる。よって、メモリセルに記憶された１ビットデータ（０，１）を読み出すことができる。

＜構成＞
この発明の第３の実施形態によるメモリ回路３００の構成を図１５に示す。このメモリ回路３００は、図１１に示したメモリアレイ２０１，列デコーダ２０５，および書き込み／読み出し部２０６に代えて、列デコーダ２１５，メモリアレイ２１１，および書き込み／読み出し部２１６を備える。その他の構成は図１１と同様である。

＜メモリアレイの内部構成＞
図１５に示したメモリアレイ２１１は、図１１に示したメモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２およびプレート線Ｐ１，Ｐ２に代えて、メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２および第１プレート線Ｐ１ａ，Ｐ２ａ，第２プレート線Ｐ１ｂ，Ｐ２ｂを含む。その他の構成は図１１と同様である。メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の各々は、図１３（ａ）に示した構成であり、印加された電気的パルスに応じて自己に含むメモリデバイス１０１ａ，１０１ｂの抵抗値を増加／減少することにより１ビットデータを記憶する。

メモリセルＭＣ２１１において、端子１０５はトランジスタＴ１１のドレインに接続され、端子１０４ａは第１プレート線Ｐ１ａに接続され、端子１０４ｂは第２プレート線Ｐ１ｂに接続される。トランジスタＴ１１のソースはビット線Ｂ１に接続され、ゲートはワード線Ｗ１に接続される。

メモリセルＭＣ２１２において、端子１０５はトランジスタＴ１２のドレインに接続され、端子１０４ａは第１プレート線Ｐ１ａに接続され、端子１０４ｂは第２プレート線Ｐ１ｂに接続される。トランジスタＴ１２のソースはビット線Ｂ１に接続され、ゲートはワード線Ｗ２に接続される。

メモリセルＭＣ２２１において、端子１０５はトランジスタＴ２１のドレインに接続され、端子１０４ａは第１プレート線Ｐ２ａに接続され、端子１０４ｂは第２プレート線Ｐ２ｂに接続される。トランジスタＴ１１のソースはビット線Ｂ２に接続され、ゲートはワード線Ｗ１に接続される。

メモリセルＭＣ２２２において、端子１０５はトランジスタＴ２２のドレインに接続され、端子１０４ａは第１プレート線Ｐ２ａに接続され、端子１０４ｂは第２プレート線Ｐ２ｂに接続される。トランジスタＴ１１のソースはビット線Ｂ２に接続され、ゲートはワード線Ｗ２に接続される。

なお、メモリセルＭＣ２１１のアドレスを「１１」とし、メモリセルＭＣ２１２のアドレスを「１２」とし、メモリセルＭＣ２２１のアドレスを「２１」とし、メモリセルＭＣ２２２のアドレスを「２２」とする。また、アドレスのうち前の数値は「行アドレス」を示し、後ろの数値は「列アドレス」を示している。

＜列デコーダ，書き込み／読み出し部＞
列デコーダ２１５は、アドレスバッファ２０２によって出力された列アドレス信号に応じてビット線Ｂ１，Ｂ２のうちいずれか１つを選択するとともに第１プレート線Ｐ１ａ，Ｐ２ａのうちいずれか１つを選択するとともに第２プレート線Ｐ１ｂ，Ｐ２ｂのうちいずれか１つを選択する。

書き込み／読み出し部２１６は、記憶モードと再生モードとを有しており、記憶モード時には外部からの１ビットデータDinに応じて列デコーダ２１５によって選択されたビット線に電気的パルスを印加するとともに列デコーダ２１５によって選択された第１プレート線および第２プレート線の電位をグランドに落とし、再生モード時には列デコーダ２１５によって選択された第１プレート線の電位をグランド状態にするとともに列デコーダによって選択された第２プレート線に再生電圧を印加し、列デコーダ２１５によって選択されたビット線からの出力電圧を１ビットデータDoutとして外部に出力する。

＜動作＞
図１５に示したメモリ回路３００による動作について説明する。なお、メモリセルＭＣ２１１，ＭＣ２１２，ＭＣ２２１，ＭＣ２２２の各々において、メモリデバイス１０１ａの抵抗は抵抗値Rbに初期化されており、メモリデバイス１０１ｂの抵抗は抵抗値Ra（Ra＜Rb）に初期化されているものとする。

〔選択動作〕
メモリ回路３００では、メモリ回路２００と同様に、選択動作が行われる。ここで、メモリセルＭＣ２１１が選択されたとする。つまり、列デコーダ２１５はビット線Ｂ１，第１プレート線Ｐ１ａ，および第２プレート線Ｐ１ｂを選択し、行デコーダ２０３はワード線Ｗ１を選択する。以下、図１６を参照しつつ説明する。

〔記憶モード〕
記憶モードのとき、書き込み／読み出し部２１６は、列デコーダ２１５によって選択された第１プレート線Ｐ１ａ，第２プレート線Ｐ１ｂの各々の電位をグランド状態にする。

次に、書き込み／読み出し部２１６には外部からメモリセルに記憶すべき１ビットデータDinが入力される。ここで、１ビットデータDinが「１」であるとする。

次に、書き込み／読み出し部２１６は、外部から入力された１ビットデータDinに応じた電気的パルスを列デコーダ２１５によって選択されたビット線Ｂ１に印加する。１ビットデータDinが「１」であるので、ビット線Ｂ１に印加される電気的パルスはパルス幅が１００nsであり電圧が−４Vである負極性パルスであるとする。

次に、ビット線Ｂ１に印加された負極性パルスは、トランジスタＴ１１を介してメモリセルＭＣ２１１に含まれる端子１０５に印加される。これにより、メモリセルＭＣ２１１に含まれるメモリデバイス１０１ａの抵抗は抵抗値Rb（初期値）よりも低い抵抗値Raに変化し、メモリデバイス１０１ｂの抵抗は抵抗値Ra（初期値）よりも高い抵抗値Rbに変化する。

また、１ビットデータＤinが「０」である場合、書き込み／読み出し部２１６がビット線Ｂ１に電気的パルスを印加しないとすると、メモリセルＭＣ２１１に含まれるメモリデバイス１０１ａ，１０１ｂの抵抗値は、それぞれ抵抗値Rb，Raのままである。

ここで、メモリデバイス１０１ａの抵抗が抵抗値Rb（初期値）である状態を「０」としメモリデバイス１０１ａの抵抗が抵抗値Raである状態を「１」とすれば、メモリセルＭＣ２１１に１ビットデータDmが記憶されたことになる。

このように、メモリセルＭＣ２１１に１ビットデータDinが書き込まれ、メモリセルＭＣ２１１は、自己に含むメモリデバイス１０１ａ，１０１ｂにおける抵抗値の状態に応じた１ビットデータDmを記憶する。

〔再生モード〕
一方、再生モードのとき、書き込み／読み出し部２１６は、列デコーダ２１５によって選択された第２プレート線Ｐ１ｂの電位をグランド状態にするとともに第１プレート線Ｐ１ａに再生電圧を印加する。なお、メモリセルＭＣ２１１は、「１」である１ビットデータDmを記憶しているものとする。つまり、メモリセルＭＣ２１１に含まれるメモリデバイス１０１ａの抵抗が抵抗値Raでありメモリデバイス１０１ｂの抵抗が抵抗値Rbであるとする。なお、再生電圧は、記憶モード時に印加する電気的パルスよりも小さく、例えば＋２Vである。

次に、第１プレート線Ｐ１ａに印加された再生電圧がトランジスタＴ１１を介してメモリセルＭＣ２１１に含まれる端子１０５に印加される。メモリセルＭＣ２１１では、再生電圧はメモリデバイス１０１ａ，１０１ｂにおける抵抗値の比に応じた電圧Ｖａを有する出力電圧Voutになる。メモリセルＭＣ２１１から出力される出力電圧Voutは、ビット線Ｂ１に印加される。

次に、書き込み／読み出し部２１６は、ビット線Ｂ１に出力された出力電圧Voutを１ビットデータDoutとして外部に出力する。ここで、電圧Ｖａを「１」とすると、書き込み／読み出し部２１６は「１」である１ビットデータDoutを出力する。

また、「０」である１ビットデータDmをメモリセルＭＣ２１１が記憶している場合、メモリセルＭＣ２１１に含まれるメモリデバイス１０１ａの抵抗は抵抗値Raよりも高い抵抗値Rbであり、メモリデバイス１０１ｂの抵抗は抵抗値Rbよりも低い抵抗値Raである。よって、書き込み／読み出し部２１６によって第１プレート線Ｐ１ａに再生電圧が印加されると、書き込み／読み出し部２１６は、メモリセルＭＣ２１１から出力される電圧Ｖｂ（Ｖｂ＜Ｖａ）を有する出力電圧Voutを１ビットデータDoutとして出力する。ここで、電圧Ｖａを「０」とすると、書き込み／読み出し部２０６は「０」である１ビットデータDoutを出力する。

このように、メモリデバイス１０１の抵抗値に応じて再生電圧が電圧降下するので、メモリセルに記憶された１ビットデータDmに応じた電圧を有する出力電圧Voutが出力される。

＜相補的な抵抗変化による効果＞
一般に、メモリデバイスの特性は、異なるメモリアレイの間および同一メモリアレイ内に存在するメモリデバイス間でばらつく。このばらつきにより、各々のメモリデバイスの抵抗値変化が一定にならず、あるメモリデバイスでは抵抗値の上限が所望する抵抗値よりも高くなりまたあるメモリデバイスでは抵抗の下限が所望する抵抗値よりも低くなることがある。

しかしながら、本実施形態の回路構成では、メモリデバイス１０１ａおよびメモリデバイス１０１ｂの各々の抵抗値が相補的に変化するので、メモリデバイス１０１ａ，１０１ｂの抵抗値の比に応じた出力電圧Voutはほぼ同一の値を示す。これにより、メモリデバイスの抵抗値が場所によりばらついても、異なる記録状態を分解能よく再生できることがわかった。

＜効果＞
このように２つのメモリデバイス１０１ａ，１０１ｂを直列に接続して相補的に変化させる構成により、メモリ素子としての安定な動作および製造歩留まりを大幅に向上させることができる。

また、メモリデバイス１０１ａ，１０１ｂに印加される電気的パルスの振幅が小さいほどメモリデバイス１０１ａ，１０１ｂにおける抵抗変化率が低くなるが、出力電圧Voutはほぼ同一の値を示す。よって、第２の実施形態と比較すると、書き込み時に印加する電気的パルスの電圧を小さくすることができる。

なお、図１５では、メモリセルが４つしか存在しないがこれに限らず、５つ以上のメモリセルをマトリックス状に配置することも可能である。

なお、本実施形態では１ビットデータを高抵抗状態と低抵抗状態の２個の状態として保持することによりメモリセルとして動作させているが、電気的パルスの幅および振幅を変えることにより、4個もしくはそれ以上の抵抗状態を２ビットもしくは３ビット以上の情報として記憶させる不揮発性メモリデバイスとして動作させることが可能である。

（第４の実施形態）
＜構成＞
この発明の第４の実施形態による半導体集積回路（Embedded-RAM）４００の構成を図１７に示す。この回路４００は、図１１に示したメモリ回路２００をデータＲＡＭとして使用するものであり、メモリ回路２００と、論理回路４０１を備える。論理回路４０１は、所望するメモリのアドレスを示したアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力することによってデータを書き込む／読み出すメモリセルを選択する。また、論理回路４０１は、書き込み／読み出し部２０６の動作モードを制御することによって、選択したメモリセルに１ビットデータDinを書き込み、または、選択したメモリセルに書き込まれている１ビットデータDmを読み出す。

＜動作＞
図１７に示した半導体集積回路（Embedded-RAM）４００による動作について説明する。

メモリ回路２００に１ビットデータDinを書き込む場合、論理回路４０１は、メモリ回路２００に含まれる書き込み／読み出し部２０６の動作モードを記憶モードにする。

次に、論理回路４０１は、１ビットデータDinを記憶すべきメモリセルのアドレスを示すアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力する。

次に、論理回路４０１は、書き込むべき１ビットデータDinをメモリ回路２００に含まれる書き込み／読み出し部２０６に出力する。

次に、メモリ回路２００において第２の実施形態と同様の動作が行われ、論理回路４０１が出力した１ビットデータDinがメモリ回路２００に含まれるメモリセルに書き込まれる。

一方、メモリ回路２００のメモリセルに書き込まれた１ビットデータDmを読み出す場合、論理回路４０１は、メモリ回路２００に含まれる書き込み／読み出し部２０６の動作モードを再生モードにする。

次に、論理回路４０１は、１ビットデータを読み出したいメモリセルのアドレスを示すアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力する。

次に、メモリ回路２００において第２の実施形態と同様の動作が行われ、選択したメモリセルが記憶する１ビットデータDmに応じた出力電流Ioutが書き込み／読み出し部２０６に入力され、書き込み／読み出し部２０６は、出力電流Ioutを１ビットデータDoutとして論理回路４０１に出力する。

＜効果＞
以上のように、メモリデバイスに大量の情報を高速に記憶することが可能となる。

なお、メモリ回路２００に代えて図１５に示したメモリ回路３００を用いても同様の効果を得ることができる。

（第５の実施形態）
＜構成＞
この発明の第５の実施形態による半導体集積回路（reconfigurable ＬＳＩ）５００の構成を図１８に示す。この回路５００は、図１１に示したメモリ回路２００をプログラムＲＯＭとして使用するものであり、メモリ回路２００と、プロセッサ５０１と、インターフェイス５０２を備える。メモリ回路２００は、プロセッサ５０１の動作に必要なプログラムを記憶する。プロセッサ５０１は、メモリ回路２００およびインターフェイス５０２を制御するとともに、メモリ回路２００に記憶されているプログラムPmを読み出しこれに応じた処理を行う。インターフェイス５０２は、外部から入力されたプログラムPinを記憶回路２００に出力する。

＜動作＞
図１８に示した半導体集積回路（reconfigurable ＬＳＩ）５００による動作について説明する。

メモリ回路２００に外部からのプログラムPinを書き込む場合、プロセッサ５０１は、メモリ回路２００に含まれる書き込み／読み出し部２０６の動作モードを記憶モードにするとともにプログラムPinを書き込むべきメモリセルのアドレスを示すアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力する。

次に、インターフェイス５０２は、外部から入力されたプログラムPinを入力し、入力したプログラムPinをメモリ回路２００に含まれる書き込み／読み出し部２０６に出力する。

次に、メモリ回路２００において第２の実施形態と同様の動作が行われ、インターフェイス５０２からのプログラムPinがメモリセルに書き込まれる。

一方、メモリ回路２００に書き込まれたプログラムPmを読み出す場合、プロセッサ５０１は、メモリ回路２００に含まれる書き込み／読み出し部２０６の動作モードを再生モードにするとともにプログラムPmを読み出したいメモリセルのアドレスを示すアドレス信号ＡＤＤＲＥＳＳをメモリ回路２００に含まれるアドレスバッファ２０２に出力する。

次に、メモリ回路２００において第２の実施形態と同様の動作が行われ、選択したメモリセルが記憶しているプログラムPmに応じた出力電流Ioutが書き込み／読み出し部２０６に入力される。書き込み／読み出し部２０６は、入力した出力電流IoutをプログラムPoutとしてプロセッサ５０１に出力する。

プロセッサ５０１は、入力したプログラムPoutに基づいて動作を行う。

メモリ回路２００は書き換え可能な不揮発性メモリであるため、記憶するプログラムの内容を書き換えることが可能である。これにより、プロセッサ５０１において実現される機能を代えることができる。また、複数のプログラムをメモリ回路２００に記憶しておき、読み出すプログラムに応じてプロセッサ５０１で実現される機能を代えることもできる。

＜効果＞
以上のように、１つのＬＳＩで異なる機能を実現することが可能（いわゆるre-configurable）となる。

本発明のメモリデバイスは、情報を書き込む速度が速くかつ多くの情報を記憶することができる不揮発性メモリ等として有用である。

図１は、この発明の第１の実施形態によるメモリデバイスの典型的な構成を示す図である。図２は、膜厚０．１μmに薄膜化されたＣｏＦｅ_２Ｏ_４の特性を示す図である。図３は、膜厚０．２μmに薄膜化されたＣｕＦｅ_２Ｏ_４の特性を示す図である。図４は、薄膜化されたＮｉＣｒ_２Ｏ_４の特性を示す図である。図５は、薄膜化されたＡｌＶ_２Ｏ_４の特性を示す図である。図６は、薄膜化されたＦｅ_３Ｏ_４の特性を示す図である。図７は、薄膜化されたＳｍ_１．５Ｂｉ_０．５Ｒｕ_２Ｏ_７の特性を示す図である。図８は、薄膜化されたＴｌ_２Ｍｎ_２Ｏ_７の特性を示す図である。図９は、この発明の第２の実施形態に用いられるメモリセルを示す図である。図１０は、この発明の第２の実施形態に用いられるメモリセルを示す図である。図１１は、この発明の第２の実施形態によるメモリ回路の典型的な構成を示すブロック図である。図１２は、図１１に示したメモリアレイの拡大図である。図１３Ａは、記録モードにおいてこの発明の第３の実施形態に用いられる電気的パルスおよびメモリセルの構成を示す図である。図１３Ｂは、記録モードにおいてこの発明の第３の実施形態におけるメモリデバイスの抵抗変化を示す図である。図１４Ａは、再生モードにおいてこの発明の第３の実施形態に用いられる電気的パルスおよびメモリセルの構成を示す図である。図１４Ｂは、再生モードにおいてこの発明の第３の実施形態におけるメモリデバイスの出力電圧を示す図である。図１５は、この発明の第３の実施形態によるメモリ回路の典型的な構成を示すブロック図である。図１６は、図１５に示したメモリアレイの拡大図である。図１７は、この発明の第４の実施形態によるEmbedded-RAMの典型的な構成を示すブロック図である。図１８は、この発明の第５の実施形態によるシステムＬＳＩの典型的な構成を示すブロック図である。

Claims

基板の表面上に形成された第１の電極と、
前記第１の電極の表面上に形成された可変抵抗薄膜と、
前記可変抵抗薄膜の表面上に形成された第２の電極とを備え、
前記可変抵抗薄膜は、ヤンテラー効果による格子歪みによってバルク状態における抵抗値が変化する材料を含むものであり、
前記可変抵抗薄膜の膜厚は、２００ｎｍ以下である
メモリデバイス。
請求項１において、
前記材料は、アルカリ金属またはアルカリ土類金属を含まない
メモリデバイス。
請求項１において、
前記可変抵抗薄膜は、抵抗値の異なる相が複数混在している状態で形成したものである
メモリデバイス。