JP4634580B2 - Electrode structure for oxide dielectric film, capacitor element using the same, and manufacturing method thereof - Google Patents

Description

表１に、酸化物誘電体膜として強誘電体膜であるＰＺＴを用い、上部電極としてＰｔを用いた場合を含め様々の上部電極構造を用いた場合におけるキャパシタの特性変化を示す。
【００２９】
各上部電極を有したキャパシタ構造を、水素雰囲気中で４００℃において、１００分間アニールした。キャパシタの特性を評価するための指標としては、アニール後の残存分極電荷量率（アニール後の分極電荷量／アニール前の分極電荷量）を用いた。尚、分極量Ｑｓｗとしては、２０μＣ／ｃｍ²以上の値を有していることが望ましい。
【００３０】
上部電極として、Ｐｔ電極（１００ｎｍ）、Ｐｔ／ＳＲＯ（ＳｒＲｕＯ₃）（１００ｎｍ／５０ｎｍ）、例えばスパッタリング法により形成したＰｔ／ＴｉＮ、Ｐｔ／ＩｒＯ₂、Ｐｔ／ＴａＮ電極などを用い、これら様々な電極についてアニール後の残存分極電荷量率を調べた。
【００３１】
表１に示すように、上部電極としてＰｔを用い、酸化物誘電体と上部電極との間にバリア層を用いない場合や、バリア層がＴｉＮ、ＴａＮの場合には、残存分極電荷量率は５０％以下と小さな値になる。水素雰囲気における特性劣化が著しいことがわかる。
【００３２】
一方、高誘電体は残留分極がない。メモリのリテンション特性は、リーク電流による。
【００３３】
高誘電体膜（ＢＳＴ膜）を含むキャパシタを、４００℃、１００分間水素雰囲気中でアニールした際の、アニール前後のキャパシタのリーク電流を表２に示す。
【００３４】
【表２】

表２は、上部電極として上述のようにＣＶＤにより形成したＲｕ膜を用いた場合と、スパッタ法により形成したＴａＮ膜を用いた場合のアニール前後でのリーク電流について示している。
【００３５】
表２に示すように、ＣＶＤにより形成したＲｕ膜を上部電極として用いた場合、アニール前のリーク電流は、１×１０^-8Ａ／ｃｍ²である。アニール後のリーク電流は、５×１０^-8Ａ／ｃｍ²である。アニールにより、リーク電流が５倍増加している。
【００３６】
尚、スパッタにより形成したＴａＮ膜を上部電極として用いた場合には、アニール前のリーク電流は、２×１０^-8Ａ／ｃｍ²である。アニール後のリーク電流は、５×１０^-8Ａ／ｃｍ²である。アニールによるリーク電流の増加は、２．５倍である。
【００３７】
上部電極としてＴａＮ膜を用いた場合の方が、Ｒｕを用いた場合よりもアニールの前後でのリーク電流の増加率は低くなっている。但し、最終的なリーク電流値は両者とも同じ様に増加した。
【００３８】
上記のような電気的特性（ＰＺＴ膜などの強誘電体膜における残留分極電荷量率、ＢＳＴ膜などの高誘電体膜におけるリーク電流）の劣化を回避するためには、キャパシタなどの製造工程中及び製造工程後における水素や水の発生を避けること、或いは、酸化物誘電体膜の上に形成される上部電極のさらに上に、水素や水分を下部へ透過させないためのバリア層を設けることが望ましい。
【００３９】
例えば、水素の発生を防止するために、通常の上部電極として用いられ、触媒作用のあるＰｔの代わりに、触媒作用のない電極材料、例えばＳｒＲｕＯ₃やＩｒＯ₂を用いれば良い。
【００４０】
表１によれば、バリア層としてＳrＲｕＯ₃層を用いた場合には、残存分極電荷量率は７５％、バリア層としてＩｒＯ₂層を用いた場合には、残存分極電荷量率は８０％と高い値が得られ、これらの層が水素の透過を防止するバリア層として機能していることが推測される。
【００４１】
しかしながら、バリア層としてＩｒＯ₂層、ＳｒＲｕＯ₃層を用いると、材料自体のコストが高くなるため全体として製造コストが上昇してしまう。
【００４２】
コストを下げるためにＩｒＯ₂層、ＳｒＲｕＯ₃の電極膜厚を薄くすると、水素や水分を下部へ透過させない機能が低下する。
【００４３】
表２によれば、Ｒｕ膜を上部電極材料として用いた場合に、水素雰囲気中でのアニールによるリーク電流の増加が大きく、信頼性に問題がある。また、Ｒｕ膜は高価であるため、より安価な別材料を用いることができれば好ましい。
【００４４】
本発明の目的は、電気的特性の劣化、例えば酸化物誘電体を含むキャパシタの分極劣化やリーク電流の増加などを抑制することができる低コストの電極技術を提供することである。
【００４５】
本発明の他の目的は、分極劣化等を抑制する効果が高いキャパシタ技術を提供することである。
【００４６】
【課題を解決するための手段】
本発明の一観点によれば、
ＰｂまたはＢｉを含む酸化物誘電体膜用電極構造であって、
前記ＰｂまたはＢｉを含む酸化物誘電体膜と接触するＴａＮ膜とを含み、
前記ＴａＮ膜の少なくとも厚さ方向の一部が全領域にわたってイオン注入によりアモルファス化されている酸化物誘電体膜用電極構造が提供される。
【００４７】
本発明の他の観点によれば、
（ａ）ＰｂまたはＢｉを含む酸化物誘電体膜と接触するＴａＮ膜を形成する工程と、
（ｂ）前記ＴａＮ膜の少なくとも厚さ方向の一部を全領域にわたってイオン注入によりアモルファス化する工程と
を含む酸化物誘電体膜用電極構造の製造方法が提供される。
【００４８】
本発明のさらに他の観点によれば、
下地表面上に形成された下部電極と、
前記下部電極上に形成されたＰｂ又はＢｉを含む酸化物誘電体膜と、
前記Ｐｂ又はＢｉを含む酸化物誘電体膜上形成され、少なくとも厚さ方向の一部が全領域にわたってイオン注入によりアモルファス化されている層を含むＴａＮ膜と、
前記ＴａＮ膜上に形成された上部電極と
を含むキャパシタ素子が提供される。
【００４９】
本発明のさらに他の観点によれば、
下地表面上に下部電極を形成する工程と、
前記下部電極上にＰｂまたはＢｉを含む酸化物誘電体膜を形成する工程と、
前記酸化物誘電体膜上にＴａＮ膜を形成する工程と、
前記ＴａＮ膜の少なくとも厚さ方向の一部を全領域にわたってイオン注入によりアモルファス化する工程と、
前記ＴａＮ膜上に上部電極を形成する工程と
を含むキャパシタ素子の製造方法が提供される。
【００５０】
【発明の実施の形態】
本発明者らは、実験及び理論的検討を重ねた結果、ＰＺＴ膜又はＢＳＴ膜などの酸化物誘電体膜上にＴａＮ膜をスパッタリングにより形成し、その後にＴａＮ膜中にＮをイオン注入した膜をキャパシタの上部電極として用いると、水素雰囲気中でのアニールを行った後においても、電気的特性（例えば、強誘電体キャパシタの分極電荷量率、高誘電体キャパシタのリーク電流など）の劣化が少ないことを発見した。
【００５１】
Ｎをイオン注入したＴａＮ膜をバリア層として用いると電気的劣化が抑制される理由については明確ではない。イオン注入によりＴａＮ膜、特にその表面層がアモルファス化するためであり、水素等に対するバリア性が向上すること、加えて、イオン注入によりＴａＮ膜のストレスの影響が低減することも関連していると思われる。
【００５２】
酸化物誘電体層としてＢＳＴを用いた場合は、単純にスパッタにより形成したＴａＮ膜をバリア層として用いた場合でも、水素雰囲気中でのアニールによるリーク電流の増加が抑制される。さらに、ＴａＮ膜にＮをイオン注入すると、リーク電流の増加をさらに抑制できることを見いだした。
【００５３】
リーク電流の抑制に関しても、ＴａＮ膜の表面がアモルファス化したことに起因するものと推測している。アニール雰囲気中の水素、意図せずに雰囲気中に混入した水分は、アモルファス化したＴａＮ膜の表面層でブロックされ、それよりも下部の酸化物誘電体膜中に入りにくくなるものと考えられる。
【００５４】
尚、アモルファス層の有無は、例えば、ＴａＮ膜に電子線を照射し、低速電子線回折像（Ｌｏｗ Ｅｎｅｒｇｙ Ｅｌｅｃｔｒｏｎ Ｄｉｆｆｒａｃｔｉｏｎ： ＬＥＥＤ）などの反射電子線像を観察すれば良い。反射電子線像に、アモルファス状態を示すハローパターンが形成されてスポットパターンがなければ、アモルファス層が形成されていると判断できる。
【００５５】
以下本発明を実施例に沿って説明する。
【００５６】
まず、本発明の第１実施例による電極構造を含むキャパシタ及びその製造方法を説明する。
【００５７】
図１は、本発明の第１実施例による酸化物誘電体用電極構造を含むキャパシタの構造を示す断面図である。
【００５８】
図１に示すように、キャパシタＡは、ｎ型Ｓｉ基板１上に形成されている下部電極３と、下部電極３の上に形成されているＰＺＴ膜５と、ＰＺＴ膜５上に形成されている上部電極７と、上部電極７を覆ってＰＺＴ膜５上に形成されている層間絶縁膜１１と、層間絶縁膜１１内に形成され上部電極７の一部表面を開口する開口１５とを有している。
【００５９】
下部電極３は、基板１側から順にＷ膜３ａとＴｉ膜３ｂとＴｉＮ膜３ｃとＰｔ膜３ｄとを含む。
【００６０】
上部電極７は、ＰＺＴ膜側から順にＴａＮ膜７ａとＰｔ膜７ｂとを含む。ＴａＮ膜７ａは、少なくとも厚さ方向の一部が全領域にわたってアモルファス化されている。
【００６１】
本明細書において、「ＴａＮ膜の少なくとも厚さ方向の一部が全領域にわたってアモルファス化されている」との記載は、例えば平坦な下地の上にＴａＮ膜を形成した場合において、厚み方向（下地の法線方向）に関する一部、例えば表面領域がアモルファス化されている状態や、表面領域ではなく内部領域がアモルファス化されている状態を含む。
【００６２】
尚、微視的に観察した場合に面内の一部領域がアモルファス化されていなくても、巨視的にみれば大部分の領域（面内）においてアモルファス化されていれば、バリア性の向上を期待できるため、そのような状態も上記表現は包含する。
【００６３】
次に、電極構造及びキャパシタの詳細な構造について、製造工程を含めて以下に説明する。
【００６４】
まず、ｎ型の６インチＳｉ基板１（抵抗率ρ ＝０．１Ωｃｍ）を準備し、Ｓｉ基板１上にＣＶＤ法により、Ｗ膜３ａを堆積する。例えば、Ｗ膜３ａの成長温度は５４０℃、Ｗ膜３ａの膜厚は１５０ｎｍである。
【００６５】
次に、スパッタ法によりＴｉ膜３ｂとＴｉＮ膜３ｃとを堆積する。例えばＴｉ膜３ｂの厚さは５０ｎｍ、ＴｉＮ膜３ｃの厚さは１００ｎｍである。
【００６６】
次に、室温の条件下において、スパッタ法によりＰｔ膜３ｄを堆積する。例えばＰｔ膜３ｄの厚さは１００ｎｍである。
【００６７】
Ｗ／Ｔｉ／ＴｉＮ／Ｐｔの４層構造を有する下部電極３が形成される。
【００６８】
次に、Ｐｔ膜３ｄ上にＰＺＴ膜５を形成する。ＰＺＴ膜５は以下の方法により形成する。
【００６９】
まず、ＰＺＴのゾル−ゲル溶液をＳｉ基板上（Ｐｔ膜３ｄ上）にスピンコート法を用いて塗布し、結晶化温度よりも低い温度、２５０℃から３００℃付近、例えば３００℃で６０分間の前アニールを行い、ゾル−ゲル膜中の溶媒成分を蒸発させて乾燥させる。その後、７００℃から８００℃の温度範囲、例えば７００℃で２０分間の後アニールを行い、ＰＺＴ膜を結晶化させる。ＰＺＴ膜５の膜厚は、例えば１５０ｎｍである。
【００７０】
結晶化したＰＺＴ膜５上に、スパッタ法により、例えば厚さ２００ｎｍのＴａＮ膜７ａを堆積する。次に、イオン注入法によりＴａＮ膜７ａ中にＮイオンを注入する。
【００７１】
表３に、Ｎのドーズ量を示す。１×１０¹³ｃｍ^-2、１×１０¹⁴ｃｍ^-2、１×１０¹⁵ｃｍ^-2の３通りである。注入エネルギーは、３０ｋｅＶである。
【００７２】
イオン注入によりＴａＮ膜がアモルファス化される。ＴａＮ膜７ａの上に厚さ１００ｎｍ程度のＰｔ膜７ｂを堆積する。
【００７３】
次に、上記構造を加工してキャパシタ素子を形成する工程を説明する。
【００７４】
Ｐｔ膜７ｂ上にフォトレジストを塗布し、上部電極７を加工するためのフォトマスクを形成する。フォトマスクを用いてイオンミリング法により上部電極７（７ａ、７ｂ）をエッチングする。エッチングに用いたフォトマスクをアッシング工程と洗浄工程により除去する。さらに別のフォトマスクを用いて、ＰＺＴをエッチングし、別のフォトマスクを除去する。
【００７５】
プラズマ法を用いてＴＥＯＳ（Ｔｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎ）により層間絶縁膜１１を形成する。層間絶縁膜１１にコンタクトホール１５を形成する。コンタクトホール１５を覆って層間絶縁膜１１上に上部電極７と接続する配線層Ｌを形成する。上部電極７の面積は、例えば５０×５０μｍ²である。
【００７６】
尚、１回のフォトリソグラフィー工程により形成した１のフォトマスクにより、上部電極とＰＺＴ膜との加工を行っても良い。１回のフォトリソグラフィー工程により上部電極とＰＺＴ膜とをエッチングできれば、工程を簡単化できる。また、キャパシタ構造自体も微細化が可能になる。
【００７７】
下部電極から配線を引き出す必要がある場合には、下部電極を上部電極及びＰＺＴ膜よりも大きめに加工し、下部電極の露出している表面から配線を行っても良い。或いは、後述のように、下部電極と接続される接続構造と、該接続構造の上に層間絶縁膜を介して形成される下部電極とを、例えば前記層間絶縁膜内に形成されたコンタクトホールを埋めるプラグを介して配線することにより接続することもできる。
【００７８】
表３に、上記のキャパシタ構造Ａを、４００℃で１００分間水素雰囲気中においてアニールしたの後の残存分極電荷量率（％）を示す。
【００７９】
【表３】

ＴａＮ膜７ａへのＮのドーズ量、１×１０¹³ｃｍ^-2、１×１０¹⁴ｃｍ^-2、１×１０¹⁵ｃｍ^-2の３通りに対応して、残存分極電荷量率としてそれぞれ３０％、６０％、７０％の値が得られた。
【００８０】
表１に示すように、ＴａＮ膜にＮのイオン注入をしなかった場合には、残存分極電荷量率は４０％である。表３のデータをグラフにして残存分極電荷量率が４０％を越えるドーズ量を求めると、約５×１×１０¹⁴ｃｍ^-3となる。この結果より、ドーズ量を少なくとも５×１×１０¹⁴ｃｍ^-3以上、好ましくは１×１０¹⁴ｃｍ^-3以上のドーズ量にすれば、ＴａＮ膜中へのＮのイオン注入による残存分極電荷量率の向上の効果が現れると考えられる。
【００８１】
前述のように、ＴａＮ膜中にＮをイオン注入するとＰＺＴ膜を含むキャパシタの残存分極電荷量率が向上するのは、ＴａＮ膜の表面領域がアモルファス化され、水素や水分のＰＺＴ膜内への侵入をある程度阻止するためと考えられる。
【００８２】
尚、上記の実施例１においては、キャパシタのサイズ（上部電極のサイズ）は５０×５０μｍ²である。キャパシタのサイズが２×２μｍ²程度まで小さくなると、同様の条件によりＴａＮ膜中にＮをイオン注入しても、水素雰囲気中でのアニール後の残存分極電荷量率は３０％程度であり、電気的特性の劣化を抑制できないことがわかった。この実験結果から、キャパシタのサイズをあまり小さくすると、ＴａＮ膜にＮをイオン注入することによる残存分極電荷量率の低下防止の効果は小さかった。
【００８３】
イオン注入による残存分極電荷量率の低下防止効果にキャパシタサイズ依存性が存在する現象に関しては、サイズが小さい場合には、周辺部の寄与が相対的に大きくなり、キャパシタの周辺からの水素等の回り込みの影響が顕著になる可能性が強いこと、電極膜のストレスが変化すること起因するのではないかと推測される。
【００８４】
従って、例えばキャパシタ素子の外周部を水素等の回り込みから保護する構造、例えばキャパシタ素子の側壁に、厚さ方向の一部がアモルファス化されたＴａＮ層を全領域にわたって含む層を形成することにより解決できるのではないかと考えられる。
【００８５】
次に、第１実施例の変形例について説明する。
【００８６】
第１実施例の変形例による電極構造の製造方法は、ＴａＮ膜にイオン注入するイオン種がＮではなくＳｉである点において、第１実施例による電極構造の製造方法と異なる。
【００８７】
表４に、ＴａＮ膜中へのＳｉのイオン注入量（ドーズ量）と残存分極電荷量率との関係を示す。
【００８８】
【表４】

表４に示すように、Ｓｉのドーズ量を１×１０¹⁵ｃｍ^-2、１×１０¹⁶ｃｍ^-2とした時の残存分極電荷量率は、それぞれ７０％、７５％と高い値が得られた。
【００８９】
尚、ＳｉはＰＺＴとの反応性が高いので、Ｓｉイオンが注入される深さを、ＴａＮ膜の厚さ（２００ｎｍ）の１／２（１００ｎｍ）を越えないように、注入エネルギーを２０ｋｅＶに設定している。
【００９０】
尚、「Ｓｉイオンが注入される深さを、ＴａＮ膜の厚さ（２００ｎｍ）の１／２（１００ｎｍ）を越えないように設定する。」とは、注入されたイオン濃度のテール部分が厚さの１／２を越えないようにするという意味である。
【００９１】
次に、本発明の第２実施例によるキャパシタ装置及びその製造方法について説明する。
【００９２】
図２は、本発明の第２実施例によるキャパシタ構造を示す断面図である。
【００９３】
図２に示すように、キャパシタＢは、ｎ型Ｓｉ基板３１上形成されている下部電極３３と、下部電極３３の上に形成されているＢＳＴ膜３５と、ＢＳＴ膜３５上に形成されている上部電極３７と、上部電極３７を覆ってＢＳＴ膜３５上に形成されている層間絶縁膜４１と、層間絶縁膜４１内に形成され上部電極３７の一部表面を開口する開口４５とを有している。
【００９４】
下部電極３３は、基板３１側から順にＷ膜３３ａ、ＴｉＮ膜３３ｂとＲｕ膜３３ｃとを含む。上部電極３７は、ＢＳＴ膜３５側から順にＴａＮ膜３７ａとＰｔ膜３７ｂとを含む。
【００９５】
より詳細な構造について、製造工程を含めて以下に説明する。
【００９６】
ｎ型の６インチＳｉ基板（抵抗率ρ ＝０．１Ωｃｍ）３１を準備し、Ｓｉ基板３１上にＣＶＤ法により、Ｗ膜３３ａを堆積する。例えば、成長温度は５４０℃、Ｗ膜３３ａの膜厚は１００ｎｍである。
【００９７】
次に、スパッタ法によりＴｉＮ膜３３ｂを堆積する。例えば、ＴｉＮ膜３３ｂの厚さは５０ｎｍである。
【００９８】
次に、下部電極としてＣＶＤ法によりＲｕ膜３３ｃを堆積する。例えば、Ｒｕ膜３３ｃの厚さは１００ｎｍである。
【００９９】
次に、Ｒｕ膜３３ｃ上にＢＳＴ膜３５を形成する。ＢＳＴ膜３５はスパッタリング法を用いて形成する。ＢＳＴ膜３５の膜厚は、例えば３０ｎｍである。
【０１００】
ＢＳＴ膜３５上に、スパッタ法により、例えば厚さ２００ｎｍのＴａＮ膜３７ａを堆積する。次に、イオン注入法によりＴａＮ膜３７ａ中にＮイオンを注入する。
【０１０１】
イオン注入によりＴａＮ膜がアモルファス化される。ＴａＮ膜３７ａの上に例えば厚さ１００ｎｍ程度のＰｔ膜３７ｂを堆積する。
【０１０２】
次に、上記構造を加工してキャパシタ電極を形成する工程を、図２を参照して説明する。
【０１０３】
Ｐｔ膜３７ｂ膜上にフォトレジストを塗布し、上部電極３７を形成するためのフォトマスクを形成する。フォトマスクを用いてイオンミリング法により上部電極をエッチングする。エッチングに用いたフォトマスクをアッシング工程と洗浄工程により除去する。さらに別のフォトマスクを形成して、ＢＳＴ膜を加工する。
【０１０４】
プラズマ法によりＴＥＯＳ（Ｔｅｔｒａ Ｅｔｏｘｙ Ｓｉｌａｎ）を用いて層間絶縁膜４１用に堆積する。厚さ２００ｎｍの層間絶縁膜４１にコンタクトホール４５を形成する。コンタクトホール４５を覆って層間絶縁膜４１上に上部電極３７と接続する配線層Ｌを形成する。キャパシタ構造が完成する。尚、電極の面積は、例えば５０×５０μｍ²である。
【０１０５】
尚、第１実施例と同様に、上部電極とＢＳＴとの加工を１のフォトマスクにより行うこともできる。
【０１０６】
また、下部電極にはＲｕを含む電極を用いたが、Ｒｕ膜の代わりに、ＴａＮ膜又は少なくとも一部領域がアモルファス化されたＴａＮ膜を用いても良い。
【０１０７】
表５に、上記キャパシタ構造Ｂを水素ガス雰囲気中において４００℃で１００分アニールした場合の、アニール前後におけるリーク電流を示す。
【０１０８】
【表５】

上記の各ドーズ量に対応した注入エネルギーは３０ｋｅＶである。
【０１０９】
表５に示すように、Ｎをイオン注入した場合のドーズ量を１×１０¹³ｃｍ^-2とした場合、アニール前のリーク電流は、２×１０^-8Ａ／ｃｍ²である。アニール後のリーク電流は、８×１０^-8Ａ／ｃｍ²である。アニールにより、リーク電流が４倍に増加した。
【０１１０】
Ｎのドーズ量を、１×１０¹⁴ｃｍ^-2とした場合、アニール前のリーク電流は、２×１０^-8Ａ／ｃｍ²、アニール後のリーク電流は、５×１０^-8Ａ／ｃｍ²である。アニールにより、リーク電流が２．５倍増加した。
【０１１１】
Ｎのドーズ量を、１×１０¹⁵ｃｍ^-2とした場合、アニール前のリーク電流は、１×１０^-8Ａ／ｃｍ²、アニール後のリーク電流は、５×１０^-8Ａ／ｃｍ²である。アニールにより、リーク電流が５倍増加した。
【０１１２】
上記の実験結果より、Ｎのドーズ量として１×１０¹⁴ｃｍ^-2以上で、アニール処理後のリーク電流が低いことがわかる。
【０１１３】
Ｎのドーズ量として１×１０¹⁴ｃｍ^-2又は１×１０¹⁵ｃｍ^-2であれば、アニール後のリーク電流は５×１０^-8Ａ／ｃｍ²であり、表２に示したＣＶＤ−Ｒｕを上部電極に用いた場合とほぼ同等のリーク電流値に抑えることができた。
【０１１４】
尚、Ｎのドーズ量として５×１０¹³ｃｍ^-2、好ましくは１×１０¹⁴ｃｍ^-2であればリーク電流の増大は抑制される。
【０１１５】
表６に、ＴａＮ膜にＳｉをイオン注入した場合の、水素雰囲気中でのアニール前後におけるキャパシタのリーク電流を示す。
【０１１６】
【表６】

表６に示すように、ＴａＮ膜中にＳｉをイオン注入した場合、ドーズ量を、１×１０¹⁵ｃｍ^-2にすると、アニール前のリーク電流は、２×１０^-8Ａ／ｃｍ²である。アニール後のリーク電流は、５×１０^-8Ａ／ｃｍ²である。アニールにより、リーク電流が２．５倍増加した。
【０１１７】
Ｓｉのドーズ量を、１×１０¹⁶ｃｍ^-2にすると、アニール前のリーク電流は、２×１０^-8Ａ／ｃｍ²である。アニール後のリーク電流は、５×１０^-8Ａ／ｃｍ²である。アニールにより、リーク電流が２．５倍増加した。
【０１１８】
上記の実験結果より、１×１０¹⁵ｃｍ^-2又は１×１０¹⁶ｃｍ^-2であれば、アニール後のリーク電流は５×１０^-8Ａ／ｃｍ²であり、表２に示したＲｕを上部電極に用いた場合とほぼ同等のリーク電流値に抑えることができることがわかる。
【０１１９】
以上、第１実施例及び第２実施例について説明した。第１実施例、第２実施例においては、酸化物誘電体膜の上部に形成される上部電極の一部（バリア層）として、少なくとも厚さ方向の一部を全領域にわたってアモルファス化されたＴａＮ膜を用いた例について説明した。
【０１２０】
工程を単純にするために、酸化物誘電体膜の下部に形成される下部電極の一部としてＴａＮ膜を用いても良い。
【０１２１】
この場合、酸化物誘電体膜上に形成される上部電極もＴａＮ膜を含む層で形成し、かつ、少なくとも厚さ方向の一部を全領域にわたってアモルファス化されたＴａＮ膜を形成しておいても良い。
【０１２２】
ＴａＮ膜と酸化物誘電体膜との接触箇所は、その目的や構造に応じて任意に選択されるものである。
【０１２３】
もちろん、少なくとも厚さ方向の一部を全領域にわたってアモルファス化されたＴａＮ膜と、表１に示される種々の電極構造とを組み合わせることもできることは言うまでもない。
【０１２４】
表７は、６インチウェハー一枚当たりの上部電極（バリア電極）製造工程に要するコストを比較したものである。
【０１２５】
【表７】

表７に示すように、ＳＲＯ電極、ＣＶＤ−Ｒｕ電極を用いると、製造コストが３０００円となる。ＩｒＯ₂電極を用いると製造コストは４５００円である。
【０１２６】
一方、ＴａＮ電極を用いると、製造コストは８００円である。イオン注入工程を加えても、製造コストは１３００円である。
【０１２７】
表７より、従来の電極を用いた場合に比べて、イオン注入によりアモルファス化されたＴａＮ膜を用いると、コストは半分以下に下がることがわかった。
【０１２８】
上記のキャパシタとトランジスタとを同一基板上に多数形成し、例えば、１つのトランジスタのソース端子と電源電圧Ｖ_Dとの間に１つのキャパシタを直列に接続し、トランジスタのドレイン端子をビット線に、トランジスタのゲート端子をワード線に接続してメモリセルとすれば、ランダムアクセスが可能なメモリ装置を形成することができる。
【０１２９】
酸化物誘電体膜として、ＰＺＴ等の強誘電体膜を用いれば、不揮発性のメモリである強誘電体メモリ（ＦｅＲＡＭ）を形成することができる。酸化物誘電体膜として高誘電体膜を用いれば、高性能のＤＲＡＭを形成することができる。
【０１３０】
本発明の第３の実施の形態による半導体記憶装置について図３及び図４を参照して説明する。
【０１３１】
図３は、図１に示す強誘電体膜を用いたキャパシタ素子を、ＦｅＲＡＭのキャパシタ素子として用いた構造を示す断面図である。
【０１３２】
図３に示すように、メモリセル構造ＭＣは、ｐ型シリコン半導体層（ウェル層）５１内に、ソース領域／ドレイン領域を形成するｎ型半導体層５５Ｓ／５５Ｄが形成されている。単位セルを画定するための境界には、例えば局所酸化法（ＬＯＣＯＳ）を用いて素子分離用の酸化膜５７が形成されている。
【０１３３】
ソース領域／ドレイン領域を形成する半導体層５５Ｓ／５５Ｄ間に、トランジスタのゲート電極Ｇが形成されている。ゲート電極Ｇは、より詳細には、シリコン基板５１表面に形成されている酸化膜６１上に形成されている。ゲート電極Ｇは、例えば、多結晶シリコン層６５とＷＳｉ膜６７とからなるポリサイドにより形成される。ゲート電極Ｇはワード線ＷＬを兼ねている。
【０１３４】
シリコン半導体５１の表面には、ゲート電極Ｇを覆って第１の層間絶縁膜７１が形成されている。第１の層間絶縁膜７１は、シリコン酸化膜、シリコン酸化窒化膜、スピンオングラス（ＳＯＧ）等の単層又は複数層の絶縁膜で形成される。
【０１３５】
上記のソース／ゲート／ドレインにより１つのトランジスタＴｒが形成される。
【０１３６】
尚、図３においては、１つのメモリセルＭＣの他に、左側に該１つのメモリセルＭＣに隣接し、かつ、ソース領域Ｓ（ビット線ＢＬ）を共通にする別のメモリセルに含まれるトランジスタの一部（ワード線を含む）が示されている。
【０１３７】
第１の層間絶縁膜７１内に、その表面からドレイン領域を形成するｎ型半導体層５５Ｄに達する第１のコンタクトホール７３が形成されている。
【０１３８】
第１のコンタクトホール７３内に、Ｗにより形成される導電性プラグ７５が充填されている。
【０１３９】
第１の層間絶縁膜７１の表面の所定領域に導電性プラグ７５を覆ってＴｉ／ＴｉＮバリア層８３、Ｐｔにより形成される下部電極８５、ＰＺＴ（Ｐｂ（Ｚｒ，Ｔｉ）Ｏ₃）などにより形成されている強誘電体膜８７、アモルファスＴａＮ層を含むＴａＮ膜９１ａとＰｔ電極９１ｂとを含む上部電極９１の第１の積層構造ＳＳが例えば島状に形成されている。第１の積層構造ＳＳは、強誘電体キャパシタを形成する。
【０１４０】
第１の積層構造ＳＳを覆って、第１の層間絶縁膜７１上に第２の層間絶縁膜８１が形成される。第２の層間絶縁膜８１も、第１の層間絶縁膜７１と同様の層構造で形成できる。
【０１４１】
第２の層間絶縁膜８１表面から第１の積層構造ＳＳ上に達する第２のコンタクトホール９３が形成されている。
【０１４２】
また、第２の層間絶縁膜８１表面から第２及び第１の層間絶縁膜８１、７１を貫通し、ソース領域を形成する半導体層５５Ｓに達する第３のコンタクトホール１０１が形成される。
【０１４３】
第２及び第３のコンタクトホール９３、１０１の内壁に、ＴｉＮからなるバリア層９５，１０３が形成される。第２及び第３のコンタクトホール９３，１０１内であってバリア層９５，１０３の上に、Ｗにより形成されるプラグ９７、１０５が充填される。
【０１４４】
プラグ９７、１０５を覆うように、第２の層間絶縁膜８１上に、ＴｉＮ膜１１３、Ａｌ膜１１５、ＴｉＮ膜１１７をこの順に堆積し、パターニングすることによって第２の積層構造ＳＳ２を帯状に形成する。
【０１４５】
ソース領域Ｓに接続する第２の積層構造ＳＳ２はビット線ＢＬを形成し、キャパシタ素子を構成する第１の積層構造ＳＳに接続する第２の積層構造ＳＳ２は、プレート線ＰＬを形成する。
【０１４６】
第２の層間絶縁膜８１上に、ビット線ＢＬとプレート線ＰＬとを覆うように第３の層間絶縁膜１１１が形成されている。
【０１４７】
図４は、図３に対応するメモリセルを複数個アレイ状に含むメモリ装置を示す回路図である。
【０１４８】
図４に示すように、ビット線ＢＬとワード線ＷＬの各交点にメモリセルＭＣが接続されている。メモリセルＭＣは、１つのトランジスタＴｒと、１つの強誘電体キャパシタ素子ＦＣとを含む。トランジスタＴｒと強誘電体キャパシタ素子ＦＣとが直列に接続されている。
【０１４９】
より詳細には、トランジスタＴｒのゲート電極Ｇは、ワード線ＷＬに接続され、トランジスタＴｒのソースＳとビット線ＢＬとが接続されている。トランジスタＴｒのドレインＤと強誘電体キャパシタＦＣの一端とが接続され、強誘電体キャパシタＦＣの他端は、プレート線ＰＬに接続されている。
【０１５０】
プレート線ＰＬは、ビット線ＢＬと平行に配置しても、ワード線ＷＬと平行に配置しても、平面的に配置しても良い。
【０１５１】
強誘電体キャパシタＦＣが誘電分極をもつ。ワード線ＷＬにトランジスタのオン電圧を印加しておき、ビット線ＢＬとプレート線ＰＬとの間に所定の電圧（強誘電体に誘電分極を生じさせる以上の電圧）を印加すると、その後、ビット線ＢＬとプレート線ＰＬとの間の電圧をゼロに戻しても残留分極が残る。この状態を"１"の書き込み状態とする。
【０１５２】
記憶状態"１"を記憶状態"０"に変化させるためには、ワード線ＷＬにトランジスタのオン電圧を印加しておき、負の残留分極−Ｐｒが残るまで、ビット線ＢＬとプレート線ＰＬとの間に負の電圧を印加すれば良い。一旦生じた誘電分極は、ビット線ＢＬとプレート線ＰＬとの間に所定の大きさ以上の正又は負の電圧が印加されるまで半永久的に保持される。
【０１５３】
上記のようなＦｅＲＡＭを構成した場合、少なくとも厚さ方向の一部を全領域にわたってアモルファス化されたＴａＮ層を含むＴａＮ膜をＰＺＴキャパシタ膜とＰｔ層との間に設けたため、アニール雰囲気の水素と意図せずに含まれる水分などの通過が、アモルファスＴａＮ膜においてブロックされる。残存分極電荷率の高いＰＺＴ強誘電体キャパシタを備えるＦｅＲＡＭが安価に製造できる。
【０１５４】
尚、強誘電体キャパシタの代わりにＢＳＴ膜などの高誘電体膜を用いたメモリセルを形成することにより、リーク電流の少ないＤＲＡＭを製造することもできる。
【０１５５】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。その他、種々の変更、改良、組み合わせが可能なことは当業者に自明であろう。
【０１５６】
【発明の効果】
以上説明したように、本発明によれば、酸化物誘電体膜とそれと接触する電極とによる電極構造を得ることができる。
【０１５７】
この電極を用い、電気的特性の劣化が少ないキャパシタ素子を得ることができる。
【図面の簡単な説明】
【図１】 本発明の第１実施例によるキャパシタ素子の概略断面図である。
【図２】 本発明の第２実施例によるキャパシタ素子の概略断面図である。
【図３】 本発明の第３実施例によるＦｅＲＡＭの構造を示す断面図である。
【図４】 本発明の第３実施例によるＦｅＲＡＭの回路図である。
【符号の説明】
Ａ、Ｂ キャパシタ
１、３１ Ｓｉ基板
３、３３ 下部電極
５、３５ 酸化物誘電体膜（ＰＺＴ）
７、３７ 上部電極
１１、４１ 層間絶縁膜
１５、４５ 開口[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an electrode structure for an oxide dielectric film formed in contact with an oxide dielectric film and a capacitor element using the same.
[0002]
[Prior art]
In semiconductor devices, ferroelectric films and high dielectrics having a high dielectric constant are attracting attention. For example, if a high dielectric film is used for a dynamic random access memory (DRAM), the area of the capacitor for storing a constant charge can be reduced, which contributes to higher integration. Further, if the DRAM capacitor is formed of a ferroelectric film having a high polarizability, a nonvolatile memory can be realized.
[0003]
As a material of such a ferroelectric film, for example, PZT (Pb (Zr, Ti) O_Three) And the like as BST ((Ba, Sr) TiO 2 as a material for the high dielectric film._Three) Are being studied.
[0004]
A capacitor can be formed by sandwiching such an oxide dielectric film between upper and lower electrodes.
[0005]
A manufacturing process of a capacitor structure using a PZT film that is a ferroelectric material will be briefly described below.
[0006]
First, for example, a 6-inch n-type Si substrate (resistivity ρ = 0.020 Ωcm) is prepared, and a W film is deposited on the n-type Si substrate by a chemical vapor deposition (CVD) method. . For example, the growth temperature is 540 ° C., and the film thickness of the W film is 150 nm.
[0007]
Next, a Ti film and a TiN film are deposited by sputtering. For example, the thickness of the Ti film is 50 nm, and the thickness of the TiN film is 100 nm.
[0008]
Next, a Pt film is deposited by sputtering under a room temperature condition. For example, the thickness of the Pt film is 100 nm.
[0009]
A lower electrode having a four-layer structure of W / Ti / TiN / Pt is formed in order from the bottom.
[0010]
Next, a PZT film is formed on the Pt film. The PZT film is formed by the following method.
[0011]
First, a sol-gel solution of PZT is applied on a substrate using a spin coat method, and pre-annealing is performed at a temperature range lower than the crystallization temperature (around 250 ° C. to 300 ° C.), for example, 300 ° C. for 60 minutes. -Solvent components in the gel film are evaporated and dried. Thereafter, post-annealing is performed in a non-oxidizing atmosphere in the range of 600 ° C. to 800 ° C., for example, 700 ° C. for 20 minutes to promote crystallization of the PZT film. The thickness of the PZT film is 150 nm, for example.
[0012]
A Pt film having a thickness of about 100 nm is deposited on the crystallized PZT film by sputtering.
[0013]
Next, a process of forming the capacitor electrode by processing the above structure will be described.
[0014]
A photoresist is applied on the Pt film to form a photomask for forming the upper electrode. The upper electrode is etched by ion milling using a photomask. The photomask used for etching is removed by an ashing process and a cleaning process. The area of the electrode is, for example, 50 × 50 μm²It is.
[0015]
For example, an interlayer insulating film is formed by TEOS (Tetra Etoxy Silane) using a plasma method. A contact hole reaching the upper electrode is formed in the interlayer insulating film. Wiring is drawn to the upper part of the interlayer insulating film through the contact hole.
[0016]
If necessary, a capacitor element having a PZT film as a dielectric film can be formed by processing a PZT film and a lower electrode having a four-layer structure of W / Ti / TiN / Pt.
[0017]
Next, a manufacturing process of a capacitor using a BST film which is a high dielectric material will be described. In a capacitor using a BST film, Ru is generally used as the upper electrode.
[0018]
First, for example, a 6-inch n-type Si substrate (resistivity ρ = 0.020 Ωcm) is prepared, and a W film is deposited on the Si substrate by a chemical vapor deposition (CVD) method. For example, the growth temperature is 540 ° C., and the thickness of the W film is 100 nm.
[0019]
Next, a TiN film is deposited by sputtering. The thickness of the TiN film is 50 nm, for example.
[0020]
Next, a Ru film is deposited as a lower electrode by a CVD method. For example, the thickness of the Ru film is 100 nm.
[0021]
Next, a BST film is formed on the Ru film. The BST film is formed using a sputtering method. The film thickness of the BST film is, for example, 30 nm.
[0022]
A Ru film having a thickness of about 100 nm is deposited on the BST film by a CVD method. On Ru filmFor exampleA TiN film of about 100 nm is deposited by sputtering. An upper electrode is formed by the Ru film and the TiN film.
[0023]
Next, a process of forming the capacitor element by processing the above structure will be described.
[0024]
A photoresist is applied on the TiN film to form a photomask for forming the upper electrode. The upper electrode is etched by ion milling using a photomask. The photomask used for etching is removed by an ashing process and a cleaning process. The area of the electrode is, for example, 50 × 50 μm²It is.
[0025]
For exampleAn interlayer insulating film is formed by TEOS (Tetra Etoxy Silane) using a plasma method. The thickness of the interlayer insulating film is, for example, 200 nm. A contact hole reaching the upper electrode is formed in the interlayer insulating film. Wiring is drawn to the upper part of the interlayer insulating film through the contact hole.
[0026]
If necessary, a capacitor element having a PZT film as a dielectric film can be formed by processing a PZT film and a lower electrode having a four-layer structure of W / Ti / TiN / Pt.
[0027]
[Problems to be solved by the invention]
By the way, as described above, when a capacitor structure using a dielectric film is manufactured or after manufacturing, the oxide dielectric film has a phenomenon in which electrical characteristics are significantly deteriorated when it associates with hydrogen or moisture.
[0028]
[Table 1]

Table 1 shows changes in capacitor characteristics when PZT, which is a ferroelectric film, is used as the oxide dielectric film and various upper electrode structures are used, including the case where Pt is used as the upper electrode.
[0029]
The capacitor structure with each upper electrode was annealed at 400 ° C. for 100 minutes in a hydrogen atmosphere. As an index for evaluating the characteristics of the capacitor, the residual polarization charge ratio after annealing (polarization charge after annealing / polarization charge before annealing) was used. The polarization amount Qsw is 20 μC / cm.²It is desirable to have the above values.
[0030]
As the upper electrode, Pt electrode (100 nm), Pt / SRO (SrRuO_Three) (100 nm / 50 nm), for example, Pt / TiN, Pt / IrO formed by sputtering₂, Pt / TaN electrodes, etc. were used to examine the residual polarization charge rate after annealing for these various electrodes.
[0031]
As shown in Table 1, when Pt is used as the upper electrode and no barrier layer is used between the oxide dielectric and the upper electrode, or when the barrier layer is TiN or TaN, the residual polarization charge ratio is A small value of 50% or less. It can be seen that the characteristic deterioration in the hydrogen atmosphere is remarkable.
[0032]
On the other hand, a high dielectric has no remanent polarization. Memory retention characteristics depend on leakage current.
[0033]
Table 2 shows the leakage current of the capacitor before and after annealing when the capacitor including the high dielectric film (BST film) was annealed in a hydrogen atmosphere at 400 ° C. for 100 minutes.
[0034]
[Table 2]

Table 2 shows the leakage current before and after annealing when the Ru film formed by CVD as described above is used as the upper electrode and when the TaN film formed by sputtering is used.
[0035]
As shown in Table 2, when a Ru film formed by CVD is used as the upper electrode, the leakage current before annealing is 1 × 10^-8A / cm²It is. The leakage current after annealing is 5 × 10^-8A / cm²It is. The leakage current is increased five times by annealing.
[0036]
When a TaN film formed by sputtering is used as the upper electrode, the leakage current before annealing is 2 × 10.^-8A / cm²It is. The leakage current after annealing is 5 × 10^-8A / cm²It is. The increase in leakage current due to annealing is 2.5 times.
[0037]
When the TaN film is used as the upper electrode, the increase rate of the leakage current before and after annealing is lower than when Ru is used. However, the final leakage current value increased in the same way.
[0038]
In order to avoid the deterioration of the electrical characteristics as described above (the residual polarization charge amount ratio in the ferroelectric film such as the PZT film and the leakage current in the high dielectric film such as the BST film) In addition, generation of hydrogen and water after the manufacturing process is avoided, or a barrier layer for preventing hydrogen and moisture from permeating to the lower part is further provided on the upper electrode formed on the oxide dielectric film. desirable.
[0039]
For example, in order to prevent the generation of hydrogen, it is used as a normal upper electrode, and instead of catalytic Pt, an electrode material having no catalytic action, such as SrRuO_ThreeAnd IrO₂Should be used.
[0040]
According to Table 1, SrRuO as the barrier layer_ThreeWhen a layer is used, the residual polarization charge ratio is 75%, and IrO as a barrier layer₂When layers are used, the residual polarization charge ratio is as high as 80%, and it is assumed that these layers function as barrier layers that prevent hydrogen permeation.
[0041]
However, as a barrier layer, IrO₂Layer, SrRuO_ThreeIf a layer is used, the cost of the material itself increases, and the manufacturing cost as a whole increases.
[0042]
IrO to reduce costs₂Layer, SrRuO_ThreeIf the electrode film thickness is reduced, the function of preventing hydrogen and moisture from permeating to the lower part is lowered.
[0043]
According to Table 2, when the Ru film is used as the upper electrode material, there is a large increase in leakage current due to annealing in a hydrogen atmosphere, and there is a problem in reliability. Further, since the Ru film is expensive, it is preferable that another material that is less expensive can be used.
[0044]
An object of the present invention is to provide a low-cost electrode technique capable of suppressing deterioration of electrical characteristics, for example, polarization deterioration of a capacitor including an oxide dielectric and increase in leakage current.
[0045]
Another object of the present invention is to provide a capacitor technology that has a high effect of suppressing polarization degradation and the like.
[0046]
[Means for Solving the Problems]
  According to one aspect of the present invention,
  An electrode structure for an oxide dielectric film containing Pb or Bi,
  A TaN film in contact with the oxide dielectric film containing Pb or Bi,
  At least a part of the TaN film in the thickness direction extends over the entire region.By ion implantationAn electrode structure for an oxide dielectric film that is amorphized is provided.
[0047]
  According to another aspect of the invention,
  (A) forming a TaN film in contact with an oxide dielectric film containing Pb or Bi;
  (B) At least a part in the thickness direction of the TaN film over the entire regionBy ion implantationAmorphization process and
A method for manufacturing an electrode structure for an oxide dielectric film comprising:
[0048]
  According to yet another aspect of the invention,
  A lower electrode formed on the underlying surface;
  An oxide dielectric film containing Pb or Bi formed on the lower electrode;
  It is formed on the oxide dielectric film containing Pb or Bi, and at least a part in the thickness direction extends over the entire region.By ion implantationA TaN film including an amorphous layer;
  An upper electrode formed on the TaN film;
A capacitor element is provided.
[0049]
  According to yet another aspect of the invention,
Forming a lower electrode on the underlying surface;
Forming an oxide dielectric film containing Pb or Bi on the lower electrode;
Forming a TaN film on the oxide dielectric film;
At least a part in the thickness direction of the TaN film over the entire regionBy ion implantationA process of making it amorphous;
Forming an upper electrode on the TaN film;
The manufacturing method of the capacitor element containing this is provided.
[0050]
DETAILED DESCRIPTION OF THE INVENTION
As a result of repeated experiments and theoretical studies, the present inventors have formed a TaN film by sputtering on an oxide dielectric film such as a PZT film or a BST film, and then N is ion-implanted into the TaN film. Is used as the upper electrode of the capacitor, the electrical characteristics (for example, the polarization charge rate of the ferroelectric capacitor, the leakage current of the high dielectric capacitor, etc.) are deteriorated even after annealing in a hydrogen atmosphere. I found a few.
[0051]
The reason why electrical deterioration is suppressed when a TaN film into which N is ion-implanted is used as a barrier layer is not clear. This is because the TaN film, in particular its surface layer, becomes amorphous by ion implantation, which improves the barrier property against hydrogen and the like, and also reduces the influence of stress on the TaN film by ion implantation. Seem.
[0052]
When BST is used as the oxide dielectric layer, an increase in leakage current due to annealing in a hydrogen atmosphere is suppressed even when a TaN film simply formed by sputtering is used as a barrier layer. Furthermore, it has been found that when N is ion-implanted into the TaN film, an increase in leakage current can be further suppressed.
[0053]
Regarding the suppression of the leakage current, it is presumed to be caused by the surface of the TaN film becoming amorphous. It is considered that hydrogen in the annealing atmosphere and moisture unintentionally mixed in the atmosphere are blocked by the surface layer of the amorphized TaN film and are less likely to enter the lower oxide dielectric film.
[0054]
The presence or absence of an amorphous layer is determined by, for example, irradiating a TaN film with an electron beam,LowEenergyEelectronDWhat is necessary is just to observe a reflected electron beam image such as (effect: LEED). If the reflected electron beam image has a halo pattern indicating an amorphous state and no spot pattern, it can be determined that an amorphous layer is formed.
[0055]
Hereinafter, the present invention will be described with reference to examples.
[0056]
First, a capacitor including an electrode structure according to a first embodiment of the present invention and a manufacturing method thereof will be described.
[0057]
FIG. 1 is a cross-sectional view illustrating a capacitor structure including an oxide dielectric electrode structure according to a first embodiment of the present invention.
[0058]
As shown in FIG. 1, the capacitor A is formed on the lower electrode 3 formed on the n-type Si substrate 1, the PZT film 5 formed on the lower electrode 3, and the PZT film 5. The upper electrode 7, an interlayer insulating film 11 formed on the PZT film 5 so as to cover the upper electrode 7, and an opening 15 formed in the interlayer insulating film 11 and opening a part of the surface of the upper electrode 7. is doing.
[0059]
The lower electrode 3 includes a W film 3a, a Ti film 3b, a TiN film 3c, and a Pt film 3d in order from the substrate 1 side.
[0060]
The upper electrode 7 includes a TaN film 7a and a Pt film 7b in order from the PZT film side. The TaN film 7a is amorphized at least partially in the thickness direction over the entire region.
[0061]
In this specification, the description “at least a part of the TaN film in the thickness direction is amorphized over the entire region” means that, for example, when the TaN film is formed on a flat base, For example, a state where the surface region is amorphized, and a state where the internal region is amorphized instead of the surface region.
[0062]
In addition, even if a part of the in-plane region is not amorphized when microscopically observed, if it is amorphized in most of the region (in-plane) when viewed macroscopically, the barrier property is improved. Therefore, the above expression also includes such a state.
[0063]
Next, the detailed structure of the electrode structure and the capacitor will be described below including the manufacturing process.
[0064]
First, an n-type 6-inch Si substrate 1 (resistivity ρ = 0.1 Ωcm) is prepared, and a W film 3a is deposited on the Si substrate 1 by a CVD method. For example, the growth temperature of the W film 3a is 540 ° C., and the film thickness of the W film 3a is 150 nm.
[0065]
Next, a Ti film 3b and a TiN film 3c are deposited by sputtering. For example, the thickness of the Ti film 3b is 50 nm, and the thickness of the TiN film 3c is 100 nm.
[0066]
Next, a Pt film 3d is deposited by sputtering at room temperature. For example, the thickness of the Pt film 3d is 100 nm.
[0067]
A lower electrode 3 having a four-layer structure of W / Ti / TiN / Pt is formed.
[0068]
Next, the PZT film 5 is formed on the Pt film 3d. The PZT film 5 is formed by the following method.
[0069]
First, a sol-gel solution of PZT is applied on a Si substrate (on the Pt film 3d) by using a spin coating method, and is at a temperature lower than the crystallization temperature, around 250 to 300 ° C., for example, 300 ° C. for 60 minutes. Pre-annealing is performed to evaporate and dry the solvent component in the sol-gel film. Thereafter, post-annealing is performed at a temperature range of 700 ° C. to 800 ° C., for example, 700 ° C. for 20 minutes to crystallize the PZT film. The thickness of the PZT film 5 is, for example, 150 nm.
[0070]
On the crystallized PZT film 5, for example, a TaN film 7a having a thickness of 200 nm is deposited by sputtering. Next, N ions are implanted into the TaN film 7a by ion implantation.
[0071]
Table 3 shows the dose amount of N. 1 × 10¹³cm^-21 × 10¹⁴cm^-21 × 10¹⁵cm^-2There are three ways. The implantation energy is 30 keV.
[0072]
The TaN film is made amorphous by ion implantation. A Pt film 7b having a thickness of about 100 nm is deposited on the TaN film 7a.
[0073]
Next, a process of forming the capacitor element by processing the above structure will be described.
[0074]
A photoresist is applied on the Pt film 7b, and a photomask for processing the upper electrode 7 is formed. The upper electrode 7 (7a, 7b) is etched by ion milling using a photomask. The photomask used for etching is removed by an ashing process and a cleaning process. Furthermore, PZT is etched using another photomask, and another photomask is removed.
[0075]
An interlayer insulating film 11 is formed by TEOS (Tetra Etoxy Silan) using a plasma method. Contact holes 15 are formed in the interlayer insulating film 11. A wiring layer L that covers the contact hole 15 and is connected to the upper electrode 7 is formed on the interlayer insulating film 11. The area of the upper electrode 7 is, for example, 50 × 50 μm²It is.
[0076]
Note that the upper electrode and the PZT film may be processed by one photomask formed by one photolithography process. If the upper electrode and the PZT film can be etched by a single photolithography process, the process can be simplified. Also, the capacitor structure itself can be miniaturized.
[0077]
When it is necessary to draw wiring from the lower electrode, the lower electrode may be processed to be larger than the upper electrode and the PZT film, and wiring may be performed from the exposed surface of the lower electrode. Alternatively, as described later, a connection structure connected to the lower electrode, and a lower electrode formed on the connection structure via an interlayer insulating film, for example, a contact hole formed in the interlayer insulating film It is also possible to connect by wiring through a plug to be filled.
[0078]
Table 3 shows the residual polarization charge ratio (%) after annealing the capacitor structure A at 400 ° C. for 100 minutes in a hydrogen atmosphere.
[0079]
[Table 3]

N dose to TaN film 7a, 1 × 10¹³cm^-21 × 10¹⁴cm^-21 × 10¹⁵cm^-2Corresponding to these three cases, values of 30%, 60%, and 70% were obtained as the residual polarization charge amount rates, respectively.
[0080]
As shown in Table 1, when N ions are not implanted into the TaN film, the residual polarization charge rate is 40%. When the data of Table 3 is used as a graph to determine the dose with a residual polarization charge rate exceeding 40%, it is about 5 × 1 × 10.¹⁴cm^-3It becomes. From this result, the dose amount is at least 5 × 1 × 10.¹⁴cm^-3Or more, preferably 1 × 10¹⁴cm^-3With the above dose amount, it is considered that the effect of improving the residual polarization charge amount ratio by N ion implantation into the TaN film appears.
[0081]
As described above, when N is ion-implanted into the TaN film, the residual polarization charge rate of the capacitor including the PZT film is improved because the surface region of the TaN film is amorphized, and hydrogen and moisture enter the PZT film. This is thought to prevent intrusion to some extent.
[0082]
In the first embodiment, the capacitor size (upper electrode size) is 50 × 50 μm.²It is. Capacitor size is 2 × 2μm²If it is reduced to the extent, even if N is ion-implanted into the TaN film under the same conditions, the residual polarization charge rate after annealing in the hydrogen atmosphere is about 30%, and the deterioration of the electrical characteristics cannot be suppressed. I understood. From this experimental result, when the size of the capacitor was made too small, the effect of preventing the decrease in the residual polarization charge amount rate by ion implantation of N into the TaN film was small.
[0083]
Regarding the phenomenon that the capacitor size dependence exists in the effect of preventing the decrease in the residual polarization charge rate due to ion implantation, when the size is small, the contribution of the peripheral part becomes relatively large, such as hydrogen from the periphery of the capacitor. It is presumed that the influence of the wraparound is likely to be significant and that the stress of the electrode film changes.
[0084]
Therefore, for example, a structure that protects the outer periphery of the capacitor element from wraparound of hydrogen or the like, for example, by forming a layer including a TaN layer that is partially amorphous in the thickness direction over the entire region on the sidewall of the capacitor element. It may be possible.
[0085]
Next, a modification of the first embodiment will be described.
[0086]
The electrode structure manufacturing method according to the modification of the first embodiment differs from the electrode structure manufacturing method according to the first embodiment in that the ion species to be ion-implanted into the TaN film is not N but Si.
[0087]
Table 4 shows the relationship between the amount of Si ion implanted into the TaN film (dose amount) and the residual polarization charge amount rate.
[0088]
[Table 4]

As shown in Table 4, the Si dose is 1 × 10¹⁵cm^-21 × 10¹⁶cm^-2As a result, the residual polarization charge ratios were as high as 70% and 75%, respectively.
[0089]
Since Si is highly reactive with PZT, the implantation energy is set to 20 keV so that the depth at which Si ions are implanted does not exceed 1/2 (100 nm) of the thickness (200 nm) of the TaN film. is doing.
[0090]
“The depth at which Si ions are implanted is set so as not to exceed 1/2 (100 nm) of the thickness (200 nm) of the TaN film.” Means that the tail portion of the implanted ion concentration is thick. This means that it should not exceed 1/2 of this length.
[0091]
Next, a capacitor device and a manufacturing method thereof according to a second embodiment of the present invention will be described.
[0092]
FIG. 2 is a cross-sectional view illustrating a capacitor structure according to a second embodiment of the present invention.
[0093]
As shown in FIG. 2, the capacitor B is formed on the lower electrode 33 formed on the n-type Si substrate 31, the BST film 35 formed on the lower electrode 33, and the BST film 35. The upper electrode 37, an interlayer insulating film 41 that covers the upper electrode 37 and is formed on the BST film 35, and an opening 45 that is formed in the interlayer insulating film 41 and opens a part of the upper electrode 37. ing.
[0094]
The lower electrode 33 includes a W film 33a, a TiN film 33b, and a Ru film 33c in this order from the substrate 31 side. The upper electrode 37 includes a TaN film 37a and a Pt film 37b in order from the BST film 35 side.
[0095]
A more detailed structure including the manufacturing process will be described below.
[0096]
An n-type 6-inch Si substrate (resistivity ρ = 0.1 Ωcm) 31 is prepared, and a W film 33a is deposited on the Si substrate 31 by a CVD method. For example, the growth temperature is 540 ° C., and the thickness of the W film 33a is 100 nm.
[0097]
Next, a TiN film 33b is deposited by sputtering. For example, the thickness of the TiN film 33b is 50 nm.
[0098]
Next, a Ru film 33c is deposited as a lower electrode by a CVD method. For example, the thickness of the Ru film 33c is 100 nm.
[0099]
Next, the BST film 35 is formed on the Ru film 33c. The BST film 35 is formed using a sputtering method. The film thickness of the BST film 35 is, for example, 30 nm.
[0100]
For example, a TaN film 37a having a thickness of 200 nm is deposited on the BST film 35 by sputtering. Next, N ions are implanted into the TaN film 37a by ion implantation.
[0101]
The TaN film is made amorphous by ion implantation. For example, a Pt film 37b having a thickness of about 100 nm is deposited on the TaN film 37a.
[0102]
Next, a process of forming the capacitor electrode by processing the above structure will be described with reference to FIG.
[0103]
A photoresist is applied on the Pt film 37b, and a photomask for forming the upper electrode 37 is formed. The upper electrode is etched by ion milling using a photomask. The photomask used for etching is removed by an ashing process and a cleaning process. Further, another photomask is formed and the BST film is processed.
[0104]
A film is deposited for the interlayer insulating film 41 using TEOS (Tetra Etoxy Silan) by a plasma method. A contact hole 45 is formed in the interlayer insulating film 41 having a thickness of 200 nm. A wiring layer L that covers the contact hole 45 and is connected to the upper electrode 37 is formed on the interlayer insulating film 41. The capacitor structure is completed. The area of the electrode is, for example, 50 × 50 μm²It is.
[0105]
As in the first embodiment, the processing of the upper electrode and BST can be performed with one photomask.
[0106]
Also belowPartAlthough an electrode containing Ru is used as the electrode, a TaN film or a TaN film in which at least a part of the region is amorphized may be used instead of the Ru film.
[0107]
Table 5 shows leakage currents before and after annealing when the capacitor structure B is annealed at 400 ° C. for 100 minutes in a hydrogen gas atmosphere.
[0108]
[Table 5]

The implantation energy corresponding to each dose is 30 keV.
[0109]
As shown in Table 5, the dose when N is ion-implanted is 1 × 10¹³cm^-2In this case, the leakage current before annealing is 2 × 10^-8A / cm²It is. The leakage current after annealing is 8 × 10^-8A / cm²It is. Annealing increased the leakage current four times.
[0110]
The dose amount of N is 1 × 10¹⁴cm^-2In this case, the leakage current before annealing is 2 × 10^-8A / cm²The leakage current after annealing is 5 × 10^-8A / cm²It is. Annealing increased the leakage current by a factor of 2.5.
[0111]
The dose amount of N is 1 × 10¹⁵cm^-2In this case, the leakage current before annealing is 1 × 10^-8A / cm²The leakage current after annealing is 5 × 10^-8A / cm²It is. Annealing increased the leakage current 5 times.
[0112]
From the above experimental results, the dose amount of N is 1 × 10¹⁴cm^-2From the above, it can be seen that the leakage current after annealing is low.
[0113]
1 × 10 as the dose of N¹⁴cm^-2Or 1 × 10¹⁵cm^-2If so, the leakage current after annealing is 5 × 10^-8A / cm²Thus, it was possible to suppress the leak current value to be almost the same as when CVD-Ru shown in Table 2 was used for the upper electrode.
[0114]
Note that the dose amount of N is 5 × 10.¹³cm^-2, Preferably 1 × 10¹⁴cm^-2If so, an increase in leakage current is suppressed.
[0115]
Table 6 shows the leakage current of the capacitor before and after annealing in a hydrogen atmosphere when Si is ion-implanted into the TaN film.
[0116]
[Table 6]

As shown in Table 6, when Si is ion-implanted into the TaN film, the dose amount is 1 × 10¹⁵cm^-2Then, the leakage current before annealing is 2 × 10^-8A / cm²It is. The leakage current after annealing is 5 × 10^-8A / cm²It is. Annealing increased the leakage current by a factor of 2.5.
[0117]
Si dose is 1 × 10¹⁶cm^-2Then, the leakage current before annealing is 2 × 10^-8A / cm²It is. The leakage current after annealing is 5 × 10^-8A / cm²It is. Annealing increased the leakage current by a factor of 2.5.
[0118]
From the above experimental results, 1 × 10¹⁵cm^-2Or 1 × 10¹⁶cm^-2If so, the leakage current after annealing is 5 × 10^-8A / cm²Thus, it can be seen that the leakage current value can be suppressed to substantially the same as when Ru shown in Table 2 is used for the upper electrode.
[0119]
The first embodiment and the second embodiment have been described above. In the first embodiment and the second embodiment, as a part of the upper electrode (barrier layer) formed on the oxide dielectric film, at least a part in the thickness direction is made amorphous over the entire region. An example using a membrane has been described.
[0120]
In order to simplify the process, a TaN film may be used as a part of the lower electrode formed under the oxide dielectric film.
[0121]
In this case, the upper electrode formed on the oxide dielectric film is also formed of a layer containing the TaN film, and at least a part in the thickness direction is made amorphous throughout the entire region. Also good.
[0122]
The contact location between the TaN film and the oxide dielectric film is arbitrarily selected according to its purpose and structure.
[0123]
Of course, it goes without saying that a TaN film that is amorphized at least partially in the thickness direction over the entire region can be combined with various electrode structures shown in Table 1.
[0124]
Table 7 compares the cost required for the manufacturing process of the upper electrode (barrier electrode) per 6-inch wafer.
[0125]
[Table 7]

As shown in Table 7, when an SRO electrode and a CVD-Ru electrode are used, the manufacturing cost is 3000 yen. IrO₂If an electrode is used, the manufacturing cost is 4500 yen.
[0126]
On the other hand, when a TaN electrode is used, the manufacturing cost is 800 yen. Even if an ion implantation step is added, the manufacturing cost is 1300 yen.
[0127]
From Table 7, it can be seen that the cost is reduced to less than half when a TaN film made amorphous by ion implantation is used as compared with the case where a conventional electrode is used.
[0128]
A large number of the above capacitors and transistors are formed on the same substrate. For example, the source terminal of one transistor and the power supply voltage V_DA memory device capable of random access can be formed by connecting one capacitor in series with each other, connecting the drain terminal of the transistor to the bit line and the gate terminal of the transistor to the word line to form a memory cell. Can do.
[0129]
If a ferroelectric film such as PZT is used as the oxide dielectric film, a ferroelectric memory (FeRAM) which is a nonvolatile memory can be formed. If a high dielectric film is used as the oxide dielectric film, a high-performance DRAM can be formed.
[0130]
A semiconductor memory device according to the third embodiment of the present invention will be described with reference to FIGS.
[0131]
FIG. 3 is a cross-sectional view showing a structure in which the capacitor element using the ferroelectric film shown in FIG. 1 is used as a capacitor element of FeRAM.
[0132]
As shown in FIG. 3, in the memory cell structure MC, n-type semiconductor layers 55S / 55D for forming source / drain regions are formed in a p-type silicon semiconductor layer (well layer) 51. An oxide film 57 for element isolation is formed on the boundary for defining the unit cell by using, for example, a local oxidation method (LOCOS).
[0133]
A gate electrode G of the transistor is formed between the semiconductor layers 55S / 55D forming the source region / drain region. More specifically, the gate electrode G is formed on the oxide film 61 formed on the surface of the silicon substrate 51. The gate electrode G is formed of, for example, polycide composed of the polycrystalline silicon layer 65 and the WSi film 67. The gate electrode G also serves as the word line WL.
[0134]
A first interlayer insulating film 71 is formed on the surface of the silicon semiconductor 51 so as to cover the gate electrode G. The first interlayer insulating film 71 is formed of a single-layer or multiple-layer insulating film such as a silicon oxide film, a silicon oxynitride film, or spin-on glass (SOG).
[0135]
One transistor Tr is formed by the source / gate / drain.
[0136]
In FIG. 3, in addition to one memory cell MC, a transistor included in another memory cell adjacent to the one memory cell MC on the left side and having a common source region S (bit line BL). A part of (including a word line) is shown.
[0137]
In the first interlayer insulating film 71, a first contact hole 73 reaching from the surface to the n-type semiconductor layer 55D forming the drain region is formed.
[0138]
The first contact hole 73 is filled with a conductive plug 75 formed of W.
[0139]
A predetermined region on the surface of the first interlayer insulating film 71 covers the conductive plug 75, covers a Ti / TiN barrier layer 83, a lower electrode 85 formed of Pt, PZT (Pb (Zr, Ti) O_ThreeThe first laminated structure SS of the upper electrode 91 including the ferroelectric film 87 formed by the above method, the TaN film 91a including the amorphous TaN layer, and the Pt electrode 91b is formed in an island shape, for example. The first stacked structure SS forms a ferroelectric capacitor.
[0140]
A second interlayer insulating film 81 is formed on the first interlayer insulating film 71 so as to cover the first stacked structure SS. The second interlayer insulating film 81 can also be formed with the same layer structure as the first interlayer insulating film 71.
[0141]
A second contact hole 93 extending from the surface of the second interlayer insulating film 81 to the first stacked structure SS is formed.
[0142]
In addition, a third contact hole 101 that penetrates the second and first interlayer insulating films 81 and 71 from the surface of the second interlayer insulating film 81 and reaches the semiconductor layer 55S that forms the source region is formed.
[0143]
Barrier layers 95 and 103 made of TiN are formed on the inner walls of the second and third contact holes 93 and 101. Plugs 97 and 105 formed of W are filled in the second and third contact holes 93 and 101 and on the barrier layers 95 and 103.
[0144]
A TiN film 113, an Al film 115, and a TiN film 117 are deposited in this order on the second interlayer insulating film 81 so as to cover the plugs 97 and 105, and patterned to form a second stacked structure SS2 in a strip shape. To do.
[0145]
The second stacked structure SS2 connected to the source region S forms the bit line BL, and the second stacked structure SS2 connected to the first stacked structure SS constituting the capacitor element forms the plate line PL.
[0146]
A third interlayer insulating film 111 is formed on the second interlayer insulating film 81 so as to cover the bit lines BL and the plate lines PL.
[0147]
FIG. 4 is a circuit diagram showing a memory device including a plurality of memory cells corresponding to FIG. 3 in an array.
[0148]
As shown in FIG. 4, a memory cell MC is connected to each intersection of the bit line BL and the word line WL. Memory cell MC includes one transistor Tr and one ferroelectric capacitor element FC. The transistor Tr and the ferroelectric capacitor element FC are connected in series.
[0149]
More specifically, the gate electrode G of the transistor Tr is connected to the word line WL, and the source S of the transistor Tr and the bit line BL are connected. The drain D of the transistor Tr and one end of the ferroelectric capacitor FC are connected, and the other end of the ferroelectric capacitor FC is connected to the plate line PL.
[0150]
The plate line PL may be arranged in parallel with the bit line BL, in parallel with the word line WL, or in a plane.
[0151]
The ferroelectric capacitor FC has dielectric polarization. When a transistor on-voltage is applied to the word line WL and a predetermined voltage (a voltage higher than that causing dielectric polarization in the ferroelectric) is applied between the bit line BL and the plate line PL, the bit line is then applied. Even if the voltage between BL and the plate line PL is returned to zero, residual polarization remains. This state is referred to as “1” write state.
[0152]
In order to change the storage state “1” to the storage state “0”, the on-voltage of the transistor is applied to the word line WL, and the bit line BL and the plate line PL are left until the negative remanent polarization −Pr remains. A negative voltage may be applied during the period. The dielectric polarization once generated is held semipermanently until a positive or negative voltage of a predetermined magnitude or more is applied between the bit line BL and the plate line PL.
[0153]
In the case of configuring the FeRAM as described above, since a TaN film including a TaN layer that has been amorphized over at least part of the thickness direction is provided between the PZT capacitor film and the Pt layer, Unintentionally contained moisture or the like is blocked in the amorphous TaN film. An FeRAM including a PZT ferroelectric capacitor having a high residual polarization charge rate can be manufactured at low cost.
[0154]
Note that a DRAM having a small leakage current can be manufactured by forming a memory cell using a high dielectric film such as a BST film instead of the ferroelectric capacitor.
[0155]
Although the present invention has been described with reference to the embodiments, the present invention is not limited thereto. It will be apparent to those skilled in the art that other various modifications, improvements, and combinations can be made.
[0156]
【The invention's effect】
As described above, according to the present invention, an electrode structure including an oxide dielectric film and an electrode in contact with the oxide dielectric film can be obtained.
[0157]
Using this electrode, a capacitor element with little deterioration in electrical characteristics can be obtained.
[Brief description of the drawings]
FIG. 1 is a schematic cross-sectional view of a capacitor element according to a first embodiment of the present invention.
FIG. 2 is a schematic cross-sectional view of a capacitor element according to a second embodiment of the present invention.
FIG. 3 is a cross-sectional view showing the structure of an FeRAM according to a third embodiment of the present invention.
FIG. 4 is a circuit diagram of an FeRAM according to a third embodiment of the present invention.
[Explanation of symbols]
A, B capacitors
1, 31 Si substrate
3, 33 Lower electrode
5, 35 Oxide dielectric film (PZT)
7, 37 Upper electrode
11, 41 Interlayer insulation film
15, 45 opening

Claims (4)

An electrode structure for an oxide dielectric film containing Pb or Bi,
A TaN film in contact with the oxide dielectric film containing Pb or Bi,
An electrode structure for an oxide dielectric film, wherein at least a part of the TaN film in the thickness direction is made amorphous by ion implantation over the entire region. (A) forming a TaN film in contact with an oxide dielectric film containing Pb or Bi;
(B) A method of manufacturing an electrode structure for an oxide dielectric film, including a step of amorphizing at least a part of the TaN film in the thickness direction over all regions by ion implantation . A lower electrode formed on the underlying surface;
An oxide dielectric film containing Pb or Bi formed on the lower electrode;
A TaN film including a layer formed on the oxide dielectric film containing Pb or Bi and having at least a part in the thickness direction made amorphous by ion implantation over the entire region;
A capacitor element including an upper electrode formed on the TaN film. Forming a lower electrode on the underlying surface;
Forming an oxide dielectric film containing Pb or Bi on the lower electrode;
Forming a TaN film on the oxide dielectric film;
A step of amorphizing at least part of the TaN film in the thickness direction by ion implantation over the entire region;
Forming a top electrode on the TaN film.

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