JP4637388B2 - 薄膜磁性体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、データ書込電流によって生じる磁界によって書込まれる記憶データのデータレベルに応じて異なる電気抵抗値を有する磁性体メモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２３は、磁気トンネル接合部を有する磁性体メモリセル（以下単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図２３を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２４は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２４を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に「固定磁気層」とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に「自由磁気層」とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しないデータ読出回路から一定レベルのデータ読出電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
磁気トンネル接合部ＭＴＪの電気抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの電気抵抗値は小さくなる。
【００１０】
したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧降下は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図２５は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図２５を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図２６は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図２６を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
図２７は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図２７を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【００１９】
磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。
【００２０】
既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬおよびライトワード線ＷＷＬは、それぞれ独立の配線として設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されている。
【００２１】
一方、ライトワード線ＷＷＬおよびビット線ＢＬには、データ書込において、所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線およびライトワード線ＷＷＬには、比較的大きな電流を流す必要があるため、金属配線を用いて形成されている。
【００２２】
【発明が解決しようとする課題】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダム・アクセス・メモリ（ＲＡＭ）であるＭＲＡＭデバイスを構成する技術が開示されている。
【００２３】
図２８は、行列状に集積配置されたＭＴＪメモリセルに対するデータ書込電流の供給を説明するメモリブロック図である。
【００２４】
図２８を参照して、高集積化されたＭＲＡＭデバイスを実現するために、一般的に、ＭＴＪメモリセルは行列状に配置される。図２８においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【００２５】
既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。したがって、行列状にに配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷ１〜ＷＷｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
【００２６】
データ書込時において、データ書込電流は、選択されたメモリセル行に対応するライトワード線ＷＷＬおよび選択されたメモリセル列に対応するビット線ＢＬのそれぞれに流される。たとえば、第１行第１列のメモリセルＭＣにデータ書込を実行する場合には、図示しないワード線ドライバによって活性化されたライトワード線ＷＷＬ１にデータ書込電流Ｉｐが流されるとともに、ビット線ＢＬ１に対して、データ書込電流Ｉｗが流される。ただし、これらのデータ書込電流ＩｐおよびＩｗは、書込まれるデータのレベルに対応して、その方向を制御する必要がある。
【００２７】
したがって、データ書込回路５１０および５２０は、選択されたメモリセル列に対応するビット線の両端の一方ずつを、異なる電圧レベル、たとえば電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれ設定する。この際に、ビット線の両端の一方ずつにいずれの電圧を与えるかは、書込まれるデータのレベルに応じて設定する必要がある。このようにして、選択されたメモリセルに対して、書込データのレベルに応じた磁界を印加することができる。
【００２８】
一方、プロセッサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと、大規模容量のランダム・アクセス・メモリ（ＲＡＭ）とを同一半導体チップ（半導体基板）に集積化した、ロジック混載メモリなどのシステムＬＳＩが開発されている。
【００２９】
このようなシステムＬＳＩにおいては、多ビットの内部データバスでロジックとＲＡＭなどのメモリとの間が相互接続される。内部データバスの長さは、ボード上配線に比べて十分短く、また寄生インピーダンスも小さいため、内部データバスの充放電電流の大幅な低減および高速での信号伝送を実現することができる。たとえば、汎用のＲＡＭに比べて、１桁ないし２桁以上高速のデータ転送速度を実現することができる。また、ロジックに対して汎用メモリを外付けする方式に比べて、ロジックの外部ピン端子数を低減することも可能である。
【００３０】
これらの理由により、ロジック混載メモリなどのシステムＬＳＩは、３次元グラフィックス処理、画像・音声処理などの多量のデータを取扱う処理を実行する情報機器の構成の高性能化に大きく寄与している。このようなシステムＬＳＩに搭載されるメモリにおいては、多ビットのデータ書込を並列に実行する必要がある。
【００３１】
しかし、既に説明したように、ＭＲＡＭデバイスにおいては、データ書込時において、所定値以上のデータ書込磁界を印加する必要があるため、比較的大きなデータ書込電流を流す必要がある。したがって、ＭＲＡＭデバイスを、ロジックと混載されるシステムＬＳＩに適用すると、多ビットのデータ書込を並列に実行することによる消費電流が多大なものとなってしまう。この結果、消費電力の増大や、電源配線から発生する磁気ノイズによる動作マージン確保の阻害といった問題点が生じるおそれがある。
【００３２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、並列に複数ビットのデータ書込を実行する薄膜磁性体記憶装置において、データ書込電流を低減することである。
【００３３】
【課題を解決するための手段】
請求項１記載の薄膜磁性体記憶装置は、並列に複数ビットの入力データを書込可能な薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によってそれぞれ印加される第１および第２のデータ書込磁界の方向の組合せに応じて書込まれるデータレベルに応じて抵抗値が変化する記憶部を有し、メモリアレイは、データ書込時において、いずれか１つがデータ書込対象に選択される複数のメモリブロックに分割され、複数のメモリブロックの各々は、複数の磁性体メモリセルの列に対応してそれぞれ配置され、各々が第１のデータ書込電流を流すためのｋ本（ｋ：２以上の整数）の第１ビット線と、複数のメモリブロックのうちの対応する１つが選択された場合において、第１および第２のノードを第１および第２の電圧とそれぞれ結合するためのブロック選択ゲートと、データ書込時において、ｋ本の第１ビット線をそれぞれ流れる第１のデータ書込電流の方向がｋビットの入力データのデータレベルにそれぞれ対応するように、第１のノードと第２のノードとの間にｋ本の第１ビット線を直列に接続するための第１のビット線電流切換部とを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、データ書込時において行選択結果に応じて選択的に活性化されて、第２のデータ書込電流を流すための複数の書込ワード線をさらに備える。
【００３４】
請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数のメモリブロックの各々は、ｋ本の第１ビット線にそれぞれ対応して設けられ、各々が対応する第１ビット線との間でビット線対を構成するｋ本の第２ビット線をさらに含み、薄膜磁性体記憶装置は、ビット線対ごとに配置され、少なくともデータ書込対象に選択されたメモリブロックにおいて、ｋ本の第１および第２ビット線のうちの対応する１本ずつの一端同士を電気的に結合するためのビット線結合部をさらに備え、第１のビット線電流切換部は、ｋビットの入力データのデータレベルにそれぞれ対応する方向を有するｋ個の往復電流パスをｋ個のビット線対のそれぞれに形成するように、対応するｋ個のビット線対を第１のノードと第２のノードとの間に直列に接続する。
【００３５】
請求項３記載の薄膜磁性体記憶装置は、請求項２記載の薄膜磁性体記憶装置であって、第１のビット線電流切換部は、ｋ個のビット線対に対応してそれぞれ設けられるｋ個の第１の電流スイッチユニットを有し、各第１の電流スイッチユニットは、対応するビット線対に供給される第１のデータ書込電流が流入する第３のノードおよび、対応するビット線対から第１のデータ書込電流が流出する第４のノードを、対応するビット線対を構成する１本ずつの第１および第２ビット線の他端の一方ずつと、ｋビットの入力データのうちの対応する１ビットのデータレベルに応じて選択的に結合する。
【００３６】
請求項４記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数のメモリブロックの各々において、ｋ本の第１ビット線の各々は、ｈ本（ｈ：２以上の整数）のサブビット線に分割され、複数の書込ワード線は、ｈ本のサブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、ｈ個のグループの各々において、複数の書込ワード線のうちの行選択結果に応じた１本ずつが活性化され、複数のメモリブロックの各々は、ｋ本の第１ビット線ごとに設けられる第２のビット線電流切換部をさらに含み、第２のビット線電流切換部は、ｋ本の第１ビット線のうちの対応する１本を構成するｈ本のサブビット線をそれぞれ流れる第１のデータ書込電流の方向が、対応する１本の第１ビット線を用いて書込まれるｈビットの入力データのデータレベルにそれぞれ対応するように、対応する１本の第１ビット線に供給される第１のデータ書込電流が流入する第３のノードと、対応する１本の第１ビット線から第１のデータ書込電流が流出する第４のノードとの間に、ｈ本のサブビット線を直列に結合する。
【００３７】
請求項５記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、メモリアレイは、行列状に配置される複数個のメモリブロックを有し、薄膜磁性体記憶装置は、各々が、列方向に沿って互いに隣接するメモリブロックに対して共通に、列方向に沿って配置される複数のグローバル書込電流供給線対と、複数個のメモリブロックにそれぞれ対応して、行方向に沿って配置される複数のローカル書込電流供給線対とをさらに備える。各グローバル書込電流供給線対は、データ書込時において、第１の電圧を伝達するための第１のグローバル書込電流供給線と、データ書込時において、第２の電圧を伝達するための第２のグローバル書込電流供給線とを含み、各ローカル書込電流供給線対は、複数のグローバル書込電流供給線対のうちの対応する１つを構成する第１のグローバル書込電流供給線と結合される第１のローカル書込電流供給線と、複数のグローバル書込電流供給線対のうちの対応する１つを構成する第２のグローバル書込電流供給線と結合される第２のローカル書込電流供給線とを含む。
【００３８】
請求項６記載の薄膜磁性体記憶装置は、請求項５記載の薄膜磁性体記憶装置であって、データ書込時において、複数のグローバル書込電流供給線対のうちの列選択結果に応じた１つを構成する、第１および第２のグローバル書込電流供給線に対して、第１および第２の電圧を選択的に伝達するためのセレクタ回路をさらに備える。
【００３９】
請求項７記載の薄膜磁性体記憶装置は、並列に複数ビットの入力データを書込可能な薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によってそれぞれ印加される第１および第２のデータ書込磁界の方向の組合せに応じて書込まれるデータレベルに応じて抵抗値が変化する記憶部を有し、複数の磁性体メモリセルの列に対応してそれぞれ配置され、各々が、列選択結果に応じて第１のデータ書込電流を流すための複数の第１ビット線をさらに備え、各第１ビット線は、ｈ本の第１サブビット線に分割され、磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、データ書込時において行選択結果に応じて選択的に活性化されて、第２のデータ書込電流を流すための複数の書込ワード線をさらに備え、複数の書込ワード線は、ｈ本の第１サブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、ｈ個のグループの各々において、複数の書込ワード線のうちの行選択結果に応じた１本ずつが活性化され、第１ビット線ごとに設けられるビット線電流切換部をさらに備え、ビット線電流切換部は、ｈ本の第１サブビット線をそれぞれ流れる第１のデータ書込電流の方向が、複数の第１ビット線のうちの対応する１本を用いて書込まれるｈビットの入力データのデータレベルにそれぞれ対応するように、対応する１本の第１ビット線に供給される第１のデータ書込電流が流入する第１のノードと、対応する１本の第１ビット線から第１のデータ書込電流が流出する第２のノードとの間に、ｈ本の第１サブビット線を直列に結合する。
【００４０】
請求項８記載の薄膜磁性体記憶装置は、請求項７記載の薄膜磁性体記憶装置であって、複数の第１ビット線にそれぞれ対応して設けられ、各々が対応する第１ビット線との間でビット線対を構成する複数の第２ビット線をさらに備え、各第２ビット線は、ｈ本の第１サブビット線にそれぞれ対応して設けられ、各々が、対応する第１サブビット線との間でサブビット線対を構成するｈ本の第２サブビット線に分割され、薄膜磁性体記憶装置は、ビット線対ごとに配置され、対応するｈ本の第１および第２サブビット線のうちの、第１および第２ビット線の一端にそれぞれ位置する１本ずつの一端同士を電気的に結合するためのビット線結合部をさらに備え、ビット線電流切換部は、ｈビットの入力データのデータレベルに対応する方向を有するｈ個の往復電流パスを、対応するビット線対を構成するｈ個のサブビット線対にそれぞれ形成するように、ｈ本の第１および第２サブビット線を第１のノードと第２のノードとの間に直列に接続する。
【００４１】
請求項９記載の薄膜磁性体記憶装置は、請求項８記載の薄膜磁性体記憶装置であって、ビット線電流切換部は、対応するｈ本の第１および第２サブビット線のうちの、第１および第２ビット線の他端にそれぞれ位置する１本ずつに対応して設けられる第１の電流スイッチユニットと、隣接するサブビット線対の間ごとに配置される第２の電流スイッチユニットとを有する。第１の電流スイッチユニットは、ｈビットの入力データのうちの、対応する１本ずつの第１および第２のサブビット線を用いて書込まれる１ビットのデータレベルに応じて、第１および第２のノードと、対応する１本ずつの第１および第２のサブビット線の一方ずつとを選択的に結合し、第２の電流スイッチユニットは、隣接するサブビット線対の一方を構成する第１および第２のサブビット線と、隣接するサブビット線対の他方を構成する第１および第２のサブビット線の一方ずつとを、ｈビットの入力データのうちの隣接するサブビット線対を用いて書込まれる２ビットのデータレベル間の一致比較結果に応じて選択的に結合する。
【００４２】
請求項１０記載の薄膜磁性体記憶装置は、請求項１〜９のいずれかに記載の薄膜磁性体記憶装置であって、第１のデータ書込電流を供給するためのデータ書込電流供給回路をさらに備える。データ書込電流供給回路は、所定の一定電流を供給する電流源と、電流源からの一定電流によって駆動されて第１の電圧を生成する第１の電圧駆動回路と、電流源からの一定電流によって駆動されて第２の電圧を生成する第２の電圧駆動回路とを含む。
【００４３】
請求項１１記載の薄膜磁性体記憶装置は、請求項２または８に記載の薄膜磁性体記憶装置であって、複数の磁性体メモリセルの各々は、行のそれぞれにおいて、第１および第２のビット線のいずれか一方と結合するように配置される。
【００４４】
請求項１２記載の薄膜磁性体記憶装置は、請求項２または８に記載の薄膜磁性体記憶装置であって、複数の磁性体メモリセルは、行のそれぞれにおいて、各第１および第２ビット線の交点のそれぞれに対応して配置され、行のそれぞれにおいて、複数の磁性体メモリセルのうちの、同一のビット線対を構成する第１および第２のビット線とそれぞれ結合される２個は、それぞれに相補のデータレベルを書込まれることによって、１ビットのデータ記憶を実行する。
【００４５】
請求項１３記載の薄膜磁性体記憶装置は、請求項１〜１２のいずれかに記載の薄膜磁性体記憶装置であって、磁性体メモリセルの各々は、データ読出時において行選択結果に応じて選択的にオンして、第１および第２のビット線の少なくとも一方に供給されるデータ読出電流を、記憶部に流すためのメモリセル選択ゲートをさらに含み、メモリセル選択ゲートは、オン時において順バイアスされるダイオードを有する。
【００４６】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４７】
［実施の形態１］
図１は、実施の形態１に従う薄膜磁性体記憶装置であるＭＲＡＭデバイス１の全体構成を示す概略メモリブロック図である。
【００４８】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、入力データＤＩＮの書込および出力データＤＯＵＴの読出を実行する。
【００４９】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後程詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して複数のビット線対ＢＬＰが配置される。各ビット線対ＢＬＰは、相補のビット線ＢＬおよび／ＢＬを含む。
【００５０】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を供給するための読出／書込制御回路５０および６０とを備える。
【００５１】
読出／書込制御回路５０および６０は、ビット線ＢＬ，／ＢＬに印加される電圧を制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線ＢＬ，／ＢＬに供給する。
【００５２】
図２は、実施の形態１に従うメモリアレイおよびその周辺回路のうち、データ書込に関連する部分の構成を説明するための図である。
【００５３】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列されるメモリセルを有する。各メモリセルの構成は、図２３に示したＭＴＪメモリセルと同様とする。
【００５４】
メモリセル行にそれぞれ対応して、ライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。図示しないが、データ読出において、行選択を実行するためのリードワード線ＲＷＬ１〜ＲＷＬｎも、メモリセル行にそれぞれ対応して配置される。
【００５５】
メモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍが配置される。各ビット線対は、２本の相補ビット線から構成される。たとえば、ビット線対ＢＬＰ１は、ビット線ＢＬ１および／ＢＬ１によって構成される。
【００５６】
なお、以下においては、ライトワード線、リードワード線およびビット線対を総称する場合には、符号をＷＷＬ、ＲＷＬおよびＢＬＰをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線対を示す場合には、これらの符号に数字を付して、ＷＷＬ１、ＲＷＬ１およびＢＬＰ１のように表記することとする。また、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する相補ビット線の一方ずつＢＬ１〜ＢＬｍおよび、他方ずつ／ＢＬ１〜／ＢＬｍをそれぞれ総称する場合には、単にＢＬおよび／ＢＬと表記する。
【００５７】
図２においては、代表的に、第１行・第１列に配置されるメモリセルＭＣの配置が示されている。すなわち、代表的に図示されるメモリセルＭＣは、リードワード線（図示せず）およびビット線対ＢＬＰ１を構成する一方のビット線ＢＬ１と結合されている。
【００５８】
ワード線電流制御回路４０は、ライトワード線ＷＷＬ１〜ＷＷＬｎを接地電圧Ｖｓｓと結合する。これにより、選択状態（高電圧状態：Ｈレベル）に活性化されたライトワード線ＷＷＬにデータ書込電流を流すことができる。
【００５９】
図３は、磁性体メモリセルに対するデータ書込およびデータ読出動作を説明するタイミングチャートである。
【００６０】
なお、図３の説明においては、磁性体メモリセルは、ビット線ＢＬと結合されているものとする。
【００６１】
まず、データ書込時の動作について説明する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。これに応じて、選択行に対応するライトワード線ＷＷＬにおいて、データ書込電流Ｉｐが流れる。
【００６２】
ビット線ＢＬを流れるデータ書込電流は、ビット線ＢＬの電圧を制御することによって、入力データのデータレベルに応じた方向に設定される。たとえば、 “１”の記憶データを書込む場合には、ビット線ＢＬにデータ書込電流＋Ｉｗが流され、“０”の記憶データを書込む場合には、ビット線ＢＬにデータ書込電流−Ｉｗが流される。データ書込電流±Ｉｗの方向は、ビット線ＢＬの両端のそれぞれにおける電圧を適切に設定することによって制御することができる。
【００６３】
図４は、データ書込時におけるデータ書込電流とＭＴＪメモリセルに生じる磁界の方向を説明する概念図である。
【００６４】
図４を参照して、データ書込時において、ライトワード線ＷＷＬには磁界Ｈ（ＷＷＬ）を＋Ｈｘ方向に生じさせるためのデータ書込電流Ｉｐが流される。一方、ビット線ＢＬには、書込まれるデータレベルに対応して磁界Ｈ（ＢＬ）を＋Ｈｙ方向もしくは−Ｈｙ方向に生じさせるためのデータ書込電流＋Ｉｗもしくは−Ｉｗの電流が流される。
【００６５】
これにより、磁界Ｈ（ＷＷＬ）と磁界Ｈ（ＢＬ）との組合せによって、アステロイド特性線の外側領域に相当する磁界を発生させて、データレベルに応じた磁界の方向をＭＴＪメモリセル中の自由磁気層ＶＬに書込むことができる。
【００６６】
このように、入力データのデータレベル“１”，“０”に応じて、互いに逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択的に生じさせ、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することによって、データ書込を実行できる。
【００６７】
この結果、ワード線電流制御回路４０を、ライトワード線ＷＷＬ１〜ＷＷＬｎを接地電圧Ｖｓｓにシンクさせるのみの簡易な構成とできる。また、詳細は図示しないが、選択行に対応したライトワード線の電圧設定も入力データのデータレベルに関係なく一定とすることができるので、ワード線ドライバ３０も簡易に構成することができる。
【００６８】
次に、データ読出時の動作について説明する。
再び図３を参照して、データ読出時においても、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。
【００６９】
データ読出動作前において、ビット線ＢＬは、たとえば高電圧状態（電源電圧Ｖｃｃ）にプリチャージされる。選択行においてリードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンする。これに応じて、ＭＴＪメモリセルにおいては、アクセストランジスタＡＴＲを経由して、ビット線ＢＬから接地電圧Ｖｓｓの間にセンス電流Ｉｓの電流経路が形成される。
【００７０】
読出／書込制御回路５０は、データ読出動作時において、ビット線ＢＬに一定のセンス電流Ｉｓを供給する。一般的にセンス電流Ｉｓは、データ書込時のビット線電流±Ｉｗよりは２桁程度小さい電流とされる。たとえば、データ書込時におけるデータ書込電流＋Ｉｗおよび−Ｉｗが１０ｍＡオーダの電流であるのに対し、センス電流Ｉｓは０．１ｍＡオーダの電流とされる。
【００７１】
このようなセンス電流Ｉｓにより、ＭＴＪメモリセルの記憶データのデータレベルに応じて異なる電圧変化がビット線ＢＬに生じる。図３においては、一例として、記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が揃うものとすると、記憶データが “１”である場合に、ビット線ＢＬの電圧変化ΔＶ１は小さく、記憶データが “０”である場合のビット線ＢＬの電圧変化ΔＶ２は、ΔＶ１よりも大きくなる。これらの電圧変化ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルからデータを高速に読み出せる。
【００７２】
再び図２を参照して、メモリアレイ１０は、複数のメモリブロックに分割される。各メモリブロックは、ｋ個（ｋ：２以上ｍ／２以下の整数）のビット線対を含む。したがって、メモリアレイ１０全体においては、Ｊ個のメモリブロック（Ｊ：ｍ／ｋの自然数）ＢＬＫ１〜ＢＬＫＪが配置される。
【００７３】
一方、ライトワード線ＷＷＬ１〜ＷＷＬｎは、メモリブロックＢＬＫ１〜ＢＬＫＪに共通に設けられる。したがって、データ書込時において、１本のライトワード線および１個のメモリブロックを選択することによって、データ書込対象に選択されたメモリブロックにおいて、並列にｋビットのデータ書込を実行することができる。
【００７４】
以下、本明細書においてはｋ＝４である場合、すなわち、ＭＲＡＭデバイス１の１回の書込動作において、４ビットのデータ書込が並列に実行される場合について代表的に説明する。ただし、本願発明の適用はこのような場合に限定されるものではなく、１回のデータ書込動作において、任意の複数ビット（ｋビット）を並列に実行するＭＲＡＭデバイスに広く適用することが可能である。
【００７５】
メモリアレイ１０の周辺において、ビット線対ＢＬＰすなわちメモリセル列のそれぞれに対応して、ビット線結合トランジスタ６２−１〜６２−ｍが配置される。以下においては、ビット線結合トランジスタ６２−１〜６２−ｍを総称して、単にビット線結合トランジスタ６２とも称する。
【００７６】
本発明の実施の形態においては、少なくともデータ書込対象に選択されたメモリブロックに対応するビット線結合トランジスタ６２がオンして、それぞれのビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬを電気的に結合する必要がある。図２に示す構成においては、ビット線結合トランジスタ６２は、データ書込時において活性化される制御信号ＷＥに応じてオンおよびオフする。したがって、データ書込時において、ビット線結合トランジスタ６２−１〜６２−ｍの各々はオンして、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬは電気的に結合される。
【００７７】
列デコーダ２５は、データ書込時において、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、メモリブロックＢＬＫ１〜ＢＬＫＪのそれぞれに対応するメモリブロック選択信号ＹＳ１〜ＹＳＪのうちの１個を選択的にＨレベルに活性化する。メモリブロック選択信号ＹＳ〜ＹＳＪの反転信号は、／ＹＳ１〜／ＹＳＪで示される。
【００７８】
さらに、メモリアレイ１０に隣接して、１回の書込動作において並列に書込まれる４ビット（ｋ＝４）の入力データを伝達するための書込データ伝達線ＷＤＬが配置される。書込データ伝達線ＷＤＬは、入力データＤＩＮのそれぞれのビットのレベルを示す入力データビットＷＤ１〜ＷＤ４および、これらの反転ビット／ＷＤ１〜／ＷＤ４を伝達する。
【００７９】
次に、各メモリブロックにおいて、並列に４ビット（ｋ＝４）のデータ書込を実行するための構成について説明する。各メモリブロックは同一の構成を有するので、図２においては、代表的に第１番目のメモリブロックＢＬＫ１の構成について代表的に説明する。
【００８０】
メモリブロックＢＬＫ１は、メモリブロック選択ゲート１０２および１０４と、ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４を有する。
【００８１】
メモリブロック選択ゲート１０２は、メモリブロックＢＬＫ１のデータ書込に用いられるデータ書込電流Ｉｗを入力するためのノードＮ１と、電源電圧Ｖｃｃとの間に電気的に結合されて、メモリブロック選択信号／ＹＳ１に応答してオンする。メモリブロック選択ゲート１０２は、対応するメモリブロックＢＬＫ１の選択時において、ノードＮ１を電源電圧Ｖｃｃと電気的に結合する。
【００８２】
メモリブロック選択ゲート１０４は、メモリブロックＢＬＫ１のデータ書込に用いられたデータ書込電流Ｉｗを出力するためのノードＮｓと接地電圧Ｖｓｓとの間に電気的に結合されて、メモリブロック選択信号ＹＳ１に応答してオンもしくはオフされる。メモリブロック選択ゲート１０４は、対応するメモリブロックＢＬＫ１の選択時において、ノードＮｓを接地電圧Ｖｓｓと電気的に結合する。
【００８３】
メモリブロック選択ゲート１０２は、メモリブロックＢＬＫ１の選択時においてＬレベルに活性化されるメモリブロック選択信号／ＹＳ１をゲートに受けるＰチャネル型電界効果型トランジスタを用いて構成される。同様に、メモリブロック選択ゲート１０４は、対応するメモリブロックＢＬＫ１の選択時においてＨレベルに活性化されるメモリブロック選択信号ＹＳ１をゲートに受けるＮチャネル型電界効果型トランジスタを用いて構成される。
【００８４】
メモリブロックＢＬＫ１は、さらに、ビット線対ＢＬＰ１〜ＢＬＰ４をそれぞれ流れるデータ書込電流の方向が、入力データビットＷＤ１〜ＷＤ４のレベルにそれぞれ対応するように、ノードＮ１とノードＮｓとの間にビット線対ＢＬＰ１〜ＢＬＰ４を直列に接続するためのビット線電流切換部１０５を含む。ビット線電流切換部１０５は、ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４を有する。メモリアレイ１０全体では、ビット線対ＢＬＰ１〜ＢＬＰｍにそれぞれ対応して、各々が同様の構成および機能を有するビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａｍが配置される。
【００８５】
図５は、ビット線電流スイッチユニットの機能を説明する概念図である。
図５においては、第ｊ番目のメモリセル列（ｊ：１〜ｍ−１の自然数）とその次の第（ｊ＋１）番目のメモリセル列にそれぞれ対応する、ビット線電流スイッチユニットＢＳＷａｊおよびＢＳＷａ（ｊ＋１）が示される。ビット線対ＢＬＰｊおよびＢＬＰ（ｊ＋１）を用いて書込まれる入力データビットは、ＷＤ（ｊ）およびＷＤ（ｊ＋１）でそれぞれ示される。
【００８６】
ビット線電流スイッチユニットＢＳＷａｊは、ノードＮｊに伝達されるデータ書込電流Ｉｗを、入力データビットＷＤ（ｊ）のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線対ＢＬＰｊに流す。
【００８７】
ビット線電流スイッチユニットＢＳＷａｊは、入力データビットＷＤ（ｊ）のレベルが“１”である場合には、ノードＮｊとビット線ＢＬｊとを電気的に結合し、ビット線／ＢＬｊとノードＮ（ｊ＋１）を電気的に結合する。すでに説明したように、ビット線ＢＬｊおよび／ＢＬｊは、ビット線結合トランジスタ６２によって電気的に結合されている。したがって、ビット線対ＢＬＰｊにおいて、往復電流＋Ｉｗを流すパスが形成される。
【００８８】
一方、入力データビットＷＤ（ｊ）のレベルが“０”である場合には、ビット線電流スイッチユニットＢＳＷａｊは、ノードＮｊとビット線／ＢＬｊとを電気的に結合し、ビット線ＢＬｊとノードＮ（ｊ＋１）を電気的に結合する。したがって、ビット線対ＢＬＰｊにおいて、往復電流−Ｉｗを流すパスが形成される。
【００８９】
また、入力データビットＷＤ（ｊ）のレベルに関らず、ビット線電流スイッチユニットＢＳＷａｊからノードＮ（ｊ＋１）に伝達されるデータ書込電流Ｉｗの方向は一定である。
【００９０】
ビット線電流スイッチユニットＢＳＷａ（ｊ＋１）は、ノードＮ（ｊ＋１）に伝達されるデータ書込電流Ｉｗを、入力データビットＷＤ（ｊ＋１）のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線対ＢＬＰ（ｊ＋１）に流す。
【００９１】
このような構成とすることによって、ビット線対ＢＬＰｊおよびＢＬＰ（ｊ＋１）にそれぞれ形成される往復電流パスが直列接続される。この結果、それぞれのビット線対における往復電流パスの方向を対応する入力データビットに応じて設定するとともに、共通のデータ書込電流Ｉｗをビット線対ＢＬＰｊおよびＢＬＰ（ｊ＋１）に流すことができる。
【００９２】
再び図２を参照して、メモリブロックＢＬＫ１におけるビット線電流スイッチユニットの配置を説明する。
【００９３】
ビット線電流スイッチユニットＢＳＷａ１は、メモリブロック選択ゲート１０２を介してノードＮ１に供給されるデータ書込電流Ｉｗを、第１番目の入力データビットＷＤ１のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線ＢＬ１および／ＢＬ１に流す。さらに、一定方向のデータ書込電流Ｉｗを次のビット線対ＢＬＰ２に対応するビット線電流スイッチユニットＢＳＷａ２に伝達する。
【００９４】
ビット線電流スイッチユニットＢＳＷａ２は、ビット線電流スイッチユニットＢＳＷａ１から伝達されたデータ書込電流Ｉｗを、第２番目の入力データビットＷＤ２のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線ＢＬ２および／ＢＬ２に流す。さらに、一定方向のデータ書込電流Ｉｗを次のビット線対ＢＬＰ３に対応するビット線電流スイッチユニットＢＳＷａ３に伝達する。
【００９５】
ビット線電流スイッチユニットＢＳＷａ３は、ビット線電流スイッチユニットＢＳＷａ２から伝達されたデータ書込電流Ｉｗを、第３番目の入力データビットＷＤ３のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線ＢＬ３および／ＢＬ３に流す。さらに、一定方向のデータ書込電流Ｉｗを次のビット線対ＢＬＰ４に対応するビット線電流スイッチユニットＢＳＷａ４に伝達する。
【００９６】
ビット線電流スイッチユニットＢＳＷａ４は、ビット線電流スイッチユニットＢＳＷａ３から伝達されたデータ書込電流Ｉｗを、第４番目の入力データビットＷＤ４のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線ＢＬ４および／ＢＬ４に流す。ビット線電流スイッチユニットＢＳＷａ４によって一定方向のデータ書込電流Ｉｗを伝達されるノードＮｓは、メモリブロック選択ゲート１０４を介して、接地電圧Ｖｓｓと電気的に結合される。
【００９７】
このような構成とすることにより、データ書込対象に選択されたメモリブロックにおいて、メモリブロック選択ゲート１０２および１０４のオンに応じて、メモリブロック中のビット線対ＢＬＰ１〜ＢＬＰ４に形成される往復電流パスの方向が、入力データビットＷＤ１〜ＷＤ４のデータレベルにそれぞれ対応するように、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間にビット線対ＢＬＰ１〜ＢＬＰ４を直列に接続することができる。この結果、単一のデータ書込電流Ｉｗの供給によって、同一メモリブロック内において、４ビットのデータ書込を並列に実行できる。
【００９８】
図６は、ビット線電流スイッチユニットの構成例を示す回路図である。
図６においては、メモリブロックＢＬＫ１に含まれるビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４の構成が示される。各ビット線電流スイッチユニットの構成は同一であるので、図６においては、代表的にビット線電流スイッチユニットＢＳＷａ１の構成について説明する。
【００９９】
ビット線電流スイッチユニットＢＳＷａ１は、トランジスタスイッチＴ１１〜Ｔ１４を有する。トランジスタスイッチＴ１１は、メモリブロック選択ゲート１０２によって電源電圧Ｖｃｃと結合されたノードＮ１とビット線ＢＬ１との間に電気的に結合される。トランジスタスイッチＴ１２は、ノードＮ１とビット線／ＢＬ１との間に電気的に結合される。トランジスタスイッチＴ１３は、ビット線／ＢＬ１とノードＮ２との間に電気的に結合される。トランジスタスイッチＴ１４は、ノードＮ２とビット線ＢＬ１との間に電気的に結合される。
【０１００】
トランジスタスイッチＴ１１およびＴ１３のゲートには、入力データビットＷＤ１が入力される。一方、トランジスタスイッチＴ１２およびＴ１４のゲートには、入力データビットＷＤ１の反転ビット／ＷＤ１が入力される。
【０１０１】
したがって、入力データビットＷＤ１が“１”である場合には、トランジスタスイッチＴ１１およびＴ１３がオンするとともに、トランジスタスイッチＴ１２およびＴ１４がオフする。したがって、ノードＮ１に流入したデータ書込電流Ｉｗは、ノードＮ１〜トランジスタスイッチＴ１１〜ビット線ＢＬ１〜ビット線結合トランジスタ６２−１〜ビット線／ＢＬ１〜トランジスタスイッチＴ１３〜ノードＮ２で形成される電流経路を流れる。したがって、ビット線対ＢＬＰ１に対して、往復電流＋Ｉｗが流される。
【０１０２】
一方、入力データビットＷＤ１が“０”である場合には、トランジスタスイッチＴ１２およびＴ１４がオンするとともに、トランジスタスイッチＴ１１およびＴ１３がオフする。したがって、ノードＮ１に流入したデータ書込電流Ｉｗは、ノードＮ１〜トランジスタスイッチＴ１２〜ビット線／ＢＬ１〜ビット線結合トランジスタ６２−１〜ビット線ＢＬ１〜トランジスタスイッチＴ１４〜ノードＮ２で形成される電流経路を流れる。したがって、ビット線対ＢＬＰ１に対して、往復電流−Ｉｗが流される。
【０１０３】
一方、ノードＮ１に流入するデータ書込電流Ｉｗの方向および、ノードＮ２に流出するデータ書込電流の方向は、入力データビットＷＤ１のレベルにかかわらず同一方向である。
【０１０４】
ビット線電流スイッチユニットＢＳＷａ２〜ＢＳＷａ４も、ビット線電流スイッチユニットＢＳＷａ１と同様の構成を有するので、詳細な説明は繰り返さない。
【０１０５】
図７は、データ書込対象に選択されたメモリブロックに対する複数ビットの並列なデータ書込の一例を示す概念図である。
【０１０６】
図７を参照して、４ビット（ｋ＝４）の入力データを構成する入力データビットＷＤ１、ＷＤ２、ＷＤ３およびＷＤ４のレベルは、“１”、“０”、“０”および“１”にそれぞれ設定されている。
【０１０７】
ビット線電流スイッチユニットＢＳＷ１ａ〜ＢＳＷａ４は、対応する入力データビットのレベルに応じて、ビット線対ＢＬＰ１〜ＢＬＰ４のそれぞれに流される往復電流の方向を設定する。すなわち、ビット線対ＢＬＰ１、ＢＬＰ２、ＢＬＰ３およびＢＬＰ４のそれぞれにおいて、データ書込電流は、＋Ｉｗ、−Ｉｗ、−Ｉｗおよび＋Ｉｗの方向にそれぞれ流される。
【０１０８】
さらに、図２に示したワード線ＷＷＬ１〜ＷＷＬｎのうちのいずれか１本が選択的に活性化されることによって、選択されたライトワード線ＷＷＬに対応する４個（ｋ＝４）のメモリセルに対して、入力データビットＷＤ１〜ＷＤ４にそれぞれ対応するデータ書込磁界が印加され、データ書込が実行される。
【０１０９】
このように、ｋビットのデータ書込を並列に実行する場合において、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に結合されるｋ本のビット線（あるいはビット線対）を用いてデータ書込電流を供給する構成とすることにより、データ書込時における消費電流を低減することができる。すなわち、並列なデータ書込の対象に対応するｋ本のビット線（あるいはビット線対）のそれぞれに対して、独立にデータ書込電流を供給する構成と比べて、全体の消費電流を１／ｋに抑制することができる。これにより、データ書込電流に伴って発生する磁気ノイズも低減することができるので、ＭＲＡＭデバイスの動作安定化をさらに図ることができる。
【０１１０】
次に、メモリアレイ１０におけるメモリセルの配置について説明する。
図８は、メモリアレイにおけるメモリセル配置の第１の例を示す概念図である。
【０１１１】
図８を参照して、メモリアレイ１０全体において、ｍ個のビット線対ＢＬＰ１〜ＢＬＰｍが配置される。メモリセルＭＣは、１行ごとに、ビット線ＢＬ１〜ＢＬｍおよび／ＢＬ１〜／ＢＬｍのいずれか一方ずつと結合される。たとえば、第１番目のメモリセル行すなわちライトワード線ＷＷＬ１およびリードワード線ＲＷＬ１と結合されるメモリセル群は、ビット線ＢＬ１〜ＢＬｍと結合される。一方、第２番目のメモリセル行に属するメモリセルＭＣは、ビット線／ＢＬ１〜／ＢＬｍと結合される。
【０１１２】
このように、メモリセルＭＣを１行ごとに配置して、それぞれのメモリセル行において、ビット線対を構成するビット線ＢＬおよび／ＢＬのいずれか一方ずつと結合させることによって、折返し型ビット線対構成に基づくデータ読出およびデータ書込を実行することができる。
【０１１３】
すなわち、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線ＢＬ１〜ＢＬｍおよびビット線／ＢＬ１〜／ＢＬｍのいずれか一方ずつが、メモリセルＭＣと結合される。
【０１１４】
メモリアレイ１０には、さらにビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのそれぞれに対応して設けられる複数のダミーメモリセルＤＭＣが配置される。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１のいずれか一方によって選択される。ダミーリードワード線ＤＲＷＬ０によって選択されるダミーメモリセル群は、ビット線ＢＬ１〜ＢＬｍとそれぞれ電気的に結合される。一方、ダミーリードワード線ＤＲＷＬ１によって選択されるダミーメモリセル群は、ビット線／ＢＬ１〜／ＢＬｍと電気的に結合される。
【０１１５】
ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１は、ビット線ＢＬ１〜ＢＬｍおよびビット線／ＢＬ１〜／ＢＬｍのうち、選択されたメモリセル行に属するメモリセルと非接続となった一方ずつを、ダミーメモリセルＤＭＣとそれぞれ結合するように選択的に活性化される。この結果、ビット線ＢＬ１〜ＢＬｍおよびビット線／ＢＬ１〜／ＢＬｍの一方ずつは、選択されたメモリセル行に対応するｍ個のメモリセルＭＣおよび、ｍ個のダミーメモリセルＤＭＣの一方ずつとそれぞれ結合される。
【０１１６】
既に説明したように、メモリセルＭＣの電気抵抗値は、記憶データのレベルによって変化する。ここで、レベル“１”のデータを記憶した場合におけるＭＴＪメモリセルの電気抵抗値をＲｌとし、レベル“０”のデータを記憶した場合におけるメモリセルＭＣの電気抵抗値をＲｈとすると、ダミーメモリセルＤＭＣの電気抵抗値Ｒｄは、ＲｌとＲｈとの中間値に設定される。
【０１１７】
これにより、ダミーメモリセルＤＭＣと結合されたビット線に生じる電圧変化と、メモリセルＭＣと結合されたビット線に生じる電圧変化と比較することによって、データ読出の対象となった、選択メモリセルにおける記憶データのレベルを読出すことができる。
【０１１８】
ビット線結合トランジスタ６２の各々は、データ読出時においては、制御信号ＷＥの非活性化に応答してオフしている。この結果、データ読出においては、各ビット線対ＢＬＰを構成するビット線ＢＬと／ＢＬとは電気的に切り離されている。
【０１１９】
したがって、データ読出の対象となったメモリセル列に対応するビット線ＢＬおよび／ＢＬのそれぞれに対して、図３で説明したセンス電流（データ読出電流）Ｉｓを与えるとともに、これらのビット線ＢＬおよび／ＢＬにセンス電流Ｉｓによってそれぞれ生じる電圧変化の差を検出することにより、高い読出マージンを確保して、データ読出を実行することができる。
【０１２０】
図９は、メモリアレイにおけるメモリセル配置の第２の例を示す概念図である。
【０１２１】
図９を参照して、各メモリセル行において、ビット線ＢＬおよび／ＢＬとの交点のそれぞれに対応して、セルユニットＣＵが配置される。各セルユニットＣＵは、図２３に示したＭＴＪメモリセルと同様の構成を有する。同一のビット線対を構成するビット線ＢＬおよび／ＢＬにそれぞれ結合される２個のセルユニットによって、１個のメモリセルＭＣが構成されて、１ビットのデータ記憶が実行される。すなわち、同一のメモリセルを構成する２個のセルユニットには、互いに相補のレベルが書込まれる。
【０１２２】
すなわち、メモリセルＭＣは、ツインセル構成（２トランジスタセル構成）を有することになる。実施の形態１に従う構成においては、各メモリセル列においてビット線対が構成されて、データ読出およびデータ書込が実行されるので、このようなツインセルタイプのメモリセルを配置することも可能である。
【０１２３】
ツインセルタイプのメモリセルにおいては、データ読出およびデータ書込を完全な相補動作によって実行することができるので、ＭＲＡＭデバイスの動作の安定化を図ることができる。
【０１２４】
また、さらに高集積化に適したＭＴＪメモリセルとして、ダイオードをアクセス素子として用いた構成を有するメモリセルを適用することもできる。
【０１２５】
図１０は、ダイオードを用いたＭＴＪメモリセルの第１の構成例を示す概略図である。
【０１２６】
図１０を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤＤは、磁気トンネル接合部ＭＴＪと、アクセスダイオードＤＭとを備える。アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからワード線ＷＬに向かう方向を順方向として、両者の間に結合される。ビット線ＢＬは、ワード線ＷＬと交差する方向に設けられ、磁気トンネル接合部ＭＴＪと結合される。
【０１２７】
ＭＴＪメモリセルＭＣＤＤに対するデータ書込は、ワード線ＷＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。
【０１２８】
一方、データ読出時においては、選択されたメモリセルに対応するワード線ＷＬは、低電圧（たとえば接地電圧Ｖｓｓ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＭが順バイアスされて導通し、センス電流Ｉｓを磁気トンネル接合部ＭＴＪに流すことができる。
【０１２９】
一方、非選択のメモリセルに対応するワード線ＷＬは、高電圧状態に設定されるので、対応するアクセスダイオードＤＭは、逆バイアスされて非導通状態を維持し、センス電流Ｉｓは流れない。
【０１３０】
このようにして、アクセスダイオードを用いたＭＴＪメモリセルにおいても、データ読出およびデータ書込を実行することができる。
【０１３１】
図１１は、ＭＴＪメモリセルＭＣＤＤを半導体基板上に配置した場合の構造図である。
【０１３２】
図１１を参照して、半導体主基板ＳＵＢ上のｎ型領域ＮＡＲと、ｎ型領域ＮＡＲ上に設けられたｐ型領域ＰＡＲとによってアクセスダイオードＤＭが形成される。
【０１３３】
アクセスダイオードＤＭのカソードに相当するｎ型領域ＮＡＲは、金属配線層Ｍ１に形成されたワード線ＷＬと結合される。アクセスダイオードＤＭのアノードに相当するｐ型領域ＰＡＲは、バリアメタル１４０および金属膜１５０を介して、磁気トンネル接合部ＭＴＪと電気的に結合される。ビット線ＢＬは、金属配線層Ｍ２に配置され、磁気トンネル接合部ＭＴＪと結合される。このように、アクセストランジスタに代えてアクセスダイオードを用いることによって、高集積化に有利なＭＴＪメモリセルを構成することができる。
【０１３４】
しかしながら、データ書込時において、ワード線ＷＬおよびビット線ＢＬにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線ＷＬおよびビット線ＢＬ上における電圧分布によっては、データ書込の対象となっていないＭＴＪメモリセルの一部において、アクセスダイオードＤＭのＰＮ接合がオンしてしまうおそれがある。この結果、予期しない電流がＭＴＪメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。
【０１３５】
図１２は、ダイオードを用いたＭＴＪメモリセルの第２の構成例を示す概略図である。
【０１３６】
図１２を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤは、図１０に示した構成と同様に、磁気トンネル接合部ＭＴＪおよびアクセスダイオードＤＭを備える。ＭＴＪメモリセルＭＣＤにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとが分割して配置される点が、図１０に示したＭＴＪメモリセルＭＣＤＤの構成と異なる。ビット線ＢＬは、ライトワード線ＷＷＬおよびリードワード線ＲＷＬと交差する方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。
【０１３７】
アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからリードワード線ＲＷＬに向かう方向を順方向として、両者の間に結合される。ライトワード線ＷＷＬは、他の配線と接続されることなく、磁気トンネル接合部ＭＴＪと近接して設けられる。
【０１３８】
ＭＴＪメモリセルＭＣＤにおいては、データ書込時において、リードワード線ＲＷＬに電流を流す必要がないため、リードワード線ＲＷＬの電圧を安定的に高電圧状態（電源電圧Ｖｃｃ）に維持して、アクセスダイオードＤＭを確実に逆バイアスして非導通状態を維持できる。したがって、図１０に示されたＭＴＪメモリセルＭＣＤＤと比較して、データ書込動作の安定化を図ることができる。
【０１３９】
図１３は、ＭＴＪメモリセルＭＣＤを半導体基板上に配置した場合の構造図である。
【０１４０】
図１３を参照して、ＭＴＪメモリセルＭＣＤは、独立した配線として配置されるライトワード線ＷＷＬをさらに備える。ライトワード線ＷＷＬは、たとえば金属配線層Ｍ１に形成することができる。なお、アクセスダイオードＤＭ、磁気トンネル接合部ＭＴＪおよびビット線ＢＬの配置は図１１と同様であるので、詳細な説明は繰り返さない。
【０１４１】
同一行に属するＭＴＪメモリセルＭＣＤ間で、アクセスダイオードＤＭのカソードに相当するｎ型領域ＮＡＲ同士を電気的に結合することによって、金属配線層を用いてリードワード線ＲＷＬを特に設けることなく、図１２に示されたアクセスダイオードＤＭとリードワード線ＲＷＬとの結合関係が実現することができる。このような構成とすれば、高集積化および動作の安定化とを両立できる。
【０１４２】
このような、ダイオードを用いたＭＴＪメモリセルＭＣＤを、図８におけるメモリセルＭＣおよび図９におけるセルユニットＣＵに代えて用いることもできる。この場合には、図８および図９に示した構成において、アクセストランジスタを用いたメモリセルＭＣおよびセルユニットＣＵを、ダイオードを用いたメモリセルＭＣＤに置換すればよい。
【０１４３】
また、ダイオードを用いたＭＴＪメモリセルＭＣＤを、図８におけるメモリセルＭＣおよび図９におけるセルユニットＣＵに代えて用いることもできる。
【０１４４】
図１４および１５は、メモリアレイにおけるＭＴＪメモリセルＭＣＤの配置の第１および第２の例をそれぞれ示す概念図である。
【０１４５】
図１４には、図８の構成において、アクセストランジスタを用いたメモリセルＭＣをダイオードを用いたメモリセルＭＣＤＤによって置換している。これに伴って、メモリセル行にそれぞれ対応して、データ読出およびデータ書込に共用されるワード線ＷＬ１〜ＷＬｎが配置される。その他の構成については、図８と同様であるので詳細な説明は繰り返さない。
【０１４６】
図１５には、図９の構成において、ダイオードを用いたメモリセルＭＣＤＤをセルユニットＣＵとして配置している。これに伴って、メモリセル行にそれぞれ対応して、データ読出およびデータ書込に共用されるワード線ＷＬ１〜ＷＬｎが配置される。その他の構成については、図９と同様であるので詳細な説明は繰り返さない。
【０１４７】
このように、ダイオードをアクセス素子として用いるＭＴＪメモリセルを適用する構成とすれば、メモリアレイ１０をさらに高集積化して、実施の形態１に従うＭＲＡＭデバイスの小型化を図ることができる。
【０１４８】
［実施の形態２］
図１６は、実施の形態２に従うメモリアレイおよびその周辺回路のうち、データ書込に関連する部分の構成を詳細に説明するための図である。
【０１４９】
図１６を参照して、実施の形態２に従う構成においては、図２に示される実施の形態１に従う構成と比較して、各メモリブロックに対するデータ書込電流Ｉｗの供給が、データ書込電流供給回路５２によって行なわれる点が異なる。
【０１５０】
これに応じて、各メモリブロックに対してデータ書込電流Ｉｗを供給するためのデータ書込電流供給線対ＷＳＬＰがさらに配置される。データ書込電流供給線対ＷＳＬＰは、相補のデータ書込電流供給線ＷＳＬおよび／ＷＳＬを有する。
【０１５１】
データ書込対象に選択されたメモリブロックにおいては、メモリブロック選択ゲート１０２および１０４がオンする。この結果、データ書込電流供給回路５２〜データ書込電流供給線ＷＳＬ〜データ書込対象に選択されたメモリブロック〜データ書込電流供給線／ＷＳＬ〜データ書込電流供給回路５２に、データ書込電流Ｉｗの経路が形成される。
【０１５２】
このように、データ書込の対象となったメモリブロックのみにおいて、メモリブロック選択ゲート１０２および１０４がオンするので、データ書込の対象となるメモリブロックに含まれるビット線対に対してのみデータ書込電流Ｉｗを供給することができる。
【０１５３】
図１７は、データ書込電流供給回路５２の構成を示す回路図である。
図１７を参照して、データ書込電流供給回路５２は、内部ノードＮｗ０に一定電流を供給する電流源として動作するＰチャネルＭＯＳトランジスタ１５１と、トランジスタ１５１の電流を制御するためのカレントミラー回路を構成するＰチャネルＭＯＳトランジスタ１５２および電流源１５３とを含む。
【０１５４】
データ書込電流供給回路５２は、さらに、内部ノードＮｗ０から動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４は、電源電圧Ｖｃｃを入力に受けて、データ書込電流供給線／ＷＳＬの電圧レベルを接地電圧Ｖｓｓに駆動する電圧駆動回路として動作する。インバータ１５５は、電源電圧Ｖｃｃの入力を受けて、接地電圧Ｖｓｓを出力する。インバータ１５６は、インバータ１５５の出力する接地電圧Ｖｓｓを受けて、データ書込電流供給線ＷＳＬの電圧を電源電圧Ｖｃｃに駆動する電圧駆動回路として動作する。
【０１５５】
このような構成とすることにより、データ書込電流供給回路５２は、データ書込電流供給線対ＷＳＬＰに供給されるデータ書込電流Ｉｗを一定電流に制御することができる。この結果、データ書込電流Ｉｗについての温度依存性、電源電圧Ｖｃｃ変動に対する依存性、およびプロセスばらつきによる依存性を解消することができ、データ書込動作を安定的に実行することができる。
【０１５６】
［実施の形態３］
実施の形態３においては、階層的に配置されたデータ書込電流供給線によって、データ書込電流Ｉｗを供給する構成が示される。
【０１５７】
図１８は、実施の形態３に従うメモリアレイおよびその周辺回路のデータ書込に関連する回路の構成を説明する概略ブロック図である。
【０１５８】
図１８を参照して、実施の形態３に従う構成においては、行列状に配置される、Ｎ×Ｍ個（Ｎ，Ｍ：整数）の複数のメモリブロックＢＬＫ１１〜ＢＬＫＮＭが配置される。メモリブロックＢＬＫ１１〜ＢＬＫＭＮの各々は、実施の形態１と同様に、ｋ個のビット線対を有し、並列にｋビットのデータ書込を実行することが可能である。
【０１５９】
一方、ライトワード線ＷＷＬ１〜ＷＷＬｎは、メモリアレイ１０全体でｎ本設けられ、データ書込時においては、行選択結果に応じていずれか１本が活性化されて、データ書込電流Ｉｐが流される。
【０１６０】
データ書込時におけるもう一方のデータ書込電流Ｉｗの供給は、階層的に設けられたグローバルデータ書込電流供給線対ＧＷＳＬＰおよびローカルデータ書込電流供給線対ＬＷＳＬＰによって実行される。グローバルデータ書込電流供給線対ＧＷＳＬＰは、メモリブロックの列ごとに列方向に沿って配置され、列方向に隣接する複数のメモリブロックによって共有される。したがって、メモリアレイ１０全体においては、グローバルデータ書込電流供給線対ＧＷＳＬＰ１〜ＧＷＳＬＰＭが配置される。たとえば、グローバルデータ書込電流供給線対ＧＷＳＬＰ１は、メモリブロックＢＬＫ１１〜ＢＬＫＮ１で共有される。
【０１６１】
なお、以下においては、メモリブロックの行および列のそれぞれを、単にメモリブロック行およびメモリブロック列とも称する。すなわち、図１８の構成においては、Ｎ個のメモリブロック行およびＭ個のメモリブロック列が示される。
【０１６２】
ローカルデータ書込電流供給線対ＬＷＳＬＰは、メモリブロックＢＬＫ１１〜ＢＬＫＮＭのそれぞれに対応して、行方向に沿って配置される。したがって、メモリアレイ１０全体においては、ローカルデータ書込電流供給線対ＬＷＳＬＰ１１〜ＬＷＳＬＰＮＭが配置される。各ローカルデータ書込電流供給線対ＬＷＳＬＰは、対応するグローバルデータ書込電流供給線対ＧＷＳＬＰと結合される。たとえば、同一のメモリブロック列に属するローカルデータ書込電流供給線対ＬＷＳＬＰ１１〜ＬＷＳＬＰＮ１は、グローバルデータ書込電流供給線対ＧＷＳＬＰ１と結合される。
【０１６３】
データ書込時においては、図１７に示したデータ書込電流供給回路５２およびセレクタ５３を含む読出／書込制御回路５０によって、列選択結果に対応する１個のグローバルデータ書込電流供給線対ＧＷＳＬＰに対して、データ書込電流Ｉｗが選択的に供給される。読出／書込制御回路５０は、並列に書込まれる４ビット（ｋ＝４）の入力データを構成する入力データビットＷＤ１〜ＷＤ４とそれぞれの反転ビット／ＷＤ１〜／ＷＤ４を、各メモリブロックに対して伝達する。
【０１６４】
行デコーダ２０は、Ｎ個のメモリブロック行のうちの１個を選択するための、メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮを生成する。メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮは、Ｎ個のメモリブロック行のそれぞれに対応する。行デコーダ２０は、行選択結果に応じて選択的に活性化されたライトワード線ＷＷＬに対応するメモリブロック行を選択するために、メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮのうちの対応する１個を活性化する。
【０１６５】
このような構成とすることにより、列選択結果に応じて、データ書込対象に選択されたメモリブロックが属するメモリブロック列に対応するローカルデータ書込電流供給線対ＬＷＳＬＰに対して、データ書込電流Ｉｗを供給することができる。さらに、行選択結果に応じて、各メモリブロックにおいてメモリブロック選択ゲートをオンさせる。この結果、行選択結果および列選択結果に応じてデータ書込対象に選択されたメモリブロックに対して、データ書込電流Ｉｗを供給することができる。
【０１６６】
図１９は、実施の形態３に従うメモリブロックの構成を示す概略図である。
図１９を参照して、代表的に示される１個のメモリブロックＢＬＫは、４個（ｋ＝４）のビット線対ＢＬＰ１〜ＢＬＰ４を有する。ビット線対ＢＬＰ１〜ＢＬＰ４それぞれに対応して、ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４がそれぞれ配置される。
【０１６７】
メモリブロックＢＬＫが属するメモリブロック列に対応するグローバルデータ書込電流供給線対ＧＷＳＬＰは、グローバルデータ書込電流供給線ＧＷＳＬおよび／ＧＷＳＬを有する。選択されたメモリセル列に対応するメモリブロック列においては、グローバルデータ書込電流供給線ＧＷＳＬおよび／ＧＷＳＬは、データ書込電流供給回路５２によって、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれ設定される。
【０１６８】
メモリブロックＢＬＫに対応するローカルデータ書込電流供給線対ＬＷＳＬＰは、グローバルデータ書込電流供給線ＧＷＳＬおよび／ＧＷＳＬとそれぞれ結合される、ローカルデータ書込電流供給線ＬＷＳＬおよび／ＬＷＳＬを有する。
【０１６９】
メモリブロック選択ゲート１０２は、ローカルデータ書込電流供給線ＬＷＳＬとノードＮ１との間に電気的に結合される。メモリブロック選択ゲート１０４は、ノードＮｓとローカルデータ書込電流供給線／ＬＷＳＬとの間に電気的に結合される。
【０１７０】
メモリブロック選択ゲート１０２および１０４は、メモリブロックＢＬＫが属するメモリブロック行が選択された場合に、ＬレベルおよびＨレベルにそれぞれ活性化されるメモリブロック選択信号／ＹＲＳおよびＹＲＳにそれぞれ応答して、オンおよびオフする。
【０１７１】
ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４の各々は、書込データ伝達線ＷＤＬによって伝達される入力データビットＷＤ１〜ＷＤ４およびそれぞれの反転ビット／ＷＤ１〜／ＷＤ４に応じて、対応するビット線対における往復電流の方向を制御する。
【０１７２】
このような構成とすることにより、同時に複数ビット（ｋビット）のデータ書込を実行可能なメモリブロックをメモリアレイ上に効率的に配置するとともに、これらのメモリブロックに対してデータ書込電流Ｉｗを供給するための配線を階層的に効率配置することができる。この結果、システムＬＳＩなどの混載メモリ用途に適したＭＲＡＭデバイスを構成することが可能となる。
【０１７３】
さらに、データ書込電流Ｉｗの供給を、実施の形態２で説明したようなデータ書込電流供給回路５２によって実行することにより、温度条件、電源電圧Ｖｃｃの変動およびプロセスばらつきに起因するデータ書込電流Ｉｗの変動を防止することができ、データ書込マージンを確保することが可能となる。
【０１７４】
［実施の形態４］
実施の形態４においては、各メモリセル列ごとに設けられるビット線対を、長手方向に沿って複数のサブビット線対に分割し、それぞれのサブビット線対において、並列なデータ書込を実行する構成について説明する。
【０１７５】
図２０は、実施の形態４に従うビット線対の分割および対応するビット線電流スイッチユニットの配置を示す回路図である。
【０１７６】
図２０には、代表的に示される１本のビット線対ＢＬＰ１の分割およびこれに対応するビット線電流スイッチユニットの配置が示されている。
【０１７７】
実施の形態４に従う構成においては、１つのビット線対ＢＬＰは、ｈ個（ｈ：２以上の整数）のサブビット線対に分割される。これにより、１つのビット線対、すなわちメモリセル列に対応して、ｈビットのデータ書込が並列に実行される。
【０１７８】
実施の形態４においては、一例としてｈ＝４であるものとする。これにより、ビット線対ＢＬＰは、４個のサブビット線対ＳＢＬＰ１〜ＳＢＬＰ４に分割されている。なお、各ビット線対におけるサブビット線の分割数に相当するｈは、２以上の任意の整数として、本願発明を適用することができる。
【０１７９】
メモリセル行にそれぞれ対応して、メモリアレイ１０全体ではｎ本配置されるライトワード線ＷＷＬは、ｈ個のサブビット線対にそれぞれ対応するｈ個のグループに分割される。データ書込時には、各グループにおいて、行選択結果に応じた１本のライトワード線が活性化される。図２０に示す構成においては、ライトワード線ＷＷＬは、ＷＷＬａ１〜ＷＷＬａｌ（ｌ：ｌ＝ｎ／ｈで示される自然数）、ＷＷＬｂ１〜ＷＷＬｂｌ、ＷＷＬｃ１〜ＷＷＬｃｌおよびＷＷＬｄ１〜ＷＷＬｄｌの４個（ｈ個）のグループに分割される。データ書込時には、各グループにおいて、ｌ本のライトワード線のうちの行選択結果に応じた１本が活性化される。
【０１８０】
サブビット線対ＳＢＬＰ１は、相補のサブビット線ＳＢＬ１および／ＳＢＬ１から構成される。同様に、サブビット線対ＳＢＬＰ２は、相補のサブビット線ＳＢＬ２および／ＳＢＬ２から構成され、サブビット線対ＳＢＬＰ３は、相補のサブビット線ＳＢＬ３および／ＳＢＬ３から構成され、サブビット線対ＳＢＬＰ４は、相補のサブビット線ＳＢＬ４および／ＳＢＬ４から構成される。
【０１８１】
ビット線対ＢＬＰの一端に位置するサブビット線対ＳＢＬＰ１は、ビット線電流スイッチユニットＢＳＷａによって、電源電圧Ｖｃｃを伝達するノードＮ１および接地電圧Ｖｓｓを伝達するノードＮｓと結合される。ノードＮ１およびノードＮｓは、データ書込時において、当該ビット線対がデータ書込の対象となった場合において、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓと、図示されない列選択ゲートを介してそれぞれ結合される。
【０１８２】
隣接するサブビット線対同士の間には、ビット線電流スイッチユニットＢＳＷｂがそれぞれ配置される。すなわち、サブビット線対ＳＢＬＰ１およびＳＢＬＰ２の間にはビット線電流スイッチユニットＢＳＷｂ１が配置され、サブビット線対ＳＢＬＰ２およびＳＢＬＰ３の間にはビット線電流スイッチユニットＢＳＷｂ２が配置され、サブビット線対ＳＢＬＰ３およびＳＢＬＰ４の間にはビット線電流スイッチユニットＢＳＷｂ３が配置される。
【０１８３】
ビット線対ＢＬＰの他端に位置するサブビット線対ＳＢＬＰ４を構成するサブビット線ＳＢＬ４および／ＳＢＬ４は、ビット線結合トランジスタ６２を介して電気的に結合される。
【０１８４】
ビット線電流スイッチユニットＢＳＷａは、実施の形態１で説明したビット線電流スイッチユニットＢＳＷａと同様の構成を有し、ノードＮ１とサブビット線ＳＢＬ１および／ＳＢＬ１との間にそれぞれ結合されるトランジスタスイッチＴ１１およびＴ１２と、サブビット線／ＳＢＬ１およびＳＢＬ１とノードＮｓとの間にそれぞれ電気的に結合されるトランジスタスイッチＴ１３およびＴ１４とを有する。トランジスタスイッチＴ１１およびＴ１３のゲートには、入力データビットＷＤ１が入力され、トランジスタスイッチＴ１２およびＴ１４のゲートには、入力データビットＷＤ１の反転ビット／ＷＤ１が入力される。
【０１８５】
したがって、入力データビットＷＤ１のレベルが“１”である場合には、トランジスタスイッチＴ１１およびＴ１３がオンするとともに、トランジスタスイッチＴ１２およびＴ１４がオフする。反対に、入力データビットＷＤ１のレベルが“０”である場合には、トランジスタスイッチＴ１２およびＴ１４がオンするとともに、トランジスタスイッチＴ１１およびＴ１３がオフする。
【０１８６】
ビット線電流スイッチユニットＢＳＷｂ１は、サブビット線ＳＢＬ１とサブビット線ＳＢＬ２および／ＳＢＬ２との間にそれぞれ電気的に結合されるトランジスタスイッチＴ２１およびＴ２２と、サブビット線／ＳＢＬ２およびＳＢＬ２と前段のサブビット線／ＳＢＬ１との間にそれぞれ電気的に結合されるトランジスタスイッチＴ２３およびＴ２４とを有する。
【０１８７】
トランジスタスイッチＴ２１およびＴ２３のゲートには、一致比較ゲート１６０ｂの出力信号が入力される。一致比較ゲート１６０ｂは、サブビット線対ＳＢＬＰ２を用いて書込まれる入力データビットＷＤ２と、前段のサブビット線対ＳＢＬＰ１を用いて書込まれる入力データビットＷＤ１との間の一致比較結果を出力する。
【０１８８】
トランジスタスイッチＴ２２およびＴ２４のゲートには、一致比較ゲート１６５ｂの出力信号が入力される。一致比較ゲート１６５ｂは、入力データビットＷＤ２と、入力データビットＷＤ２の反転ビット／ＷＤ２との間の一致比較結果を出力する。
【０１８９】
したがって、ビット線電流スイッチユニットＢＳＷｂ１は、対応するサブビット線対ＳＢＬＰ２に対する入力データビットＷＤ２と、隣接する前段のサブビット線対ＳＬＢＰ１に対応する入力データビットＷＤ１とのレベルが一致する場合においては、トランジスタスイッチＴ２１およびＴ２３がオンするとともに、トランジスタスイッチＴ２２およびＴ２４をオフする。一方、これらの入力データビットが一致しない場合には、トランジスタスイッチＴ２２およびＴ２４がオンするとともに、トランジスタスイッチＴ２１およびＴ２３がオフする。
【０１９０】
ビット線電流スイッチユニットＢＳＷｂ２およびＢＳＷｂ３も、ビット線電流スイッチユニットＢＳＷｂ１と同様の構成を有する。ビット線電流スイッチユニットＢＳＷｂ２を構成するトランジスタスイッチのオン・オフは、一致比較ゲート１６０ｃおよび１６５ｃによって、入力データビットＷＤ２およびＷＤ３が一致および不一致のいずれであるかに基づいて制御される。同様に、ビット線電流スイッチユニットＢＳＷｂ３を構成するトランジスタスイッチのオン・オフは、一致比較ゲート１６０ｄおよび１６５ｄによって、入力データビットＷＤ３およびＷＤ４が一致および不一致のいずれであるかに基づいて制御される。
【０１９１】
なお、以下においては、これらのビット線電流スイッチユニットＢＳＷｂ１〜ＢＳＷｂ３を総括して、単にビット線電流スイッチユニットＢＳＷｂとも称する。すなわち、総称されるビット線電流スイッチユニットＢＳＷｂは、対応するサブビット線対と隣接するサブビット線対とのそれぞれに対する入力データビットのレベルを比較し、比較結果に応じて対応するサブビット線対に流されるデータ書込電流の方向を制御する。
【０１９２】
図２１は、図１８に示したビット線電流スイッチユニットの動作を説明する概念図である。
【０１９３】
図２１を参照して、サブビット線対ＳＢＬＰ１、ＳＢＬＰ２、ＳＢＬＰ３およびＳＢＬＰ４のそれぞれを用いて書込まれる入力データビットＷＤ１、ＷＤ２、ＷＤ３およびＷＤ４のレベルは、それぞれ“１”、“０”、“０”および“１”であるものとする。
【０１９４】
この結果、ビット線電流スイッチユニットＢＳＷａは、ノードＮ１とサブビット線ＳＢＬ１とを結合し、ノードＮｓとサブビット線／ＳＢＬ１とを結合する。この結果、サブビット線対ＳＢＬＰ１を構成するサブビット線ＳＢＬ１および／ＳＢＬ１には、レベル“１”の記憶データを書込むための往復電流＋Ｉｗが流される。
【０１９５】
ビット線電流スイッチユニットＢＳＷｂ１は、入力データビットＷＤ２とＷＤ１とのレベルが異なるので、サブビット線ＳＢＬ１および／ＳＢＬ１を、サブビット線／ＳＢＬ２およびＳＢＬａ２とそれぞれ電気的に結合する。この結果、サブビット線対ＳＢＬＰ２を構成するサブビット線ＳＢＬ２および／ＳＢＬ２を往復電流−Ｉｗとして流れるデータ書込電流は、サブビット線対ＳＢＬＰ１を構成するサブビット線ＳＢＬ１および／ＳＢＬ１を流れるデータ書込電流（＋Ｉｗ）とは逆方向に設定される。
【０１９６】
ビット線電流スイッチユニットＢＳＷｂ２は、サブビット線対ＳＢＬＰ２およびＳＢＳＬＰ３をそれぞれ用いて書込まれる入力データビットＷＤ２とＷＤ３とのレベルが同一であることから、サブビット線ＳＢＬ３および／ＳＢＬ３を、前段のサブビット線対ＳＢＬＰ２を構成するサブビット線ＳＢＬ２および／ＳＢＬ２とそれぞれ電気的に結合する。これにより、サブビット線対ＳＢＬＰ３を構成するサブビット線ＳＢＬ３および／ＢＬ３を流れるデータ書込電流と、サブビット線対ＳＢＬＰ２を構成するサブビット線ＳＢＬ２および／ＳＢＬ２を往復電流として流れるデータ書込電流とは、同一方向（−Ｉｗ）に設定される。
【０１９７】
ビット線電流スイッチユニットＢＳＷｂ３は、サブビット線対ＳＢＬＰ４およびＳＢＳＬＰ３をそれぞれ用いて書込まれる入力データビットＷＤ４とＷＤ３とのレベルが異なるので、サブビット線ＳＢＬ４および／ＳＢＬ４を、前段のサブビット線対ＳＢＬＰ３を構成するサブビット線／ＳＢＬ３およびＳＢＬ３とそれぞれ電気的に結合する。これにより、サブビット線対ＳＢＬＰ４を構成するサブビット線ＳＢＬ４および／ＢＬ４を往復電流として流れるデータ書込電流と、サブビット線対ＳＢＬＰ１を構成するサブビット線ＳＢＬ１および／ＳＢＬ１を往復電流として流れるデータ書込電流とは、同一方向（＋Ｉｗ）に設定される。
【０１９８】
さらに、サブビット線ＳＢＬ４および／ＳＢＬ４のビット線電流スイッチユニットＢＳＷｂ３と結合されない一端ずつは、ビット線結合トランジスタ６２によって電気的に結合される。
【０１９９】
したがって、サブビット線対ＳＢＬＰ１には、入力データビットＷＤ１のレベルに応じた方向を有する往復電流が流される。以降のサブビット線対ＳＢＬＰ２〜ＳＢＬＰ４については、隣接するビット線対間における前段のビット線対間の接続形態を、入力データビットのレベル比較に応じて切換えることによって、対応する入力データビットＷＤ２〜ＷＤ４のレベルにそれぞれ応じた往復電流を流すことができる。
【０２００】
このような構成とすることにより、ビット線電流スイッチユニットＢＳＷｂ１〜ＢＳＷｂ３およびビット線電流スイッチユニットＢＳＷａによって構成される、ビット線電流切換部は、４個（ｈ個）のサブビット線対をそれぞれ流れるデータ書込電流の方向が入力データビットＷＤ１〜ＷＤ４のそれぞれと対応するように、ノードＮ１とノードＮｓとの間に、サブビット線ＳＢＬ１〜ＳＢＬ４および／ＳＢＬ１〜／ＳＢＬ４を直列に結合することができる。
【０２０１】
したがって、直列に結合されるサブビット線対によって構成される電流経路にデータ書込電流Ｉｗを流すことによって、複数ビットのデータ書込を並列に実行することができる。すなわち、それぞれのサブビット線対に対して独立にデータ書込電流Ｉｗを供給する構成と比較して、データ書込電流を、１／４（１／ｈ）に抑制することができる。この結果、ＭＲＡＭデバイスの低消費電力化および、データ書込時に発生する磁界ノイズの抑制による動作の安定化を図ることができる。
【０２０２】
［実施の形態５］
実施の形態５においては、実施の形態１および実施の形態４を組合わせて、１つのメモリブロックを構成する複数のビット線対の各々が、さらに複数のサブビット線対に分割される構成について説明する。
【０２０３】
図２２は、実施の形態５に従うメモリブロックの構成を示す概念図である。
図２２を参照して、実施の形態５においても、各メモリブロックを構成するビット線対の数、すなわちｋ＝４とする。また、各ビット線対におけるサブビット線対への分割数、すなわちｈ＝４とする。
【０２０４】
図２２を参照して、代表的に示されるメモリブロックＢＬＫは、４個のビット線対ＢＬＰ１〜ＢＬＰ４を有する。各ビット線対は、４個のサブビット線対に分割される。たとえば、第１番目のビット線対ＢＬＰ１は、４個のサブビット線対ＳＢＬＰ１１〜ＳＢＬＰ１４に分割される。各サブビット線対は、相補のサブビット線から構成される。たとえば、サブビット線対ＳＢＬＰ１１は、サブビット線ＳＢＬ１１および／ＳＢＬ１１を有する。
【０２０５】
各メモリセル列において、それぞれのビット線対において両端に位置するサブビット線対のうちの一方ずつ、図２２においてはサブビット線対ＳＢＬＰ１１、ＳＢＬＰ２１、ＳＢＬＰ３１およびＳＢＬＰ４１にそれぞれ対応して、実施の形態１に示したビット線電流スイッチユニットＢＳＷａと同様の、ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４がそれぞれ配置される。
【０２０６】
さらに、各ビット線対において、隣接するサブビット線対間のそれぞれに対応して、実施の形態４で説明したビット線電流スイッチユニットＢＳＷｂが配置される。たとえば、ビット線対ＢＬＰ１においては、サブビット線対ＳＢＬＰ１１とＳＢＬＰ１２との間にビット線電流スイッチユニットＢＳＷｂ１１が配置され、サブビット線対ＳＢＬＰ１２とＳＢＬＰ１３との間にビット線電流スイッチユニットＢＳＷｂ１２が配置され、サブビット線対ＳＢＬＰ１３とＳＢＬＰ１４との間にビット線電流スイッチユニットＢＳＷｂ１３が配置される。
【０２０７】
たとえば、図２２に示す構成においては、ビット線対ＢＬＰ１を構成するサブビット線対ＳＢＬＰ１１、ＳＢＬＰ１２、ＳＢＬＰ１３およびＳＢＬＰ１４のそれぞれに対して、“１”、“０”、“０”および“１”のデータ書込が実行される。この場合に、サブビット線対ＳＢＬＰ１１およびＳＢＬＰ１４のそれぞれに流される往復電流の方向は同一（図２１における＋Ｉｗ）であり、サブビット線対ＳＢＬＰ１２およびＳＢＬＰ１３のそれぞれに流される往復電流の方向は、サブビット線対ＳＢＬＰ１１およびＳＢＬＰ１４とは逆方向（図２１における−Ｉｗ）に設定される。
【０２０８】
同様に、ビット線対ＢＬＰ２を構成するサブビット線対ＳＢＬＰ２１、ＳＢＬＰ２２、ＳＢＬＰ２３およびＳＢＬＰ２４のそれぞれに対して、“１”、“０”、“１”および“１”のデータ書込が実行される。これに応じて、サブビット線対ＳＢＬＰ２１、ＳＢＬＰ２３およびＳＢＬＰ２４のそれぞれに流される往復電流の方向は同一（図２１における＋Ｉｗ）であり、サブビット線対ＳＢＬＰ１２に流される往復電流の方向は、これらとは逆方向（図２１における−Ｉｗ）に設定される。
【０２０９】
ビット線対ＢＬＰ３を構成するサブビット線対ＳＢＬＰ３１、ＳＢＬＰ３２、ＳＢＬＰ３３およびＳＢＬＰ３４のそれぞれに対して、“０”、“０”、“１”および“０”のデータ書込が実行される。これに応じて、サブビット線対ＳＢＬＰ３１、ＳＢＬＰ３２およびＳＢＬＰ３４のそれぞれに流される往復電流の方向は同一（図２１における−Ｉｗ）であり、サブビット線対ＳＢＬＰ３３に流される往復電流の方向は、これらとは逆方向（図２１における＋Ｉｗ）に設定される。
【０２１０】
ビット線対ＢＬＰ４を構成するサブビット線対ＳＢＬＰ４１、ＳＢＬＰ４２、ＳＢＬＰ４３およびＳＢＬＰ４４のそれぞれに対して、“０”、“１”、“１”および“１”のデータ書込が実行される。これに応じて、サブビット線対ＳＢＬＰ４２、ＳＢＬＰ４３およびＳＢＬＰ４４のそれぞれに流される往復電流の方向は同一（図２１における＋Ｉｗ）であり、サブビット線対ＳＢＬＰ４１に流される往復電流の方向は、これらとは逆方向（図２１における−Ｉｗ）に設定される。
【０２１１】
このような構成とすることにより、実施の形態５に従うメモリブロックにおいては、単一の電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に供給されるデータ書込電流Ｉｗを用いて、それぞれのサブビット線対において、４×４＝１６ビットすなわち（ｋ×ｈ）ビットのデータ書込を並列に実行することができる。したがって、データ書込の対象となるサブビット線対のそれぞれに対してデータ書込電流を供給する従来の構成と比較して、データ書込電流を１／１６、すなわち１／（ｋ×ｈ）に大幅に削減することができる。
【０２１２】
これにより、ＭＲＡＭデバイスの消費電流の低減と、データ書込時の磁界ノイズ低減による安定動作化を図ることができる。
【０２１３】
このように、実施の形態５に示す構成によれば、さらに多ビットの並列書込を、消費電流を抑制して実行することができる。
【０２１４】
なお、実施の形態２に従う構成と組合せることにより、各メモリブロックに供給されるデータ書込電流Ｉｗをデータ書込電流供給回路５２によって一定電流に制御することもできる。さらに、実施の形態５に従う構成を有するメモリブロックを行列状に複数個配置して、実施の形態３と同様に、階層的に設けられる配線によってデータ書込電流Ｉｗを供給する構成とすることも可能である。
【０２１５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１６】
【発明の効果】
請求項１から３に記載の薄膜磁性体記憶装置は、データ書込対象に選択されたメモリブロックにおいて、直列に接続されたｋ本（ｋ：２以上の整数）の第１ビット線に第１のデータ書込電流を流すことによって、ｋビットの入力データを並列に書込むことができる。この結果、複数ビットの並列なデータ書込に要するデータ書込電流を抑制して、ＭＲＡＭデバイスの低消費電力化および、磁界ノイズ低減による動作安定化を図ることができる。
【０２１７】
請求項４記載の薄膜磁性体記憶装置は、各々がｈ本（ｈ：２以上の整数）のサブビット線に分割された第１ビット線をｋ本直列に接続して構成される電流経路に第１のデータ書込電流を流すことによって、（ｋ×ｈ）ビットの入力データを並列に書込むことができる。したがって、実施の形態１記載の薄膜磁性体記憶装置よりも多ビットの入力データを、データ書込電流を抑制して並列に書込むことができる。この結果、ＭＲＡＭデバイスの低消費電力化および、磁界ノイズ低減による動作安定化をさらに図ることができる。
【０２１８】
請求項５記載の薄膜磁性体記憶装置は、並列に複数ビットのデータ書込を実行可能な多数のメモリブロックをメモリアレイ上に効率的に配置するとともに、これらのブロックに対して第１のデータ書込電流を供給するための配線群を階層的に効率配置することができる。この結果、システムＬＳＩなどの混載メモリ用途に適した薄膜磁性体記憶装置を構成することが可能となる。
【０２１９】
請求項６記載の薄膜磁性体記憶装置は、列選択結果に対応するグローバル書込電流供給線対に対して、第１のデータ書込電流を選択的に供給するので、実施の形態１記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流を抑制することができる。
【０２２０】
請求項７から９に記載の薄膜磁性体記憶装置は、直列に接続されたｋ本（ｋ：２以上の整数）の第１ビット線に第１のデータ書込電流を流すことによって、ｋビットの入力データを並列に書込むことができる。この結果、複数ビットの並列なデータ書込に要するデータ書込電流を抑制して、ＭＲＡＭデバイスの低消費電力化および、磁界ノイズ低減による動作安定化を図ることができる。直列に接続されたｈ本（ｈ：２以上の整数）の第１サブビット線に第１のデータ書込電流を流すことによって、ｈビットの入力データを並列に書込むことができる。この結果、複数ビットの並列なデータ書込に要するデータ書込電流を抑制して、ＭＲＡＭデバイスの低消費電力化および、磁界ノイズ低減による動作安定化を図ることができる。
【０２２１】
請求項１０記載の薄膜磁性体記憶装置は、請求項１〜９記載の薄膜磁性体記憶装置が奏する効果に加えて、温度条件、電源電圧の変動およびプロセスばらつきに起因する第１のデータ書込電流の変動を防止することができ、データ書込マージンを確保することが可能となる。
【０２２２】
請求項１１記載の薄膜磁性体記憶装置は、請求項２または８に記載の薄膜磁性体記憶装置が奏する効果に加えて、いわゆる折返し型ビット線構成に基づいたデータ記憶を実行できるので、請求項２または８に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作をより安定化することができる。
【０２２３】
請求項１２記載の薄膜磁性体記憶装置は、いわゆるツィンセル構成に基づいたデータ記憶を実行するので、請求項２または８に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作をより安定化することができる。
【０２２４】
請求項１３記載の薄膜磁性体記憶装置は、ダイオードをメモリセル選択ゲートとして用いることによって各磁性体メモリセルを小型化できるので、請求項１〜１２に記載の薄膜磁性体記憶装置が奏する効果に加えて、小面積化を図ることができる。
【図面の簡単な説明】
【図１】 実施の形態１に従う薄膜磁性体記憶装置であるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うメモリアレイおよびその周辺回路のうち、データ書込に関連する部分の構成を説明するための図である。
【図３】 磁性体メモリセルに対するデータ書込およびデータ読出動作を説明するタイミングチャートである。
【図４】 データ書込時におけるデータ書込電流とＭＴＪメモリセルに生じる磁界の方向を説明する概念図である。
【図５】 図２に示されるビット線電流スイッチユニットの機能を説明する概念図である。
【図６】 図２に示されるビット線電流スイッチユニットの構成例を示す回路図である。
【図７】 データ書込対象に選択されたメモリブロックに対する複数ビットの並列なデータ書込の一例を示す概念図である。
【図８】 メモリアレイにおけるメモリセル配置の第１の例を示す概念図である。
【図９】 メモリアレイにおけるメモリセル配置の第２の例を示す概念図である。
【図１０】 ダイオードを用いたＭＴＪメモリセルの第１の構成例を示す概略図である。
【図１１】 ダイオードを用いた第１の構成例のＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
【図１２】 ダイオードを用いたＭＴＪメモリセルの第２の構成例を示す概略図である。
【図１３】 ダイオードを用いた第２の構成例のＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
【図１４】 図１２に示されるＭＴＪメモリセルのメモリアレイにおける配置の第１の例を示す概念図である。
【図１５】 図１２に示されるＭＴＪメモリセルのメモリアレイにおける配置の第２の例を示す概念図である。
【図１６】 実施の形態２に従うメモリアレイおよびその周辺回路のうち、データ書込に関連する部分の構成を詳細に説明するための図である。
【図１７】 図１６に示されるデータ書込電流供給回路の構成を示す回路図である。
【図１８】 実施の形態３に従うメモリアレイおよびその周辺回路のデータ書込に関連する回路の構成を説明する概略ブロック図である。
【図１９】 実施の形態３に従うメモリブロックの構成を示す概略図である。
【図２０】 実施の形態４に従うビット線対の分割および対応するビット線電流スイッチユニットの配置を示す回路図である。
【図２１】 図１８に示したビット線電流スイッチユニットの動作を説明する概念図である。
【図２２】 実施の形態５に従うメモリブロックの構成を示す概念図である。
【図２３】 磁気トンネル接合部を有する磁性体メモリセルの構成を示す概略図である。
【図２４】 図２３に示される磁性体メモリセルからのデータ読出動作を説明する概念図である。
【図２５】 図２３に示される磁性体メモリセルに対するデータ書込動作を説明する概念図である。
【図２６】 データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図２７】 半導体基板上に配置された磁性体メモリセルの構造図である。
【図２８】 行列状に集積配置された磁性体メモリセルに対するデータ書込電流の供給を説明するブロック図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、５０，６０ 読出／書込制御回路、５２ データ書込電流供給回路、１０２，１０４ メモリブロック選択ゲート、１０５ ビット線電流切換部、ＢＬＰ ビット線対、ＢＬ，／ＢＬ ビット線、ＢＬＫ メモリブロック、ＢＳＷａ，ＢＳＷｂ ビット線電流スイッチユニット、ＣＵ セルユニット、ＤＭＣ ダミーメモリセル、ＧＷＳＬＰ グローバルデータ書込電流供給線対、ＧＷＳＬ，／ＧＷＳＬ グローバルデータ書込電流供給線、ＬＷＳＬＰ ローカルデータ書込電流供給線対、ＬＷＳＬ，／ＬＷＳＬ ローカルデータ書込電流供給線、ＭＣ，ＭＣＤ，ＭＣＤＤ メモリセル、ＳＢＬＰ サブビット線対、ＳＢＬ，／ＳＢＬ サブビット線、ＷＤＬ 書込データ伝達線、ＷＳＬ，／ＷＳＬ データ書込電流供給線、ＷＳＬＰ データ書込電流供給線対。
【発明の属する技術分野】
この発明は、薄膜磁性体記憶装置に関し、より特定的には、データ書込電流によって生じる磁界によって書込まれる記憶データのデータレベルに応じて異なる電気抵抗値を有する磁性体メモリセルを備えた薄膜磁性体記憶装置に関する。
【０００２】
【従来の技術】
低消費電力で不揮発的なデータの記憶が可能な記憶装置として、ＭＲＡＭ（Magnetic Random Access Memory）デバイスが注目されている。ＭＲＡＭデバイスは、半導体集積回路に形成された複数の薄膜磁性体を用いて不揮発的なデータ記憶を行ない、薄膜磁性体の各々に対してランダムアクセスが可能な記憶装置である。
【０００３】
特に、近年では磁気トンネル接合（ＭＴＪ：Magnetic Tunnel Junction）を利用した薄膜磁性体をメモリセルとして用いることによって、ＭＲＡＭ装置の性能が飛躍的に進歩することが発表されている。磁気トンネル接合を有するメモリセルを備えたＭＲＡＭデバイスについては、“A 10ns Read and Write Non-Volatile Memory Array Using a Magnetic Tunnel Junction and FET Switch in each Cell", ISSCC Digest of Technical Papers, TA7.2, Feb. 2000.および“Nonvolatile RAM based on Magnetic Tunnel Junction Elements", ISSCC Digest of Technical Papers, TA7.3, Feb. 2000.等の技術文献に開示されている。
【０００４】
図２３は、磁気トンネル接合部を有する磁性体メモリセル（以下単に「ＭＴＪメモリセル」とも称する）の構成を示す概略図である。
【０００５】
図２３を参照して、ＭＴＪメモリセルは、記憶データのデータレベルに応じて抵抗値が変化する磁気トンネル接合部ＭＴＪと、アクセストランジスタＡＴＲとを備える。アクセストランジスタＡＴＲは、電界効果トランジスタで形成され、磁気トンネル接合部ＭＴＪと接地電圧Ｖｓｓとの間に結合される。
【０００６】
ＭＴＪメモリセルに対しては、データ書込を指示するためのライトワード線ＷＷＬと、データ読出を指示するためのリードワード線ＲＷＬと、データ読出時およびデータ書込時において記憶データのレベルに対応した電気信号を伝達するためのデータ線であるビット線ＢＬとが配置される。
【０００７】
図２４は、ＭＴＪメモリセルからのデータ読出動作を説明する概念図である。
図２４を参照して、磁気トンネル接合部ＭＴＪは、一定方向の固定磁界を有する磁性体層（以下、単に「固定磁気層」とも称する）ＦＬと、自由磁界を有する磁性体層（以下、単に「自由磁気層」とも称する）ＶＬとを有する。固定磁気層ＦＬおよび自由磁気層ＶＬとの間には、絶縁体膜で形成されるトンネルバリアＴＢが配置される。自由磁気層ＶＬにおいては、記憶データのレベルに応じて、固定磁気層ＦＬと同一方向の磁界および固定磁気層ＦＬと異なる方向の磁界のいずれか一方が不揮発的に書込まれている。
【０００８】
データ読出時においては、アクセストランジスタＡＴＲがリードワード線ＲＷＬの活性化に応じてターンオンされる。これにより、ビット線ＢＬ〜磁気トンネル接合部ＭＴＪ〜アクセストランジスタＡＴＲ〜接地電圧Ｖｓｓの電流経路に、図示しないデータ読出回路から一定レベルのデータ読出電流として供給されるセンス電流Ｉｓが流れる。
【０００９】
磁気トンネル接合部ＭＴＪの電気抵抗値は、固定磁気層ＦＬと自由磁気層ＶＬとの間の磁界方向の相対関係に応じて変化する。具体的には、固定磁気層ＦＬの磁界方向と自由磁気層ＶＬに書込まれた磁界方向とが同一である場合には、両者の磁界方向が異なる場合に比べて磁気トンネル接合部ＭＴＪの電気抵抗値は小さくなる。
【００１０】
したがって、データ読出時においては、センス電流Ｉｓによって磁気トンネル接合部ＭＴＪで生じる電圧降下は、自由磁気層ＶＬに記憶された磁界方向に応じて異なる。これにより、ビット線ＢＬを一旦高電圧にプリチャージした状態とした後にセンス電流Ｉｓの供給を開始すれば、ビット線ＢＬの電圧レベル変化を検知することによって、ＭＴＪメモリセルの記憶データを読出すことができる。
【００１１】
図２５は、ＭＴＪメモリセルに対するデータ書込動作を説明する概念図である。
【００１２】
図２５を参照して、データ書込時においては、リードワード線ＲＷＬは非活性化され、アクセストランジスタＡＴＲはターンオフされる。この状態で、自由磁気層ＶＬに磁界を書込むためのデータ書込電流がライトワード線ＷＷＬおよびビット線ＢＬにそれぞれ流される。自由磁気層ＶＬの磁界方向は、ライトワード線ＷＷＬおよびビット線ＢＬをそれぞれ流れるデータ書込電流の向きの組合せによって決定される。
【００１３】
図２６は、データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【００１４】
図２６を参照して、横軸で示される磁界Ｈｘは、ライトワード線ＷＷＬを流れるデータ書込電流によって生じる磁界Ｈ（ＷＷＬ）の方向を示す。一方、縦軸に示される磁界Ｈｙは、ビット線ＢＬを流れるデータ書込電流によって生じる磁界Ｈ（ＢＬ）の方向を示す。
【００１５】
自由磁気層ＶＬに記憶される磁界方向は、磁界Ｈ（ＷＷＬ）とＨ（ＢＬ）との和が図中に示されるアステロイド特性線の外側の領域に達する場合においてのみ、新たに書込まれる。すなわち、アステロイド特性線の内側の領域に相当する磁界が印加された場合においては、自由磁気層ＶＬに記憶される磁界方向は更新されない。
【００１６】
したがって、磁気トンネル接合部ＭＴＪの記憶データを書込動作によって更新するためには、ライトワード線ＷＷＬとビット線ＢＬとの両方に電流を流す必要がある。磁気トンネル接合部ＭＴＪに一旦記憶された磁界方向すなわち記憶データは、新たなデータ書込が実行されるまでの間不揮発的に保持される。
【００１７】
データ読出動作時においても、ビット線ＢＬにはセンス電流Ｉｓが流れる。しかし、センス電流Ｉｓは一般的に、上述したデータ書込電流よりは１〜２桁程度小さくなるように設定されるので、センス電流Ｉｓの影響によりデータ読出時においてＭＴＪメモリセルの記憶データが誤って書換えられる可能性は小さい。
【００１８】
図２７は、半導体基板上に配置されたＭＴＪメモリセルの構造図である。
図２７を参照して、半導体主基板ＳＵＢ上のｐ型領域ＰＡＲにアクセストランジスタＡＴＲが形成される。アクセストランジスタＡＴＲは、ｎ型領域であるソース／ドレイン領域１１０，１２０とゲート１３０とを有する。ソース／ドレイン領域１１０は、第１の金属配線層Ｍ１に形成された金属配線を介して接地電圧Ｖｓｓと結合される。ライトワード線ＷＷＬには、第２の金属配線層Ｍ２に形成された金属配線が用いられる。また、ビット線ＢＬは第３の金属配線層Ｍ３に設けられる。
【００１９】
磁気トンネル接合部ＭＴＪは、ライトワード線ＷＷＬが設けられる第２の金属配線層Ｍ２とビット線ＢＬが設けられる第３の金属配線層Ｍ３との間に配置される。アクセストランジスタＡＴＲのソース／ドレイン領域１２０は、コンタクトホールに形成された金属膜１５０と、第１および第２の金属配線層Ｍ１およびＭ２と、バリアメタル１４０とを介して、磁気トンネル接合部ＭＴＪと電気的に結合される。バリアメタル１４０は、磁気トンネル接合部ＭＴＪと金属配線との間を電気的に結合するために設けられる緩衝材である。
【００２０】
既に説明したように、ＭＴＪメモリセルにおいては、リードワード線ＲＷＬおよびライトワード線ＷＷＬは、それぞれ独立の配線として設けられる。リードワード線ＲＷＬは、アクセストランジスタＡＴＲのゲート電圧を制御するために設けられるものであり、電流を積極的に流す必要はない。したがって、集積度を高める観点から、リードワード線ＲＷＬは、独立した金属配線層を新たに設けることなく、ゲート１３０と同一の配線層において、ポリシリコン層やポリサイド構造などを用いて形成されている。
【００２１】
一方、ライトワード線ＷＷＬおよびビット線ＢＬには、データ書込において、所定値以上の大きさの磁界を発生させるためのデータ書込電流を流す必要がある。したがって、ビット線およびライトワード線ＷＷＬには、比較的大きな電流を流す必要があるため、金属配線を用いて形成されている。
【００２２】
【発明が解決しようとする課題】
上述した技術文献においては、このようなＭＴＪメモリセルを半導体基板上に集積して、ランダム・アクセス・メモリ（ＲＡＭ）であるＭＲＡＭデバイスを構成する技術が開示されている。
【００２３】
図２８は、行列状に集積配置されたＭＴＪメモリセルに対するデータ書込電流の供給を説明するメモリブロック図である。
【００２４】
図２８を参照して、高集積化されたＭＲＡＭデバイスを実現するために、一般的に、ＭＴＪメモリセルは行列状に配置される。図２８においては、ＭＴＪメモリセルをｎ行×ｍ列（ｎ，ｍ：自然数）に配置する場合が示される。
【００２５】
既に説明したように、各ＭＴＪメモリセルに対して、ビット線ＢＬ、ライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置される。したがって、行列状にに配置されたｎ×ｍ個のＭＴＪメモリセルに対して、ｎ本のライトワード線ＷＷ１〜ＷＷｎおよびリードワード線ＲＷＬ１〜ＲＷＬｎと、ｍ本のビット線ＢＬ１〜ＢＬｍとが配置される。
【００２６】
データ書込時において、データ書込電流は、選択されたメモリセル行に対応するライトワード線ＷＷＬおよび選択されたメモリセル列に対応するビット線ＢＬのそれぞれに流される。たとえば、第１行第１列のメモリセルＭＣにデータ書込を実行する場合には、図示しないワード線ドライバによって活性化されたライトワード線ＷＷＬ１にデータ書込電流Ｉｐが流されるとともに、ビット線ＢＬ１に対して、データ書込電流Ｉｗが流される。ただし、これらのデータ書込電流ＩｐおよびＩｗは、書込まれるデータのレベルに対応して、その方向を制御する必要がある。
【００２７】
したがって、データ書込回路５１０および５２０は、選択されたメモリセル列に対応するビット線の両端の一方ずつを、異なる電圧レベル、たとえば電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれ設定する。この際に、ビット線の両端の一方ずつにいずれの電圧を与えるかは、書込まれるデータのレベルに応じて設定する必要がある。このようにして、選択されたメモリセルに対して、書込データのレベルに応じた磁界を印加することができる。
【００２８】
一方、プロセッサまたはＡＳＩＣ（特定用途向けＩＣ）などのロジックと、大規模容量のランダム・アクセス・メモリ（ＲＡＭ）とを同一半導体チップ（半導体基板）に集積化した、ロジック混載メモリなどのシステムＬＳＩが開発されている。
【００２９】
このようなシステムＬＳＩにおいては、多ビットの内部データバスでロジックとＲＡＭなどのメモリとの間が相互接続される。内部データバスの長さは、ボード上配線に比べて十分短く、また寄生インピーダンスも小さいため、内部データバスの充放電電流の大幅な低減および高速での信号伝送を実現することができる。たとえば、汎用のＲＡＭに比べて、１桁ないし２桁以上高速のデータ転送速度を実現することができる。また、ロジックに対して汎用メモリを外付けする方式に比べて、ロジックの外部ピン端子数を低減することも可能である。
【００３０】
これらの理由により、ロジック混載メモリなどのシステムＬＳＩは、３次元グラフィックス処理、画像・音声処理などの多量のデータを取扱う処理を実行する情報機器の構成の高性能化に大きく寄与している。このようなシステムＬＳＩに搭載されるメモリにおいては、多ビットのデータ書込を並列に実行する必要がある。
【００３１】
しかし、既に説明したように、ＭＲＡＭデバイスにおいては、データ書込時において、所定値以上のデータ書込磁界を印加する必要があるため、比較的大きなデータ書込電流を流す必要がある。したがって、ＭＲＡＭデバイスを、ロジックと混載されるシステムＬＳＩに適用すると、多ビットのデータ書込を並列に実行することによる消費電流が多大なものとなってしまう。この結果、消費電力の増大や、電源配線から発生する磁気ノイズによる動作マージン確保の阻害といった問題点が生じるおそれがある。
【００３２】
この発明は、このような問題点を解決するためになされたものであって、この発明の目的は、並列に複数ビットのデータ書込を実行する薄膜磁性体記憶装置において、データ書込電流を低減することである。
【００３３】
【課題を解決するための手段】
請求項１記載の薄膜磁性体記憶装置は、並列に複数ビットの入力データを書込可能な薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によってそれぞれ印加される第１および第２のデータ書込磁界の方向の組合せに応じて書込まれるデータレベルに応じて抵抗値が変化する記憶部を有し、メモリアレイは、データ書込時において、いずれか１つがデータ書込対象に選択される複数のメモリブロックに分割され、複数のメモリブロックの各々は、複数の磁性体メモリセルの列に対応してそれぞれ配置され、各々が第１のデータ書込電流を流すためのｋ本（ｋ：２以上の整数）の第１ビット線と、複数のメモリブロックのうちの対応する１つが選択された場合において、第１および第２のノードを第１および第２の電圧とそれぞれ結合するためのブロック選択ゲートと、データ書込時において、ｋ本の第１ビット線をそれぞれ流れる第１のデータ書込電流の方向がｋビットの入力データのデータレベルにそれぞれ対応するように、第１のノードと第２のノードとの間にｋ本の第１ビット線を直列に接続するための第１のビット線電流切換部とを含み、磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、データ書込時において行選択結果に応じて選択的に活性化されて、第２のデータ書込電流を流すための複数の書込ワード線をさらに備える。
【００３４】
請求項２記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数のメモリブロックの各々は、ｋ本の第１ビット線にそれぞれ対応して設けられ、各々が対応する第１ビット線との間でビット線対を構成するｋ本の第２ビット線をさらに含み、薄膜磁性体記憶装置は、ビット線対ごとに配置され、少なくともデータ書込対象に選択されたメモリブロックにおいて、ｋ本の第１および第２ビット線のうちの対応する１本ずつの一端同士を電気的に結合するためのビット線結合部をさらに備え、第１のビット線電流切換部は、ｋビットの入力データのデータレベルにそれぞれ対応する方向を有するｋ個の往復電流パスをｋ個のビット線対のそれぞれに形成するように、対応するｋ個のビット線対を第１のノードと第２のノードとの間に直列に接続する。
【００３５】
請求項３記載の薄膜磁性体記憶装置は、請求項２記載の薄膜磁性体記憶装置であって、第１のビット線電流切換部は、ｋ個のビット線対に対応してそれぞれ設けられるｋ個の第１の電流スイッチユニットを有し、各第１の電流スイッチユニットは、対応するビット線対に供給される第１のデータ書込電流が流入する第３のノードおよび、対応するビット線対から第１のデータ書込電流が流出する第４のノードを、対応するビット線対を構成する１本ずつの第１および第２ビット線の他端の一方ずつと、ｋビットの入力データのうちの対応する１ビットのデータレベルに応じて選択的に結合する。
【００３６】
請求項４記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、複数のメモリブロックの各々において、ｋ本の第１ビット線の各々は、ｈ本（ｈ：２以上の整数）のサブビット線に分割され、複数の書込ワード線は、ｈ本のサブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、ｈ個のグループの各々において、複数の書込ワード線のうちの行選択結果に応じた１本ずつが活性化され、複数のメモリブロックの各々は、ｋ本の第１ビット線ごとに設けられる第２のビット線電流切換部をさらに含み、第２のビット線電流切換部は、ｋ本の第１ビット線のうちの対応する１本を構成するｈ本のサブビット線をそれぞれ流れる第１のデータ書込電流の方向が、対応する１本の第１ビット線を用いて書込まれるｈビットの入力データのデータレベルにそれぞれ対応するように、対応する１本の第１ビット線に供給される第１のデータ書込電流が流入する第３のノードと、対応する１本の第１ビット線から第１のデータ書込電流が流出する第４のノードとの間に、ｈ本のサブビット線を直列に結合する。
【００３７】
請求項５記載の薄膜磁性体記憶装置は、請求項１記載の薄膜磁性体記憶装置であって、メモリアレイは、行列状に配置される複数個のメモリブロックを有し、薄膜磁性体記憶装置は、各々が、列方向に沿って互いに隣接するメモリブロックに対して共通に、列方向に沿って配置される複数のグローバル書込電流供給線対と、複数個のメモリブロックにそれぞれ対応して、行方向に沿って配置される複数のローカル書込電流供給線対とをさらに備える。各グローバル書込電流供給線対は、データ書込時において、第１の電圧を伝達するための第１のグローバル書込電流供給線と、データ書込時において、第２の電圧を伝達するための第２のグローバル書込電流供給線とを含み、各ローカル書込電流供給線対は、複数のグローバル書込電流供給線対のうちの対応する１つを構成する第１のグローバル書込電流供給線と結合される第１のローカル書込電流供給線と、複数のグローバル書込電流供給線対のうちの対応する１つを構成する第２のグローバル書込電流供給線と結合される第２のローカル書込電流供給線とを含む。
【００３８】
請求項６記載の薄膜磁性体記憶装置は、請求項５記載の薄膜磁性体記憶装置であって、データ書込時において、複数のグローバル書込電流供給線対のうちの列選択結果に応じた１つを構成する、第１および第２のグローバル書込電流供給線に対して、第１および第２の電圧を選択的に伝達するためのセレクタ回路をさらに備える。
【００３９】
請求項７記載の薄膜磁性体記憶装置は、並列に複数ビットの入力データを書込可能な薄膜磁性体記憶装置であって、行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、複数の磁性体メモリセルの各々は、第１および第２のデータ書込電流によってそれぞれ印加される第１および第２のデータ書込磁界の方向の組合せに応じて書込まれるデータレベルに応じて抵抗値が変化する記憶部を有し、複数の磁性体メモリセルの列に対応してそれぞれ配置され、各々が、列選択結果に応じて第１のデータ書込電流を流すための複数の第１ビット線をさらに備え、各第１ビット線は、ｈ本の第１サブビット線に分割され、磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、データ書込時において行選択結果に応じて選択的に活性化されて、第２のデータ書込電流を流すための複数の書込ワード線をさらに備え、複数の書込ワード線は、ｈ本の第１サブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、ｈ個のグループの各々において、複数の書込ワード線のうちの行選択結果に応じた１本ずつが活性化され、第１ビット線ごとに設けられるビット線電流切換部をさらに備え、ビット線電流切換部は、ｈ本の第１サブビット線をそれぞれ流れる第１のデータ書込電流の方向が、複数の第１ビット線のうちの対応する１本を用いて書込まれるｈビットの入力データのデータレベルにそれぞれ対応するように、対応する１本の第１ビット線に供給される第１のデータ書込電流が流入する第１のノードと、対応する１本の第１ビット線から第１のデータ書込電流が流出する第２のノードとの間に、ｈ本の第１サブビット線を直列に結合する。
【００４０】
請求項８記載の薄膜磁性体記憶装置は、請求項７記載の薄膜磁性体記憶装置であって、複数の第１ビット線にそれぞれ対応して設けられ、各々が対応する第１ビット線との間でビット線対を構成する複数の第２ビット線をさらに備え、各第２ビット線は、ｈ本の第１サブビット線にそれぞれ対応して設けられ、各々が、対応する第１サブビット線との間でサブビット線対を構成するｈ本の第２サブビット線に分割され、薄膜磁性体記憶装置は、ビット線対ごとに配置され、対応するｈ本の第１および第２サブビット線のうちの、第１および第２ビット線の一端にそれぞれ位置する１本ずつの一端同士を電気的に結合するためのビット線結合部をさらに備え、ビット線電流切換部は、ｈビットの入力データのデータレベルに対応する方向を有するｈ個の往復電流パスを、対応するビット線対を構成するｈ個のサブビット線対にそれぞれ形成するように、ｈ本の第１および第２サブビット線を第１のノードと第２のノードとの間に直列に接続する。
【００４１】
請求項９記載の薄膜磁性体記憶装置は、請求項８記載の薄膜磁性体記憶装置であって、ビット線電流切換部は、対応するｈ本の第１および第２サブビット線のうちの、第１および第２ビット線の他端にそれぞれ位置する１本ずつに対応して設けられる第１の電流スイッチユニットと、隣接するサブビット線対の間ごとに配置される第２の電流スイッチユニットとを有する。第１の電流スイッチユニットは、ｈビットの入力データのうちの、対応する１本ずつの第１および第２のサブビット線を用いて書込まれる１ビットのデータレベルに応じて、第１および第２のノードと、対応する１本ずつの第１および第２のサブビット線の一方ずつとを選択的に結合し、第２の電流スイッチユニットは、隣接するサブビット線対の一方を構成する第１および第２のサブビット線と、隣接するサブビット線対の他方を構成する第１および第２のサブビット線の一方ずつとを、ｈビットの入力データのうちの隣接するサブビット線対を用いて書込まれる２ビットのデータレベル間の一致比較結果に応じて選択的に結合する。
【００４２】
請求項１０記載の薄膜磁性体記憶装置は、請求項１〜９のいずれかに記載の薄膜磁性体記憶装置であって、第１のデータ書込電流を供給するためのデータ書込電流供給回路をさらに備える。データ書込電流供給回路は、所定の一定電流を供給する電流源と、電流源からの一定電流によって駆動されて第１の電圧を生成する第１の電圧駆動回路と、電流源からの一定電流によって駆動されて第２の電圧を生成する第２の電圧駆動回路とを含む。
【００４３】
請求項１１記載の薄膜磁性体記憶装置は、請求項２または８に記載の薄膜磁性体記憶装置であって、複数の磁性体メモリセルの各々は、行のそれぞれにおいて、第１および第２のビット線のいずれか一方と結合するように配置される。
【００４４】
請求項１２記載の薄膜磁性体記憶装置は、請求項２または８に記載の薄膜磁性体記憶装置であって、複数の磁性体メモリセルは、行のそれぞれにおいて、各第１および第２ビット線の交点のそれぞれに対応して配置され、行のそれぞれにおいて、複数の磁性体メモリセルのうちの、同一のビット線対を構成する第１および第２のビット線とそれぞれ結合される２個は、それぞれに相補のデータレベルを書込まれることによって、１ビットのデータ記憶を実行する。
【００４５】
請求項１３記載の薄膜磁性体記憶装置は、請求項１〜１２のいずれかに記載の薄膜磁性体記憶装置であって、磁性体メモリセルの各々は、データ読出時において行選択結果に応じて選択的にオンして、第１および第２のビット線の少なくとも一方に供給されるデータ読出電流を、記憶部に流すためのメモリセル選択ゲートをさらに含み、メモリセル選択ゲートは、オン時において順バイアスされるダイオードを有する。
【００４６】
【発明の実施の形態】
以下において、本発明の実施の形態について、図面を参照して詳細に説明する。なお、図中における同一符号は、同一または相当部分を示すものとする。
【００４７】
［実施の形態１］
図１は、実施の形態１に従う薄膜磁性体記憶装置であるＭＲＡＭデバイス１の全体構成を示す概略メモリブロック図である。
【００４８】
図１を参照して、ＭＲＡＭデバイス１は、外部からの制御信号ＣＭＤおよびアドレス信号ＡＤＤに応答してランダムアクセスを行ない、入力データＤＩＮの書込および出力データＤＯＵＴの読出を実行する。
【００４９】
ＭＲＡＭデバイス１は、制御信号ＣＭＤに応答してＭＲＡＭデバイス１の全体動作を制御するコントロール回路５と、行列状に配置された複数のＭＴＪメモリセルを有するメモリアレイ１０とを備える。メモリアレイ１０の構成は後程詳細に説明するが、ＭＴＪメモリセルの行にそれぞれ対応して複数のライトワード線ＷＷＬおよびリードワード線ＲＷＬが配置され、ＭＴＪメモリセルの列にそれぞれ対応して複数のビット線対ＢＬＰが配置される。各ビット線対ＢＬＰは、相補のビット線ＢＬおよび／ＢＬを含む。
【００５０】
ＭＲＡＭデバイス１は、さらに、アドレス信号ＡＤＤによって示されるロウアドレスＲＡに応じてメモリアレイ１０における行選択を実行する行デコーダ２０と、アドレス信号ＡＤＤによって示されるコラムアドレスＣＡに応じて、メモリアレイ１０における列選択を実行する列デコーダ２５と、行デコーダ２０の行選択結果に基づいてリードワード線ＲＷＬおよびライトワード線ＷＷＬを選択的に活性化するためのワード線ドライバ３０と、データ書込時においてライトワード線ＷＷＬにデータ書込電流を流すためのワード線電流制御回路４０と、データ読出およびデータ書込時において、データ書込電流およびセンス電流を供給するための読出／書込制御回路５０および６０とを備える。
【００５１】
読出／書込制御回路５０および６０は、ビット線ＢＬ，／ＢＬに印加される電圧を制御して、データ書込およびデータ読出をそれぞれ実行するためのデータ書込電流およびセンス電流をビット線ＢＬ，／ＢＬに供給する。
【００５２】
図２は、実施の形態１に従うメモリアレイおよびその周辺回路のうち、データ書込に関連する部分の構成を説明するための図である。
【００５３】
図２を参照して、メモリアレイ１０は、ｎ行×ｍ列（ｎ，ｍ：自然数）に配列されるメモリセルを有する。各メモリセルの構成は、図２３に示したＭＴＪメモリセルと同様とする。
【００５４】
メモリセル行にそれぞれ対応して、ライトワード線ＷＷＬ１〜ＷＷＬｎが配置される。図示しないが、データ読出において、行選択を実行するためのリードワード線ＲＷＬ１〜ＲＷＬｎも、メモリセル行にそれぞれ対応して配置される。
【００５５】
メモリセル列にそれぞれ対応して、ビット線対ＢＬＰ１〜ＢＬＰｍが配置される。各ビット線対は、２本の相補ビット線から構成される。たとえば、ビット線対ＢＬＰ１は、ビット線ＢＬ１および／ＢＬ１によって構成される。
【００５６】
なお、以下においては、ライトワード線、リードワード線およびビット線対を総称する場合には、符号をＷＷＬ、ＲＷＬおよびＢＬＰをそれぞれ用いて表記することとし、特定のライトワード線、リードワード線およびビット線対を示す場合には、これらの符号に数字を付して、ＷＷＬ１、ＲＷＬ１およびＢＬＰ１のように表記することとする。また、ビット線対ＢＬＰ１〜ＢＬＰｍを構成する相補ビット線の一方ずつＢＬ１〜ＢＬｍおよび、他方ずつ／ＢＬ１〜／ＢＬｍをそれぞれ総称する場合には、単にＢＬおよび／ＢＬと表記する。
【００５７】
図２においては、代表的に、第１行・第１列に配置されるメモリセルＭＣの配置が示されている。すなわち、代表的に図示されるメモリセルＭＣは、リードワード線（図示せず）およびビット線対ＢＬＰ１を構成する一方のビット線ＢＬ１と結合されている。
【００５８】
ワード線電流制御回路４０は、ライトワード線ＷＷＬ１〜ＷＷＬｎを接地電圧Ｖｓｓと結合する。これにより、選択状態（高電圧状態：Ｈレベル）に活性化されたライトワード線ＷＷＬにデータ書込電流を流すことができる。
【００５９】
図３は、磁性体メモリセルに対するデータ書込およびデータ読出動作を説明するタイミングチャートである。
【００６０】
なお、図３の説明においては、磁性体メモリセルは、ビット線ＢＬと結合されているものとする。
【００６１】
まず、データ書込時の動作について説明する。ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するライトワード線ＷＷＬの電圧を選択状態（Ｈレベル）に駆動する。非選択行においては、ライトワード線ＷＷＬの電圧レベルは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。これに応じて、選択行に対応するライトワード線ＷＷＬにおいて、データ書込電流Ｉｐが流れる。
【００６２】
ビット線ＢＬを流れるデータ書込電流は、ビット線ＢＬの電圧を制御することによって、入力データのデータレベルに応じた方向に設定される。たとえば、 “１”の記憶データを書込む場合には、ビット線ＢＬにデータ書込電流＋Ｉｗが流され、“０”の記憶データを書込む場合には、ビット線ＢＬにデータ書込電流−Ｉｗが流される。データ書込電流±Ｉｗの方向は、ビット線ＢＬの両端のそれぞれにおける電圧を適切に設定することによって制御することができる。
【００６３】
図４は、データ書込時におけるデータ書込電流とＭＴＪメモリセルに生じる磁界の方向を説明する概念図である。
【００６４】
図４を参照して、データ書込時において、ライトワード線ＷＷＬには磁界Ｈ（ＷＷＬ）を＋Ｈｘ方向に生じさせるためのデータ書込電流Ｉｐが流される。一方、ビット線ＢＬには、書込まれるデータレベルに対応して磁界Ｈ（ＢＬ）を＋Ｈｙ方向もしくは−Ｈｙ方向に生じさせるためのデータ書込電流＋Ｉｗもしくは−Ｉｗの電流が流される。
【００６５】
これにより、磁界Ｈ（ＷＷＬ）と磁界Ｈ（ＢＬ）との組合せによって、アステロイド特性線の外側領域に相当する磁界を発生させて、データレベルに応じた磁界の方向をＭＴＪメモリセル中の自由磁気層ＶＬに書込むことができる。
【００６６】
このように、入力データのデータレベル“１”，“０”に応じて、互いに逆方向のデータ書込電流＋Ｉｗおよび−Ｉｗのいずれか一方を選択的に生じさせ、ライトワード線ＷＷＬのデータ書込電流Ｉｐをデータレベルに関係なく一定方向に固定することによって、データ書込を実行できる。
【００６７】
この結果、ワード線電流制御回路４０を、ライトワード線ＷＷＬ１〜ＷＷＬｎを接地電圧Ｖｓｓにシンクさせるのみの簡易な構成とできる。また、詳細は図示しないが、選択行に対応したライトワード線の電圧設定も入力データのデータレベルに関係なく一定とすることができるので、ワード線ドライバ３０も簡易に構成することができる。
【００６８】
次に、データ読出時の動作について説明する。
再び図３を参照して、データ読出時においても、ワード線ドライバ３０は、行デコーダ２０の行選択結果に応じて、選択行に対応するリードワード線ＲＷＬを選択状態（Ｈレベル）に駆動する。非選択行においては、リードワード線ＲＷＬの電圧レベルは非選択状態（Ｌレベル：接地電圧Ｖｓｓ）のままである。
【００６９】
データ読出動作前において、ビット線ＢＬは、たとえば高電圧状態（電源電圧Ｖｃｃ）にプリチャージされる。選択行においてリードワード線ＲＷＬがＨレベルに活性化されると、対応するアクセストランジスタＡＴＲがターンオンする。これに応じて、ＭＴＪメモリセルにおいては、アクセストランジスタＡＴＲを経由して、ビット線ＢＬから接地電圧Ｖｓｓの間にセンス電流Ｉｓの電流経路が形成される。
【００７０】
読出／書込制御回路５０は、データ読出動作時において、ビット線ＢＬに一定のセンス電流Ｉｓを供給する。一般的にセンス電流Ｉｓは、データ書込時のビット線電流±Ｉｗよりは２桁程度小さい電流とされる。たとえば、データ書込時におけるデータ書込電流＋Ｉｗおよび−Ｉｗが１０ｍＡオーダの電流であるのに対し、センス電流Ｉｓは０．１ｍＡオーダの電流とされる。
【００７１】
このようなセンス電流Ｉｓにより、ＭＴＪメモリセルの記憶データのデータレベルに応じて異なる電圧変化がビット線ＢＬに生じる。図３においては、一例として、記憶されるデータレベルが“１”である場合に、固定磁気層ＦＬと自由磁気層ＶＬとにおける磁界方向が揃うものとすると、記憶データが “１”である場合に、ビット線ＢＬの電圧変化ΔＶ１は小さく、記憶データが “０”である場合のビット線ＢＬの電圧変化ΔＶ２は、ΔＶ１よりも大きくなる。これらの電圧変化ΔＶ１およびΔＶ２の差を検知することによって、ＭＴＪメモリセルからデータを高速に読み出せる。
【００７２】
再び図２を参照して、メモリアレイ１０は、複数のメモリブロックに分割される。各メモリブロックは、ｋ個（ｋ：２以上ｍ／２以下の整数）のビット線対を含む。したがって、メモリアレイ１０全体においては、Ｊ個のメモリブロック（Ｊ：ｍ／ｋの自然数）ＢＬＫ１〜ＢＬＫＪが配置される。
【００７３】
一方、ライトワード線ＷＷＬ１〜ＷＷＬｎは、メモリブロックＢＬＫ１〜ＢＬＫＪに共通に設けられる。したがって、データ書込時において、１本のライトワード線および１個のメモリブロックを選択することによって、データ書込対象に選択されたメモリブロックにおいて、並列にｋビットのデータ書込を実行することができる。
【００７４】
以下、本明細書においてはｋ＝４である場合、すなわち、ＭＲＡＭデバイス１の１回の書込動作において、４ビットのデータ書込が並列に実行される場合について代表的に説明する。ただし、本願発明の適用はこのような場合に限定されるものではなく、１回のデータ書込動作において、任意の複数ビット（ｋビット）を並列に実行するＭＲＡＭデバイスに広く適用することが可能である。
【００７５】
メモリアレイ１０の周辺において、ビット線対ＢＬＰすなわちメモリセル列のそれぞれに対応して、ビット線結合トランジスタ６２−１〜６２−ｍが配置される。以下においては、ビット線結合トランジスタ６２−１〜６２−ｍを総称して、単にビット線結合トランジスタ６２とも称する。
【００７６】
本発明の実施の形態においては、少なくともデータ書込対象に選択されたメモリブロックに対応するビット線結合トランジスタ６２がオンして、それぞれのビット線対ＢＬＰを構成するビット線ＢＬおよび／ＢＬを電気的に結合する必要がある。図２に示す構成においては、ビット線結合トランジスタ６２は、データ書込時において活性化される制御信号ＷＥに応じてオンおよびオフする。したがって、データ書込時において、ビット線結合トランジスタ６２−１〜６２−ｍの各々はオンして、各ビット線対ＢＬＰにおいて、ビット線ＢＬおよび／ＢＬは電気的に結合される。
【００７７】
列デコーダ２５は、データ書込時において、コラムアドレスＣＡのデコード結果、すなわち列選択結果に応じて、メモリブロックＢＬＫ１〜ＢＬＫＪのそれぞれに対応するメモリブロック選択信号ＹＳ１〜ＹＳＪのうちの１個を選択的にＨレベルに活性化する。メモリブロック選択信号ＹＳ〜ＹＳＪの反転信号は、／ＹＳ１〜／ＹＳＪで示される。
【００７８】
さらに、メモリアレイ１０に隣接して、１回の書込動作において並列に書込まれる４ビット（ｋ＝４）の入力データを伝達するための書込データ伝達線ＷＤＬが配置される。書込データ伝達線ＷＤＬは、入力データＤＩＮのそれぞれのビットのレベルを示す入力データビットＷＤ１〜ＷＤ４および、これらの反転ビット／ＷＤ１〜／ＷＤ４を伝達する。
【００７９】
次に、各メモリブロックにおいて、並列に４ビット（ｋ＝４）のデータ書込を実行するための構成について説明する。各メモリブロックは同一の構成を有するので、図２においては、代表的に第１番目のメモリブロックＢＬＫ１の構成について代表的に説明する。
【００８０】
メモリブロックＢＬＫ１は、メモリブロック選択ゲート１０２および１０４と、ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４を有する。
【００８１】
メモリブロック選択ゲート１０２は、メモリブロックＢＬＫ１のデータ書込に用いられるデータ書込電流Ｉｗを入力するためのノードＮ１と、電源電圧Ｖｃｃとの間に電気的に結合されて、メモリブロック選択信号／ＹＳ１に応答してオンする。メモリブロック選択ゲート１０２は、対応するメモリブロックＢＬＫ１の選択時において、ノードＮ１を電源電圧Ｖｃｃと電気的に結合する。
【００８２】
メモリブロック選択ゲート１０４は、メモリブロックＢＬＫ１のデータ書込に用いられたデータ書込電流Ｉｗを出力するためのノードＮｓと接地電圧Ｖｓｓとの間に電気的に結合されて、メモリブロック選択信号ＹＳ１に応答してオンもしくはオフされる。メモリブロック選択ゲート１０４は、対応するメモリブロックＢＬＫ１の選択時において、ノードＮｓを接地電圧Ｖｓｓと電気的に結合する。
【００８３】
メモリブロック選択ゲート１０２は、メモリブロックＢＬＫ１の選択時においてＬレベルに活性化されるメモリブロック選択信号／ＹＳ１をゲートに受けるＰチャネル型電界効果型トランジスタを用いて構成される。同様に、メモリブロック選択ゲート１０４は、対応するメモリブロックＢＬＫ１の選択時においてＨレベルに活性化されるメモリブロック選択信号ＹＳ１をゲートに受けるＮチャネル型電界効果型トランジスタを用いて構成される。
【００８４】
メモリブロックＢＬＫ１は、さらに、ビット線対ＢＬＰ１〜ＢＬＰ４をそれぞれ流れるデータ書込電流の方向が、入力データビットＷＤ１〜ＷＤ４のレベルにそれぞれ対応するように、ノードＮ１とノードＮｓとの間にビット線対ＢＬＰ１〜ＢＬＰ４を直列に接続するためのビット線電流切換部１０５を含む。ビット線電流切換部１０５は、ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４を有する。メモリアレイ１０全体では、ビット線対ＢＬＰ１〜ＢＬＰｍにそれぞれ対応して、各々が同様の構成および機能を有するビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａｍが配置される。
【００８５】
図５は、ビット線電流スイッチユニットの機能を説明する概念図である。
図５においては、第ｊ番目のメモリセル列（ｊ：１〜ｍ−１の自然数）とその次の第（ｊ＋１）番目のメモリセル列にそれぞれ対応する、ビット線電流スイッチユニットＢＳＷａｊおよびＢＳＷａ（ｊ＋１）が示される。ビット線対ＢＬＰｊおよびＢＬＰ（ｊ＋１）を用いて書込まれる入力データビットは、ＷＤ（ｊ）およびＷＤ（ｊ＋１）でそれぞれ示される。
【００８６】
ビット線電流スイッチユニットＢＳＷａｊは、ノードＮｊに伝達されるデータ書込電流Ｉｗを、入力データビットＷＤ（ｊ）のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線対ＢＬＰｊに流す。
【００８７】
ビット線電流スイッチユニットＢＳＷａｊは、入力データビットＷＤ（ｊ）のレベルが“１”である場合には、ノードＮｊとビット線ＢＬｊとを電気的に結合し、ビット線／ＢＬｊとノードＮ（ｊ＋１）を電気的に結合する。すでに説明したように、ビット線ＢＬｊおよび／ＢＬｊは、ビット線結合トランジスタ６２によって電気的に結合されている。したがって、ビット線対ＢＬＰｊにおいて、往復電流＋Ｉｗを流すパスが形成される。
【００８８】
一方、入力データビットＷＤ（ｊ）のレベルが“０”である場合には、ビット線電流スイッチユニットＢＳＷａｊは、ノードＮｊとビット線／ＢＬｊとを電気的に結合し、ビット線ＢＬｊとノードＮ（ｊ＋１）を電気的に結合する。したがって、ビット線対ＢＬＰｊにおいて、往復電流−Ｉｗを流すパスが形成される。
【００８９】
また、入力データビットＷＤ（ｊ）のレベルに関らず、ビット線電流スイッチユニットＢＳＷａｊからノードＮ（ｊ＋１）に伝達されるデータ書込電流Ｉｗの方向は一定である。
【００９０】
ビット線電流スイッチユニットＢＳＷａ（ｊ＋１）は、ノードＮ（ｊ＋１）に伝達されるデータ書込電流Ｉｗを、入力データビットＷＤ（ｊ＋１）のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線対ＢＬＰ（ｊ＋１）に流す。
【００９１】
このような構成とすることによって、ビット線対ＢＬＰｊおよびＢＬＰ（ｊ＋１）にそれぞれ形成される往復電流パスが直列接続される。この結果、それぞれのビット線対における往復電流パスの方向を対応する入力データビットに応じて設定するとともに、共通のデータ書込電流Ｉｗをビット線対ＢＬＰｊおよびＢＬＰ（ｊ＋１）に流すことができる。
【００９２】
再び図２を参照して、メモリブロックＢＬＫ１におけるビット線電流スイッチユニットの配置を説明する。
【００９３】
ビット線電流スイッチユニットＢＳＷａ１は、メモリブロック選択ゲート１０２を介してノードＮ１に供給されるデータ書込電流Ｉｗを、第１番目の入力データビットＷＤ１のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線ＢＬ１および／ＢＬ１に流す。さらに、一定方向のデータ書込電流Ｉｗを次のビット線対ＢＬＰ２に対応するビット線電流スイッチユニットＢＳＷａ２に伝達する。
【００９４】
ビット線電流スイッチユニットＢＳＷａ２は、ビット線電流スイッチユニットＢＳＷａ１から伝達されたデータ書込電流Ｉｗを、第２番目の入力データビットＷＤ２のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線ＢＬ２および／ＢＬ２に流す。さらに、一定方向のデータ書込電流Ｉｗを次のビット線対ＢＬＰ３に対応するビット線電流スイッチユニットＢＳＷａ３に伝達する。
【００９５】
ビット線電流スイッチユニットＢＳＷａ３は、ビット線電流スイッチユニットＢＳＷａ２から伝達されたデータ書込電流Ｉｗを、第３番目の入力データビットＷＤ３のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線ＢＬ３および／ＢＬ３に流す。さらに、一定方向のデータ書込電流Ｉｗを次のビット線対ＢＬＰ４に対応するビット線電流スイッチユニットＢＳＷａ４に伝達する。
【００９６】
ビット線電流スイッチユニットＢＳＷａ４は、ビット線電流スイッチユニットＢＳＷａ３から伝達されたデータ書込電流Ｉｗを、第４番目の入力データビットＷＤ４のレベルに応じた方向を有する往復電流＋Ｉｗもしくは−Ｉｗとしてビット線ＢＬ４および／ＢＬ４に流す。ビット線電流スイッチユニットＢＳＷａ４によって一定方向のデータ書込電流Ｉｗを伝達されるノードＮｓは、メモリブロック選択ゲート１０４を介して、接地電圧Ｖｓｓと電気的に結合される。
【００９７】
このような構成とすることにより、データ書込対象に選択されたメモリブロックにおいて、メモリブロック選択ゲート１０２および１０４のオンに応じて、メモリブロック中のビット線対ＢＬＰ１〜ＢＬＰ４に形成される往復電流パスの方向が、入力データビットＷＤ１〜ＷＤ４のデータレベルにそれぞれ対応するように、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間にビット線対ＢＬＰ１〜ＢＬＰ４を直列に接続することができる。この結果、単一のデータ書込電流Ｉｗの供給によって、同一メモリブロック内において、４ビットのデータ書込を並列に実行できる。
【００９８】
図６は、ビット線電流スイッチユニットの構成例を示す回路図である。
図６においては、メモリブロックＢＬＫ１に含まれるビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４の構成が示される。各ビット線電流スイッチユニットの構成は同一であるので、図６においては、代表的にビット線電流スイッチユニットＢＳＷａ１の構成について説明する。
【００９９】
ビット線電流スイッチユニットＢＳＷａ１は、トランジスタスイッチＴ１１〜Ｔ１４を有する。トランジスタスイッチＴ１１は、メモリブロック選択ゲート１０２によって電源電圧Ｖｃｃと結合されたノードＮ１とビット線ＢＬ１との間に電気的に結合される。トランジスタスイッチＴ１２は、ノードＮ１とビット線／ＢＬ１との間に電気的に結合される。トランジスタスイッチＴ１３は、ビット線／ＢＬ１とノードＮ２との間に電気的に結合される。トランジスタスイッチＴ１４は、ノードＮ２とビット線ＢＬ１との間に電気的に結合される。
【０１００】
トランジスタスイッチＴ１１およびＴ１３のゲートには、入力データビットＷＤ１が入力される。一方、トランジスタスイッチＴ１２およびＴ１４のゲートには、入力データビットＷＤ１の反転ビット／ＷＤ１が入力される。
【０１０１】
したがって、入力データビットＷＤ１が“１”である場合には、トランジスタスイッチＴ１１およびＴ１３がオンするとともに、トランジスタスイッチＴ１２およびＴ１４がオフする。したがって、ノードＮ１に流入したデータ書込電流Ｉｗは、ノードＮ１〜トランジスタスイッチＴ１１〜ビット線ＢＬ１〜ビット線結合トランジスタ６２−１〜ビット線／ＢＬ１〜トランジスタスイッチＴ１３〜ノードＮ２で形成される電流経路を流れる。したがって、ビット線対ＢＬＰ１に対して、往復電流＋Ｉｗが流される。
【０１０２】
一方、入力データビットＷＤ１が“０”である場合には、トランジスタスイッチＴ１２およびＴ１４がオンするとともに、トランジスタスイッチＴ１１およびＴ１３がオフする。したがって、ノードＮ１に流入したデータ書込電流Ｉｗは、ノードＮ１〜トランジスタスイッチＴ１２〜ビット線／ＢＬ１〜ビット線結合トランジスタ６２−１〜ビット線ＢＬ１〜トランジスタスイッチＴ１４〜ノードＮ２で形成される電流経路を流れる。したがって、ビット線対ＢＬＰ１に対して、往復電流−Ｉｗが流される。
【０１０３】
一方、ノードＮ１に流入するデータ書込電流Ｉｗの方向および、ノードＮ２に流出するデータ書込電流の方向は、入力データビットＷＤ１のレベルにかかわらず同一方向である。
【０１０４】
ビット線電流スイッチユニットＢＳＷａ２〜ＢＳＷａ４も、ビット線電流スイッチユニットＢＳＷａ１と同様の構成を有するので、詳細な説明は繰り返さない。
【０１０５】
図７は、データ書込対象に選択されたメモリブロックに対する複数ビットの並列なデータ書込の一例を示す概念図である。
【０１０６】
図７を参照して、４ビット（ｋ＝４）の入力データを構成する入力データビットＷＤ１、ＷＤ２、ＷＤ３およびＷＤ４のレベルは、“１”、“０”、“０”および“１”にそれぞれ設定されている。
【０１０７】
ビット線電流スイッチユニットＢＳＷ１ａ〜ＢＳＷａ４は、対応する入力データビットのレベルに応じて、ビット線対ＢＬＰ１〜ＢＬＰ４のそれぞれに流される往復電流の方向を設定する。すなわち、ビット線対ＢＬＰ１、ＢＬＰ２、ＢＬＰ３およびＢＬＰ４のそれぞれにおいて、データ書込電流は、＋Ｉｗ、−Ｉｗ、−Ｉｗおよび＋Ｉｗの方向にそれぞれ流される。
【０１０８】
さらに、図２に示したワード線ＷＷＬ１〜ＷＷＬｎのうちのいずれか１本が選択的に活性化されることによって、選択されたライトワード線ＷＷＬに対応する４個（ｋ＝４）のメモリセルに対して、入力データビットＷＤ１〜ＷＤ４にそれぞれ対応するデータ書込磁界が印加され、データ書込が実行される。
【０１０９】
このように、ｋビットのデータ書込を並列に実行する場合において、電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に結合されるｋ本のビット線（あるいはビット線対）を用いてデータ書込電流を供給する構成とすることにより、データ書込時における消費電流を低減することができる。すなわち、並列なデータ書込の対象に対応するｋ本のビット線（あるいはビット線対）のそれぞれに対して、独立にデータ書込電流を供給する構成と比べて、全体の消費電流を１／ｋに抑制することができる。これにより、データ書込電流に伴って発生する磁気ノイズも低減することができるので、ＭＲＡＭデバイスの動作安定化をさらに図ることができる。
【０１１０】
次に、メモリアレイ１０におけるメモリセルの配置について説明する。
図８は、メモリアレイにおけるメモリセル配置の第１の例を示す概念図である。
【０１１１】
図８を参照して、メモリアレイ１０全体において、ｍ個のビット線対ＢＬＰ１〜ＢＬＰｍが配置される。メモリセルＭＣは、１行ごとに、ビット線ＢＬ１〜ＢＬｍおよび／ＢＬ１〜／ＢＬｍのいずれか一方ずつと結合される。たとえば、第１番目のメモリセル行すなわちライトワード線ＷＷＬ１およびリードワード線ＲＷＬ１と結合されるメモリセル群は、ビット線ＢＬ１〜ＢＬｍと結合される。一方、第２番目のメモリセル行に属するメモリセルＭＣは、ビット線／ＢＬ１〜／ＢＬｍと結合される。
【０１１２】
このように、メモリセルＭＣを１行ごとに配置して、それぞれのメモリセル行において、ビット線対を構成するビット線ＢＬおよび／ＢＬのいずれか一方ずつと結合させることによって、折返し型ビット線対構成に基づくデータ読出およびデータ書込を実行することができる。
【０１１３】
すなわち、リードワード線ＲＷＬが行選択結果に応じて選択的に活性化されると、ビット線ＢＬ１〜ＢＬｍおよびビット線／ＢＬ１〜／ＢＬｍのいずれか一方ずつが、メモリセルＭＣと結合される。
【０１１４】
メモリアレイ１０には、さらにビット線ＢＬ１，／ＢＬ１〜ＢＬｍ，／ＢＬｍのそれぞれに対応して設けられる複数のダミーメモリセルＤＭＣが配置される。ダミーメモリセルＤＭＣは、ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１のいずれか一方によって選択される。ダミーリードワード線ＤＲＷＬ０によって選択されるダミーメモリセル群は、ビット線ＢＬ１〜ＢＬｍとそれぞれ電気的に結合される。一方、ダミーリードワード線ＤＲＷＬ１によって選択されるダミーメモリセル群は、ビット線／ＢＬ１〜／ＢＬｍと電気的に結合される。
【０１１５】
ダミーリードワード線ＤＲＷＬ０およびＤＲＷＬ１は、ビット線ＢＬ１〜ＢＬｍおよびビット線／ＢＬ１〜／ＢＬｍのうち、選択されたメモリセル行に属するメモリセルと非接続となった一方ずつを、ダミーメモリセルＤＭＣとそれぞれ結合するように選択的に活性化される。この結果、ビット線ＢＬ１〜ＢＬｍおよびビット線／ＢＬ１〜／ＢＬｍの一方ずつは、選択されたメモリセル行に対応するｍ個のメモリセルＭＣおよび、ｍ個のダミーメモリセルＤＭＣの一方ずつとそれぞれ結合される。
【０１１６】
既に説明したように、メモリセルＭＣの電気抵抗値は、記憶データのレベルによって変化する。ここで、レベル“１”のデータを記憶した場合におけるＭＴＪメモリセルの電気抵抗値をＲｌとし、レベル“０”のデータを記憶した場合におけるメモリセルＭＣの電気抵抗値をＲｈとすると、ダミーメモリセルＤＭＣの電気抵抗値Ｒｄは、ＲｌとＲｈとの中間値に設定される。
【０１１７】
これにより、ダミーメモリセルＤＭＣと結合されたビット線に生じる電圧変化と、メモリセルＭＣと結合されたビット線に生じる電圧変化と比較することによって、データ読出の対象となった、選択メモリセルにおける記憶データのレベルを読出すことができる。
【０１１８】
ビット線結合トランジスタ６２の各々は、データ読出時においては、制御信号ＷＥの非活性化に応答してオフしている。この結果、データ読出においては、各ビット線対ＢＬＰを構成するビット線ＢＬと／ＢＬとは電気的に切り離されている。
【０１１９】
したがって、データ読出の対象となったメモリセル列に対応するビット線ＢＬおよび／ＢＬのそれぞれに対して、図３で説明したセンス電流（データ読出電流）Ｉｓを与えるとともに、これらのビット線ＢＬおよび／ＢＬにセンス電流Ｉｓによってそれぞれ生じる電圧変化の差を検出することにより、高い読出マージンを確保して、データ読出を実行することができる。
【０１２０】
図９は、メモリアレイにおけるメモリセル配置の第２の例を示す概念図である。
【０１２１】
図９を参照して、各メモリセル行において、ビット線ＢＬおよび／ＢＬとの交点のそれぞれに対応して、セルユニットＣＵが配置される。各セルユニットＣＵは、図２３に示したＭＴＪメモリセルと同様の構成を有する。同一のビット線対を構成するビット線ＢＬおよび／ＢＬにそれぞれ結合される２個のセルユニットによって、１個のメモリセルＭＣが構成されて、１ビットのデータ記憶が実行される。すなわち、同一のメモリセルを構成する２個のセルユニットには、互いに相補のレベルが書込まれる。
【０１２２】
すなわち、メモリセルＭＣは、ツインセル構成（２トランジスタセル構成）を有することになる。実施の形態１に従う構成においては、各メモリセル列においてビット線対が構成されて、データ読出およびデータ書込が実行されるので、このようなツインセルタイプのメモリセルを配置することも可能である。
【０１２３】
ツインセルタイプのメモリセルにおいては、データ読出およびデータ書込を完全な相補動作によって実行することができるので、ＭＲＡＭデバイスの動作の安定化を図ることができる。
【０１２４】
また、さらに高集積化に適したＭＴＪメモリセルとして、ダイオードをアクセス素子として用いた構成を有するメモリセルを適用することもできる。
【０１２５】
図１０は、ダイオードを用いたＭＴＪメモリセルの第１の構成例を示す概略図である。
【０１２６】
図１０を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤＤは、磁気トンネル接合部ＭＴＪと、アクセスダイオードＤＭとを備える。アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからワード線ＷＬに向かう方向を順方向として、両者の間に結合される。ビット線ＢＬは、ワード線ＷＬと交差する方向に設けられ、磁気トンネル接合部ＭＴＪと結合される。
【０１２７】
ＭＴＪメモリセルＭＣＤＤに対するデータ書込は、ワード線ＷＬおよびビット線ＢＬにデータ書込電流を流すことによって行なわれる。データ書込電流の方向は、アクセストランジスタを用いたメモリセルの場合と同様に、書込データのデータレベルに応じて設定される。
【０１２８】
一方、データ読出時においては、選択されたメモリセルに対応するワード線ＷＬは、低電圧（たとえば接地電圧Ｖｓｓ）状態に設定される。このとき、ビット線ＢＬを高電圧（たとえば電源電圧Ｖｃｃ）状態にプリチャージしておくことによって、アクセスダイオードＤＭが順バイアスされて導通し、センス電流Ｉｓを磁気トンネル接合部ＭＴＪに流すことができる。
【０１２９】
一方、非選択のメモリセルに対応するワード線ＷＬは、高電圧状態に設定されるので、対応するアクセスダイオードＤＭは、逆バイアスされて非導通状態を維持し、センス電流Ｉｓは流れない。
【０１３０】
このようにして、アクセスダイオードを用いたＭＴＪメモリセルにおいても、データ読出およびデータ書込を実行することができる。
【０１３１】
図１１は、ＭＴＪメモリセルＭＣＤＤを半導体基板上に配置した場合の構造図である。
【０１３２】
図１１を参照して、半導体主基板ＳＵＢ上のｎ型領域ＮＡＲと、ｎ型領域ＮＡＲ上に設けられたｐ型領域ＰＡＲとによってアクセスダイオードＤＭが形成される。
【０１３３】
アクセスダイオードＤＭのカソードに相当するｎ型領域ＮＡＲは、金属配線層Ｍ１に形成されたワード線ＷＬと結合される。アクセスダイオードＤＭのアノードに相当するｐ型領域ＰＡＲは、バリアメタル１４０および金属膜１５０を介して、磁気トンネル接合部ＭＴＪと電気的に結合される。ビット線ＢＬは、金属配線層Ｍ２に配置され、磁気トンネル接合部ＭＴＪと結合される。このように、アクセストランジスタに代えてアクセスダイオードを用いることによって、高集積化に有利なＭＴＪメモリセルを構成することができる。
【０１３４】
しかしながら、データ書込時において、ワード線ＷＬおよびビット線ＢＬにはデータ書込電流が流れるため、これらの配線においてデータ書込電流による電圧降下がそれぞれ発生する。このような電圧降下が生じた結果、ワード線ＷＬおよびビット線ＢＬ上における電圧分布によっては、データ書込の対象となっていないＭＴＪメモリセルの一部において、アクセスダイオードＤＭのＰＮ接合がオンしてしまうおそれがある。この結果、予期しない電流がＭＴＪメモリセルを流れることによって、誤ったデータ書込が実行されてしまうおそれがある。
【０１３５】
図１２は、ダイオードを用いたＭＴＪメモリセルの第２の構成例を示す概略図である。
【０１３６】
図１２を参照して、ダイオードを用いたＭＴＪメモリセルＭＣＤは、図１０に示した構成と同様に、磁気トンネル接合部ＭＴＪおよびアクセスダイオードＤＭを備える。ＭＴＪメモリセルＭＣＤにおいては、リードワード線ＲＷＬとライトワード線ＷＷＬとが分割して配置される点が、図１０に示したＭＴＪメモリセルＭＣＤＤの構成と異なる。ビット線ＢＬは、ライトワード線ＷＷＬおよびリードワード線ＲＷＬと交差する方向に配置され、磁気トンネル接合部ＭＴＪと電気的に結合される。
【０１３７】
アクセスダイオードＤＭは、磁気トンネル接合部ＭＴＪからリードワード線ＲＷＬに向かう方向を順方向として、両者の間に結合される。ライトワード線ＷＷＬは、他の配線と接続されることなく、磁気トンネル接合部ＭＴＪと近接して設けられる。
【０１３８】
ＭＴＪメモリセルＭＣＤにおいては、データ書込時において、リードワード線ＲＷＬに電流を流す必要がないため、リードワード線ＲＷＬの電圧を安定的に高電圧状態（電源電圧Ｖｃｃ）に維持して、アクセスダイオードＤＭを確実に逆バイアスして非導通状態を維持できる。したがって、図１０に示されたＭＴＪメモリセルＭＣＤＤと比較して、データ書込動作の安定化を図ることができる。
【０１３９】
図１３は、ＭＴＪメモリセルＭＣＤを半導体基板上に配置した場合の構造図である。
【０１４０】
図１３を参照して、ＭＴＪメモリセルＭＣＤは、独立した配線として配置されるライトワード線ＷＷＬをさらに備える。ライトワード線ＷＷＬは、たとえば金属配線層Ｍ１に形成することができる。なお、アクセスダイオードＤＭ、磁気トンネル接合部ＭＴＪおよびビット線ＢＬの配置は図１１と同様であるので、詳細な説明は繰り返さない。
【０１４１】
同一行に属するＭＴＪメモリセルＭＣＤ間で、アクセスダイオードＤＭのカソードに相当するｎ型領域ＮＡＲ同士を電気的に結合することによって、金属配線層を用いてリードワード線ＲＷＬを特に設けることなく、図１２に示されたアクセスダイオードＤＭとリードワード線ＲＷＬとの結合関係が実現することができる。このような構成とすれば、高集積化および動作の安定化とを両立できる。
【０１４２】
このような、ダイオードを用いたＭＴＪメモリセルＭＣＤを、図８におけるメモリセルＭＣおよび図９におけるセルユニットＣＵに代えて用いることもできる。この場合には、図８および図９に示した構成において、アクセストランジスタを用いたメモリセルＭＣおよびセルユニットＣＵを、ダイオードを用いたメモリセルＭＣＤに置換すればよい。
【０１４３】
また、ダイオードを用いたＭＴＪメモリセルＭＣＤを、図８におけるメモリセルＭＣおよび図９におけるセルユニットＣＵに代えて用いることもできる。
【０１４４】
図１４および１５は、メモリアレイにおけるＭＴＪメモリセルＭＣＤの配置の第１および第２の例をそれぞれ示す概念図である。
【０１４５】
図１４には、図８の構成において、アクセストランジスタを用いたメモリセルＭＣをダイオードを用いたメモリセルＭＣＤＤによって置換している。これに伴って、メモリセル行にそれぞれ対応して、データ読出およびデータ書込に共用されるワード線ＷＬ１〜ＷＬｎが配置される。その他の構成については、図８と同様であるので詳細な説明は繰り返さない。
【０１４６】
図１５には、図９の構成において、ダイオードを用いたメモリセルＭＣＤＤをセルユニットＣＵとして配置している。これに伴って、メモリセル行にそれぞれ対応して、データ読出およびデータ書込に共用されるワード線ＷＬ１〜ＷＬｎが配置される。その他の構成については、図９と同様であるので詳細な説明は繰り返さない。
【０１４７】
このように、ダイオードをアクセス素子として用いるＭＴＪメモリセルを適用する構成とすれば、メモリアレイ１０をさらに高集積化して、実施の形態１に従うＭＲＡＭデバイスの小型化を図ることができる。
【０１４８】
［実施の形態２］
図１６は、実施の形態２に従うメモリアレイおよびその周辺回路のうち、データ書込に関連する部分の構成を詳細に説明するための図である。
【０１４９】
図１６を参照して、実施の形態２に従う構成においては、図２に示される実施の形態１に従う構成と比較して、各メモリブロックに対するデータ書込電流Ｉｗの供給が、データ書込電流供給回路５２によって行なわれる点が異なる。
【０１５０】
これに応じて、各メモリブロックに対してデータ書込電流Ｉｗを供給するためのデータ書込電流供給線対ＷＳＬＰがさらに配置される。データ書込電流供給線対ＷＳＬＰは、相補のデータ書込電流供給線ＷＳＬおよび／ＷＳＬを有する。
【０１５１】
データ書込対象に選択されたメモリブロックにおいては、メモリブロック選択ゲート１０２および１０４がオンする。この結果、データ書込電流供給回路５２〜データ書込電流供給線ＷＳＬ〜データ書込対象に選択されたメモリブロック〜データ書込電流供給線／ＷＳＬ〜データ書込電流供給回路５２に、データ書込電流Ｉｗの経路が形成される。
【０１５２】
このように、データ書込の対象となったメモリブロックのみにおいて、メモリブロック選択ゲート１０２および１０４がオンするので、データ書込の対象となるメモリブロックに含まれるビット線対に対してのみデータ書込電流Ｉｗを供給することができる。
【０１５３】
図１７は、データ書込電流供給回路５２の構成を示す回路図である。
図１７を参照して、データ書込電流供給回路５２は、内部ノードＮｗ０に一定電流を供給する電流源として動作するＰチャネルＭＯＳトランジスタ１５１と、トランジスタ１５１の電流を制御するためのカレントミラー回路を構成するＰチャネルＭＯＳトランジスタ１５２および電流源１５３とを含む。
【０１５４】
データ書込電流供給回路５２は、さらに、内部ノードＮｗ０から動作電流の供給を受けて動作するインバータ１５４、１５５および１５６を有する。インバータ１５４は、電源電圧Ｖｃｃを入力に受けて、データ書込電流供給線／ＷＳＬの電圧レベルを接地電圧Ｖｓｓに駆動する電圧駆動回路として動作する。インバータ１５５は、電源電圧Ｖｃｃの入力を受けて、接地電圧Ｖｓｓを出力する。インバータ１５６は、インバータ１５５の出力する接地電圧Ｖｓｓを受けて、データ書込電流供給線ＷＳＬの電圧を電源電圧Ｖｃｃに駆動する電圧駆動回路として動作する。
【０１５５】
このような構成とすることにより、データ書込電流供給回路５２は、データ書込電流供給線対ＷＳＬＰに供給されるデータ書込電流Ｉｗを一定電流に制御することができる。この結果、データ書込電流Ｉｗについての温度依存性、電源電圧Ｖｃｃ変動に対する依存性、およびプロセスばらつきによる依存性を解消することができ、データ書込動作を安定的に実行することができる。
【０１５６】
［実施の形態３］
実施の形態３においては、階層的に配置されたデータ書込電流供給線によって、データ書込電流Ｉｗを供給する構成が示される。
【０１５７】
図１８は、実施の形態３に従うメモリアレイおよびその周辺回路のデータ書込に関連する回路の構成を説明する概略ブロック図である。
【０１５８】
図１８を参照して、実施の形態３に従う構成においては、行列状に配置される、Ｎ×Ｍ個（Ｎ，Ｍ：整数）の複数のメモリブロックＢＬＫ１１〜ＢＬＫＮＭが配置される。メモリブロックＢＬＫ１１〜ＢＬＫＭＮの各々は、実施の形態１と同様に、ｋ個のビット線対を有し、並列にｋビットのデータ書込を実行することが可能である。
【０１５９】
一方、ライトワード線ＷＷＬ１〜ＷＷＬｎは、メモリアレイ１０全体でｎ本設けられ、データ書込時においては、行選択結果に応じていずれか１本が活性化されて、データ書込電流Ｉｐが流される。
【０１６０】
データ書込時におけるもう一方のデータ書込電流Ｉｗの供給は、階層的に設けられたグローバルデータ書込電流供給線対ＧＷＳＬＰおよびローカルデータ書込電流供給線対ＬＷＳＬＰによって実行される。グローバルデータ書込電流供給線対ＧＷＳＬＰは、メモリブロックの列ごとに列方向に沿って配置され、列方向に隣接する複数のメモリブロックによって共有される。したがって、メモリアレイ１０全体においては、グローバルデータ書込電流供給線対ＧＷＳＬＰ１〜ＧＷＳＬＰＭが配置される。たとえば、グローバルデータ書込電流供給線対ＧＷＳＬＰ１は、メモリブロックＢＬＫ１１〜ＢＬＫＮ１で共有される。
【０１６１】
なお、以下においては、メモリブロックの行および列のそれぞれを、単にメモリブロック行およびメモリブロック列とも称する。すなわち、図１８の構成においては、Ｎ個のメモリブロック行およびＭ個のメモリブロック列が示される。
【０１６２】
ローカルデータ書込電流供給線対ＬＷＳＬＰは、メモリブロックＢＬＫ１１〜ＢＬＫＮＭのそれぞれに対応して、行方向に沿って配置される。したがって、メモリアレイ１０全体においては、ローカルデータ書込電流供給線対ＬＷＳＬＰ１１〜ＬＷＳＬＰＮＭが配置される。各ローカルデータ書込電流供給線対ＬＷＳＬＰは、対応するグローバルデータ書込電流供給線対ＧＷＳＬＰと結合される。たとえば、同一のメモリブロック列に属するローカルデータ書込電流供給線対ＬＷＳＬＰ１１〜ＬＷＳＬＰＮ１は、グローバルデータ書込電流供給線対ＧＷＳＬＰ１と結合される。
【０１６３】
データ書込時においては、図１７に示したデータ書込電流供給回路５２およびセレクタ５３を含む読出／書込制御回路５０によって、列選択結果に対応する１個のグローバルデータ書込電流供給線対ＧＷＳＬＰに対して、データ書込電流Ｉｗが選択的に供給される。読出／書込制御回路５０は、並列に書込まれる４ビット（ｋ＝４）の入力データを構成する入力データビットＷＤ１〜ＷＤ４とそれぞれの反転ビット／ＷＤ１〜／ＷＤ４を、各メモリブロックに対して伝達する。
【０１６４】
行デコーダ２０は、Ｎ個のメモリブロック行のうちの１個を選択するための、メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮを生成する。メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮは、Ｎ個のメモリブロック行のそれぞれに対応する。行デコーダ２０は、行選択結果に応じて選択的に活性化されたライトワード線ＷＷＬに対応するメモリブロック行を選択するために、メモリブロック選択信号ＹＲＳ１〜ＹＲＳＮのうちの対応する１個を活性化する。
【０１６５】
このような構成とすることにより、列選択結果に応じて、データ書込対象に選択されたメモリブロックが属するメモリブロック列に対応するローカルデータ書込電流供給線対ＬＷＳＬＰに対して、データ書込電流Ｉｗを供給することができる。さらに、行選択結果に応じて、各メモリブロックにおいてメモリブロック選択ゲートをオンさせる。この結果、行選択結果および列選択結果に応じてデータ書込対象に選択されたメモリブロックに対して、データ書込電流Ｉｗを供給することができる。
【０１６６】
図１９は、実施の形態３に従うメモリブロックの構成を示す概略図である。
図１９を参照して、代表的に示される１個のメモリブロックＢＬＫは、４個（ｋ＝４）のビット線対ＢＬＰ１〜ＢＬＰ４を有する。ビット線対ＢＬＰ１〜ＢＬＰ４それぞれに対応して、ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４がそれぞれ配置される。
【０１６７】
メモリブロックＢＬＫが属するメモリブロック列に対応するグローバルデータ書込電流供給線対ＧＷＳＬＰは、グローバルデータ書込電流供給線ＧＷＳＬおよび／ＧＷＳＬを有する。選択されたメモリセル列に対応するメモリブロック列においては、グローバルデータ書込電流供給線ＧＷＳＬおよび／ＧＷＳＬは、データ書込電流供給回路５２によって、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓにそれぞれ設定される。
【０１６８】
メモリブロックＢＬＫに対応するローカルデータ書込電流供給線対ＬＷＳＬＰは、グローバルデータ書込電流供給線ＧＷＳＬおよび／ＧＷＳＬとそれぞれ結合される、ローカルデータ書込電流供給線ＬＷＳＬおよび／ＬＷＳＬを有する。
【０１６９】
メモリブロック選択ゲート１０２は、ローカルデータ書込電流供給線ＬＷＳＬとノードＮ１との間に電気的に結合される。メモリブロック選択ゲート１０４は、ノードＮｓとローカルデータ書込電流供給線／ＬＷＳＬとの間に電気的に結合される。
【０１７０】
メモリブロック選択ゲート１０２および１０４は、メモリブロックＢＬＫが属するメモリブロック行が選択された場合に、ＬレベルおよびＨレベルにそれぞれ活性化されるメモリブロック選択信号／ＹＲＳおよびＹＲＳにそれぞれ応答して、オンおよびオフする。
【０１７１】
ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４の各々は、書込データ伝達線ＷＤＬによって伝達される入力データビットＷＤ１〜ＷＤ４およびそれぞれの反転ビット／ＷＤ１〜／ＷＤ４に応じて、対応するビット線対における往復電流の方向を制御する。
【０１７２】
このような構成とすることにより、同時に複数ビット（ｋビット）のデータ書込を実行可能なメモリブロックをメモリアレイ上に効率的に配置するとともに、これらのメモリブロックに対してデータ書込電流Ｉｗを供給するための配線を階層的に効率配置することができる。この結果、システムＬＳＩなどの混載メモリ用途に適したＭＲＡＭデバイスを構成することが可能となる。
【０１７３】
さらに、データ書込電流Ｉｗの供給を、実施の形態２で説明したようなデータ書込電流供給回路５２によって実行することにより、温度条件、電源電圧Ｖｃｃの変動およびプロセスばらつきに起因するデータ書込電流Ｉｗの変動を防止することができ、データ書込マージンを確保することが可能となる。
【０１７４】
［実施の形態４］
実施の形態４においては、各メモリセル列ごとに設けられるビット線対を、長手方向に沿って複数のサブビット線対に分割し、それぞれのサブビット線対において、並列なデータ書込を実行する構成について説明する。
【０１７５】
図２０は、実施の形態４に従うビット線対の分割および対応するビット線電流スイッチユニットの配置を示す回路図である。
【０１７６】
図２０には、代表的に示される１本のビット線対ＢＬＰ１の分割およびこれに対応するビット線電流スイッチユニットの配置が示されている。
【０１７７】
実施の形態４に従う構成においては、１つのビット線対ＢＬＰは、ｈ個（ｈ：２以上の整数）のサブビット線対に分割される。これにより、１つのビット線対、すなわちメモリセル列に対応して、ｈビットのデータ書込が並列に実行される。
【０１７８】
実施の形態４においては、一例としてｈ＝４であるものとする。これにより、ビット線対ＢＬＰは、４個のサブビット線対ＳＢＬＰ１〜ＳＢＬＰ４に分割されている。なお、各ビット線対におけるサブビット線の分割数に相当するｈは、２以上の任意の整数として、本願発明を適用することができる。
【０１７９】
メモリセル行にそれぞれ対応して、メモリアレイ１０全体ではｎ本配置されるライトワード線ＷＷＬは、ｈ個のサブビット線対にそれぞれ対応するｈ個のグループに分割される。データ書込時には、各グループにおいて、行選択結果に応じた１本のライトワード線が活性化される。図２０に示す構成においては、ライトワード線ＷＷＬは、ＷＷＬａ１〜ＷＷＬａｌ（ｌ：ｌ＝ｎ／ｈで示される自然数）、ＷＷＬｂ１〜ＷＷＬｂｌ、ＷＷＬｃ１〜ＷＷＬｃｌおよびＷＷＬｄ１〜ＷＷＬｄｌの４個（ｈ個）のグループに分割される。データ書込時には、各グループにおいて、ｌ本のライトワード線のうちの行選択結果に応じた１本が活性化される。
【０１８０】
サブビット線対ＳＢＬＰ１は、相補のサブビット線ＳＢＬ１および／ＳＢＬ１から構成される。同様に、サブビット線対ＳＢＬＰ２は、相補のサブビット線ＳＢＬ２および／ＳＢＬ２から構成され、サブビット線対ＳＢＬＰ３は、相補のサブビット線ＳＢＬ３および／ＳＢＬ３から構成され、サブビット線対ＳＢＬＰ４は、相補のサブビット線ＳＢＬ４および／ＳＢＬ４から構成される。
【０１８１】
ビット線対ＢＬＰの一端に位置するサブビット線対ＳＢＬＰ１は、ビット線電流スイッチユニットＢＳＷａによって、電源電圧Ｖｃｃを伝達するノードＮ１および接地電圧Ｖｓｓを伝達するノードＮｓと結合される。ノードＮ１およびノードＮｓは、データ書込時において、当該ビット線対がデータ書込の対象となった場合において、電源電圧Ｖｃｃおよび接地電圧Ｖｓｓと、図示されない列選択ゲートを介してそれぞれ結合される。
【０１８２】
隣接するサブビット線対同士の間には、ビット線電流スイッチユニットＢＳＷｂがそれぞれ配置される。すなわち、サブビット線対ＳＢＬＰ１およびＳＢＬＰ２の間にはビット線電流スイッチユニットＢＳＷｂ１が配置され、サブビット線対ＳＢＬＰ２およびＳＢＬＰ３の間にはビット線電流スイッチユニットＢＳＷｂ２が配置され、サブビット線対ＳＢＬＰ３およびＳＢＬＰ４の間にはビット線電流スイッチユニットＢＳＷｂ３が配置される。
【０１８３】
ビット線対ＢＬＰの他端に位置するサブビット線対ＳＢＬＰ４を構成するサブビット線ＳＢＬ４および／ＳＢＬ４は、ビット線結合トランジスタ６２を介して電気的に結合される。
【０１８４】
ビット線電流スイッチユニットＢＳＷａは、実施の形態１で説明したビット線電流スイッチユニットＢＳＷａと同様の構成を有し、ノードＮ１とサブビット線ＳＢＬ１および／ＳＢＬ１との間にそれぞれ結合されるトランジスタスイッチＴ１１およびＴ１２と、サブビット線／ＳＢＬ１およびＳＢＬ１とノードＮｓとの間にそれぞれ電気的に結合されるトランジスタスイッチＴ１３およびＴ１４とを有する。トランジスタスイッチＴ１１およびＴ１３のゲートには、入力データビットＷＤ１が入力され、トランジスタスイッチＴ１２およびＴ１４のゲートには、入力データビットＷＤ１の反転ビット／ＷＤ１が入力される。
【０１８５】
したがって、入力データビットＷＤ１のレベルが“１”である場合には、トランジスタスイッチＴ１１およびＴ１３がオンするとともに、トランジスタスイッチＴ１２およびＴ１４がオフする。反対に、入力データビットＷＤ１のレベルが“０”である場合には、トランジスタスイッチＴ１２およびＴ１４がオンするとともに、トランジスタスイッチＴ１１およびＴ１３がオフする。
【０１８６】
ビット線電流スイッチユニットＢＳＷｂ１は、サブビット線ＳＢＬ１とサブビット線ＳＢＬ２および／ＳＢＬ２との間にそれぞれ電気的に結合されるトランジスタスイッチＴ２１およびＴ２２と、サブビット線／ＳＢＬ２およびＳＢＬ２と前段のサブビット線／ＳＢＬ１との間にそれぞれ電気的に結合されるトランジスタスイッチＴ２３およびＴ２４とを有する。
【０１８７】
トランジスタスイッチＴ２１およびＴ２３のゲートには、一致比較ゲート１６０ｂの出力信号が入力される。一致比較ゲート１６０ｂは、サブビット線対ＳＢＬＰ２を用いて書込まれる入力データビットＷＤ２と、前段のサブビット線対ＳＢＬＰ１を用いて書込まれる入力データビットＷＤ１との間の一致比較結果を出力する。
【０１８８】
トランジスタスイッチＴ２２およびＴ２４のゲートには、一致比較ゲート１６５ｂの出力信号が入力される。一致比較ゲート１６５ｂは、入力データビットＷＤ２と、入力データビットＷＤ２の反転ビット／ＷＤ２との間の一致比較結果を出力する。
【０１８９】
したがって、ビット線電流スイッチユニットＢＳＷｂ１は、対応するサブビット線対ＳＢＬＰ２に対する入力データビットＷＤ２と、隣接する前段のサブビット線対ＳＬＢＰ１に対応する入力データビットＷＤ１とのレベルが一致する場合においては、トランジスタスイッチＴ２１およびＴ２３がオンするとともに、トランジスタスイッチＴ２２およびＴ２４をオフする。一方、これらの入力データビットが一致しない場合には、トランジスタスイッチＴ２２およびＴ２４がオンするとともに、トランジスタスイッチＴ２１およびＴ２３がオフする。
【０１９０】
ビット線電流スイッチユニットＢＳＷｂ２およびＢＳＷｂ３も、ビット線電流スイッチユニットＢＳＷｂ１と同様の構成を有する。ビット線電流スイッチユニットＢＳＷｂ２を構成するトランジスタスイッチのオン・オフは、一致比較ゲート１６０ｃおよび１６５ｃによって、入力データビットＷＤ２およびＷＤ３が一致および不一致のいずれであるかに基づいて制御される。同様に、ビット線電流スイッチユニットＢＳＷｂ３を構成するトランジスタスイッチのオン・オフは、一致比較ゲート１６０ｄおよび１６５ｄによって、入力データビットＷＤ３およびＷＤ４が一致および不一致のいずれであるかに基づいて制御される。
【０１９１】
なお、以下においては、これらのビット線電流スイッチユニットＢＳＷｂ１〜ＢＳＷｂ３を総括して、単にビット線電流スイッチユニットＢＳＷｂとも称する。すなわち、総称されるビット線電流スイッチユニットＢＳＷｂは、対応するサブビット線対と隣接するサブビット線対とのそれぞれに対する入力データビットのレベルを比較し、比較結果に応じて対応するサブビット線対に流されるデータ書込電流の方向を制御する。
【０１９２】
図２１は、図１８に示したビット線電流スイッチユニットの動作を説明する概念図である。
【０１９３】
図２１を参照して、サブビット線対ＳＢＬＰ１、ＳＢＬＰ２、ＳＢＬＰ３およびＳＢＬＰ４のそれぞれを用いて書込まれる入力データビットＷＤ１、ＷＤ２、ＷＤ３およびＷＤ４のレベルは、それぞれ“１”、“０”、“０”および“１”であるものとする。
【０１９４】
この結果、ビット線電流スイッチユニットＢＳＷａは、ノードＮ１とサブビット線ＳＢＬ１とを結合し、ノードＮｓとサブビット線／ＳＢＬ１とを結合する。この結果、サブビット線対ＳＢＬＰ１を構成するサブビット線ＳＢＬ１および／ＳＢＬ１には、レベル“１”の記憶データを書込むための往復電流＋Ｉｗが流される。
【０１９５】
ビット線電流スイッチユニットＢＳＷｂ１は、入力データビットＷＤ２とＷＤ１とのレベルが異なるので、サブビット線ＳＢＬ１および／ＳＢＬ１を、サブビット線／ＳＢＬ２およびＳＢＬａ２とそれぞれ電気的に結合する。この結果、サブビット線対ＳＢＬＰ２を構成するサブビット線ＳＢＬ２および／ＳＢＬ２を往復電流−Ｉｗとして流れるデータ書込電流は、サブビット線対ＳＢＬＰ１を構成するサブビット線ＳＢＬ１および／ＳＢＬ１を流れるデータ書込電流（＋Ｉｗ）とは逆方向に設定される。
【０１９６】
ビット線電流スイッチユニットＢＳＷｂ２は、サブビット線対ＳＢＬＰ２およびＳＢＳＬＰ３をそれぞれ用いて書込まれる入力データビットＷＤ２とＷＤ３とのレベルが同一であることから、サブビット線ＳＢＬ３および／ＳＢＬ３を、前段のサブビット線対ＳＢＬＰ２を構成するサブビット線ＳＢＬ２および／ＳＢＬ２とそれぞれ電気的に結合する。これにより、サブビット線対ＳＢＬＰ３を構成するサブビット線ＳＢＬ３および／ＢＬ３を流れるデータ書込電流と、サブビット線対ＳＢＬＰ２を構成するサブビット線ＳＢＬ２および／ＳＢＬ２を往復電流として流れるデータ書込電流とは、同一方向（−Ｉｗ）に設定される。
【０１９７】
ビット線電流スイッチユニットＢＳＷｂ３は、サブビット線対ＳＢＬＰ４およびＳＢＳＬＰ３をそれぞれ用いて書込まれる入力データビットＷＤ４とＷＤ３とのレベルが異なるので、サブビット線ＳＢＬ４および／ＳＢＬ４を、前段のサブビット線対ＳＢＬＰ３を構成するサブビット線／ＳＢＬ３およびＳＢＬ３とそれぞれ電気的に結合する。これにより、サブビット線対ＳＢＬＰ４を構成するサブビット線ＳＢＬ４および／ＢＬ４を往復電流として流れるデータ書込電流と、サブビット線対ＳＢＬＰ１を構成するサブビット線ＳＢＬ１および／ＳＢＬ１を往復電流として流れるデータ書込電流とは、同一方向（＋Ｉｗ）に設定される。
【０１９８】
さらに、サブビット線ＳＢＬ４および／ＳＢＬ４のビット線電流スイッチユニットＢＳＷｂ３と結合されない一端ずつは、ビット線結合トランジスタ６２によって電気的に結合される。
【０１９９】
したがって、サブビット線対ＳＢＬＰ１には、入力データビットＷＤ１のレベルに応じた方向を有する往復電流が流される。以降のサブビット線対ＳＢＬＰ２〜ＳＢＬＰ４については、隣接するビット線対間における前段のビット線対間の接続形態を、入力データビットのレベル比較に応じて切換えることによって、対応する入力データビットＷＤ２〜ＷＤ４のレベルにそれぞれ応じた往復電流を流すことができる。
【０２００】
このような構成とすることにより、ビット線電流スイッチユニットＢＳＷｂ１〜ＢＳＷｂ３およびビット線電流スイッチユニットＢＳＷａによって構成される、ビット線電流切換部は、４個（ｈ個）のサブビット線対をそれぞれ流れるデータ書込電流の方向が入力データビットＷＤ１〜ＷＤ４のそれぞれと対応するように、ノードＮ１とノードＮｓとの間に、サブビット線ＳＢＬ１〜ＳＢＬ４および／ＳＢＬ１〜／ＳＢＬ４を直列に結合することができる。
【０２０１】
したがって、直列に結合されるサブビット線対によって構成される電流経路にデータ書込電流Ｉｗを流すことによって、複数ビットのデータ書込を並列に実行することができる。すなわち、それぞれのサブビット線対に対して独立にデータ書込電流Ｉｗを供給する構成と比較して、データ書込電流を、１／４（１／ｈ）に抑制することができる。この結果、ＭＲＡＭデバイスの低消費電力化および、データ書込時に発生する磁界ノイズの抑制による動作の安定化を図ることができる。
【０２０２】
［実施の形態５］
実施の形態５においては、実施の形態１および実施の形態４を組合わせて、１つのメモリブロックを構成する複数のビット線対の各々が、さらに複数のサブビット線対に分割される構成について説明する。
【０２０３】
図２２は、実施の形態５に従うメモリブロックの構成を示す概念図である。
図２２を参照して、実施の形態５においても、各メモリブロックを構成するビット線対の数、すなわちｋ＝４とする。また、各ビット線対におけるサブビット線対への分割数、すなわちｈ＝４とする。
【０２０４】
図２２を参照して、代表的に示されるメモリブロックＢＬＫは、４個のビット線対ＢＬＰ１〜ＢＬＰ４を有する。各ビット線対は、４個のサブビット線対に分割される。たとえば、第１番目のビット線対ＢＬＰ１は、４個のサブビット線対ＳＢＬＰ１１〜ＳＢＬＰ１４に分割される。各サブビット線対は、相補のサブビット線から構成される。たとえば、サブビット線対ＳＢＬＰ１１は、サブビット線ＳＢＬ１１および／ＳＢＬ１１を有する。
【０２０５】
各メモリセル列において、それぞれのビット線対において両端に位置するサブビット線対のうちの一方ずつ、図２２においてはサブビット線対ＳＢＬＰ１１、ＳＢＬＰ２１、ＳＢＬＰ３１およびＳＢＬＰ４１にそれぞれ対応して、実施の形態１に示したビット線電流スイッチユニットＢＳＷａと同様の、ビット線電流スイッチユニットＢＳＷａ１〜ＢＳＷａ４がそれぞれ配置される。
【０２０６】
さらに、各ビット線対において、隣接するサブビット線対間のそれぞれに対応して、実施の形態４で説明したビット線電流スイッチユニットＢＳＷｂが配置される。たとえば、ビット線対ＢＬＰ１においては、サブビット線対ＳＢＬＰ１１とＳＢＬＰ１２との間にビット線電流スイッチユニットＢＳＷｂ１１が配置され、サブビット線対ＳＢＬＰ１２とＳＢＬＰ１３との間にビット線電流スイッチユニットＢＳＷｂ１２が配置され、サブビット線対ＳＢＬＰ１３とＳＢＬＰ１４との間にビット線電流スイッチユニットＢＳＷｂ１３が配置される。
【０２０７】
たとえば、図２２に示す構成においては、ビット線対ＢＬＰ１を構成するサブビット線対ＳＢＬＰ１１、ＳＢＬＰ１２、ＳＢＬＰ１３およびＳＢＬＰ１４のそれぞれに対して、“１”、“０”、“０”および“１”のデータ書込が実行される。この場合に、サブビット線対ＳＢＬＰ１１およびＳＢＬＰ１４のそれぞれに流される往復電流の方向は同一（図２１における＋Ｉｗ）であり、サブビット線対ＳＢＬＰ１２およびＳＢＬＰ１３のそれぞれに流される往復電流の方向は、サブビット線対ＳＢＬＰ１１およびＳＢＬＰ１４とは逆方向（図２１における−Ｉｗ）に設定される。
【０２０８】
同様に、ビット線対ＢＬＰ２を構成するサブビット線対ＳＢＬＰ２１、ＳＢＬＰ２２、ＳＢＬＰ２３およびＳＢＬＰ２４のそれぞれに対して、“１”、“０”、“１”および“１”のデータ書込が実行される。これに応じて、サブビット線対ＳＢＬＰ２１、ＳＢＬＰ２３およびＳＢＬＰ２４のそれぞれに流される往復電流の方向は同一（図２１における＋Ｉｗ）であり、サブビット線対ＳＢＬＰ１２に流される往復電流の方向は、これらとは逆方向（図２１における−Ｉｗ）に設定される。
【０２０９】
ビット線対ＢＬＰ３を構成するサブビット線対ＳＢＬＰ３１、ＳＢＬＰ３２、ＳＢＬＰ３３およびＳＢＬＰ３４のそれぞれに対して、“０”、“０”、“１”および“０”のデータ書込が実行される。これに応じて、サブビット線対ＳＢＬＰ３１、ＳＢＬＰ３２およびＳＢＬＰ３４のそれぞれに流される往復電流の方向は同一（図２１における−Ｉｗ）であり、サブビット線対ＳＢＬＰ３３に流される往復電流の方向は、これらとは逆方向（図２１における＋Ｉｗ）に設定される。
【０２１０】
ビット線対ＢＬＰ４を構成するサブビット線対ＳＢＬＰ４１、ＳＢＬＰ４２、ＳＢＬＰ４３およびＳＢＬＰ４４のそれぞれに対して、“０”、“１”、“１”および“１”のデータ書込が実行される。これに応じて、サブビット線対ＳＢＬＰ４２、ＳＢＬＰ４３およびＳＢＬＰ４４のそれぞれに流される往復電流の方向は同一（図２１における＋Ｉｗ）であり、サブビット線対ＳＢＬＰ４１に流される往復電流の方向は、これらとは逆方向（図２１における−Ｉｗ）に設定される。
【０２１１】
このような構成とすることにより、実施の形態５に従うメモリブロックにおいては、単一の電源電圧Ｖｃｃおよび接地電圧Ｖｓｓの間に供給されるデータ書込電流Ｉｗを用いて、それぞれのサブビット線対において、４×４＝１６ビットすなわち（ｋ×ｈ）ビットのデータ書込を並列に実行することができる。したがって、データ書込の対象となるサブビット線対のそれぞれに対してデータ書込電流を供給する従来の構成と比較して、データ書込電流を１／１６、すなわち１／（ｋ×ｈ）に大幅に削減することができる。
【０２１２】
これにより、ＭＲＡＭデバイスの消費電流の低減と、データ書込時の磁界ノイズ低減による安定動作化を図ることができる。
【０２１３】
このように、実施の形態５に示す構成によれば、さらに多ビットの並列書込を、消費電流を抑制して実行することができる。
【０２１４】
なお、実施の形態２に従う構成と組合せることにより、各メモリブロックに供給されるデータ書込電流Ｉｗをデータ書込電流供給回路５２によって一定電流に制御することもできる。さらに、実施の形態５に従う構成を有するメモリブロックを行列状に複数個配置して、実施の形態３と同様に、階層的に設けられる配線によってデータ書込電流Ｉｗを供給する構成とすることも可能である。
【０２１５】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０２１６】
【発明の効果】
請求項１から３に記載の薄膜磁性体記憶装置は、データ書込対象に選択されたメモリブロックにおいて、直列に接続されたｋ本（ｋ：２以上の整数）の第１ビット線に第１のデータ書込電流を流すことによって、ｋビットの入力データを並列に書込むことができる。この結果、複数ビットの並列なデータ書込に要するデータ書込電流を抑制して、ＭＲＡＭデバイスの低消費電力化および、磁界ノイズ低減による動作安定化を図ることができる。
【０２１７】
請求項４記載の薄膜磁性体記憶装置は、各々がｈ本（ｈ：２以上の整数）のサブビット線に分割された第１ビット線をｋ本直列に接続して構成される電流経路に第１のデータ書込電流を流すことによって、（ｋ×ｈ）ビットの入力データを並列に書込むことができる。したがって、実施の形態１記載の薄膜磁性体記憶装置よりも多ビットの入力データを、データ書込電流を抑制して並列に書込むことができる。この結果、ＭＲＡＭデバイスの低消費電力化および、磁界ノイズ低減による動作安定化をさらに図ることができる。
【０２１８】
請求項５記載の薄膜磁性体記憶装置は、並列に複数ビットのデータ書込を実行可能な多数のメモリブロックをメモリアレイ上に効率的に配置するとともに、これらのブロックに対して第１のデータ書込電流を供給するための配線群を階層的に効率配置することができる。この結果、システムＬＳＩなどの混載メモリ用途に適した薄膜磁性体記憶装置を構成することが可能となる。
【０２１９】
請求項６記載の薄膜磁性体記憶装置は、列選択結果に対応するグローバル書込電流供給線対に対して、第１のデータ書込電流を選択的に供給するので、実施の形態１記載の薄膜磁性体記憶装置が奏する効果に加えて、データ書込電流を抑制することができる。
【０２２０】
請求項７から９に記載の薄膜磁性体記憶装置は、直列に接続されたｋ本（ｋ：２以上の整数）の第１ビット線に第１のデータ書込電流を流すことによって、ｋビットの入力データを並列に書込むことができる。この結果、複数ビットの並列なデータ書込に要するデータ書込電流を抑制して、ＭＲＡＭデバイスの低消費電力化および、磁界ノイズ低減による動作安定化を図ることができる。直列に接続されたｈ本（ｈ：２以上の整数）の第１サブビット線に第１のデータ書込電流を流すことによって、ｈビットの入力データを並列に書込むことができる。この結果、複数ビットの並列なデータ書込に要するデータ書込電流を抑制して、ＭＲＡＭデバイスの低消費電力化および、磁界ノイズ低減による動作安定化を図ることができる。
【０２２１】
請求項１０記載の薄膜磁性体記憶装置は、請求項１〜９記載の薄膜磁性体記憶装置が奏する効果に加えて、温度条件、電源電圧の変動およびプロセスばらつきに起因する第１のデータ書込電流の変動を防止することができ、データ書込マージンを確保することが可能となる。
【０２２２】
請求項１１記載の薄膜磁性体記憶装置は、請求項２または８に記載の薄膜磁性体記憶装置が奏する効果に加えて、いわゆる折返し型ビット線構成に基づいたデータ記憶を実行できるので、請求項２または８に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作をより安定化することができる。
【０２２３】
請求項１２記載の薄膜磁性体記憶装置は、いわゆるツィンセル構成に基づいたデータ記憶を実行するので、請求項２または８に記載の薄膜磁性体記憶装置が奏する効果に加えて、動作をより安定化することができる。
【０２２４】
請求項１３記載の薄膜磁性体記憶装置は、ダイオードをメモリセル選択ゲートとして用いることによって各磁性体メモリセルを小型化できるので、請求項１〜１２に記載の薄膜磁性体記憶装置が奏する効果に加えて、小面積化を図ることができる。
【図面の簡単な説明】
【図１】 実施の形態１に従う薄膜磁性体記憶装置であるＭＲＡＭデバイス１の全体構成を示す概略ブロック図である。
【図２】 実施の形態１に従うメモリアレイおよびその周辺回路のうち、データ書込に関連する部分の構成を説明するための図である。
【図３】 磁性体メモリセルに対するデータ書込およびデータ読出動作を説明するタイミングチャートである。
【図４】 データ書込時におけるデータ書込電流とＭＴＪメモリセルに生じる磁界の方向を説明する概念図である。
【図５】 図２に示されるビット線電流スイッチユニットの機能を説明する概念図である。
【図６】 図２に示されるビット線電流スイッチユニットの構成例を示す回路図である。
【図７】 データ書込対象に選択されたメモリブロックに対する複数ビットの並列なデータ書込の一例を示す概念図である。
【図８】 メモリアレイにおけるメモリセル配置の第１の例を示す概念図である。
【図９】 メモリアレイにおけるメモリセル配置の第２の例を示す概念図である。
【図１０】 ダイオードを用いたＭＴＪメモリセルの第１の構成例を示す概略図である。
【図１１】 ダイオードを用いた第１の構成例のＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
【図１２】 ダイオードを用いたＭＴＪメモリセルの第２の構成例を示す概略図である。
【図１３】 ダイオードを用いた第２の構成例のＭＴＪメモリセルを半導体基板上に配置した場合の構造図である。
【図１４】 図１２に示されるＭＴＪメモリセルのメモリアレイにおける配置の第１の例を示す概念図である。
【図１５】 図１２に示されるＭＴＪメモリセルのメモリアレイにおける配置の第２の例を示す概念図である。
【図１６】 実施の形態２に従うメモリアレイおよびその周辺回路のうち、データ書込に関連する部分の構成を詳細に説明するための図である。
【図１７】 図１６に示されるデータ書込電流供給回路の構成を示す回路図である。
【図１８】 実施の形態３に従うメモリアレイおよびその周辺回路のデータ書込に関連する回路の構成を説明する概略ブロック図である。
【図１９】 実施の形態３に従うメモリブロックの構成を示す概略図である。
【図２０】 実施の形態４に従うビット線対の分割および対応するビット線電流スイッチユニットの配置を示す回路図である。
【図２１】 図１８に示したビット線電流スイッチユニットの動作を説明する概念図である。
【図２２】 実施の形態５に従うメモリブロックの構成を示す概念図である。
【図２３】 磁気トンネル接合部を有する磁性体メモリセルの構成を示す概略図である。
【図２４】 図２３に示される磁性体メモリセルからのデータ読出動作を説明する概念図である。
【図２５】 図２３に示される磁性体メモリセルに対するデータ書込動作を説明する概念図である。
【図２６】 データ書込時におけるデータ書込電流の方向と磁界方向との関係を説明する概念図である。
【図２７】 半導体基板上に配置された磁性体メモリセルの構造図である。
【図２８】 行列状に集積配置された磁性体メモリセルに対するデータ書込電流の供給を説明するブロック図である。
【符号の説明】
１０ メモリアレイ、２０ 行デコーダ、２５ 列デコーダ、５０，６０ 読出／書込制御回路、５２ データ書込電流供給回路、１０２，１０４ メモリブロック選択ゲート、１０５ ビット線電流切換部、ＢＬＰ ビット線対、ＢＬ，／ＢＬ ビット線、ＢＬＫ メモリブロック、ＢＳＷａ，ＢＳＷｂ ビット線電流スイッチユニット、ＣＵ セルユニット、ＤＭＣ ダミーメモリセル、ＧＷＳＬＰ グローバルデータ書込電流供給線対、ＧＷＳＬ，／ＧＷＳＬ グローバルデータ書込電流供給線、ＬＷＳＬＰ ローカルデータ書込電流供給線対、ＬＷＳＬ，／ＬＷＳＬ ローカルデータ書込電流供給線、ＭＣ，ＭＣＤ，ＭＣＤＤ メモリセル、ＳＢＬＰ サブビット線対、ＳＢＬ，／ＳＢＬ サブビット線、ＷＤＬ 書込データ伝達線、ＷＳＬ，／ＷＳＬ データ書込電流供給線、ＷＳＬＰ データ書込電流供給線対。
Claims (13)
- 並列に複数ビットの入力データを書込可能な薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によってそれぞれ印加される第１および第２のデータ書込磁界の方向の組合せに応じて書込まれるデータレベルに応じて抵抗値が変化する記憶部を有し、
前記メモリアレイは、データ書込時において、いずれか１つがデータ書込対象に選択される複数のメモリブロックに分割され、
前記複数のメモリブロックの各々は、
前記複数の磁性体メモリセルの列に対応してそれぞれ配置され、各々が前記第１のデータ書込電流を流すためのｋ本（ｋ：２以上の整数）の第１ビット線と、
前記複数のメモリブロックのうちの対応する１つが選択された場合において、第１および第２のノードを第１および第２の電圧とそれぞれ結合するためのブロック選択ゲートと、
前記データ書込時において、前記ｋ本の第１ビット線をそれぞれ流れる前記第１のデータ書込電流の方向がｋビットの前記入力データのデータレベルにそれぞれ対応するように、前記第１のノードと前記第２のノードとの間に前記ｋ本の第１ビット線を直列に接続するための第１のビット線電流切換部とを含み、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、前記データ書込時において行選択結果に応じて選択的に活性化されて、前記第２のデータ書込電流を流すための複数の書込ワード線をさらに備える、薄膜磁性体記憶装置。 - 前記複数のメモリブロックの各々は、
前記ｋ本の第１ビット線にそれぞれ対応して設けられ、各々が対応する第１ビット線との間でビット線対を構成するｋ本の第２ビット線をさらに含み、
前記薄膜磁性体記憶装置は、
前記ビット線対ごとに配置され、少なくとも前記データ書込対象に選択されたメモリブロックにおいて、前記ｋ本の第１および第２ビット線のうちの対応する１本ずつの一端同士を電気的に結合するためのビット線結合部をさらに備え、
前記第１のビット線電流切換部は、前記ｋビットの入力データのデータレベルにそれぞれ対応する方向を有するｋ個の往復電流パスをｋ個の前記ビット線対のそれぞれに形成するように、対応するｋ個のビット線対を前記第１のノードと前記第２のノードとの間に直列に接続する、請求項１記載の薄膜磁性体記憶装置。 - 前記第１のビット線電流切換部は、
前記ｋ個のビット線対に対応してそれぞれ設けられるｋ個の第１の電流スイッチユニットを有し、
各前記第１の電流スイッチユニットは、
対応するビット線対に供給される前記第１のデータ書込電流が流入する第３のノードおよび、前記対応するビット線対から前記第１のデータ書込電流が流出する第４のノードを、前記対応するビット線対を構成する１本ずつの第１および第２ビット線の他端の一方ずつと、前記ｋビットの入力データのうちの対応する１ビットのデータレベルに応じて選択的に結合する、請求項２記載の薄膜磁性体記憶装置。 - 前記複数のメモリブロックの各々において、前記ｋ本の第１ビット線の各々は、ｈ本（ｈ：２以上の整数）のサブビット線に分割され、
前記複数の書込ワード線は、前記ｈ本のサブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、前記ｈ個のグループの各々において、前記複数の書込ワード線のうちの前記行選択結果に応じた１本ずつが活性化され、
前記複数のメモリブロックの各々は、
前記ｋ本の第１ビット線ごとに設けられる第２のビット線電流切換部をさらに含み、
前記第２のビット線電流切換部は、前記ｋ本の第１ビット線のうちの対応する１本を構成するｈ本のサブビット線をそれぞれ流れる前記第１のデータ書込電流の方向が、前記対応する１本の第１ビット線を用いて書込まれるｈビットの前記入力データのデータレベルにそれぞれ対応するように、前記対応する１本の第１ビット線に供給される前記第１のデータ書込電流が流入する第３のノードと、前記対応する１本の第１ビット線から前記第１のデータ書込電流が流出する第４のノードとの間に、前記ｈ本のサブビット線を直列に結合する、請求項１記載の薄膜磁性体記憶装置。 - 前記メモリアレイは、
行列状に配置される複数個の前記メモリブロックを有し、
前記薄膜磁性体記憶装置は、
各々が、列方向に沿って互いに隣接するメモリブロックに対して共通に、前記列方向に沿って配置される複数のグローバル書込電流供給線対と、
前記複数個のメモリブロックにそれぞれ対応して、行方向に沿って配置される複数のローカル書込電流供給線対とをさらに備え、
各前記グローバル書込電流供給線対は、
前記データ書込時において、前記第１の電圧を伝達するための第１のグローバル書込電流供給線と、
前記データ書込時において、前記第２の電圧を伝達するための第２のグローバル書込電流供給線とを含み、
各前記ローカル書込電流供給線対は、
前記複数のグローバル書込電流供給線対のうちの対応する１つを構成する第１のグローバル書込電流供給線と結合される第１のローカル書込電流供給線と、
前記複数のグローバル書込電流供給線対のうちの対応する１つを構成する第２のグローバル書込電流供給線と結合される第２のローカル書込電流供給線とを含む、請求項１記載の薄膜磁性体記憶装置。 - 前記データ書込時において、前記複数のグローバル書込電流供給線対のうちの列選択結果に応じた１つを構成する、第１および第２のグローバル書込電流供給線に対して、前記第１および第２の電圧を選択的に伝達するためのセレクタ回路をさらに備える、請求項５記載の薄膜磁性体記憶装置。
- 並列に複数ビットの入力データを書込可能な薄膜磁性体記憶装置であって、
行列状に配置された複数の磁性体メモリセルを含むメモリアレイを備え、
前記複数の磁性体メモリセルの各々は、
第１および第２のデータ書込電流によってそれぞれ印加される第１および第２のデータ書込磁界の方向の組合せに応じて書込まれるデータレベルに応じて抵抗値が変化する記憶部を有し、
前記複数の磁性体メモリセルの列に対応してそれぞれ配置され、各々が、列選択結果に応じて前記第１のデータ書込電流を流すための複数の第１ビット線をさらに備え、
各前記第１ビット線は、ｈ本の第１サブビット線に分割され、
前記磁性体メモリセルの行に対応してそれぞれ設けられ、各々が、データ書込時において行選択結果に応じて選択的に活性化されて、前記第２のデータ書込電流を流すための複数の書込ワード線をさらに備え、
前記複数の書込ワード線は、前記ｈ本の第１サブビット線にそれぞれ対応するｈ個のグループに分割されるとともに、前記ｈ個のグループの各々において、前記複数の書込ワード線のうちの前記行選択結果に応じた１本ずつが活性化され、
前記第１ビット線ごとに設けられるビット線電流切換部をさらに備え、
前記ビット線電流切換部は、前記ｈ本の第１サブビット線をそれぞれ流れる前記第１のデータ書込電流の方向が、前記複数の第１ビット線のうちの対応する１本を用いて書込まれるｈビットの前記入力データのデータレベルにそれぞれ対応するように、前記対応する１本の第１ビット線に供給される前記第１のデータ書込電流が流入する第１のノードと、前記対応する１本の第１ビット線から前記第１のデータ書込電流が流出する第２のノードとの間に、前記ｈ本の第１サブビット線を直列に結合する、薄膜磁性体記憶装置。 - 前記複数の第１ビット線にそれぞれ対応して設けられ、各々が対応する第１ビット線との間でビット線対を構成する複数の第２ビット線をさらに備え、
各前記第２ビット線は、前記ｈ本の第１サブビット線にそれぞれ対応して設けられ、各々が、対応する第１サブビット線との間でサブビット線対を構成するｈ本の第２サブビット線に分割され、
前記薄膜磁性体記憶装置は、
前記ビット線対ごとに配置され、対応するｈ本の第１および第２サブビット線のうちの、前記第１および第２ビット線の一端にそれぞれ位置する１本ずつの一端同士を電気的に結合するためのビット線結合部をさらに備え、
前記ビット線電流切換部は、前記ｈビットの入力データのデータレベルに対応する方向を有するｈ個の往復電流パスを、対応するビット線対を構成するｈ個のサブビット線対にそれぞれ形成するように、前記ｈ本の第１および第２サブビット線を前記第１のノードと前記第２のノードとの間に直列に接続する、請求項７記載の薄膜磁性体記憶装置。 - 前記ビット線電流切換部は、
前記対応するｈ本の第１および第２サブビット線のうちの、前記第１および第２ビット線の他端にそれぞれ位置する１本ずつに対応して設けられる第１の電流スイッチユニットと、
隣接する前記サブビット線対の間ごとに配置される第２の電流スイッチユニットとを有し、
前記第１の電流スイッチユニットは、前記ｈビットの入力データのうちの、前記対応する１本ずつの第１および第２のサブビット線を用いて書込まれる１ビットのデータレベルに応じて、前記第１および第２のノードと、対応する１本ずつの第１および第２のサブビット線の一方ずつとを選択的に結合し、
前記第２の電流スイッチユニットは、
前記隣接するサブビット線対の一方を構成する第１および第２のサブビット線と、前記隣接するサブビット線対の他方を構成する第１および第２のサブビット線の一方ずつとを、前記ｈビットの入力データのうちの前記隣接するサブビット線対を用いて書込まれる２ビットのデータレベル間の一致比較結果に応じて選択的に結合する、請求項８記載の薄膜磁性体記憶装置。 - 前記第１のデータ書込電流を供給するためのデータ書込電流供給回路をさらに備え、
前記データ書込電流供給回路は、
所定の一定電流を供給する電流源と、
前記電流源からの前記一定電流によって駆動されて前記第１の電圧を生成する第１の電圧駆動回路と、
前記電流源からの前記一定電流によって駆動されて前記第２の電圧を生成する第２の電圧駆動回路とを含む、請求項１〜９のいずれかに記載の薄膜磁性体記憶装置。 - 前記複数の磁性体メモリセルの各々は、前記行のそれぞれにおいて、前記第１および第２のビット線のいずれか一方と結合するように配置される、請求項２または８に記載の薄膜磁性体記憶装置。
- 前記複数の磁性体メモリセルは、前記行のそれぞれにおいて、各前記第１および第２ビット線の交点のそれぞれに対応して配置され、
前記行のそれぞれにおいて、前記複数の磁性体メモリセルのうちの、同一の前記ビット線対を構成する第１および第２のビット線とそれぞれ結合される２個は、それぞれに相補のデータレベルを書込まれることによって、１ビットのデータ記憶を実行する、請求項２または８に記載の薄膜磁性体記憶装置。 - 前記磁性体メモリセルの各々は、
データ読出時において前記行選択結果に応じて選択的にオンして、前記第１および第２のビット線の少なくとも一方に供給されるデータ読出電流を、前記記憶部に流すためのメモリセル選択ゲートをさらに含み、
前記メモリセル選択ゲートは、前記オン時において順バイアスされるダイオードを有する、請求項１〜１２のいずれかに記載の薄膜磁性体記憶装置。
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