JP4637733B2 - 半導体装置およびその製造方法 - Google Patents

Description

本発明は、半導体装置とその製造方法に関し、特に、強誘電体キャパシタを有する半導体装置とその製造方法に関する。

電源を切っても情報を記憶することのできる不揮発性メモリとして、フラッシュメモリや強誘電体メモリ（ＦＲＡＭ）が知られている。

フラッシュメモリは、絶縁ゲート型電界効果トランジスタ（ＩＧＦＥＴ）のゲート絶縁膜中に埋め込んだフローティングゲートを有し、フローティングゲートに記憶情報を表わす電荷を蓄積することによって情報を記憶する。情報の書き込み、消去には絶縁膜を通過するトンネル電流を流す必要があり、比較的高い電圧を必要とする。

ＦＲＡＭは、強誘電体のヒステリシス特性を利用して情報を記憶する。強誘電体膜を１対の電極間のキャパシタ誘電体として有する強誘電体キャパシタは、電極間の印加電圧に応じて分極を生じ、印加電圧を取り去っても自発分極を有する。印加電圧の極性を反転すれば、自発分極の極性も反転する。この自発分極を検出すれば情報を読み出すことが出来る。ＦＲＡＭは、フラッシュメモリに比べ低電圧で動作し、省電力で高速の書き込みができる。

図１（ａ）および図１（ｂ）は、ＦＲＡＭのメモリセルの回路図を示す。図１（ａ）は１ビットの情報の記憶に２つのトランジスタＴａ，Ｔｂと２つのキャパシタＣａ，Ｃｂを用いる２Ｔ／２Ｃ形式の回路であり、従来技術のＦＲＡＭに使用されている。１つのキャパシタＣａに“１”または“０”の情報を記憶し、もう一方のキャパシタＣｂに反対の情報を記憶するという相補的な動作をさせる。プロセスの変動に対して強い構成になるが、以下に述べる１Ｔ／１Ｃ型式に比べてセル面積が約２倍になる。

図１（ｂ）は、１ビットの情報の記憶に１つのトランジスタＴ１またはＴ２と１つのキャパシタＣ１またはＣ２を用いる１Ｔ／１Ｃ型式の回路であり、ＤＲＡＭと構成が同じで、セル面積が小さく高集積化が可能である。しかし、メモリセルから読み出された電荷が“１”の情報か“０”の情報かを判定するために、基準電圧が必要となる。この基準電圧を発生させるリファレンスセルは、読み出される毎に分極を反転させることになるので、疲労により、メモリセルよりも早く劣化してしまう。また、１Ｔ／１Ｃは、判定のマージンが２Ｔ／２Ｃに比べて狭くなり、プロセスの変動に対して弱い。

ＦＲＡＭの強誘電体膜は、チタン酸ジルコン酸鉛（ＰＺＴ）、ＬａドープＰＺＴ（ＰＬＺＴ）等のＰＺＴ系材料や、ＳｒＢｉ_２Ｔａ_２Ｏ_９（ＳＢＴ、Ｙ１）、ＳｒＢｉ_２（Ｔａ、Ｎｂ）_２Ｏ_９（ＳＢＴＮ、ＹＺ）等のＢｉ層状構造化合物等で形成される。強誘電体薄膜は水素により還元し易く、ＦＲＡＭとしての品質を確保するためには、強誘電体薄膜の形成後、５００℃〜７００℃で酸化性雰囲気中にて回復アニールを行う必要がある。強誘電体キャパシタ形成後のプロセスには、層間絶縁膜の成長など、水素が発生する工程があるためである。
特開２０００−９１５１１号公報 特開２００３−８６７７１号公報

次世代のＦＲＡＭ、例えば０．１８μｍＦＲＡＭでは、１Ｔ／１Ｃは当然で、さらに集積度を向上させるため、スタックキャパシタ構造（強誘電体キャパシタとトランジスタ部をプラグ電極で直接つなぐ構造）を採用する方向である。

プラグ電極には一般的にタングステン（Ｗ）が用いられる。タングステンはドープドシリコンに比べ低抵抗で耐熱性もあるためである。しかし、タングステンは酸化されると非常に高抵抗の酸化物となるので、一部が酸化しただけでも抵抗が高くなりコンタクトの確保が難しくなってＦＲＡＭとして機能しなくなる。

一方、強誘電体キャパシタの下部電極には、酸化性雰囲気で回復アニールが行われるため、白金（Ｐｔ）やイリジウム（Ｉｒ）等の貴金属や、酸化しても導電性を維持することのできるＩｒＯ_２、ＳｒＲｕＯ_３、Ｌａ_０．５Ｓｒ_０．５ＣｏＯ_３等が用いられる。しかし、これらの下部電極は、６００℃前後の温度では酸素の拡散を抑制することが出来ない。したがって、高温で回復アニールを行うと、下部電極を通じてプラグ電極であるタングステンを酸化させてしまう。

そこで本発明は、スタックキャパシタ構造のＦＲＡＭにおいて、下部電極であるイリジウムの結晶性を向上させ、かつ、シード層として用いたチタン層の酸化を抑えた状態で、強誘電体膜の結晶性を維持することのできる半導体装置、換言すれば、高信頼性を持った強誘電体膜を有する半導体装置と、その製造方法を提供することを課題とする。

本発明の第１の側面では、導電性プラグ上に形成された強誘電体キャパシタを有する半導体装置を提供する。この半導体装置において、前記強誘電体キャパシタの下部電極が、
（ａ）前記導電性プラグ上に形成されたチタンアルミナイトライド（ＴｉＡｌＮ）と、
（ｂ）前記チタンアルミナイトライド上に形成されたチタンナイトライド（ＴｉＮ）と、
を含み、
前記チタンナイトライドは、前記チタンアルミナイトライド上に成膜されたチタン（Ｔｉ）の熱処理による窒化物であることを特徴とする。

酸化バリア膜としてのＴｉＡｌＮ上にＴｉＮ膜を挿入することによって、良好な結晶性を維持しつつ、チタンの酸化による高抵抗化を防止することができる。

本発明の第２の側面では、強誘電体キャパシタを有する半導体装置において、強誘電体キャパシタの下部電極は、
（ａ）前記強誘電体キャパシタを素子に接続する導電性プラグ上に位置するチタンアルミナイトライド（ＴｉＡｌＮ）膜と、
（ｂ）前記チタンアルミナイトライド膜上に位置し、拡散チタン粒子を含有するイリジウム（Ｉｒ）膜と、
により構成される。

本発明の第３の側面では、強誘電体キャパシタを有する半導体装置の製造方法を提供する。半導体装置の製造方法は、
（ａ）半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
（ｂ）前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
（ｃ）前記酸素バリア層上に、チタン（Ｔｉ）膜を形成する工程と、
前記チタン膜を窒素雰囲気中で熱処理してチタンナイトライド（ＴｉＮ）膜を形成する工程と、
（ｄ）前記チタンナイトライド膜上に、キャパシタを構成する下部電極膜を形成する工程と
を含む。

本発明の第４の側面は、強誘電体キャパシタを有する半導体装置の製造方法は、
（ａ）半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
（ｂ）前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
（ｃ）前記酸素バリア層上に、チタン（Ｔｉ）膜を形成する工程と、
（ｄ）前記チタン膜上に、イリジウム膜を形成する工程と、
（ｅ）熱処理により、前記チタン膜を構成するチタン粒子を、前記イリジウム膜と前記チタンアルミナイトライド膜中に拡散させて、最終的に前記チタン膜をなくす工程と、
を含み、前記拡散チタン粒子を含むイリジウム膜と、チタンアルミナイトライド膜でキャパシタの下部電極を構成する。

いずれの方法においても、チタンの結晶性の良さを上層の結晶配向性に反映させるとともに、チタン膜が酸素雰囲気中に露出することがないので、チタンの酸化に起因する高抵抗化を防止することができる。

強誘電体薄膜の結晶性を改善する一方で、コンタクトプラグの酸化とチタンの酸化に起因する高抵抗化を防止できるので、高いスイッチング電荷量Ｑｓｗを保ったまま、基板上の素子とのコンタクトをとることが可能になる。

この結果、高信頼性を持つスタック構造の強誘電体キャパシタを得ることができる。

高温での回復アニールにより、下部電極を通じてプラグ電極であるタングステンが酸化させてしまう、いわゆる界面酸化を防止するために、下部電極とプラグ電極間に酸素バリア層を設けることが考えられる。酸素バリア層として、チタンアルミナイトライド（ＴｉＡｌＮ）を用いると、プラグ電極を酸化することなく、高誘電率材料のキャパシタを形成できる。なぜなら、ＴｉＡｌＮの酸化速度は、ＴｉＮよりも２桁以上遅いためである。また、ＡｌＮは絶縁体であるが、不純物が添加されたＡｌＮは導電体となる。不純物の添加は、Ｎを不足させるか、Ｔｉのような陽イオン性の不純物を添加することで実現できる。

ところで、強誘電体膜の形成方法としては現在ではスパッタ法が用いられているが、その他に、ゾルゲル法、ＭＯＣＶＤ法が知られている。スパッタ法により強誘電体膜、例えばＰＺＴ膜を形成する場合には、下地となる下部電極膜の材料として白金（Ｐｔ）が用いられる。これは、ＰＺＴ膜の結晶の自発分極を大きくするためには、その下地となる下部電極膜が（１１１）面に強く配向している必要があるところ、白金（Ｐｔ）は、（１１１）面に強く配向しており、ＰＺＴ膜の下地となる下部電極膜として適しているからである。

しかし、スパッタ法により形成されたＰＺＴ膜は、高温で成膜すると結晶性が悪いので、アモルファスな膜を低温で形成後に、酸素雰囲気中でＲＴＡ処理を行って結晶化する必要がある。ＲＴＡ処理による結晶化は、７００℃以上の高温が必要なため、スタック構造においては、チタンアルミナイトライド（ＴｉＡｌＮ）のような酸素バリア層を用いてもＷプラグ電極を酸化させてしまう恐れがある。

これに対して、ＰＺＴ膜をＭＯＣＶＤ法により形成すれば、ＰＺＴ膜は成長過程において下部電極膜上で良好な結晶性を保ったまま成長されるので、結晶化アニールが不要となって低温化が期待できる。しかし、ＰＺＴ膜をＭＯＣＶＤ法により形成する場合に下部電極膜の構成材料としてＰｔを用いると、ＰＺＴ膜中の鉛（Ｐｂ）がＰｔと反応してＰｔＰｂｘを形成してしまい、下部電極膜とＰＺＴ膜の界面に荒れが生じ、膜質が劣化する。従って、ＭＯＣＶＤ法によりＰＺＴ膜を形成する場合には、下部電極膜としてＰｔを採用することはできない。

そこで、ＭＯＣＶＤ法により強誘電体膜を形成する場合には、下部電極膜としてＰｔ以外の貴金属材料や導電性貴金属酸化物の採用が考えられる。それらの材料のうち、酸化イリジウム（ＩｒＯｘ）などの酸化物導電材を下部電極膜として用いると、ＭＯＣＶＤ法によりＰＺＴ膜を形成する際に酸化物導電材が還元されるので採用するのは難しい。

そのため、下部電極の材料としてイリジウム（Ｉｒ）のようなＰＺＴ膜と反応しにくい貴金属が採用されている。また、酸素バリア層としてチタンアルミナイトライド（ＴｉＡｌＮ）を用いると、７００℃で回復アニールを行っても、Ｗプラグ電極のコンタクト性を維持しており、耐酸化性の上で有利である。

一方、強誘電体の特性を良好にするために、下部電極の形成前に、プラグが形成された絶縁膜をＮＨ3ガスでプラズマ照射し、その後、チタン、アルミニウム等の自己配向性を有する材料で薄膜を形成し、この自己配向性の薄膜上に、下部電極、強誘電体膜を形成する方法が提案されている（特開２００４−１５３０３１）。自己配向膜を形成する前にプラズマ照射することで、自己配向性薄膜それ自体で配向性が良くなり、その上に形成される導電膜や強誘電体膜の結晶性を向上する。

しかし、本発明者が調査したところ、チタンアルミナイトライド（ＴｉＡｌＮ）上に形成したイリジウムの結晶性が劣ることが分かった。チタンアルミナイトライド自体の結晶性が劣るため、イリジウムの結晶性も引きずられて悪くなり、強誘電体膜の結晶性も悪くなってＦＲＡＭとしての機能を十分引き出すことが出来なくなるという問題が生じる。

強誘電体膜の結晶性をよくするために、自己配向性の強いチタン（Ｔｉ）層をシード層として、イリジウムを成膜する前にチタンアルミナイトライド上にＴｉ膜を成膜することが考えられる。チタン層によってイリジウムの結晶性が向上するため、イリジウム上の強誘電体膜の結晶性も向上する。

しかし、実際に半導体装置を製造する過程で、新たな問題点が生じる。すなわち、プラグ電極上の酸素バリア層として機能する部分に、酸化しやすいチタン層を用いることで、チタン層自体が酸化して高抵抗となってしまうという問題である。

そこで本実施の形態では、スタックキャパシタ構造のＦＲＡＭにおいて、耐酸化性に優れたチタンアルミナイトライドを用いた場合でも、下部電極であるイリジウムの結晶性を向上させ、かつ、シード層として用いたチタン層の酸化を抑えた状態で、強誘電体膜の結晶性を維持することのできる半導体装置、換言すれば、高信頼性を持った強誘電体膜を有する半導体装置と、その製造方法を提供する。

以下、本発明の具体的な実施の形態につき、図面を参照しながら説明する。上述したように、本発明では、すぐれた酸素バリア性を有するが結晶の配向性に劣るチタンアルミナイトライド（ＴｉＡｌＮ）を用いつつ、強誘電体キャパシタの下部電極および強誘電体膜の配向性を高く維持するとともに、酸化を防止する。
＜第１実施形態＞
図２〜図５は、本発明の第１実施形態に係る半導体装置の製造工程を示す断面図である。第１実施形態では、基板上のトランジスタと接続するプラグ直上のＴｉＡｌＮ膜上に、シード層としてＴｉ膜を成長し、このＴｉ膜を窒素雰囲気中でアニールすることによって、ＴｉＮ膜を形成し、ＴｉＮ膜上にＩｒ電極膜を形成する。

図２（ａ）に示すように、まず基板１０上の素子分離領域１１で区画されるウェル領域１２に、公知の方法でＭＯＳトランジスタ２０を作製する。ＭＯＳトランジスタ２０を保護するカバー絶縁膜（たとえばＳｉＯＮ膜）２１を形成し、第１の層間絶縁膜２２を堆積し、ＭＯＳトランジスタ２０の不純物拡散領域に到達するコンタクトプラグ３０を形成する。コンタクトプラグ３０の形成は、たとえば、層間絶縁膜２２に開口したコンタクトホール（不図示）内に、ＴｉＮ（５０ｎｍ）／Ｔｉ（３０ｎｍ）グルー膜３０ａをスパッタリングし、タングステン（Ｗ）３０ｂをＣＶＤにより堆積した後にＣＭＰで平坦化する。

次に、図２（ｂ）に示すように、強誘電体キャパシタの下部電極の一部として酸素バリア層として機能するＴｉＡｌＮ膜４０を１００ｎｍ成長し、次に、シード層であるＴｉ膜４９を２０ｎｍ形成する。

次に、図２（ｃ）に示すように、基板１０を窒素雰囲気中でＲＴＡ処理する。ＲＴＡ処理の条件は、６５０℃、Ｎ₂の供給が１０ｌ／ｍｉｎで９０秒の処理とする。これにより、Ｔｉシード膜４９は、ＴｉＮ膜５０となる。

次に、図３（ｄ）に示すように、ＴｉＮ膜５０上に、電極膜としてＩｒ膜６０をスパッタにより、５００℃で１００ｎｍ形成する。下部電極であるＩｒ膜６０上に、第一層目のＰＺＴをＭＯＣＶＤ法により５ｎｍ堆積し、その上に連続してＭＯＣＶＤ法によりＰＺＴ膜を１１５ｎｍ成膜して、強誘電体膜７０とする。その際の基板温度は６２０℃であり、圧力は５Ｔｏｒｒである。１層目と２層目のＰＺＴ膜は同じ組成のものであるが、唯一の違いは成膜時の酸素分圧であり、１層目の成膜時は酸素分圧を下げている。低酸素分圧の方がＰＺＴ膜自身の結晶性が改善されるためである。しかし、全層、低酸素分圧で成膜すると、ＰＺＴ膜中の酸素欠損が多くなってリーク電流が増大するので、２段階成長法を採用している。

さらに、強誘電体膜であるＰＺＴ膜７０上に、上部電極層となる厚さが１５０ｎｍのＩｒＯ_２膜８０をスパッタ法により形成し、次いで５０ｎｍのＩｒ膜９０を形成する。

次に、図３（ｅ）に示すように、パターニング、エッチング技術を用いて、上部電極７２、強誘電体膜７０、下部電極７１から成るスタック構造の強誘電体キャパシタ７５を形成する。その後、上部電極成膜による強誘電体膜へのダメージを回復するために、回復アニールを施す。この例では、アニール炉で５５０℃、Ｏ_２雰囲気で６０分のアニールを行う。このとき、キャパシタ７５の側面が露出するが、酸化しやすいＴｉ膜は窒化によりＴｉＮ膜５０として積層されているので、高抵抗化を防止することができる。

次に、図４（ｆ）に示すように、ステップカバレッジが良好なアルミニウム酸化物層膜の保護膜１００を、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により２０ｎｍ堆積する。

次に、図４（ｇ）に示すように、第２の層間絶縁膜１１０を成膜した後、ＣＭＰにより平坦化を行う。この例では、層間絶縁膜１１０は、ＨＤＰ（High Density Plasma）装置を用いた酸化膜であり、ＣＭＰ後の残し膜厚は、強誘電体キャパシタ７５の上部電極９０上３００ｎｍとする。

次に、図５（ｈ）に示すように、パターニング、エッチング技術を用いて、下層のＷプラグ３０と接続するコンタクトホール（不図示）を形成する。その後、グルー膜１２０ａを形成し、タングステン（Ｗ）１２０ｂを成膜した後にＷ−ＣＭＰを行い、Ｗプラグ１２０を形成する。この例では、グルー膜はＴｉＮ（５０ｎｍ）を用いる。このＷプラグ１２０と、下層のＷプラグ３０とで、ｖｉａ−ｔｏ−ｖｉａコンタクトが実現でき、上層のメタル配線（後述）から基板へのコンタクトが達成される。

次に、図５（ｉ）に示すように、たとえばＳｉＯＮ（１００ｎｍ）でタングステン（Ｗ）酸化防止膜（不図示）を成膜する。続いて、パターニング、エッチングにより、強誘電体キャパシタ７５の上部電極９０に達するコンタクトホール（不図示）を形成し、その後回復アニールを施す。この例では、５００℃、Ｏ_２のファーネスアニールを６０分間行う。そして、Ｗ酸化防止膜をエッチバックする。さらにＴｉＮグルー膜１３０ａと、コンタクトホール内に充填されるタングステン（Ｗ）１３０ｂを成膜し、ＣＭＰを用いてＷおよびＴｉＮを平坦化し、Ｗプラグ１３０を形成する。

さらに、第２層絶縁膜１１０上に第１のメタル配線１４０を形成する。この例では、ＴｉＮ（５０ｎｍ）膜１４０ａ、Ａｌ−Ｃｕ（３６０ｎｍ）膜１４０ｂ、ＴｉＮ（７０ｎｍ）膜１４０ａを順次成膜して、所定の形状にパターニングして、メタル配線１４０とする。この後すべては図示していないが、２層目以降のメタル配線と配線間のコンタクトプラグを形成していき、最後にＳｉＮにより構成されるカバー膜を形成する。

このようにして製造される半導体装置は、強誘電体キャパシタ７５の下部電極７１において、酸素バリアとして機能するＴｉＡｌＮ膜４０の上に、Ｔｉシード膜を形成して結晶の配向性を改善するとともに、Ｔｉ膜を窒化することにより、Ｔｉの酸化に伴う高抵抗化を防止することができる。
＜第２実施形態＞
図６および図７は、本発明の第２実施形態に係る半導体装置の製造工程を示す断面図である。第２実施形態では、第１実施形態の手順に加えて、ＴｉＡｌＮ膜の形成に先立ち、プラグが形成された絶縁膜２２にＮＨ₃ガスを用いたプラズマ処理を施す。その後Ｔｉシード膜を形成し、Ｔｉ膜を窒化してＴｉＮ膜とする。すなわち、酸化バリア膜としてのＴｉＡｌＮ膜の上下をＴｉＮ膜ではさみ込む構成とする。

図６（ａ）に示すように、第１実施形態の図２（ａ）と同様に、基板１０上にＭＯＳトランジスタ２０と、このトランジスタ２０に接続するタングステン（Ｗ）プラグ３０を形成する。Ｗプラグ３０を平坦化した後に、ＮＨ_３ガスを用いたプラズマで、Ｗプラグ３０を含む層間絶縁膜２２の表面を改質する。キャパシタ面積に対するWプラグ部の面積の割合は２０％もないので、層間絶縁膜２２の改善は強誘電体膜７０の結晶性改善に繋がり、結果としてQswの増加が見られる。

ＮＨ_３プラズマ処理の条件は、プラズマ発生用のチャンバ内に導入されるＮＨ_３のガス流量を２５０ｓｃｃｍ、チャンバ内の圧力を４Ｔｏｒｒ、基板温度を４００℃、基板に供給する高周波電源のパワーを４００Ｗに設定し、３分間処理する。

層間絶縁膜２２の改質のメカニズムに関し、ＳｉＯ_２膜２２にＮＨ_３プラズマ処理を行うと、ＳｉＯ_２中のＯ−Ｈ結合が減少し、Ｎ−Ｈ結合が増加していることがフーリエ変換赤外分光光度計（ＦＴ−ＩＲ）測定により分かっている。ＮＨ_３プラズマ処理がされていないＳｉＯ_２膜は、表面に酸素（Ｏ）原子が顔を出しており、酸素（Ｏ）とチタン（Ｔｉ）が結合しやすいため、Ｔｉのマイグレーションが起こりにくく、Ｔｉのｃ軸が基板面の垂直方向からずれて結晶性が悪くなる。

これに対して、ＳｉＯ_２表面上にＮＨ_３プラズマ処理を行うと、表面付近に存在する酸素（Ｏ）に窒素（Ｎ）が結合され、表面でのＮのもう一方の結合は、Ｈでターミネートされていると考えられる。そのためＳｉＯ_２の表面がＴｉと反応性が低くなる。この作用が、Ｔｉのマイグレーションを起し易くさせ、基板に対して垂直方向にｃ軸を立たせることが出来る。

次に、図６（ｂ）に示すように、ＮＨ_３プラズマにより表面を改質した層間絶縁膜２２上に、Ｔｉ膜（不図示）を２０ｎｍ成膜し、Ｎ_２雰囲気にて６５０℃でＲＴＡ処理を行い、ＴｉＮ膜１５０を形成する。ＴｉＮ化しても、Ｔｉ膜と同様に結晶性は良好である。

ＴｉＮ膜１５０上に、酸素バリア層としてのＴｉＡｌＮ膜４０を１００ｎｍ成膜し、さらに、シード層であるＴｉ膜４９（不図示）を２０ｎｍ成膜して、窒素雰囲気中の熱処理としてＲＴＡ処理を行う。ＲＴＡ処理の条件は、６５０℃、Ｎ_２の供給が１０ｌ／ｍｉｎで９０秒の処理とする。そして、電極膜としてＩｒ膜６０をスパッタにより５００℃で１００ｎｍ形成する。第１実施形態と同様に２層構造のＰＺＴ強誘電体膜７０上に、膜厚１５０ｎｍのＩｒＯ_２上部電極膜８０をスパッタ法により形成し、次いで５０ｎｍのＩｒ膜９０を形成する。

次に、図７（ｃ）に示すように、パターニング、エッチング技術を用いて、上部電極７２、強誘電体膜７０、下部電極７１aから成るスタック構造の強誘電体キャパシタ８５を形成する。この例では、下部電極７１ａの一部として、Ｉｒ電極膜６０の下方にＴｉＮ／ＴｉＡｌＮ／ＴｉＮの積層構造を有する。その後、上部電極成膜による強誘電体膜へのダメージを回復するために、回復アニールを施す。キャパシタ側面は露出しているが、アニール中にＴｉ膜が酸化することはないので、電極の高抵抗化を防止することができる。

次に、図７（ｄ）に示すように、ステップカバレッジが良好なアルミニウム酸化物層膜の保護膜１００を、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により２０ｎｍ堆積する。その後の工程は、図５（ｇ）、図６（ｈ）、図６（ｉ）と同様なので説明を省略する。

第２実施形態の構成では、ＴｉＡｌＮ膜の結晶性をさらに改善することができ、また、Ｔｉ膜の酸化による高抵抗化を防止することができる。
＜第３実施形態＞
図８〜図１０は、本発明の第３実施形態に係る半導体装置の製造工程を示す断面図である。第３実施形態では、ＴｉＡｌＮ上のＴｉシード膜上にＩｒ電極膜を形成した後に、アニール処理を施し、Ｔｉを上下のＩｒ膜とＴｉＡｌＮ膜中に拡散させ、最終的にはＴｉシード膜そのものをなくす。

図８（ａ）に示すように、基板１０上にＭＯＳトランジスタ２０と、トランジスタ２０に接続するタングステン（Ｗ）プラグ３０を形成し、Ｗプラグ３０を平坦化する。

次に、図８（ｂ）に示すように、酸素バリア層としてのＴｉＡｌＮ膜４０を１００ｎｍ成膜し、ＴｉＡｌＮ膜４０上にシード層であるＴｉ膜４９を５ｎｍ成膜する。さらに、電極膜としてＩｒ膜６０をスパッタにより５００℃で１００ｎｍ形成する。

次に、図８（ｃ）に示すように、窒素雰囲気中の熱処理としてＲＴＡ処理を行う。ＲＴＡ処理の条件は、６５０℃、Ｎ_２の供給が１０ｌ／ｍｉｎ、９０秒の処理である。この熱処理の結果、Ｔｉシード膜４９を構成するＴｉ粒子が、上方のＩｒ膜６０と下方のＴｉＡｌＮ膜４０中に拡散する。その結果、拡散Ｔｉ粒子を含むＩｒ（Ｔｉ）膜６０ａと、組成が変化したＴｉＡｌＮ膜４０ａが絶縁膜２２上に残る。

次に、図９（ｄ）に示すように、拡散Ｔｉ粒子を含むＩｒ下部電極膜６０ａ上に、第１実施形態と同様に２層構造のＰＺＴ強誘電体膜７０を形成し、ＩｒＯ_２上部電極膜８０をスパッタ法により形成し、次いで５０ｎｍのＩｒ膜９０を形成する。

次に、図９（ｅ）に示すように、パターニング、エッチング技術を用いて、上部電極７２、強誘電体膜７０、下部電極７１ｂから成るスタック構造の強誘電体キャパシタ９５を形成する。この例では、下部電極７１ｂの一部として、拡散Ｔｉ粒子を含むＩｒ電極膜と、酸素バリア層としてのＴｉＡｌＮ膜とを有する。その後、上部電極成膜による強誘電体膜へのダメージを回復するために、回復アニールを施す。キャパシタ側面は露出しているが、Ｔｉ膜そのものが存在しないので、電極の高抵抗化を防止することができる。なお、拡散Ｔｉ粒子を含むＩｒ膜６０ａは、Ｉｒのみの場合に比べて若干酸化し易くなるが、Ｔｉ膜そのものが存在する場合に比較して、高抵抗化を十分に抑制できる。

次に、図１０（ｆ）に示すように、ステップカバレッジが良好なアルミニウム酸化物層膜の保護膜１００を、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により２０ｎｍ堆積する。

次に、図１０（ｇ）に示すように、第２の層間絶縁膜１１０を成膜した後、ＣＭＰにより平坦化を行う。後の工程は、第１実施形態と同様なので説明を省略する。
＜第４実施形態＞
図１１〜図１３は、本発明の第４実施形態に係る半導体装置の製造工程を示す断面図である。第４実施形態は、第２実施形態と第３実施形態の組み合わせである。すなわち、ＮＨ3処理の後にＴｉＮ膜を形成し、その後、ＴｉＡｌＮ膜、Ｔｉ膜、Ｉｒ電極膜を順次形成し、熱処理によってＴｉ膜を拡散させる。

まず、図１１（ａ）に示すように、基板１０上にＭＯＳトランジスタ２０と、このトランジスタ２０に接続するタングステン（Ｗ）プラグ３０を形成する。Ｗプラグ３０を平坦化した後に、ＮＨ_３ガスを用いたプラズマで、Ｗプラグ３０を含む層間絶縁膜２２の表面を改質する。

次に、図１１（ｂ）に示すように、Ｔｉ膜を２０ｎｍしてから、Ｎ_２雰囲気にて６５０℃でＲＴＡ処理を行い、ＴｉＮ膜１５０を形成する。窒化によりＴｉＮとしても結晶性は同等である。さらに、酸素バリア層としてのＴｉＡｌＮ膜４０を１００ｎｍ、シード層としてのＴｉ膜４９を５ｎｍ、電極膜としてのＩｒ膜６０を１００ｎｍ、順次形成する。

次に、図１２（ｃ）に示すように、窒素雰囲気中の熱処理としてＲＴＡ処理を行う。ＲＴＡ処理の条件は、６５０℃、Ｎ_２の供給が１０ｌ／ｍｉｎで９０秒の処理とする。これにより、Ｔｉ膜４９を構成するＴｉ粒子が、Ｉｒ電極膜６０とＴｉＡｌＮ膜４０中に拡散し、最終的には拡散Ｔｉ粒子を含むＩｒ（Ｔｉ）膜６０ａと、組成が変化したＴｉＡｌＮ膜４０ａのみが残る。拡散Ｔｉ粒子を含むＩｒ下部電極膜６０ａ上に、第１実施形態と同様に２層構造のＰＺＴ強誘電体膜７０を形成し、ＩｒＯ_２上部電極膜８０をスパッタ法により形成し、次いで５０ｎｍのＩｒ膜９０を形成する。

次に、図１２（ｄ）に示すように、パターニング、エッチング技術を用いて、上部電極７２、強誘電体膜７０、下部電極７１ｃから成るスタック構造の強誘電体キャパシタ１０５を形成する。この例では、下部電極７１ｃの一部として、拡散Ｔｉ粒子を含むＩｒ電極膜６０ａと、酸素バリア層としてのＴｉＡｌＮ膜４０ａと、プラグ３０と接するＴｉＮ膜１５０を有する。その後、上部電極成膜による強誘電体膜へのダメージを回復するために、回復アニールを施す。キャパシタ側面は露出しているが、Ｔｉ膜そのものが存在しないので、電極の高抵抗化を防止することができる。

次に、図１３（ｅ）に示すように、ステップカバレッジが良好なアルミニウム酸化物層膜の保護膜１００を、原子層堆積（ＡＬＤ：Atomic Layer Deposition）法により２０ｎｍ堆積する。

次に、図１３（ｆ）に示すように、第２の層間絶縁膜１１０を成膜した後、ＣＭＰにより平坦化を行う。後の工程は、第１実施形態と同様なので説明を省略する。

図１４は、第２実施形態において、ＮＨ3プラズマ処理後にＴｉ膜を窒化してＴｉＮ膜を形成し、さらにＴｉＡｌＮ膜とＴｉＮ膜を積層してからＩｒ電極膜を形成したときの、Ｉｒ膜のＸＲＤ（Ｘ線回折）によるロッキングカーブを示す。測定は、薄膜の（１１１）面において行なっている。

この測定結果では、ロッキングカーブの半値幅（ＦＷＨＭ：Full Width at Half Maximum）は２．７°である。従来のように、ＴｉＡｌＮ膜上に直接Ｉｒ電極膜を形成した場合、ロッキングカーブの反値幅は１２°近くであることが知られているが、これに鑑みると、本発明の方法によって、Ｉｒ膜の結晶配向性が高度に改善されていることが確認できる。

このように、スタック構造のＦＲＡＭにおいて酸素バリア層としてチタンアルミナイトライド（ＴｉＡｌＮ）を用いた場合でも、下部電極であるイリジウムの結晶性が改善され、強誘電体であるＰＺＴ膜の結晶性を向上できる。同時に、Ｔｉの酸化に起因する抵抗の上昇を効果的に抑制し、高いスイッチング電荷量Ｑｓｗを有する低抵抗の強誘電体キャパシタを得ることができる。

最後に、以上の説明に関して、以下の付記を開示する。
（付記１） 導電性プラグ上に形成された強誘電体キャパシタを有する半導体装置であって、
前記強誘電体キャパシタの下部電極が、
前記導電性プラグ上に形成されたチタンアルミナイトライド（ＴｉＡｌＮ）と、
前記チタンアルミナイトライド上に形成されたチタンナイトライド（ＴｉＮ）と、
を含み、
前記チタンナイトライドは、前記チタンアルミナイトライド上に成膜されたチタン（Ｔｉ）の熱処理による窒化物である
ことを特徴とする半導体装置。
（付記２） 前記導電性プラグと、チタンアルミナイトライド膜との間に、第２のチタンナイトライド膜をさらに有することを特徴とする付記１に記載の半導体装置。
（付記３） 前記下部電極膜は、ロッキンカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅が、３°未満であることを特徴とする付記２に記載の半導体装置。
（付記４） 強誘電体キャパシタを有する半導体装置であって、
前記強誘電体キャパシタの下部電極は、
前記強誘電体キャパシタを素子に接続する導電性プラグ上に位置するチタンアルミナイトライド（ＴｉＡｌＮ）膜と、
前記チタンアルミナイトライド膜上に位置し、拡散チタン粒子を含有するイリジウム（Ｉｒ）膜と、
により構成されることを特徴とする半導体装置。
（付記５） 半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
前記酸素バリア層上に、チタン（Ｔｉ）膜を形成する工程と、
前記チタン膜を窒素雰囲気中で熱処理してチタンナイトライド（ＴｉＮ）膜に変化させる工程と、
前記チタンナイトライド膜上に、キャパシタを構成する下部電極膜を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記６） 前記酸素バリア層を形成する前に、前記プラグを含む絶縁膜上に、第２のチタン膜を形成し、当該第２のチタン膜を窒化させて第２のチタンナイトライド膜を形成する工程をさらに含むことを特徴とする付記５に記載の半導体装置の製造方法。
（付記７）前記第２のチタン膜の形成前に、前記絶縁膜にＮＨ3プラズマ処理を施す工程をさらに含むことを特徴とする付記６に記載の半導体装置の製造方法。
（付記８） 半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
前記酸素バリア層上に、チタン（Ｔｉ）膜を形成する工程と、
前記チタン膜上に、イリジウム膜を形成する工程と、
熱処理により、前記チタン膜を構成するチタン粒子を、前記イリジウム膜と前記チタンアルミナイトライド膜中に拡散させて、最終的に前記チタン膜をなくす工程と、
を含み、前記拡散チタン粒子を含むイリジウム膜と、チタンアルミナイトライド膜でキャパシタの下部電極を構成することを特徴とする半導体装置の製造方法。
（付記９） 前記酸素バリア層を形成する前に、前記プラグを含む絶縁膜上に、第２のチタン膜を形成し、当該第２のチタン膜を窒化させて第２のチタンナイトライド膜を形成する工程をさらに含むことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記第２のチタン膜の形成前に、前記絶縁膜にＮＨ3プラズマ処理を施す工程をさらに含むことを特徴とする付記８に記載の半導体装置の製造方法。

ＦＲＡＭのメモリセルの回路図であり、図１（ａ）は２Ｔ／２Ｃ型、図１（ｂ）は１Ｔ／１Ｃ型の回路を示す。 本発明の第1実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その１）を示す断面図である。 本発明の第1実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その２）を示す断面図である。 本発明の第1実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その３）を示す断面図である。 本発明の第１実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その４）を示す断面図である。 本発明の第２実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程図（その１）を示す断面図である。 本発明の第２実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程事（その２）を示す断面図である。 本発明の第３実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その１）を示す断面図である。 本発明の第３実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その２）を示す断面図である。 本発明の第３実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その３）を示す断面図である。 本発明の第４実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その１）を示す断面図である。 本発明の第４実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その２）を示す断面図である。 本発明の第４実施形態に係る強誘電体キャパシタを有する半導体装置の製造工程（その３）を示す断面図である。 第２実施形態の工程により作製したイリジウム電極膜のロッキングカーブ測定結果を示すグラフである。

符号の説明

１０ 基板
２０ ＭＯＳトランジスタ
３０ 導電性プラグ（Ｗプラグ）
４０、４０ａ チタンアルミナイトライド（ＴｉＡｌＮ）膜
５０、１５０ チタンナイトライド（ＴｉＮ）膜
６０ イリジウム（下部電極）膜
６０ａ 拡散Ｔｉ粒子を含むＩｒ膜
７０ 強誘電体膜
７５、８５、９５、１０５ 強誘電体キャパシタ
８０ 酸化イリジウム膜（上部電極膜）
９０ イリジウム膜（上部電極膜）

Claims (4)

1. 導電性プラグ上に形成された強誘電体キャパシタを有する半導体装置であって、
   前記強誘電体キャパシタの下部電極が、
   前記導電性プラグ上に形成されたチタンアルミナイトライド（ＴｉＡｌＮ）と、
   前記チタンアルミナイトライド上に形成された第１のチタンナイトライド（ＴｉＮ）と、
   前記導電性プラグと前記チタンアルミナイトライド膜との間に位置する第２のチタンナイトライド膜と
   を含み、
   前記第１のチタンナイトライドは、前記チタンアルミナイトライド上に成膜されたチタン（Ｔｉ）の熱処理による窒化物であり、前記第２のチタンナイトライドは、前記導電性プラグ上に成膜されたチタンの熱処理による窒化物であり、
   前記下部電極は、ロッキンカーブ法によるＸ線回折パターンにおける（１１１）面のピークの半値幅が、３°未満であることを特徴とする半導体装置。
2. 強誘電体キャパシタを有する半導体装置であって、
   前記強誘電体キャパシタの下部電極は、
   前記強誘電体キャパシタを素子に接続する導電性プラグ上に位置するチタンアルミナイトライド（ＴｉＡｌＮ）膜と、
   前記チタンアルミナイトライド膜上に位置し、拡散チタン粒子を含有するイリジウム（Ｉｒ）膜と、
   を有することを特徴とする半導体装置。
3. 半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
   前記導電性プラグ上に第１のチタン膜を形成し、前記第１のチタン膜を熱処理して第１のチタンナイトライド膜を形成し、
   前記第１のチタンナイトライド膜上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
   前記酸素バリア層上に、第２のチタン（Ｔｉ）膜を形成する工程と、
   前記第２のチタン膜を窒素雰囲気中で熱処理して第２のチタンナイトライド（ＴｉＮ）膜を形成する工程と、
   前記チタンナイトライド膜上に、強誘電体キャパシタを構成する下部電極膜を形成する工程と
   を含むことを特徴とする半導体装置の製造方法。
4. 半導体基板上の絶縁膜に、前記半導体基板上の素子に接続する導電性プラグを形成する工程と、
   前記導電性プラグ上に、チタンアルミナイトライドから成る酸素バリア層を形成する工程と、
   前記酸素バリア層上に、チタン（Ｔｉ）膜を形成する工程と、
   前記チタン膜上に、イリジウム膜を形成する工程と、
   熱処理により、前記チタン膜を構成するチタン粒子を、前記イリジウム膜と前記チタンアルミナイトライド膜中に拡散させて、最終的に前記チタン膜をなくす工程と、
   を含み、前記拡散チタン粒子を含むイリジウム膜と、チタンアルミナイトライド膜で強誘電体キャパシタの下部電極を形成することを特徴とする半導体装置の製造方法。

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