JP4643499B2

JP4643499B2 - 情報処理装置

Info

Publication number: JP4643499B2
Application number: JP2006160673A
Authority: JP
Inventors: 司八木
Original assignee: Alaxala Networks Corp
Current assignee: Alaxala Networks Corp
Priority date: 2006-06-09
Filing date: 2006-06-09
Publication date: 2011-03-02
Anticipated expiration: 2026-06-09
Also published as: JP2007328671A

Description

本発明は、ＰＣ、サーバ、スイッチ、ルータ等の情報処理装置に係り、特に低消費電力性に配慮した情報処理装置に関する。

特許文献１には、ネットワークに接続される情報処理装置が、ネットワーク接続と周辺Ｉ／Ｏ部からの入力とＣＰＵが実行中の処理動作状態とに応じた３つの省電力モードを持ち、省電力を実現する発明が記載されている。

しかし、特許文献１では、省電力モードから通常の状態へ復帰する処理が複雑で、復帰までに長い時間を要すことから、この間の処理が待たされることとなり、情報処理装置の性能が劣化する虞がある。

特開平７-１３４６２８号公報

イーサネット（登録商標）処理部の受信部および送信回路は、データが流れていない時でもタイミング信号が転送されて、必要ない時にも回路が動作して無駄に電力を消費してしまう問題がある。

上述した課題は、第１の受信部と、第１の受信部から第１のクロックを受信する受信クロック制御部と、受信クロック制御部から第２のクロックを受信し、第１の受信部からデータを受信する第２の受信部と、を含み、受信クロック制御部は、第２の受信部が動作状態に無いことを検出したとき、第２の受信部への第２のクロックを停止する情報処理装置により、達成できる。

また、第１の送信部と、第１の送信部から第１のクロックを受信する送信クロック制御部と、送信クロック制御部から第２のクロックを受信し、第１の送信部にデータを送信する第２の送信部と、を含み、送信クロック制御部は、第２の送信部が動作状態に無いことを検出したとき、第２の送信部への第２のクロックを停止する情報処理装置により、達成できる。

イーサネット処理部において、リンクダウン状態のデータが流れていない期間および、リンクアップ状態の送受信データが存在しない期間の回路の不要な動作を抑えることで消費電力を抑えた情報処理装置を提供することができる。

以下本発明の実施の形態について、実施例を用いて図面を参照しながら説明する。なお、実質同一部位については、同じ参照番号を振り、説明は繰り返さない。ここで、図１はイーサネット処理部と上位装置のブロック図である。図２は受信クロック制御部のフロー図である。図３は受信側の信号のタイミング図である。図４は送信クロック制御部のフロー図である。図５は送信側の信号のタイミング図である。図６はルータのブロック図である。図７はネットワークのブロック図である。

図１において、イーサネット処理部１００は、ＭＡＣ受信部３、ＭＡＣ送信部４、ＰＨＹ受信部５、ＰＨＹ送信部６、受信クロック制御部７、送信クロック制御部８から構成される。ＭＡＣ受信部３は、上位受信Ｉ／Ｆ回路３１、受信フレーム処理部３２、受信部３３からなる。ＭＡＣ送信部４は、上位送信Ｉ／Ｆ回路４１、送信フレーム処理部４２、送信回路４３からなる。イーサネット処理部１００は、上位機能部２と双方向接続されている。

図１のイーサネット処理部は、イーサネットに接続される端末、コンピュータ、スイッチ、ルータなどに含まれる標準的なイーサネット処理部である。イーサネット処理部は、送信側と受信側とに分けることが、可能である。ここでは、まず受信側を説明して、追って送信側を説明する。

ＰＨＹ受信部５は、ネットワークから届いた直列信号である受信データを引き取り、この直列信号からタイミング信号であるＲＸ−ＣＬＫ信号と並列のデータ信号であるＲＸＤ信号に分離する。ここで、ＰＨＹ受信部５が受信データをＭＡＣ受信部３へ転送している間は、ＲＸＤＶ信号が“１”となって受信データが存在することが示される。ＭＡＣ受信部３は、ＰＨＹ受信部５からＲＸＤ信号として渡される受信データを、ＲＸ−ＣＬＫＧ信号をタイミング信号して使って引き取り、上位機能部２へ渡す。

受信部３３は、受信データからイーサネットフレームを組み立てて、受信フレーム処理部３２へ渡す。受信フレーム処理部３２は、受信したフレームを解析して、自分宛のデータであるか否か、誤りがないかなどの判断をして、正しく引き取るべきデータを上位受信Ｉ／Ｆ部３１へ渡す。上位受信Ｉ／Ｆ部３１は、受信データを上位機能部２とのインタフェースを使って受信データを転送する。受信フレーム処理部３２は、フレームの受信開始から、上位受信Ｉ／Ｆ部３１へのデータ転送完了まで、受信クロック制御部７へのＲＸ−ＦＲ信号を、”１”とする。上位受信Ｉ／Ｆ部３１は、データの受信開始から、上位機能部２へのデータ転送完了まで、受信クロック制御部７へのＲＸ−ＵＰ信号を、”１”とする。受信クロック制御部７は、ＲＸＤＶ信号とＲＸ−ＦＲ信号とＲＸ−ＵＰ信号の状態で判断して、入力されるＲＸ−ＣＬＫ信号をＲＸ−ＣＬＫＧ７５として出力するか否か制御する。

ネットワークから受信したデータは、ＰＨＹ受信部５がネットワークから引き取り、ＭＡＣ受信部３にて処理され、上位機能部２に渡る。従来のイーサネット処理部では、ＰＨＹ受信部５とＭＡＣ受信部３の間の信号は、ＲＸＤＶ（Received Data Valid）信号、ＲＸ−ＣＬＫ（Received Clock）信号、ＲＸＤ（Received Data）信号である。これら信号はＭＩＩ（Media Independent Interface）またはＲＭＩＩ（Reduced MII）と呼ばれるイーサネット処理部の標準インタフェースである。ＲＸＤＶ信号は、ＰＨＹ受信部５とＭＡＣ受信部３の間に受信データが存在することを示し“１”の時にＲＸＤ信号として受信データが流れ、ＲＸ−ＣＬＫＧ（Gated Clock）信号がタイミング信号となってＭＡＣ受信部３が動作して、受信データがＭＡＣ受信部３へ渡される。

受信クロック制御部７は、ＲＸ−ＣＬＫ信号を制御してＲＸ−ＣＬＫＧ信号を生成する。受信クロック制御部７は、受信データがない時、ＲＸ−ＣＬＫＧ信号を生成しない。この結果、ＭＡＣ受信部３の不要な動作を停止させ、電力消費を防ぐことができる。

受信クロック制御部７の動作は次の通りである。ＰＨＹ受信部５がデータを受信してＲＸＤＶ信号が“０”から“１”に変化すると、受信クロック制御部７はそれまで止めていたＲＸ−ＣＬＫＧ信号へＲＸ−ＣＬＫ信号を転送する。ＲＸ−ＣＬＫＧ信号は、ＭＡＣ受信部３へタイミング信号として転送される。その後、受信データがＭＡＣ受信部３３に引き取られてＲＸＤＶ信号が“０”となった後、さらに十分にＭＡＣ受信部３に引き取られた時点で、受信クロック制御部７はＲＸ−ＣＬＫＧ信号へのＲＸ−ＣＬＫ信号の転送を停止する。ここで、受信データがＭＡＣ受信部３に十分に引き取られた時点とは、受信部３３が受信データを受信フレーム処理部３２に渡し、さらに受信フレーム処理部３２が受信データを上位受信Ｉ／Ｆ回路３１に渡し、上位受信Ｉ／Ｆ回路３１の処理が終了した時点である。受信部３３が受信フレーム処理部３２に受信データを渡したことは、ＲＸ−ＦＲ（Received Frame）信号にて受信クロック制御部７に伝えられる。上位受信Ｉ／Ｆ回路３１の処理中はＲＸ−ＵＰ（Received UP）信号にて受信クロック制御部７に伝えられる。このように、受信クロック制御部７はＲＸ−ＣＬＫＧ信号へのＲＸ−ＣＬＫ信号の転送を制御し、不要な時間はＭＡＣ受信部３へのタイミング信号を停止させ、電力消費を防ぐことができる。

図２において、受信クロック制御部７は、電源投入後、まずＲＸ−ＣＬＫＧ信号を停止する（Ｓ２１）。受信クロック制御部７は、ＲＸＤＶ信号とＲＸ−ＦＲ信号とＲＸ−ＵＰ信号の状態を監視し（Ｓ２２）、どれか一つでも”１”となったとき（ＹＥＳ）、ステップ２３に遷移する。ステップ２３では、受信クロック制御部７は、ＲＸ-ＣＬＫ信号をそのままＲＸ-ＣＬＫＧ信号とする。このあと、再度受信クロック制御部７は、ＲＸＤＶ信号とＲＸ−ＦＲ信号とＲＸ−ＵＰ信号の状態を監視し（Ｓ２４）、全て”０”となったとき（ＹＥＳ）、ステップ２１に遷移する。

図３において、（ａ）は受信クロック制御部が受信するＲＸＤＶ信号、（ｂ）は受信クロック制御部が受信するＲＸ−ＦＲ信号、（ｃ）は受信クロック制御部が受信するＲＸ−ＵＰ信号、（ｄ）は受信クロック制御部が受信するＲＸ−ＣＬＫ信号（ｅ）は受信クロック制御部が生成するＲＸ−ＣＬＫＧ信号、（ｆ）はＰＨＹ受信部からＭＡＣ受信部へのＲＸＤ信号である。

ＲＸ−ＣＬＫ信号は、受信タイミング信号として常時動作している。ＲＸＤＶ信号は、ＲＸＤ信号と同期して、”１”となる。ＲＸ−ＦＲ信号は、ＲＸＤＶ信号に遅れて、”１”となる。ＲＸ−ＵＰ信号は、ＲＸ−ＦＲ信号に遅れて、”１”となる。受信クロック制御部は、ＲＸＤＶ信号、ＲＸ−ＦＲ信号、ＲＸ−ＵＰ信号のいずれかが、”１”のとき、ＲＸ−ＣＬＫＧ信号をクロックとして、送信する。受信クロック制御部は、ＲＸＤＶ信号、ＲＸ−ＦＲ信号、ＲＸ−ＵＰ信号の全てが、”０”のとき、ＲＸ−ＣＬＫＧ信号を停止し、”０”とする。

図１に戻って、イーサネット処理部の送信側を説明しよう。なお、ＭＡＣ送信部は、下流側のＰＨＹ送信部が生成したクロックに基づいて、データを送信する。
上位処理部２からＭＡＣ送信部４が送信データを引き取り、ＴＸ−ＣＬＫＧ（Transmitter Gated Clock）信号をタイミング信号としてＴＸＤ（Transmitter Data）信号で送信データをＰＨＹ送信部６へ渡す。ここでＭＡＣ送信部４がＰＨＹ送信部６へデータを転送している間はＴＸＥＮ（Transmitter Enable）信号が“１”となって送信データが存在することが示される。上位送信Ｉ／Ｆ部４１は、上位機能部２とのインタフェースを使って引き取った送信データを送信フレーム処理部４２に渡す。送信フレーム処理部４２は送信フレームを組み立てて送信回路４３へ渡す。送信回路４３はＴＸ−ＣＬＫＧ信号をタイミング信号として、送信データをＴＸＤ信号をとしてＰＨＹ送信部６へ渡す。上位送信Ｉ／Ｆ部４１は、送信データの検出から送信フレーム処理部４２への転送終了まで、送信クロック制御部８へのＴＸ−ＵＰ（Transmitter UP）信号を、”１”とする。送信フレーム処理部４２は、上位機能部２からの送信データの検出から送信部４２への転送終了まで、送信クロック制御部８へのＴＸ−ＦＲ（Transmitter Frame）信号を、”１”とする。送信クロック制御部８は、ＴＸＥＮ信号とＴＸ−ＦＲ信号とＴＸ−ＵＰ信号の状態で判断して、ＰＨＹ送信部６から入力されるＴＸ−ＣＬＫ信号をＴＸ−ＣＬＫＧ信号として、ＭＡＣ送信部４へ出力する。

ネットワークへ送信するデータは、上位機能部２からＭＡＣ送信部４に渡され、さらにＰＨＹ送信部６に渡され、後にネットワークへ送信される。従来のイーサネット処理部では、ＰＨＹ送信部６とＭＡＣ送信部４の間の信号は、ＴＸＥＮ信号、ＴＸ−ＣＬＫ信号、ＴＸＤ信号である。これら信号はＭＩＩまたはＲＭＩＩで規定されるイーサネット処理部の標準インタフェースである。ＴＸＥＮ信号は、ＰＨＹ送信部６とＭＡＣ送信部４の間に送信データが存在することを示し“１”の時にＴＸＤを送信データが流れる。

送信クロック制御部８は、ＴＸ−ＣＬＫ信号を制御してＴＸ−ＣＬＫＧ信号を生成する。この結果、送信データが存在しない時のＭＡＣ送信部４の不要な動作を停止させ、電力消費を防ぐことができる。

送信クロック制御部８の動作は次の通りである。送信クロック制御部８は、送信回路４３がＴＸＥＮ信号を“１”にする以前の、ＭＡＣ送信部４の送信動作が必要な時点で、それまで停止させていたＴＸ−ＣＬＫＧ信号にＴＸＣＬＫ信号を転送し、ＭＡＣ送信部４のタイミング信号とする。この後、ＭＡＣ送信部４が動作して送信データが上位送信Ｉ／Ｆ回路４１から送信フレーム処理部４２へ渡され、さらに送信回路４３に渡され、ＰＨＹ送信部６に転送される。ＰＨＹ送信部６に送信データが渡され、ＴＸ−ＵＰ信号、ＴＸ−ＦＲ信号、ＴＸＥＮ信号がいずれも“０”となると、送信クロック制御部８はＴＸ−ＣＬＫＧ８５へのＴＸ−ＣＬＫ８４の転送を停止する。

ここで、ＭＡＣ送信部４の送信動作が必要な時点とは、送信フレーム処理部４２が上位機能部２からの送信データを検出した時点である。この時点では、送信フレーム処理部４２は、送信クロックを供給されていないが、ＴＸ−ＵＰ信号を立ち上げる。この結果、送信クロック制御部８は、送信クロックとして、ＴＸ−ＣＬＫＧ信号を、ＭＡＣ送信部に送信する。このＴＸ−ＣＬＫＧ信号を用いて、上位送信Ｉ／Ｆ回路４１は、送信データを引き取る。このように、送信クロック制御部８はＴＸ−ＣＬＫＧ信号へのＴＸ−ＣＬＫ信号の転送を制御し、不要な時間はＭＡＣ送信部４へのタイミング信号を停止させ、電力消費を防ぐことができる。

図４において、送信クロック制御部８は、電源投入後、まずＴＸ−ＣＬＫＧ信号を停止する（Ｓ４１）。送信クロック制御部８は、ＴＸＥＮ信号とＴＸ−ＦＲ信号とＴＸ−ＵＰ信号の状態を監視し（Ｓ４２）、どれか一つでも”１”となったとき（ＹＥＳ）、ステップ４３に遷移する。ステップ４３では、送信クロック制御部８は、ＴＸ-ＣＬＫ信号をそのままＴＸ-ＣＬＫＧ信号とする。このあと、送信クロック制御部８は、再度ＴＸＥＮ信号とＴＸ−ＦＲ信号とＴＸ−ＵＰ信号の状態を監視し（Ｓ４４）、全て”０”となったとき（ＹＥＳ）、ステップ４１に遷移する。

図５において、（ａ）は送信クロック制御部が受信するＴＸＥＮ信号、（ｂ）は送信クロック制御部が受信するＴＸ−ＦＲ信号、（ｃ）は送信クロック制御部が受信するＴＸ−ＵＰ信号、（ｄ）は送信クロック制御部が受信するＴＸ−ＣＬＫ信号（ｅ）は送信クロック制御部が生成するＴＸ−ＣＬＫＧ信号、（ｆ）はＭＡＣ送信部からＰＨＹ送信部へのＴＸＤ信号である。

ＴＸ−ＣＬＫ信号は、送信タイミング信号として常時動作している。送信フレーム処理部４２は、送信クロックを供給されていないが、ＴＸ−ＵＰ信号を立ち上げる。ＴＸ−ＵＰ信号が立上ったことを検出した送信クロック制御部は、ＴＸ−ＣＬＫＧ信号をクロックとして、送信する。ＴＸ−ＦＲ信号は、ＴＸ−ＵＰ信号に遅れて、”１”となる。ＴＸＥＮ信号は、ＴＸ−ＦＲ信号に遅れて、”１”となる。ＴＸＤ信号は、ＴＸＥＮ信号と同期して、送信される。送信クロック制御部は、ＴＸＥＮ信号、ＴＸ−ＦＲ信号、ＴＸ−ＵＰ信号の全てが、”０”のとき、ＴＸ−ＣＬＫＧ信号を停止し、”０”とする。

なお、上記動作はリンクアップした通信が可能な状態について述べたが、リンクダウン状態でも同様な効果がある。従来のイーサネット処理部ではリンクダウン時は全くデータが流れないにも関わらず、タイミング信号である、ＲＸ−ＣＬＫ信号およびＴＸ−ＣＬＫ信号は転送され、ＭＡＣ受信部およびＭＡＣ送信部は動作する。本実施例のリンクダウン状態では、受信データは全く存在しないので、受信クロック制御部７はＲＸ−ＣＬＫ信号を停止したままとなり、ＭＡＣ受信部の無駄な電力消費を防ぐことになる。同様に、リンクリンクダウン状態では、送信データは全く存在しないので、送信クロック制御部８はＴＸ−ＣＬＫ信号を停止したままとなり、ＭＡＣ送信部の無駄な電力消費を防ぐことになる。

また、受信クロック制御部および送信クロック制御部の動作は、電源の遮断や、状態復帰のための情報の退避や、クロックの変更など複雑な処理が含まれない。この回路自体の消費電力は非常に低いので省電力の効果が大きい。また処理時間も非常に短いため、性能の劣化などの虞もない。

図６において、ルータ（ネットワーク接続装置）８００は、イーサネットとのインタフェースを８回線持つ構成である。イーサネット処理部１００−１〜１００−８は、いずれも図１を用いて説明したイーサネット処理部であり、それぞれ情報処理装置との間でデータの受信処理および送信処理をする。ルーティング処理部２００は、イーサネット処理部１００から引き取った受信データを解析して、送信先および優先度などを求めるなどの処理をして優先処理部３００へ渡す。また、ルーティング処理部２００は優先処理部３００から引き取った送信データを解析して、正しい送信先のイーサネット処理部１００へデータを渡す。優先処理部３００はルーティング処理部２００から引き取った受信データを一時蓄えて、優先度に従ってスイッチング処理部４００へ受信データを渡す。また優先処置部３００はスイッチング処理部４００から引き取った送信データを一時蓄えて、優先度に従ってルーティング処理部２００に渡す。スイッチング処理部４００は、受信データをルーティング処理部３００から引き取り、その優先度に従ってスイッチング処理して、優先処理部３００へデータを渡す。共通制御部５００は、ルータ内の各部を制御するＣＰＵ、プログラムを格納するメモリ、オペレータとのインタフェース回路など装置としての共通回路である。
したがって、このルータは、低消費電力のイーサネット処理部を８回線備えているので、低消費電力となる効果がある。

図７において、ネットワーク１０００は、７台の端末（ＰＣ）６００とサーバ７００がそれぞれイーサネットにてルータ８００を介して接続された構成である。端末６００−１〜６００−７と、サーバ７００、ルータ８００には、図１を用いて説明したイーサネット処理部１００が適用できる。ここで、端末６００、サーバ７００およびルータ８００は、いずれも情報処理装置である。また、情報処理装置には、スイッチを含む。
したがって、このネットワークは、低消費電力のイーサネット処理部を１６回線備えているので、低消費電力となる効果がある。また、低消費電力の情報処理装置を提供することができる。

イーサネット処理部と上位装置のブロック図である。受信クロック制御部のフロー図である。受信側の信号のタイミング図である。送信クロック制御部のフロー図である。送信側の信号のタイミング図である。ルータのブロック図である。ネットワークのブロック図である。

符号の説明

２…上位機能部、３…ＭＡＣ受信部、４…ＭＡＣ送信部、５…ＰＨＹ受信部、６…ＰＨＹ送信部、７…受信クロック制御部、８…送信クロック制御部、３１…上位受信Ｉ／Ｆ部、３２…受信フレーム処理部、３３…受信部、４１…上位送信Ｉ／Ｆ部、４２…送信フレーム処理部、４３…送信回路、１００…イーサネット処理部、２００…ルーティング処理部、３００…優先処理部、４００…スイッチング処理部、５００…共通制御部、６００…端末（ＰＣ）、７００…サーバ、８００…ルータ（ネットワーク接続装置）、１０００…ネットワーク。

Claims

第１の受信部と、前記第１の受信部から第１のクロックを受信する受信クロック制御部と、前記受信クロック制御部から第２のクロックを受信し、前記第１の受信部からデータを受信する第２の受信部と、を含む情報処理装置であって、
前記受信クロック制御部は、前記第２の受信部が動作状態に無いことを検出したとき、前記第２の受信部への前記第２のクロックを停止することを特徴とする情報処理装置。
請求項１に記載の情報処理装置であって、
前記第２の受信部は、前記データからフレームを組み立てることを特徴とする情報処理装置。
請求項１または請求項２に記載の情報処理装置であって、
さらに、前記第２の受信部に接続されたスイッチング処理部を含むことを特徴とする情報処理装置。
第１の送信部と、前記第１の送信部から第１のクロックを受信する送信クロック制御部と、前記送信クロック制御部から第２のクロックを受信し、前記第１の送信部にデータを送信する第２の送信部と、を含む情報処理装置であって、
前記送信クロック制御部は、前記第２の送信部が動作状態に無いことを検出したとき、前記第２の送信部への前記第２のクロックを停止することを特徴とする情報処理装置。
請求項４に記載の情報処理装置であって、
前記第２の送信部は、上位から受け取ったデータからフレームを組み立て、前記データを生成することを特徴とする情報処理装置。
請求項４または請求項５に記載の情報処理装置であって、
さらに、前記第２の送信部に接続されたスイッチング処理部を含むことを特徴とする情報処理装置。