JP4648779B2

JP4648779B2 - ディジタル・アナログ変換器

Info

Publication number: JP4648779B2
Application number: JP2005198610A
Authority: JP
Inventors: 厚志平間
Original assignee: Oki Semiconductor Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 2005-07-07
Filing date: 2005-07-07
Publication date: 2011-03-09
Anticipated expiration: 2025-07-07
Also published as: US20070008203A1; JP2007019801A; US7295142B2

Description

本発明は、ディジタル信号に応じた電圧を発生して液晶ディスプレイを駆動する液晶駆動回路等に適用するディジタル・アナログ変換器（以下、「ＤＡＣ」という）に関するものである。

特開２００２−２６７３２号公報

図２は、上記特許文献１に記載された従来のＤＡＣの構成図である。
このＤＡＣは、ｋ（＝ｍ＋ｎ）ビットのディジタル信号ＤＩの上位（ＭＳＢ）のｍビットの値に従って、０から２^ｍまでの電圧の内の隣接する１対の電圧を選択して上限電圧ＶＨと下限電圧ＶＬとして出力する第１段変換部１と、この上限電圧ＶＨと下限電圧ＶＬの間の電圧を２^ｎ等分して、ディジタル信号ＤＩの下位（ＬＳＢ）のｎビットの値に従っていずれか１つを選択する第２段変換部２を有する２段変換方式のものである。

第２段変換部２は、上限電圧ＶＨと下限電圧ＶＬの間の電圧を２^ｎ等分する抵抗分圧器３と、２^ｎ個の分圧電圧の内の１つを選択して出力するスイッチ群４、及びｎビットの値をデコードしてスイッチ群４の中の１つのスイッチをオン状態にするためのデコーダ（ＤＥＣ）２ａで構成されている。

第２段変換部２の出力側、即ちスイッチ群４の出力側には、ボルテージフォロワ接続された演算増幅器（ＯＰ）５による出力バッファを介して、液晶ディスプレイ等の容量性の負荷ＣＬが接続されている。

このＤＡＣでは、第１段変換部１において、低インピーダンスの基準電圧源から与えられる０から２^ｍまでの電圧の内の隣接する１対の電圧ＶＨ，ＶＬが、ディジタル信号ＤＩのＭＳＢに基づいて選択される。更に、第２段変換部２において、電圧ＶＨ，ＶＬを２^ｎ等分した電圧の中から、ディジタル信号ＤＩのＬＳＢで指定される電圧が選択される。

しかしながら、前記ＤＡＣでは、第１段変換部１に与えられる０から２^ｍまでの電圧は、一般的に低抵抗を用いた抵抗分圧器で生成されている。そして、第１段変換部１から出力される電圧ＶＨ，ＶＬの間に、第２段変換部２の抵抗分圧器３が並列に接続されるので、この抵抗分圧器３の抵抗値が小さいと電圧ＶＨ，ＶＬが変動してしまい、正確なアナログ電圧が得られなくなる。また、液晶ディスプレイ等の場合、低抵抗を用いた抵抗分圧器には、表示電極の数だけＤＡＣが並列に接続されるので、同時に動作する複数のＤＡＣの影響によって基準電圧の変動が更に大きくなるという課題があった。

一方、抵抗分圧器３の抵抗値を大きくすると、演算増幅器５の入力容量とで構成される積分回路の時定数が大きくなり、応答速度が低下して速い動きに追随した表示を行うことができないという課題があった。

本発明は、変換精度が高くかつ応答速度の速い２段変換方式のＤＡＣを提供すること目的としている。

本発明は、ｋビットのディジタル信号をアナログ電圧に変換するＤＡＣを次のように構成している。

即ち、このＤＡＣは、下位基準電圧と上位基準電圧の間を分圧して複数の階調電圧を生成する第１の分圧器と、前記ディジタル信号の上位ｍビットの値に従って前記複数の階調電圧の中から隣接する１対の下限電圧と上限電圧を選択する第１のセレクタと、前記下限電圧と上限電圧の間を抵抗で分圧して複数の分圧電圧を生成する第２の分圧器と、前記ディジタル信号の下位ｎビットの値に従って前記複数の分圧電圧の中から該当する電圧を出力電圧として選択する第２のセレクタと、前記第２の分圧器の抵抗に並列に設けられ、所定の期間該抵抗の入出力端を短絡するスイッチとを備えている。

本発明では、ディジタル信号が変化したときに、一定期間だけ与えられるロード信号に従って、第２の分圧器の抵抗がスイッチで短絡される。このため、第２の分圧器の全体の抵抗値が小さくなり、この第２の分圧器に接続される第２のセレクタやバッファアンプまたは負荷が有する入力容量とで構成される積分回路の時定数を小さくすることができる。これにより、出力電圧はディジタル信号の変化に追随して急速に変化する。更に、ロード信号が停止するとスイッチが開放され、第２の分圧器の抵抗値は正規の値に戻るので、出力電圧は短時間の内に正規の電圧に変化する。従って、変換精度が高くかつ応答速度の速いＤＡＣが得られるという効果がある。

前記スイッチに代えて、第２の分圧器の各抵抗の抵抗値を所定の値に低減するスイッチを設け、ディジタル信号が変化したときに一定時間だけ与えられるロード信号に従って、これらのスイッチを制御するように構成しても良い。

この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。

図１は、本発明の実施例１を示すＤＡＣの構成図である。
このＤＡＣは、ｋ（＝ｍ＋２）ビットのディジタル信号ＤＩに従って液晶ディスプレイを駆動するための出力電圧ＯＵＴを生成するもので、図２と同様の２段変換方式のＤＡＣである。

このＤＡＣは、駆動電圧としての下位基準電圧ＶＲＬ（例えば、８Ｖ）から上位基準電圧ＶＲＨ（例えば、１６Ｖ）までの電圧を分圧して２^ｍ＋１種類の階調電圧を生成する１段目の抵抗分圧器１０を有している。抵抗分圧器１０は、抵抗値ｒが１００Ω程度の抵抗を２^ｍ個直列に接続し、その両端及び各接続点から２^ｍ＋１種類の階調電圧が出力されるように構成したものである。抵抗分圧器１０から出力される２^ｍ＋１種類の階調電圧は、１段目のセレクタ（ＳＥＬ）２０に与えられるようになっている。

セレクタ２０は、２^ｍ＋１種類の階調電圧の中から、ディジタル信号ＤＩの上位ｍビットに従って隣接する１対の階調電圧を選択し、下限電圧ＶＬ及び上限電圧ＶＨとして出力するものである。

セレクタ２０から出力される下限電圧ＶＬは、２段目の抵抗分圧器を構成する抵抗３１^１の一端に与えられ、この抵抗３１_１の他端がノードＮ１に接続されている。ノードＮ１はスイッチ３２を介して抵抗３１_２の一端に接続され、この抵抗３１_２の他端がノードＮ２に接続されている。ノードＮ２は抵抗３１_３を介してノードＮ３に接続され、このノードＮ３に抵抗３１_４の一端が接続されている。そして、抵抗３１_４の他端に、セレクタ２０から出力される上限電圧ＶＨが与えられている。これらの抵抗３１_１〜３１_４の各抵抗値Ｒは、抵抗分圧器１０を構成する抵抗に比べて極めて大きな値（例えば、２００ｋΩ）に設定されている。

ノードＮ１，Ｎ２間、ノードＮ２，Ｎ３間、及び抵抗３１_４の端子間には、それぞれスイッチ３３_１，３３_２，３３_３が接続されている。これらのスイッチ３３_１〜３３_３は、ロード信号ＬＤがレベル“Ｈ”のときにオン状態となり、ノード間の抵抗を短絡するようになっている。なお、ロード信号ＬＤは、ディジタル信号ＤＩが変化したときに一定時間だけ“Ｈ”になる信号である。ノードＮ１〜Ｎ３には、２段目のセレクタ４０が接続されている。

セレクタ４０は、ディジタル信号ＤＩの下位２ビットに従って対応するノードの電圧を選択するもので、このディジタル信号ＤＩの下位２ビットをデコードするデコーダ４１と、デコーダ４１でデコードされた信号でオン／オフ制御されるスイッチ４２_１〜４２_４で構成されている。

デコーダ４１は、ディジタル信号ＤＩの下位２ビットの値０，１，２，３に応じて、それぞれ信号ｓ０，ｓ１，ｓ２，ｓ３を“Ｈ”にするものである。なお、該当しない信号は、すべてレベル“Ｌ”である。また、デコーダ４１は、信号ｓ０の論理レベルを反転した信号／ｓ０を同時に出力し、この信号／ｓ０がスイッチ３２に与えられるようになっている。なお、スイッチ３２は、信号／ｓ０が“Ｈ”のときにオン状態となるように構成されている。

スイッチ４２_１は、ノードＮ１と出力側のノードＮ４との間に接続され、信号ｓ０で制御されるものである。スイッチ４２_２はノードＮ１，Ｎ４間に接続され、信号ｓ１で制御されるものである。スイッチ４２_３はノードＮ２，Ｎ４間に接続され、信号ｓ２で制御されるものである。また、スイッチ４２_４はノードＮ３，Ｎ４間に接続され、信号ｓ３で制御されるものである。これらのスイッチ４２_１〜４２_４は、それぞれ信号ｓ０〜ｓ３が“Ｈ”のときにオン状態となるように構成されている。

ノードＮ４には、ボルテージフォロワ接続された演算増幅器５０よる出力バッファが接続され、この演算増幅器５０の出力信号ＡＯがスイッチ６０を介して、液晶ディスプレイ等の容量性の負荷ＣＬに、出力電圧ＯＵＴとして与えられるようになっている。スイッチ６０は、ロード信号ＬＤを反転した反転ロード信号／ＬＤが“Ｈ”のときに、オン状態となるように構成されている。

なお、この図１には、１段目の抵抗分圧器１０の出力側に、セレクタ２０，４０等によるＤＡＣが１組だけ接続されているが、実際の液晶駆動回路として適用するときには抵抗分圧器１０の出力側に、液晶ディスプレイの表示電極の数だけ、同様のＤＡＣが並列に接続される。

図３は、図１の動作を示す信号波形図である。以下、この図３を参照しつつ、図１の動作を説明する。

例えば、動作が安定した時刻ｔ０におけるディジタル信号ＤＩの上位ｍビットにより、セレクタ２０において下限電圧ＶＬ及び上限電圧ＶＨとして、それぞれ９．０Ｖと９．１Ｖが選択され、このディジタル信号ＤＩの下位２ビットの値が０であるとする。この時、ロード信号ＬＤは“Ｌ”で、スイッチ３３_１〜３３_３はすべてオフ状態となり、スイッチ６０はオン状態となっている。

ディジタル信号ＤＩの下位２ビットの値が０であるので、デコーダ４１から出力される信号ｓ０，／ｓ０は、それぞれ“Ｈ”，“Ｌ”である。このため、スイッチ３２はオフ状態となり、下限電圧ＶＬが抵抗３１_１、ノードＮ１及びスイッチ４２_１を通って、ノードＮ４に与えらえる。従って、ノードＮ４の電圧ＶＮ４は、９．０Ｖである。これにより、演算増幅器５０から下限電圧ＶＬ（９．０Ｖ）が出力信号ＡＯとして出力され、スイッチ６０を介して液晶ディスプレイＣＬに出力電圧ＯＵＴとして与えられている。

時刻ｔ１において、ディジタル信号ＤＩが変化して、その上位ｍビットによって下限電圧ＶＬ及び上限電圧ＶＨとして、それぞれ１１．５Ｖと１１．６Ｖが選択され、その下位２ビットの値が１になったとする。ディジタル信号ＤＩの変化と共に、ロード信号ＬＤも一定時間だけ“Ｈ”となる。

ディジタル信号ＤＩの下位２ビットの値が１であるので、信号／ｓ０，ｓ１が“Ｈ”となり、信号ｓ０，ｓ２，ｓ３は“Ｌ”となる。このため、スイッチ３２，４２_２がオン状態となる。また、ロード信号ＬＤが“Ｈ”であるので、スイッチ３３_１〜３３_３はオン状態となる。これにより、抵抗３１_２〜３１_４が、それぞれスイッチ３３_１〜３３_３によって短絡され、ノードＮ１〜Ｎ３の電圧は上限電圧ＶＨ（１１．６Ｖ）となる。更に、ノードＮ１の電圧は、スイッチ４２_２を介してノードＮ４に伝えられる。このとき、ノードＮ４には、オン状態のスイッチ３３_１〜３３_３を介して上限電圧ＶＨが印加されるので、このノードＮ４の電圧ＶＮ４は、演算増幅器５０の入力容量等にかかわらず、急速に上限電圧ＶＨの１１．６Ｖまで上昇する。電圧ＶＮ４は演算増幅器５０から出力信号ＡＯとして出力されるが、出力側のスイッチ６０がオフ状態であるので、出力電圧ＯＵＴは出力されない。

時刻ｔ２において、ディジタル信号ＤＩの値はそのままで、ロード信号ＬＤが“Ｌ”に戻る。これにより、スイッチ３３_１〜３３_３がオフ状態となり、電圧ＶＬ〜ＶＨ間は、直列接続された４つの抵抗３１_１〜３１_４で接続される。これにより、ノードＮ１は、１１．６Ｖから正規の１１．５２５Ｖへ変化し、ノードＮ４の電圧ＶＮ４も同様に、１１．６Ｖから１１．５２５Ｖに変化する。このとき、演算増幅器５０の入力容量等は既に１１．６Ｖに充電されているので、ノードＮ４の電圧ＶＮ４は、短時間の内に１１．５２５Ｖに変化することができる。電圧ＶＮ４は演算増幅器５０から出力信号ＡＯとして出力され、オン状態となった出力側のスイッチ６０を介して、出力電圧ＯＵＴとして液晶ディスプレイＣＬに与えられる。

以下同様に、一定周期でディジタル信号ＤＩの値が変化するたびに、同様の動作が繰り返される。

以上のように、この実施例１のＤＡＣは、ディジタル信号ＤＩの値が変化したときに、２段目の抵抗分圧器を構成する抵抗３１_２〜３１_４を短絡してノードＮ１〜Ｎ３を電圧を急速に上限電圧ＶＨにすると共に、演算増幅器５０の入力側のノードＮ４をこの上限電圧ＶＨに充電するためのスイッチ３３_１〜３３_３を有している。これにより、ディジタル信号ＤＩの値が大きく変化しても、高い変換精度でかつ速い応答速度でその値に対応した出力信号ＡＯを出力することができるという利点がある。

また、２段目の抵抗分圧器３１_１〜３１_４に直列にスイッチ３２を設け、ディジタル信号ＤＩの下位２ビットの値が０のときに、セレクタ２０の出力側からこの抵抗分圧器を切り離して、ノードＮ４に下限電圧ＶＬを取り出すように構成している。これにより、下位２ビットの値が０のときに、２段目の抵抗分圧器が並列に接続されないので、誤差を更に少なくすることができる。

なお、本発明は、上記実施例１に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
（１）２段目のセレクタ４０では、ディジタル信号ＤＩの下位２ビットによって最終的な電圧を選択するように構成しているが、２ビットに限定せず、下位３ビットや４ビットを用いて目的の電圧を選択するようにすることもできる。
（２）ディジタル信号ＤＩの下位２ビットの値が０のときに、スイッチ３２によってセレクタ２０の出力側から２段目の抵抗分圧器を切り離し、ノードＮ４に下限電圧ＶＬを取り出すように構成しているが、常時接続された２段目の抵抗分圧器とこの分圧器の出力を選択するセレクタを用いて構成しても良い。
（３）ロード信号ＬＤが“Ｈ”のときに、ノードＮ４には上限電圧ＶＨが出力されるように構成しているが、下限電圧ＶＬを出力するようにスイッチ３２，３３の位置を変更しても良い。
（４）出力側のスイッチ６０は省略可能である。

図４は、本発明の実施例２を示すＤＡＣの構成図であり、図１中の要素と共通の要素には共通の符号が付されている。

このＤＡＣは、図１中の２段目の抵抗分圧器の抵抗３１_１〜３１_４とこれらの抵抗３１_２〜３１_４を短絡するためのスイッチ３３_１〜３３_３に代えて、構成が若干異なる抵抗分圧器とスイッチ群を設けている。

即ち、セレクタ２０から出力される電圧ＶＬはノードＮ０に与えられ、このノードＮ０とノードＮ１の間に抵抗３５_１が接続されている。更に、ノードＮ１，Ｎ２間に抵抗３５_２が接続され、ノードＮ２，Ｎ３間に抵抗３５_３が接続されている。また、セレクタ２０から出力される電圧ＶＨは、抵抗３５_４を介してノードＮ３に接続されている。これらの抵抗３５_１〜３５_４の抵抗値Ｒは同一の値で、抵抗分圧器１０を構成する抵抗に比べて極めて大きな値（例えば、２００ｋΩ）に設定されている。

これらの抵抗３５_１〜３５_４には、それぞれ中間タップが設けられ、これらの中間タップが、それぞれスイッチ３６_１〜３６_４によって短絡されるようになっている。スイッチ３６_１〜３６_４は、ロード信号ＬＤが“Ｈ”のときにオン状態となるもので、これらのスイッチ３６_１〜３６_４がオンのとき、抵抗３５_１〜３５_４の値は、例えば１／２程度に減少するように構成されている。

ノードＮ０，Ｎ１，Ｎ２，Ｎ３は、ディジタル信号ＤＩの下位２ビットの値に従って入力側を選択するセレクタ４０に接続され、このセレクタ４０で選択されて出力される電圧ＶＮ４が演算増幅器５０に与えられるようになっている。その他の構成は、図１と同様である。

このＤＡＣでは、ディジタル信号ＤＩが一定周期で変化すると、その変化と同時に一定時間だけロード信号ＬＤが“Ｈ”になる。これにより、スイッチ３６_１〜３６_４がオン状態となり、セレクタ２０の出力側に並列に接続される２段目の抵抗分圧器の抵抗３５_１〜３５_４の値が、通常の値の１／２に減少する。このため、演算増幅器５０に与えられる電圧ＶＮ４は、比較的速く最終的な電圧に変化する。但し、この時点では、２段目の抵抗分圧器の抵抗値が小さいため、これが１段目の抵抗分圧器１０に並列接続されることにより、セレクタ２０から出力される１対の電圧ＶＬ，ＶＨは、誤差を生じている。

次に、ロード信号ＬＤが“Ｌ”に戻ると、スイッチ３６_１〜３６_４がオフ状態となり、セレクタ２０の出力側に並列に接続される２段目の抵抗分圧器の抵抗３５_１〜３５_４の値は、通常の値となる。これにより、セレクタ２０から出力される１対の電圧ＶＬ，ＶＨは、誤差の少ない電圧に修正される。これに従い、セレクタ４０から出力される電圧ＶＮ４も正しい値に修正される。この時の修正量は極めて僅かであるので、短時間のうちに修正動作は完了する。

以上のように、この実施例２のＤＡＣは、ディジタル信号ＤＩの値が変化したときに、２段目の抵抗分圧器を構成する抵抗３５_１〜３５_４の各抵抗値を減少させるためのスイッチ３６_１〜３６_４を有しているので、ディジタル信号ＤＩの値が変化したときに、演算増幅器５０の入力側を目的の電圧に急速に近付けることができる。更にその後、抵抗３５_１〜３５_４の値を正規の値に戻すようにしているので、短時間のうちに修正動作を行うことができる。これにより、実施例１と同様の利点がある。

なお、この実施例２では、ロード信号ＬＤが“Ｈ”の期間に演算増幅器５０の入力側が目的の電圧に近付けられるので、セレクタ２０で選択される一対の電圧ＶＬ，ＶＨの電位差が大きい場合（例えば、０．５Ｖ以上）に、実施例１に比べて効果がある。（実施例１の場合は、ロード信号ＬＤが“Ｈ”の期間に演算増幅器５０の入力側が電圧ＶＨとなり、ロード信号ＬＤが“Ｌ”に戻った後で、下位２ビットで指定される目的の電圧に変化する。）

なお、本発明は、上記実施例２に限定されず、種々の変形が可能である。この変形例としては、例えば、実施例１における変形例（１）と同様に、２段目のセレクタ４０において、ディジタル信号ＤＩの下位３ビットや４ビットを用いて最終的な電圧を選択するようにすることができる。

なお、この実施例中に示した電圧や抵抗の値は一例であって、適用する回路の条件に合わせて任意に設定することができる。

本発明の実施例１を示すＤＡＣの構成図である。従来のＤＡＣの構成図である。図１の動作を示す信号波形図である。本発明の実施例２を示すＤＡＣの構成図である。

符号の説明

１０抵抗分圧器
２０，４０セレクタ
３１抵抗
３２，３３，４２，６０スイッチ
４１デコーダ
５０演算増幅器

Claims

ｋビットのディジタル信号をアナログ電圧に変換するディジタル・アナログ変換器であって、
下位基準電圧と上位基準電圧の間を分圧して複数の階調電圧を生成する第１の分圧器と、
前記ディジタル信号の上位ｍビットの値に従って前記複数の階調電圧の中から隣接する１対の下限電圧と上限電圧を選択する第１のセレクタと、
前記下限電圧と上限電圧の間を抵抗で分圧して複数の分圧電圧を生成する第２の分圧器と、
前記ディジタル信号の下位ｎビットの値に従って前記複数の分圧電圧の中から該当する電圧を出力電圧として選択する第２のセレクタと、
前記第２の分圧器の抵抗に並列に設けられ、所定の期間該抵抗の入出力端を短絡するスイッチとを、
備えたことを特徴とするディジタル・アナログ変換器。
ｋビットのディジタル信号をアナログ電圧に変換するディジタル・アナログ変換器であって、
下位基準電圧と上位基準電圧の間を分圧して複数の階調電圧を生成する第１の分圧器と、
前記ディジタル信号の上位ｍビットの値に従って前記複数の階調電圧の中から隣接する１対の下限電圧と上限電圧を選択する第１のセレクタと、
前記下限電圧と上限電圧の間を抵抗で分圧して複数の分圧電圧を生成する第２の分圧器と、
前記ディジタル信号の下位ｎビットの値に従って前記複数の分圧電圧の中から該当する電圧を出力電圧として選択する第２のセレクタと、
前記第２の分圧器の抵抗に並列に設けられ、所定の期間に該抵抗の抵抗値を低減するスイッチとを、
備えたことを特徴とするディジタル・アナログ変換器。
前記所定の期間とは、前記ディジタル信号が変化した後の一定期間であることを特徴とする請求項１または２のいずれかに記載のディジタル・アナログ変換器。
前記スイッチは、ロード信号によって制御されることを特徴とする請求項１〜３のいずれかに記載のディジタル・アナログ変換器。
前記階調電圧は、２^ｍ＋１種類であることを特徴とする請求項１〜４のいずれかに記載のディジタル・アナログ変換器。
前記第２の分圧器の抵抗は、２^ｎ個であることを特徴とする請求項５に記載のディジタル・アナログ変換器。
ｋビットのディジタル信号をアナログ電圧に変換するディジタル・アナログ変換器であって、
下位基準電圧と上位基準電圧の間を分圧して複数の階調電圧を生成する第１の分圧器と、
前記ディジタル信号の上位ｍビットの値に従って前記複数の階調電圧の中から隣接する１対の下限電圧と上限電圧を選択する第１のセレクタと、
前記下限電圧と上限電圧の間を抵抗で分圧して複数の分圧電圧を生成する第２の分圧器と、
前記ディジタル信号の下位ｎビットの値に従って前記複数の分圧電圧の中から該当する電圧を出力電圧として選択する第２のセレクタと、
前記第２の分圧器の２以上の出力ノードを所定の期間近似した前記複数の分圧電圧に変化させるスイッチとを、
備えたことを特徴とするディジタル・アナログ変換器。
前記スイッチは、前記第２の分圧器の抵抗の入出力端に接続されたスイッチであることを特徴とする請求項７に記載のディジタル・アナログ変換器。
前記スイッチは、前記第２の分圧器の抵抗の抵抗値を低減することにより、前記複数の分圧電圧を生成することを特徴とする請求項７に記載のディジタル・アナログ変換器。