JP4649583B2

JP4649583B2 - Neutron incident position detector

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Publication number: JP4649583B2
Application number: JP2006177083A
Authority: JP
Inventors: 節夫佐藤; 克也広田; 裕彦清水
Original assignee: RIKEN
Current assignee: RIKEN
Priority date: 2006-06-27
Filing date: 2006-06-27
Publication date: 2011-03-09
Anticipated expiration: 2026-06-27
Also published as: JP2008008675A

Description

本発明は、中性子が入射したときに光電子を放出する平板状の中性子シンチレータおよび前記光電子量に応じた電流を出力する複数のフラットパネル型マルチアノード光電子増倍管とを有する中性子入射位置検出器と、前記中性子入射位置検出器の検出信号に基づいて前記中性子シンチレータにおける中性子入射位置を演算して中性子入射時刻と共に記憶する中性子入射位置演算記憶装置とを備えた中性子入射位置検出装置に関する。 The present invention relates to a neutron incident position detector having a flat neutron scintillator that emits photoelectrons when neutrons are incident, and a plurality of flat panel multi-anode photomultiplier tubes that output a current corresponding to the amount of photoelectrons. The present invention relates to a neutron incident position detecting device including a neutron incident position calculation storage device that calculates a neutron incident position in the neutron scintillator based on a detection signal of the neutron incident position detector and stores it together with a neutron incident time.

前記フラットパネル型のマルチアノード光電子増倍管は、光電子増倍管における四角形（正方形）の各チャネルが碁盤目状に複数配置されており、前記各チャネルごとに入射した光電子数に応じた前記電流積分値および前記各チャネルの前記電流積分値の総和であるラストダイノード信号を出力する機能を有する。前記フラットパネル型のマルチアノード光電子増倍管は広く市販され、小型で且つ高位置分解能（前記チャネルの面積が小さく、中性子入射位置の範囲をより詳細に特定できること）や高い検出効率（前記チャネル同士が隣接することにより生じるデッドスペースが小さいこと）を持つものが比較的安価で入手することができるようになった。 The flat panel type multi-anode photomultiplier tube has a plurality of square (square) channels arranged in a grid pattern in the photomultiplier tube, and the current corresponding to the number of photoelectrons incident on each channel. A function of outputting a last dynode signal that is a sum of an integral value and the current integral value of each channel; The flat panel type multi-anode photomultiplier tube is widely marketed and is small in size and has high position resolution (the area of the channel is small and the range of the neutron incident position can be specified in more detail) and high detection efficiency (the channels are connected to each other). Can be obtained at a relatively low cost.

また、前記中性子入射位置検出器のフラットパネル型のマルチアノード光電子増倍管に接続された前記中性子入射位置演算記憶装置は、前記ラストダイノード信号を受信した時に、前記中性子シンチレータの中性子入射面に中性子が入射したことを識別し、前記各チャネルの電流積分値を受信し、前記各チャネルの電流積分値の大小に応じて、前記中性子入射面に中性子が入射した位置を特定することができる。 The neutron incident position calculation storage device connected to the flat panel type multi-anode photomultiplier tube of the neutron incident position detector receives a neutron incident surface of the neutron scintillator when receiving the last dynode signal. Can be identified, the current integrated value of each channel can be received, and the position where the neutron has entered the neutron incident surface can be specified according to the magnitude of the current integrated value of each channel.

前記フラットパネル型マルチアノード光電子増倍管を使用した中性子入射位置検出装置として、下記の従来技術（Ｊ01）が従来公知である。
（Ｊ01）非特許文献１記載の技術
従来技術（Ｊ01）の中性子位置検出装置は、中性子シンチレータと６４ｃｈＦＰＭＴ（６４チャネルフラットパネル型マルチアノード光電子増倍管）との間に光拡散用のガラスを挟んだアンガーカメラ方式を採用している。 The following prior art (J01) is conventionally known as a neutron incident position detecting device using the flat panel type multi-anode photomultiplier tube.
(J01) Technology described in Non-Patent Document 1 In the neutron position detection device of the prior art (J01), a glass for light diffusion is sandwiched between a neutron scintillator and a 64ch FPMT (64 channel flat panel multi-anode photomultiplier tube). The Anger camera system is adopted.

図２３は従来技術（Ｊ01）の中性子検出器のアンガーカメラ方式の説明図である。
図２３において、従来技術（Ｊ01）の中性子検出器０１は、平板状の中性子シンチレータ０２と、前記中性子シンチレータ０２の下方に配置された平板状のアクリルガラス０３と、前記アクリルガラス０３の下方に配置された前記６４ｃｈＦＰＭＴ０４とを有している。
中性子０６を前記中性子シンチレータ０２に照射すると、前記中性子シンチレータ０２から放出された光電子のうち、下方向に放出した複数の光電子０６は、前記アクリルガラス０３によって屈折され、拡散される（前記アクリルガラス０３内の点線０７参照）。前記拡散された光電子０６は、前記６４ｃｈＦＰＭＴ０４の複数のチャネルで増倍された電流積分値として検出される（前記６４ｃｈＦＰＭＴ０４内を下方向に延びる３本の点線０８参照）。なお、前記アクリルガラス０３は省略可能であり、前記中性子シンチレータ０２を前記６４ｃｈＦＰＭＴ０４に直接貼り付けることもできる。前記アクリルガラス０３を省略したときは、前記光電子０６の拡散される度合が小さくなるが、前記光電子０６を複数のチャネルで検出することは可能である。 FIG. 23 is an explanatory view of the anger camera system of the neutron detector of the prior art (J01).
In FIG. 23, a neutron detector 01 of the prior art (J01) includes a flat neutron scintillator 02, a flat acrylic glass 03 disposed below the neutron scintillator 02, and a lower surface of the acrylic glass 03. And the 64chFPMT04.
When the neutron 06 is irradiated to the neutron scintillator 02, among the photoelectrons emitted from the neutron scintillator 02, a plurality of photoelectrons 06 emitted downward are refracted and diffused by the acrylic glass 03 (the acrylic glass 03 (See dotted line 07). The diffused photoelectron 06 is detected as a current integral value multiplied by a plurality of channels of the 64ch FPMT04 (see three dotted lines 08 extending downward in the 64chFPMT04). The acrylic glass 03 can be omitted, and the neutron scintillator 02 can be directly attached to the 64chFPMT04. When the acrylic glass 03 is omitted, the degree to which the photoelectron 06 is diffused decreases, but the photoelectron 06 can be detected by a plurality of channels.

また、従来技術（Ｊ01）の中性子位置検出装置は、６４ｃｈＦＰＭＴで前記光電子を検出した時に、読み出し回路（中性子入射位置演算記憶回路基板）は、６４ｃｈ全体の信号の総和である前記ラストダイノード信号が通知されることによって中性子を検出したことを識別し、前記中性子入射位置演算記憶回路基板に接続された前記６４ｃｈＦＰＭＴの各チャネルの各電流積分値（以降、接続チャネル信号と記載する）をそれぞれ読み出す。このとき、前記各接続チャネル信号および前記ラストダイノード信号は、中性子入射位置演算記憶回路基板のＡＤ変換回路に通知されてデジタル変換され、タイムスタンプ（中性子入射時刻）と共に前記中性子入射位置演算記憶回路基板内に記憶される。前記読み出し回路に記憶されたデータは、接続ケーブルで接続された制御コンピュータに転送されて中性子の入射位置が演算される。また、前記制御コンピュータは、中性子の入射位置を二次元画像化してモニタに表示する。 In addition, when the neutron position detection device of the prior art (J01) detects the photoelectrons with 64ch FPMT, the readout circuit (neutron incident position calculation storage circuit board) notifies the last dynode signal which is the sum of all 64ch signals. As a result, it is identified that neutrons have been detected, and each current integrated value (hereinafter referred to as a connected channel signal) of each channel of the 64ch FPMT connected to the neutron incident position calculation storage circuit board is read out. At this time, each connection channel signal and the last dynode signal are notified to the AD conversion circuit of the neutron incident position calculation storage circuit board and digitally converted, and the neutron incident position calculation storage circuit board together with a time stamp (neutron incident time) Stored in. The data stored in the readout circuit is transferred to a control computer connected by a connection cable, and the incident position of neutrons is calculated. The control computer converts the incident position of the neutron into a two-dimensional image and displays it on a monitor.

さらに、前記従来技術（Ｊ01）には、全６４個の各チャネルのうちの前記接続チャネル信号の値が最大のチャネルである最大チャネルおよび前記最大チャネルに隣接するチャネルである４隣チャネル（周囲チャネル）の前記接続チャネル信号の値を用いて、制御コンピュータが前記最大チャネルにおける重心位置を演算することにより、中性子入射位置をさらに高精度に特定できる技術について記載されている。ここで、前記４隣チャネルとは、直交するＸ軸およびＹ軸を含むＸＹ平面上の前記光電子検出領域において、前記最大チャネルを中心として、Ｘ方向、Ｙ方向、−Ｘ方向、−Ｙ方向に隣接する４つのチャネルのことをいう。 Furthermore, the prior art (J01) includes a maximum channel that is a channel having the maximum value of the connection channel signal among all 64 channels, and four adjacent channels (peripheral channels) that are channels adjacent to the maximum channel. ), The control computer calculates the barycentric position in the maximum channel using the value of the connection channel signal. Here, the four adjacent channels are defined in the X direction, the Y direction, the −X direction, and the −Y direction around the maximum channel in the photoelectron detection region on the XY plane including the orthogonal X axis and Y axis. Refers to four adjacent channels.

図２４は従来技術（Ｊ01）記載の重心位置の演算処理の説明図であり、図２４Ａは６４ｃｈＦＰＭＴが有する全６４個の各チャネルのうち最大チャネルおよび４隣チャネルの位置関係を例示する図であり、図２４Ｂは最大チャネルと４隣チャネルの接続チャネル信号の値による最大チャネルにおける重心位置の演算方法の説明図であり、図２４Ｃは最大チャネルが外周位置のチャネルであったときの最大チャネルに隣接するチャネルの配置状態の説明図である。
図２４Ａにおいて、従来技術（Ｊ01）の前記中性子位置検出装置は、全６４個のチャネルのうち前記接続チャネル信号の値が最大であったチャネルである最大チャネル０１１を検出したときに、前記最大チャネル０１１を中心として、前記４隣チャネルとしてのＹ方向隣接チャネル０１２と、−Ｙ方向隣接チャネル０１３と、Ｘ方向隣接チャネル０１４と、−Ｘ方向隣接チャネル０１６とを検出する。 FIG. 24 is an explanatory diagram of the calculation process of the center of gravity described in the prior art (J01), and FIG. 24A is a diagram illustrating the positional relationship between the maximum channel and the four adjacent channels among all 64 channels of the 64ch FPMT. FIG. 24B is an explanatory diagram of a calculation method of the center-of-gravity position in the maximum channel based on the connection channel signal values of the maximum channel and the four adjacent channels, and FIG. 24C is adjacent to the maximum channel when the maximum channel is the outer peripheral channel. It is explanatory drawing of the arrangement | positioning state of the channel to perform.
In FIG. 24A, the neutron position detecting device of the prior art (J01) detects the maximum channel 011 when detecting the maximum channel 011 that is the channel having the maximum value of the connection channel signal among all 64 channels. With respect to 011, the Y-direction adjacent channel 012, the −Y-direction adjacent channel 013, the X-direction adjacent channel 014, and the −X-direction adjacent channel 016 as the four adjacent channels are detected.

図２４Ｂにおいて、前記最大チャネル２１の前記接続チャネル信号の値をｚｃとし、
前記Ｙ方向隣接チャネル０１２の前記接続チャネル信号の値をｚｒとし、前記−Ｙ方向隣接チャネル０１３の前記接続チャネル信号の値をｚｌとし、前記Ｘ方向隣接チャネル０１４の前記接続チャネル信号の値をｚｆとし、前記−Ｘ方向隣接チャネル０１６の前記接続チャネル信号の値をｚｂとし、αおよびβは拡大率としての係数であって、出力調整のために予め設定された値としたときに、前記中性子入射位置は、前記最大チャネル２１の重心からＹ軸方向重心位置ＰｙおよびＸ軸方向重心位置Ｐｘだけ離れた位置を演算することで求めることができる。なお、前記Ｙ軸方向重心位置Ｐｙとは、（α（ｚｒ−ｚｌ））／（ｚｌ＋ｚｃ＋ｚｒ）の演算結果であり、前記Ｘ軸方向重心位置Ｐｘとは、（β（ｚｆ−ｚｂ））／（ｚｂ＋ｚｃ＋ｚｆ）の演算結果である。 In FIG. 24B, the value of the connection channel signal of the maximum channel 21 is zc,
The value of the connection channel signal of the Y direction adjacent channel 012 is zr, the value of the connection channel signal of the −Y direction adjacent channel 013 is zl, and the value of the connection channel signal of the X direction adjacent channel 014 is zf. When the value of the connection channel signal of the adjacent channel 016 in the −X direction is zb, α and β are coefficients as enlargement factors, and the neutrons are set to values preset for output adjustment. The incident position can be obtained by calculating a position away from the center of gravity of the maximum channel 21 by the Y-axis direction center of gravity position Py and the X-axis direction center of gravity position Px. The Y-axis centroid position Py is a calculation result of (α (zr−zl)) / (zl + zc + zr), and the X-axis centroid position Px is (β (zf−zb)) / ( zb + zc + zf).

したがって、従来技術（Ｊ01）記載の前記中性子位置検出装置は、中性子入射位置の位置分解能をさらに向上させることができる。また、前記重心計算を行うときに使用するデータを前記最大チャネルおよび前記４隣チャネルの前記接続チャネル信号の値に限定することにより、前記中性子位置演算記憶装置は、中性子入射位置演算記憶処理を高速化することができる。 Therefore, the neutron position detecting device described in the prior art (J01) can further improve the position resolution of the neutron incident position. Further, by limiting the data used when performing the centroid calculation to the value of the connection channel signal of the maximum channel and the four adjacent channels, the neutron position calculation storage device performs high speed neutron incident position calculation storage processing. Can be

佐藤節夫著、「中性子検出器の読み出し回路の開発」、日本中性子科学会誌「波紋」、2005年1月、第15巻、第1号、p.78ー80Setsuo Sato, “Development of readout circuit for neutron detector”, Journal of Japan Neutron Science “Ripples”, January 2005, Vol. 15, No. 1, p. 78-80

（従来技術（Ｊ01）の問題点）
前記中性子位置検出装置において、入射する中性子を検出する検出領域の拡大や、様々な用途に合わせた前記検出領域の形状の変更を行うためには、複数の前記フラットパネル型マルチアノード光電子増倍管を直交するＸ軸およびＹ軸を含むＸＹ平面内に連結した状態で配置する方法が考えられている。
しかし、前記従来技術（Ｊ01）記載の技術では、前記フラットパネル型マルチアノード光電子増倍管の外周位置のチャネルが前記最大チャネルとなる場合には、隣接するフラットパネル型マルチアノード光電子増倍管の外周位置のチャネルの出力信号を使用しなければ、前記重心位置の演算処理（中性子入射位置演算記憶処理）に用いる前記４隣チャネルの前記接続チャネル信号の値が全て揃わないため（図２４Ｃの最大チャネル０１７参照）、前記外周位置のチャネルの位置分解能は、外周位置ではないチャネルの位置分解能よりも低くなるという問題がある。
したがって、前記従来技術（Ｊ01）を前記複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に碁盤目状に並べて連結した状態で配置する中性子位置検出装置に適用した場合に、前記４隣チャネルの前記接続チャネル信号の値を全て揃えて前記重心位置の演算処理（中性子入射位置演算記憶処理）を行わなければ前記フラットパネル型マルチアノード光電子増倍管同士で連結した継ぎ目となる前記外周位置のチャネル（以降、連結チャネルと記載する）の中性子入射位置の位置分解能の悪さが目立つことになる。 (Problems of conventional technology (J01))
In the neutron position detection device, in order to expand the detection region for detecting incident neutrons and to change the shape of the detection region according to various applications, a plurality of the flat panel type multi-anode photomultiplier tubes are used. Is considered to be arranged in a state of being connected in an XY plane including the X axis and the Y axis orthogonal to each other.
However, in the technique described in the prior art (J01), when the channel at the outer peripheral position of the flat panel type multi-anode photomultiplier tube is the maximum channel, the adjacent flat panel type multi-anode photomultiplier tube is Unless the output signal of the channel at the outer peripheral position is used, all the values of the connection channel signals of the four adjacent channels used for the calculation process of the center of gravity position (neutron incident position calculation storage process) are not complete (the maximum in FIG. 24C). There is a problem that the position resolution of the channel at the outer peripheral position is lower than the position resolution of the channel that is not the outer peripheral position.
Therefore, when the prior art (J01) is applied to a neutron position detecting device in which the plurality of flat panel type multi-anode photomultiplier tubes are arranged in a grid pattern in the XY plane and connected, If all the values of the connection channel signals of the channels are aligned and the calculation process of the center of gravity (neutron incident position calculation storage process) is not performed, the outer peripheral position serving as a joint connected by the flat panel type multi-anode photomultiplier tubes The poor position resolution of the neutron incident position of the channel (hereinafter referred to as a connected channel) is conspicuous.

前記連結チャネルの位置分解能を向上させる為には、前記連結チャネルが前記最大チャネルとなったときに必要となる他方の前記フラットパネル型マルチアノード光電子増倍管の接続チャネル信号（以降、隣接チャネル信号と記載する）を利用しなければならない。しかし、従来技術（Ｊ01）の構成では、前記制御コンピュータが前記複数の中性子入射位置演算記憶回路基板から全チャネルの接続チャネル信号やタイムスタンプ等の全データを受信してから前記中性子入射位置演算記憶処理を実行しなければならないため、ＣＰＵのデータ処理速度やメモリ容量等の制約により、前記フラットパネル型マルチアノード光電子増倍管の台数が増えるほど、前記制御コンピュータの演算負荷が大きくなる。また、前記複数の中性子入射位置演算記憶回路基板から前記全データを受信するため、前記接続ケーブルの転送速度や転送効率等の制約によって、前記フラットパネル型マルチアノード光電子増倍管の台数が増えるほど、前記制御コンピュータと前記複数の中性子入射位置演算記憶回路基板との間の転送負荷が大きくなる。 In order to improve the position resolution of the connection channel, the connection channel signal (hereinafter referred to as the adjacent channel signal) of the other flat panel type multi-anode photomultiplier tube required when the connection channel becomes the maximum channel. Must be used). However, in the configuration of the prior art (J01), the control computer receives all data such as connection channel signals and time stamps of all channels from the plurality of neutron incident position calculation storage circuit boards, and then stores the neutron incident position calculation storage. Since the processing must be executed, the calculation load of the control computer increases as the number of the flat panel type multi-anode photomultiplier tubes increases due to restrictions on the data processing speed of the CPU and the memory capacity. Further, since all the data is received from the plurality of neutron incident position calculation storage circuit boards, the number of the flat panel type multi-anode photomultiplier tubes increases as a result of restrictions on the transfer speed and transfer efficiency of the connection cable. The transfer load between the control computer and the plurality of neutron incident position calculation storage circuit boards increases.

したがって、前記従来技術（Ｊ01）を前記複数のフラットパネル型マルチアノード光電子増倍管を前記ＸＹ平面内に碁盤目状に並べて連結した状態で配置する中性子位置検出装置に適用した場合には、前記複数のフラットパネル型マルチアノード光電子増倍管および対応する前記読み出し回路（中性子入射位置演算記憶回路基板）の台数が多くなるほど転送されるデータ量が増大して転送負荷および演算負荷が増加するため、全体としての前記中性子入射位置演算記憶処理の速度が低下し、前記制御コンピュータは、スーパーコンピュータ等の特殊な処理装置でなければ前記中性子入射位置演算記憶処理の速度を維持できなくなるという問題があった。 Therefore, when the prior art (J01) is applied to a neutron position detecting device in which the plurality of flat panel type multi-anode photomultiplier tubes are arranged in a grid pattern and connected in the XY plane, As the number of flat panel type multi-anode photomultiplier tubes and the corresponding readout circuits (neutron incident position calculation storage circuit board) increases, the amount of transferred data increases and the transfer load and calculation load increase. The speed of the neutron incident position calculation storage process as a whole is reduced, and there is a problem that the control computer cannot maintain the speed of the neutron incident position calculation storage process unless it is a special processing device such as a supercomputer. .

本発明は前記事情に鑑み、中性子が入射したときに光電子を放出する平板状の中性子シンチレータおよび前記光電子量に応じた電流を出力する複数のフラットパネル型マルチアノード光電子増倍管とを有する中性子入射位置検出器と、前記中性子入射位置検出器の検出信号に基づいて前記中性子シンチレータにおける中性子入射位置および中性子入射時刻を演算して記憶する中性子入射位置演算記憶装置とを備えた中性子入射位置検出装置において、次の記載内容（Ｏ01）〜（Ｏ04）を技術的課題とする。 In view of the above circumstances, the present invention provides a neutron incidence having a flat neutron scintillator that emits photoelectrons when neutrons are incident, and a plurality of flat panel multi-anode photomultiplier tubes that output a current corresponding to the amount of photoelectrons In a neutron incident position detector comprising: a position detector; and a neutron incident position calculation storage device that calculates and stores a neutron incident position and a neutron incident time in the neutron scintillator based on a detection signal of the neutron incident position detector The following descriptions (O01) to (O04) are technical issues.

（Ｏ01）複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に複数連結して配置した場合に（複数密着状態で配置した場合に）、処理速度の高いコンピュータを使用しなくても、中性子入射位置を高精度で演算し中性子入射時刻と共に記憶できるようにすること。
（Ｏ02）ＸＹ平面内に複数密着状態で配置したフラットパネル型マルチアノード光電子増倍管にそれぞれ接続された中性子入射位置演算記憶回路基板であって前記密着状態で配置したフラットパネル型マルチアノード光電子増倍管に接続された前記中性子入射位置演算記憶回路基板同士を接続し、接続された前記中性子入射位置演算記憶回路基板間で中性子入射位置および入射時刻を演算するためのデータを伝送することにより、前記中性子入射位置演算記憶回路基板ごとに中性子入射位置を高精度で演算して中性子入射時刻と共に記憶できるようにすること。
（Ｏ03）複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内で連結した状態で配置して、高位置分解能および高い検出効率を維持しつつ、検出領域を自由に変更できる中性子位置検出装置を構築すること。
（Ｏ04）フラットパネル型マルチアノード光電子増倍管に接続された中性子入射位置演算記憶回路基板の台数が多くなった場合にも、中性子が入射した位置を高速で演算して記憶することができる実用的な中性子位置検出装置を低コストで構築すること。 (O01) When a plurality of flat panel type multi-anode photomultiplier tubes are connected and arranged in the XY plane (when arranged in a close contact state), without using a computer with a high processing speed, The neutron incident position must be calculated with high accuracy and stored together with the neutron incident time.
(O02) A flat panel type multi-anode photomultiplier which is a neutron incident position calculation storage circuit board connected to each of flat panel type multi-anode photomultiplier tubes arranged in close contact with each other in the XY plane and arranged in the close contact state By connecting the neutron incident position calculation storage circuit boards connected to the double tube, and transmitting data for calculating the neutron incident position and the incident time between the connected neutron incident position calculation storage circuit boards, A neutron incident position is calculated with high accuracy for each neutron incident position calculation storage circuit board so that it can be stored together with the neutron incident time.
(O03) A neutron position detection device in which a plurality of flat panel type multi-anode photomultiplier tubes are arranged in a connected state in the XY plane, and the detection region can be freely changed while maintaining high position resolution and high detection efficiency. To build.
(O04) Even when the number of neutron incident position calculation storage circuit boards connected to the flat panel type multi-anode photomultiplier tube is increased, the position where neutrons are incident can be calculated and stored at high speed. A reasonable neutron position detector at low cost.

次に、前記課題を解決した本発明を説明するが、本発明の構成要素には、後述の実施例の構成要素との対応を容易にするため、実施例の構成要素の符号をカッコで囲んだものを付記する。
なお、本発明を後述の実施例の符号と対応させて説明する理由は、本発明の理解を容易にするためであり、本発明の範囲を実施例に限定するためではない。 Next, the present invention that solves the above problems will be described. In order to facilitate correspondence with the constituent elements of the embodiments described later, the constituent elements of the present invention are enclosed in parentheses. I will add that.
The reason why the present invention is described in correspondence with the reference numerals of the embodiments described later is to facilitate the understanding of the present invention, and not to limit the scope of the present invention to the embodiments.

（本発明）
前記技術的課題を解決するために本発明の中性子入射位置検出装置（Ｕ）は、次の構成要件（Ａ01）〜（Ａ05）を備えたことを特徴とする。
（Ａ01）中性子（Ｎ）が入射する平板状の中性子入射面（１）を有し、前記中性子入射面（１）に中性子（Ｎ）が入射した時に光電子を放出する中性子シンチレータ（Ｓ）と、前記光電子が入射した時に前記入射した光電子量に応じた電流を出力する複数のチャネルが直交するＸ軸およびＹ軸を含むＸＹ平面内に碁盤目状に並んで密接して配置された長方形の光電子検出領域（２）を有し且つ前記ＸＹ平面内に並んで密接して配置された複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）とを有する中性子入射位置検出器（Ｕ１）、
（Ａ02）前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に対応してそれぞれ設けられ、前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に入射した光電子量に応じて前記中性子の入射位置を演算して記憶する中性子入射位置演算記憶手段（Ｃ１２）を有する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）、
（Ａ03）前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と前記対応する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）とをそれぞれ接続する複数の各接続チャネル信号伝送路（４ａ，４ｂ）であって、前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の複数の各チャネルの出力信号である接続チャネル信号を前記各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）にそれぞれ伝送する前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）、
（Ａ04）前記ＸＹ平面内に互いに密接して配置された前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に前記各接続チャネル信号伝送路（４ａ，４ｂ）を介して接続された中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）どうしを接続する隣接チャネル信号伝送路（６）であって、一方の中性子入射位置演算記憶回路基板（Ｆ１）に接続された前記フラットパネル型マルチアノード光電子増倍管（Ｐ１）の前記接続チャネル信号のうちの他方のフラットパネル型マルチアノード光電子増倍管（Ｐ２）に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する隣接チャネル信号送信路（６）と、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に接続されたフラットパネル型マルチアノード光電子増倍管（Ｐ２）の前記接続チャネル信号のうちの前記一方のフラットパネル型マルチアノード光電子増倍管（Ｐ１）に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する隣接チャネル信号受信路（６）とを有する前記隣接チャネル信号伝送路（６）、
（Ａ05）前記接続チャネル信号を対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信して記憶する接続チャネル信号受信記憶手段（Ｃ５）と、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を送信する隣接チャネル信号送信手段（Ｃ１０）と、前記隣接チャネル信号受信路（６）から受信した前記隣接チャネル信号を記憶する隣接チャネル信号受信記憶手段（Ｃ１１）と、前記接続チャネル信号と前記隣接チャネル信号とから、最大の出力信号を出力するチャネルを特定し、前記特定したチャネルである最大チャネル（５１，６１，７１）と前記最大チャネル（５１，６１，７１）の周囲に隣接する複数のチャネルである周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）の出力信号から、前記中性子入射面（１）に入射した中性子の入射位置である中性子入射位置信号を演算して記憶する前記中性子入射位置演算記憶手段（Ｃ１２）とを有する前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）。 (Invention)
In order to solve the above technical problem, the neutron incident position detection device (U) of the present invention is characterized by comprising the following structural requirements (A01) to (A05).
(A01) a neutron scintillator (S) having a flat neutron incident surface (1) on which neutrons (N) are incident and emitting photoelectrons when neutrons (N) are incident on the neutron incident surface (1); A rectangular photoelectron in which a plurality of channels that output a current corresponding to the amount of incident photoelectrons when the photoelectrons are incident are closely arranged in a grid pattern in an XY plane including orthogonal X and Y axes A neutron incident position detector (U1) having a detection region (2) and a plurality of flat panel type multi-anode photomultiplier tubes (P1, P2) arranged closely in line in the XY plane;
(A02) Each of the plurality of flat panel type multi-anode photomultiplier tubes (P1, P2) is provided corresponding to each of the plurality of flat panel type multi-anode photomultiplier tubes (P1, P2). A plurality of neutron incident position calculation storage circuit boards (F1, F2) having neutron incident position calculation storage means (C12) for calculating and storing the incident position of the neutron according to the amount of photoelectrons,
(A03) A plurality of connection channels for connecting the plurality of flat panel type multi-anode photomultiplier tubes (P1, P2) and the corresponding plurality of neutron incident position calculation storage circuit boards (F1, F2), respectively. A signal transmission path (4a, 4b), and a connection channel signal that is an output signal of each of the plurality of channels of each flat panel type multi-anode photomultiplier tube (P1, P2), Each of the plurality of connection channel signal transmission lines (4a, 4b) for transmission to the substrates (F1, F2),
(A04) Connected to each of the plurality of flat panel type multi-anode photomultiplier tubes (P1, P2) arranged in close contact with each other in the XY plane via the connection channel signal transmission lines (4a, 4b). Adjacent channel signal transmission path (6) for connecting the neutron incident position calculation memory circuit boards (F1, F2), and the flat panel type connected to one of the neutron incident position calculation memory circuit boards (F1) Of the connection channel signals of the multi-anode photomultiplier tube (P1), the adjacent channel signal output from the channel adjacent to the other flat panel type multi-anode photomultiplier tube (P2) is stored in the one neutron incident position calculation memory. An adjacent channel signal transmission path (6) for transmitting from the circuit board (F1) to the other neutron incident position calculation storage circuit board (F2); Of the connection channel signals of the flat panel type multi-anode photomultiplier tube (P2) connected to the neutron incident position calculation storage circuit board (F2) of the flat panel type multi-anode photomultiplier tube (P1) Adjacent channel signal receiving path (6) for receiving the adjacent channel signal output from the adjacent channel to the other neutron incident position calculation memory circuit board (F1) from the other neutron incident position calculation memory circuit board (F2); The adjacent channel signal transmission path (6) having:
(A05) Connection channel signal reception storage means (C5) for receiving and storing the connection channel signal from the corresponding connection channel signal transmission paths (4a, 4b), and the adjacent channel signal transmission path (6) An adjacent channel signal transmission means (C10) for transmitting an adjacent channel signal; an adjacent channel signal reception storage means (C11) for storing the adjacent channel signal received from the adjacent channel signal reception path (6); and the connection channel signal And the adjacent channel signal, the channel that outputs the maximum output signal is specified, and adjacent to the maximum channel (51, 61, 71) and the maximum channel (51, 61, 71) that are the specified channels. Peripheral channels (52, 53, 54, 56, 62, 63, 64, 66, 72, 73, 74, 7) The neutron incident position calculation storage means (C12) for calculating and storing a neutron incident position signal which is an incident position of the neutron incident on the neutron incident surface (1) from the output signal of the neutron incident surface (1). Incident position calculation storage circuit board (F1, F2).

（本発明の作用）
前記構成要件（Ａ01）〜（Ａ05）を備えた本発明の中性子入射位置検出装置（Ｕ）では、中性子入射位置検出器（Ｕ１）は、中性子シンチレータ（Ｓ）と複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）とを有する。前記複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）は、Ｘ軸およびＹ軸を含むＸＹ平面内に並んで密接して配置されている。前記中性子シンチレータ（Ｓ）は、中性子（Ｎ）が入射する平板状の中性子入射面（１）に中性子（Ｎ）が入射した時に光電子を放出する。前記複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）は、前記光電子が入射した時に前記入射した光電子量に応じた電流を出力する複数のチャネルが直交する前記ＸＹ平面内に碁盤目状に並んで密接して配置された長方形の光電子検出領域（２）を有している。
前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に対応してそれぞれ設けられた複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の中性子入射位置演算記憶手段（Ｃ１２）は、前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に入射した光電子量に応じて前記中性子の入射位置を演算して記憶する。 (Operation of the present invention)
In the neutron incident position detector (U) according to the present invention having the above-described structural requirements (A01) to (A05), the neutron incident position detector (U1) includes a neutron scintillator (S) and a plurality of flat panel type multi-anode photoelectrons. Multiplier tubes (P1, P2). The plurality of flat panel type multi-anode photomultiplier tubes (P1, P2) are closely arranged side by side in an XY plane including the X axis and the Y axis. The neutron scintillator (S) emits photoelectrons when neutron (N) is incident on a flat neutron incident surface (1) on which neutron (N) is incident. The plurality of flat panel type multi-anode photomultiplier tubes (P1, P2) are arranged in a grid pattern in the XY plane in which a plurality of channels that output current corresponding to the amount of incident photoelectrons are orthogonal when the photoelectrons are incident. It has a rectangular photoelectron detection region (2) arranged closely in line.
Neutron incident position calculation storage means (C12) of a plurality of neutron incident position calculation storage circuit boards (F1, F2) respectively provided corresponding to the plurality of flat panel type multi-anode photomultiplier tubes (P1, P2). ) Calculates and stores the incident position of the neutron according to the amount of photoelectrons incident on each of the plurality of flat panel type multi-anode photomultiplier tubes (P1, P2).

前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）は、前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と前記対応する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）とをそれぞれ接続する。また、前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）は、前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の複数の各チャネルの出力信号である接続チャネル信号を前記各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）にそれぞれ伝送する。
隣接チャネル信号送信路（６）と隣接チャネル信号受信路（６）とを有する前記隣接チャネル信号伝送路（６）は、前記ＸＹ平面内に互いに密接して配置された前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）に前記各接続チャネル信号伝送路（４ａ，４ｂ）を介して接続された中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）どうしを接続する。前記隣接チャネル信号送信路（６）は、一方の中性子入射位置演算記憶回路基板（Ｆ１）に接続された前記フラットパネル型マルチアノード光電子増倍管（Ｐ１）の前記接続チャネル信号のうちの他方のフラットパネル型マルチアノード光電子増倍管（Ｐ２）に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する。前記隣接チャネル信号受信路（６）は、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に接続されたフラットパネル型マルチアノード光電子増倍管（Ｐ２）の前記接続チャネル信号のうちの前記一方のフラットパネル型マルチアノード光電子増倍管（Ｐ１）に隣接するチャネルが出力する隣接チャネル信号を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する。 The plurality of connection channel signal transmission lines (4a, 4b) are connected to the plurality of flat panel multi-anode photomultiplier tubes (P1, P2) and the corresponding plurality of neutron incident position calculation storage circuit boards (F1). , F2). Each of the plurality of connection channel signal transmission lines (4a, 4b) receives a connection channel signal that is an output signal of each of the plurality of channels of the flat panel type multi-anode photomultiplier tubes (P1, P2). The data are transmitted to the neutron incident position calculation storage circuit boards (F1, F2), respectively.
The adjacent channel signal transmission path (6) having an adjacent channel signal transmission path (6) and an adjacent channel signal reception path (6) is a plurality of each of the flat panel types arranged in close contact with each other in the XY plane. The neutron incident position calculation storage circuit boards (F1, F2) connected to the multi-anode photomultiplier tubes (P1, P2) through the connection channel signal transmission lines (4a, 4b) are connected. The adjacent channel signal transmission path (6) is connected to one of the connection channel signals of the flat panel type multi-anode photomultiplier tube (P1) connected to one neutron incident position calculation storage circuit board (F1). An adjacent channel signal output from a channel adjacent to the flat panel type multi-anode photomultiplier tube (P2) is transferred from the one neutron incident position calculation memory circuit board (F1) to the other neutron incident position calculation memory circuit board (F2). Send to. The adjacent channel signal receiving path (6) is the one of the connection channel signals of the flat panel type multi-anode photomultiplier tube (P2) connected to the other neutron incident position calculation storage circuit board (F2). The adjacent neutron incident position calculation storage circuit board (F1) outputs the adjacent channel signal output by the channel adjacent to the flat panel type multi-anode photomultiplier tube (P1) of the other neutron incident position calculation storage circuit board (F2). )

前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の接続チャネル信号受信記憶手段（Ｃ５）は、前記接続チャネル信号を対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信して記憶する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号送信手段（Ｃ１０）は、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を送信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号受信記憶手段（Ｃ１１）は、前記隣接チャネル信号受信路（６）から受信した前記隣接チャネル信号を記憶する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の前記中性子入射位置演算記憶手段（Ｃ１２）は、前記接続チャネル信号と前記隣接チャネル信号とから、最大の出力信号を出力するチャネルを特定し、前記特定したチャネルである最大チャネル（５１，６１，７１）と前記最大チャネル（５１，６１，７１）の周囲に隣接する複数のチャネルである周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）の出力信号から、前記中性子入射面（１）に入射した中性子の入射位置である中性子入射位置信号を演算して記憶する。 The connection channel signal reception storage means (C5) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) receives the connection channel signal from the corresponding connection channel signal transmission path (4a, 4b). And remember. The adjacent channel signal transmission means (C10) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) transmits the adjacent channel signal from the adjacent channel signal transmission path (6). The adjacent channel signal reception storage means (C11) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) stores the adjacent channel signal received from the adjacent channel signal reception path (6). The neutron incident position calculation storage means (C12) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) has a channel for outputting a maximum output signal from the connection channel signal and the adjacent channel signal. The maximum channel (51, 61, 71) that is the specified channel and the peripheral channels (52, 53, 54, 56, which are a plurality of channels adjacent to the periphery of the maximum channel (51, 61, 71)) 62, 63, 64, 66, 72, 73, 74, 76), a neutron incident position signal which is an incident position of neutrons incident on the neutron incident surface (1) is calculated and stored.

したがって、本発明の中性子位置検出装置（Ｕ）は、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）との間で、高位置分解能を維持するために必要な前記隣接チャネル信号を送受信して補完できるため、複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に碁盤目状に並べて連結した状態で配置しても、高位置分解能を維持することができる。
また、前記複数のフラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）をＸＹ平面内に碁盤目状に並べて連結した状態で配置し、前記中性子入射面（１）の無効な領域を極力小さくするため、前記検出効率を維持することができる。また、前記複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に碁盤目状に並べて連結した状態で配置すればよいため、検出領域を自由に変更することができる。 Therefore, the neutron position detecting device (U) of the present invention provides a high position resolution between the one neutron incident position calculation storage circuit board (F1) and the other neutron incident position calculation storage circuit board (F2). Since the adjacent channel signal necessary for maintaining can be transmitted and received and complemented, even if a plurality of flat panel type multi-anode photomultiplier tubes are arranged in a grid pattern in the XY plane, The resolution can be maintained.
Further, the plurality of flat panel type multi-anode photomultiplier tubes (P1, P2) are arranged in a grid pattern and connected in an XY plane so that an invalid area of the neutron incident surface (1) is minimized. Therefore, the detection efficiency can be maintained. Further, since the plurality of flat panel type multi-anode photomultiplier tubes may be arranged in a grid pattern and connected in an XY plane, the detection region can be freely changed.

また、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記隣接チャネル信号送信路（６）と前記隣接チャネル信号受信路（６）とを有する前記隣接チャネル信号伝送路（６）によって前記隣接チャネル信号を双方向同時に送受信が可能である。したがって、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、全て同時に前記中性子入射位置演算記憶処理を実行することが可能である。この結果、同時に複数の前記中性子（Ｎ）が前記中性入射面（１）に入射した時に、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１）がそれぞれ前記光電子を検出して中性子入射位置を演算することが可能であり、前記フラットパネル型マルチアノード光電子増倍管と対応する前記中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の数が多いほど検出できる可能性が高くなる。したがって、本発明の中性子位置検出装置（Ｕ）は、フラットパネル型マルチアノード光電子増倍管の連結する台数を増やすことで、前記検出効率をより高めることができる。 Each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) includes the adjacent channel signal transmission path (6) including the adjacent channel signal transmission path (6) and the adjacent channel signal reception path (6). ), The adjacent channel signal can be transmitted and received simultaneously in both directions. Therefore, all of the plurality of neutron incident position calculation storage circuit boards (F1, F2) can simultaneously execute the neutron incident position calculation storage process. As a result, when a plurality of the neutrons (N) are incident on the neutral incident surface (1) at the same time, the plurality of neutron incident position calculation storage circuit boards (F1) respectively detect the photoelectrons and detect the neutron incident positions. As the number of the neutron incident position calculation storage circuit boards (F1, F2) corresponding to the flat panel type multi-anode photomultiplier tube increases, the possibility of detection becomes higher. Therefore, the neutron position detecting device (U) of the present invention can further increase the detection efficiency by increasing the number of connected flat panel type multi-anode photomultiplier tubes.

さらに、前記中性子位置検出装置（Ｕ）は、フラットパネル型マルチアノード光電子増倍管（Ｆ１，Ｆ２）に接続された中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の数が多くなった場合にも、複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）自体がそれぞれ中性子が入射した位置を高速で演算して記憶することができるため、高性能コンピュータ等の特殊な演算記憶装置が必要とならない。また、前記中性子位置検出装置（Ｕ）は、前記中性子入射位置検出器（Ｕ１）を拡張する場合（すなわち、フラットパネル型マルチアノード光電子増倍管の連結する台数を増やす場合）には、前記中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の数を増やすだけでよい。したがって、本発明の中性子位置検出装置（Ｕ）は実用的であり且つ低コストで構築することができる。 Further, the neutron position detecting device (U) is used when the number of neutron incident position calculation storage circuit boards (F1, F2) connected to the flat panel type multi-anode photomultiplier tubes (F1, F2) is increased. However, since each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) itself can calculate and store the position where the neutrons are incident at high speed, a special calculation storage device such as a high performance computer is required. Not. Further, the neutron position detection device (U) expands the neutron incident position detector (U1) (that is, increases the number of connected flat panel type multi-anode photomultiplier tubes). It is only necessary to increase the number of incident position calculation storage circuit boards (F1, F2). Therefore, the neutron position detecting device (U) of the present invention is practical and can be constructed at low cost.

（本発明の形態１）
本発明の形態１の中性子入射位置検出装置（Ｕ）は、前記本発明において次の構成要件（Ａ06）〜（Ａ08）を備えたことを特徴とする。
（Ａ06）前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と前記対応する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）とをそれぞれ接続する複数の各ラストダイノード信号伝送路（４ａ，４ｂ）であって、前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の複数の各チャネルの出力信号の総和であるラストダイノード信号（３１）を前記各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）にそれぞれ伝送する前記複数の各ラストダイノード信号伝送路（４ａ，４ｂ）、
（Ａ07）前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とを接続する記憶送信指示信号伝送路（６）であって、前記ラストダイノード信号を受信したときに、受信中の前記接続チャネル信号を記憶し且つ記憶させた前記接続チャネル信号のうちの前記隣接チャネル信号を送信する指示をするための信号である記憶送信指示信号（３５）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する記憶送信指示信号送信路（６）と、前記記憶送信指示信号（３５）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する記憶送信指示信号受信路（６）とを有する前記記憶送信指示信号伝送路（６）、
（Ａ08）前記ラストダイノード信号（３１）を対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から受信して記憶するラストダイノード信号受信記憶手段（Ｃ３）と、前記記憶送信指示信号送信路（６）から前記記憶送信指示信号（３５）を送信する記憶送信指示信号送信手段（Ｃ６）と、前記記憶送信指示信号受信路（６）から前記記憶送信指示信号（３５）を受信する記憶送信指示信号受信手段（Ｃ７）と、前記ラストダイノード信号（３１）または前記記憶送信指示信号（３５）を受信したときに、受信中の前記接続チャネル信号の記憶を開始する接続チャネル信号記憶開始手段（Ｃ４）とを有する前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）。 (Embodiment 1 of the present invention)
The neutron incident position detection apparatus (U) according to the first embodiment of the present invention is characterized in that in the present invention, the following constituent elements (A06) to (A08) are provided.
(A06) A plurality of last dynodes respectively connecting the plurality of flat panel type multi-anode photomultiplier tubes (P1, P2) and the corresponding plurality of neutron incident position calculation storage circuit boards (F1, F2). A signal transmission path (4a, 4b), which is a sum of output signals of a plurality of channels of each flat panel type multi-anode photomultiplier tube (P1, P2), is used as a last dynode signal (31). Each of the plurality of last dynode signal transmission paths (4a, 4b) for transmission to the incident position calculation storage circuit board (F1, F2),
(A07) A storage transmission instruction signal transmission path (6) for connecting the one neutron incident position calculation storage circuit board (F1) and the other neutron incident position calculation storage circuit board (F2), wherein the last dynode A storage transmission instruction signal (35) which is a signal for instructing to transmit the adjacent channel signal among the connection channel signals stored and stored when the signal is received. Is transmitted from the one neutron incident position calculation storage circuit board (F1) to the other neutron incident position calculation storage circuit board (F2), and the storage transmission instruction signal (35). Is transmitted from the other neutron incident position calculation storage circuit board (F2) to the storage transmission instruction signal receiving path (6). Said storage transmission instruction signal transmission path having bets (6),
(A08) Last dynode signal reception storage means (C3) for receiving and storing the last dynode signal (31) from each corresponding last dynode signal transmission path (4a, 4b), and the storage transmission instruction signal transmission path ( 6) a storage transmission instruction signal transmitting means (C6) for transmitting the storage transmission instruction signal (35), and a storage transmission instruction for receiving the storage transmission instruction signal (35) from the storage transmission instruction signal receiving path (6). When receiving the signal receiving means (C7) and the last dynode signal (31) or the storage transmission instruction signal (35), the connection channel signal storage start means (C4) starts storing the connection channel signal being received. The plurality of neutron incident position calculation storage circuit boards (F1, F2).

（本発明の形態１の作用）
前記構成要件（Ａ06）〜（Ａ08）を備えた本発明の形態１では、複数の各ラストダイノード信号伝送路（４ａ，４ｂ）は、前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と前記対応する複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）とをそれぞれ接続する。また、前記複数の各ラストダイノード信号伝送路（４ａ，４ｂ）は、前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の複数の各チャネルの出力信号の総和であるラストダイノード信号（３１）を前記各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）にそれぞれ伝送する。 (Operation of Form 1 of the Present Invention)
In the first embodiment of the present invention having the configuration requirements (A06) to (A08), each of the plurality of last dynode signal transmission lines (4a, 4b) includes the plurality of flat panel type multi-anode photomultiplier tubes (P1). , P2) and the corresponding plurality of neutron incident position calculation storage circuit boards (F1, F2). Each of the plurality of last dynode signal transmission lines (4a, 4b) is a last dynode signal (a sum of output signals of a plurality of channels of the flat panel multi-anode photomultiplier tubes (P1, P2)). 31) is transmitted to each neutron incident position calculation storage circuit board (F1, F2).

記憶送信指示信号送信路（６）と、記憶送信指示信号受信路（６）とを有する記憶送信指示信号伝送路（６）は、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とを接続する。前記記憶送信指示信号送信路（６）は、前記ラストダイノード信号を受信したときに、受信中の前記接続チャネル信号を記憶し且つ記憶させた前記接続チャネル信号のうちの前記隣接チャネル信号を送信する指示をするための信号である記憶送信指示信号（３５）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する。前記記憶送信指示信号受信路（６）は、前記記憶送信指示信号（３５）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する。 The storage transmission instruction signal transmission path (6) having the storage transmission instruction signal transmission path (6) and the storage transmission instruction signal reception path (6) includes the one neutron incident position calculation storage circuit board (F1) and the other. To the neutron incident position calculation storage circuit board (F2). When receiving the last dynode signal, the storage transmission instruction signal transmission path (6) stores the connection channel signal being received and transmits the adjacent channel signal among the stored connection channel signals. A memory transmission instruction signal (35), which is a signal for instructing, is transmitted from the one neutron incident position calculation storage circuit board (F1) to the other neutron incident position calculation storage circuit board (F2). The storage transmission instruction signal receiving path (6) receives the storage transmission instruction signal (35) from the other neutron incident position calculation storage circuit board (F2) by the one neutron incident position calculation storage circuit board (F2). To do.

前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）のラストダイノード信号受信記憶手段（Ｃ３）は、前記ラストダイノード信号（３１）を対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から受信して記憶する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の記憶送信指示信号送信手段（Ｃ６）は、前記記憶送信指示信号送信路（６）から前記記憶送信指示信号（３５）を送信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の記憶送信指示信号受信手段（Ｃ７）は、前記記憶送信指示信号受信路（６）から前記記憶送信指示信号（３５）を受信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の接続チャネル信号記憶開始手段（Ｃ４）は、前記ラストダイノード信号（３１）または前記記憶送信指示信号（３５）を受信したときに、受信中の前記接続チャネル信号の記憶を開始する。 The last dynode signal reception storage means (C3) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) includes the last dynode signal transmission path (4a, 4b) corresponding to the last dynode signal (31). Receive from and store. The storage transmission instruction signal transmission means (C6) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) transmits the storage transmission instruction signal (35) from the storage transmission instruction signal transmission path (6). . The storage transmission instruction signal receiving means (C7) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) receives the storage transmission instruction signal (35) from the storage transmission instruction signal receiving path (6). . The connection channel signal storage start means (C4) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) receives the last dynode signal (31) or the storage transmission instruction signal (35). The storage of the connection channel signal being received is started.

したがって、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）は、対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から前記ラストダイノード信号（３１）を受信したときに、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に前記記憶送信指示信号（３５）を送信して、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とがそれぞれ受信中の前記接続チャネル信号を記憶開始する。この結果、本発明の形態１の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記ラストダイノード信号（３１）の受信を起点として、中性子入射位置演算記憶処理を開始することができるため、効率よく中性子入射位置を演算して記憶することができる。 Therefore, when the one neutron incident position calculation storage circuit board (F1) receives the last dynode signal (31) from the corresponding last dynode signal transmission path (4a, 4b), the other neutron incident The storage transmission instruction signal (35) is transmitted to the position calculation storage circuit board (F2), and the one neutron incident position calculation storage circuit board (F1) and the other neutron incident position calculation storage circuit board (F2) Starts storing the connection channel signals being received. As a result, in the neutron incident position detection device (U) according to the first embodiment of the present invention, each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) starts from reception of the last dynode signal (31). Since the neutron incident position calculation storage process can be started, the neutron incident position can be efficiently calculated and stored.

（本発明の形態２）
本発明の形態２の中性子入射位置検出装置（Ｕ）は、本発明の形態１において次の構成要件（Ａ09）を備えたことを特徴とする。
（Ａ09）対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から受信した前記ラストダイノード信号（３１）の値のうち、直前の値と直後の値よりも大きい値であるピーク値を検出して一定期間記憶するラストダイノード信号ピーク値検出記憶手段（Ｃ３Ａ）と、予め設定された期間ごとに受信した前記ラストダイノード信号の値のうちの最小値を検出して前記予め設定された期間まで記憶するラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）とを有する前記ラストダイノード信号受信記憶手段（Ｃ３）であって、前記ピーク値と最小値との差分値が予め設定された閾値（ＳＫ）よりも大きいときに、前記差分値を前記ラストダイノード信号（３１）の値として記憶する前記ラストダイノード信号受信記憶手段（Ｃ３）と、前記ラストダイノード信号受信記憶手段（Ｃ３）によって記憶する前記差分値を受信したときに、前記受信中の前記接続チャネル信号の記憶を開始する前記接続チャネル信号記憶開始手段（Ｃ４）。 (Embodiment 2 of the present invention)
The neutron incident position detection apparatus (U) according to the second embodiment of the present invention is characterized in that the following configuration requirement (A09) is provided in the first embodiment of the present invention.
(A09) A peak value that is larger than the immediately preceding value and the immediately following value is detected from the values of the last dynode signal (31) received from the corresponding last dynode signal transmission lines (4a, 4b). Last dynode signal peak value detection storage means (C3A) for storing for a certain period of time, and detecting a minimum value among the values of the last dynode signal received for each preset period and storing them until the preset period A last dynode signal reception storage means (C3) having a last dynode signal minimum value detection storage means (C3B), wherein a difference value between the peak value and the minimum value is greater than a preset threshold value (SK). When it is larger, the last dynode signal reception storage means (C3) for storing the difference value as the value of the last dynode signal (31); When receiving the difference value stored by Sutodainodo signal receiving memory means (C3), the connection channel signal storage starting means for starting the storage of the connection channel signal in the reception (C4).

（本発明の形態２の作用）
前記構成要件（Ａ09）を備えた本発明の形態２では、ラストダイノード信号ピーク値検出記憶手段（Ｃ３Ａ）は、対応する前記各ラストダイノード信号伝送路（４ａ，４ｂ）から受信した前記ラストダイノード信号（３１）の値のうち、直前の値と直後の値よりも大きい値であるピーク値を検出して一定期間記憶する。ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）は、予め設定された期間ごとに受信した前記ラストダイノード信号の値のうちの最小値を検出して前記予め設定された期間まで記憶する。前記ラストダイノード信号受信記憶手段（Ｃ３）は、前記ラストダイノード信号ピーク値検出記憶手段（Ｃ３Ａ）と、前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）とを有し、前記ピーク値と最小値との差分値が予め設定された閾値（ＳＫ）よりも大きいときに、前記差分値を前記ラストダイノード信号（３１）の値として記憶する。前記接続チャネル信号記憶開始手段（Ｃ４）は、前記ラストダイノード信号受信記憶手段（Ｃ３）によって記憶する前記差分値を受信したときに、前記受信中の前記接続チャネル信号の記憶を開始する。 (Operation of Embodiment 2 of the present invention)
In the second embodiment of the present invention having the component (A09), the last dynode signal peak value detection storage means (C3A) receives the last dynode signal received from the corresponding last dynode signal transmission path (4a, 4b). Among the values of (31), a peak value that is larger than the immediately preceding value and the immediately following value is detected and stored for a certain period. The last dynode signal minimum value detection storage means (C3B) detects a minimum value among the values of the last dynode signal received for each preset period and stores them until the preset period. The last dynode signal reception storage means (C3) includes the last dynode signal peak value detection storage means (C3A) and the last dynode signal minimum value detection storage means (C3B), and the peak value and the minimum value Is greater than a preset threshold value (SK), the difference value is stored as the value of the last dynode signal (31). The connection channel signal storage start unit (C4) starts storing the connection channel signal being received when the difference value stored by the last dynode signal reception storage unit (C3) is received.

したがって、本発明の形態２の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記閾値（ＳＫ）を超える前記ラストダイノード信号の値を受信しなければ、受信中の前記接続チャネル信号の記憶を開始せず、前記中性子入射位置演算記憶処理を開始しない。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）が精度の高い中性子入射位置のみ演算して記憶することができる。 Therefore, in the neutron incident position detection device (U) according to the second embodiment of the present invention, each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) has a value of the last dynode signal exceeding the threshold (SK). If not received, storage of the connection channel signal being received is not started, and the neutron incident position calculation storage processing is not started. As a result, in the neutron incident position detection device (U), each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) can calculate and store only a highly accurate neutron incident position.

（本発明の形態３）
本発明の形態３の中性子入射位置検出装置（Ｕ）は、本発明の形態２において次の構成要件（Ａ010）を備えたことを特徴とする。
（Ａ010）前記ラストダイノード信号の最小値を検出して予め設定された期間だけラストダイノード信号用第１記憶媒体（ＶＬR1）に記憶する第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）と、前記ラストダイノード信号の最小値を検出して前記予め設定された期間だけラストダイノード信号用第２記憶媒体（ＶＬR2）に記憶する第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）とを有する前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）であって、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）が予め設定された期間が経過して前記検出を再開する時間と前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）が予め設定された期間が経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し且つ前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）によって検出された前記最小値を第１ラストダイノード信号最小値とし、前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）によって検出された前記最小値を第２ラストダイノード信号最小値としたときに、前記第１ラストダイノード信号最小値と前記第２ラストダイノード信号最小値とを比較してより小さい値を前記最小値として検出して記憶する前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）。 (Embodiment 3 of the present invention)
The neutron incident position detection apparatus (U) according to the third embodiment of the present invention is characterized in that the following configuration requirement (A010) is provided in the second embodiment of the present invention.
(A010) first last dynode signal minimum value detection storage means (C3B1) for detecting the minimum value of the last dynode signal and storing it in the first dynode signal first storage medium (VLR1) for a preset period; The last dynode having second last dynode signal minimum value detection storage means (C3B2) for detecting the minimum value of the last dynode signal and storing it in the second storage medium for last dynode signal (VLR2) for the preset period. Signal minimum value detection storage means (C3B), wherein the first last dynode signal minimum value detection storage means (C3B1) restarts the detection after a preset period of time and the second last dynode signal The difference between the minimum value detection storage means (C3B2) and the time when the detection is restarted after a preset period has elapsed is always set in advance. The minimum value detected in the first last dynode signal minimum value detection storage means (C3B1) is set to be the first last dynode signal minimum value, and is executed in parallel in a state that is half the period of When the minimum value detected by the last dynode signal minimum value detection storage means (C3B2) is used as the second last dynode signal minimum value, the first last dynode signal minimum value and the second last dynode signal minimum value are obtained. The last dynode signal minimum value detection storage means (C3B) for detecting and storing a smaller value as the minimum value by comparison.

（本発明の形態３の作用）
前記構成要件（Ａ010）を備えた本発明の形態３では、第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）は、前記ラストダイノード信号の最小値を検出して予め設定された期間だけラストダイノード信号用第１記憶媒体（ＶＬR1）に記憶する。第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）は、前記ラストダイノード信号の最小値を検出して前記予め設定された期間だけラストダイノード信号用第２記憶媒体（ＶＬR2）に記憶する。前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）は、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）と、前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）とを有しており、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）が予め設定された期間が経過して前記検出を再開する時間と前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）が予め設定された期間が経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施する。また、前記ラストダイノード信号最小値検出記憶手段（Ｃ３Ｂ）は、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）によって検出された前記最小値を第１ラストダイノード信号最小値とし、前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）によって検出された前記最小値を第２ラストダイノード信号最小値としたときに、前記第１ラストダイノード信号最小値と前記第２ラストダイノード信号最小値とを比較してより小さい値を前記最小値として検出して記憶する。 (Operation of Form 3 of the Present Invention)
In the third embodiment of the present invention having the configuration requirement (A010), the first last dynode signal minimum value detection storage means (C3B1) detects the minimum value of the last dynode signal and last dynode only for a preset period. Store in the first signal storage medium (VLR1). The second last dynode signal minimum value detection storage means (C3B2) detects the minimum value of the last dynode signal and stores it in the second storage medium for last dynode signal (VLR2) for the preset period. The last dynode signal minimum value detection storage means (C3B) includes the first last dynode signal minimum value detection storage means (C3B1) and the second last dynode signal minimum value detection storage means (C3B2). The time for the first last dynode signal minimum value detection storage means (C3B1) to resume the detection after a preset period has elapsed and the second last dynode signal minimum value detection storage means (C3B2) are preset. This is performed in parallel in a state where the difference from the time for restarting the detection after the elapse of the predetermined period is always half of the preset period. The last dynode signal minimum value detection storage means (C3B) sets the minimum value detected by the first last dynode signal minimum value detection storage means (C3B1) as a first last dynode signal minimum value, and the second dynode signal minimum value detection storage means (C3B) When the minimum value detected by the last dynode signal minimum value detection storage means (C3B2) is used as the second last dynode signal minimum value, the first last dynode signal minimum value and the second last dynode signal minimum value are obtained. In comparison, a smaller value is detected and stored as the minimum value.

したがって、本発明の形態３の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１）は、前記第１ラストダイノード信号最小値検出記憶手段（Ｃ３B1）の再開の時点と前記第２ラストダイノード信号最小値検出記憶手段（Ｃ３B2）の再開の時点との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し、いずれかの最小値を採用することにより、前記ラストダイノード信号の最小値の精度をより高くすることができる。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置の演算結果の精度を高くすることができる。 Therefore, in the neutron incident position detection device (U) according to the third embodiment of the present invention, each of the plurality of neutron incident position calculation storage circuit boards (F1) restarts the first last dynode signal minimum value detection storage means (C3B1). And the second last dynode signal minimum value detection storage means (C3B2) is always executed in parallel in a state where the difference is always half the preset period. By adopting, the accuracy of the minimum value of the last dynode signal can be further increased. As a result, the neutron incident position detecting device (U) can increase the accuracy of the calculation result of the neutron incident position in each of the plurality of neutron incident position calculation storage circuit boards (F1, F2).

（本発明の形態４）
本発明の形態４の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし３のいずれかにおいて次の構成要件（Ａ011）〜（Ａ013）を備えたことを特徴とする。（Ａ011）基本クロック（４１，４３）を発振する基本クロック発振回路（Ｃ１５）と、前記基本クロック（４１，４３）の周期の３以上の整数倍の周期で隣接チャネル信号伝送用クロック（４２，４４）を発振する隣接チャネル信号伝送用クロック発振回路（Ｃ１６）とを有する前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）、
（Ａ012）前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とを接続する隣接チャネル信号伝送用クロック伝送路（６）であって、前記隣接チャネル信号伝送用クロック発振回路が発振する前記隣接チャネル信号伝送用クロック（４２）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する隣接チャネル信号伝送用クロック送信路（６）と、前記隣接チャネル信号伝送用クロック（４４）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する隣接チャネル信号伝送用クロック受信路（６）とを有する前記隣接チャネル信号伝送用クロック伝送路（６）、
（Ａ013）前記隣接チャネル信号伝送用クロック送信路（６）から前記隣接チャネル信号伝送用クロック（４２）を送信する隣接チャネル信号伝送用クロック送信手段（Ｃ８）と、前記隣接チャネル信号伝送用クロック受信路（６）から前記隣接チャネル信号伝送用クロック（４４）を受信する隣接チャネル信号伝送用クロック受信手段（Ｃ９）と、前記隣接チャネル信号伝送用クロック送信路（６）から送信する前記隣接チャネル信号伝送用クロック（４２）と前記隣接チャネル信号伝送用クロック受信路（６）から受信する前記隣接チャネル信号伝送用クロック（４４）との同期が可能な範囲（４８）の周期で前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を送信する前記隣接チャネル信号送信手段（Ｃ１０）と、前記隣接チャネル信号伝送用クロック送信路（６）から送信する前記隣接チャネル信号伝送用クロック（４２）と前記隣接チャネル信号伝送用クロック受信路（６）から受信する前記隣接チャネル信号伝送用クロック（４４）との同期が可能な範囲（４８）の周期で前記隣接チャネル信号受信路（６）から前記隣接チャネル信号を受信して記憶する前記隣接チャネル信号受信記憶手段（Ｃ１１）とを有する前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）。 (Embodiment 4)
A neutron incident position detection apparatus (U) according to a fourth embodiment of the present invention is characterized in that in any one of the present invention and the first to third embodiments of the present invention, the following constituent elements (A011) to (A013) are provided. (A011) A basic clock oscillation circuit (C15) that oscillates a basic clock (41, 43), and an adjacent channel signal transmission clock (42, 43) with a period that is an integer multiple of 3 or more of the period of the basic clock (41, 43). 44) each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) having an adjacent channel signal transmission clock oscillation circuit (C16) that oscillates 44),
(A012) An adjacent channel signal transmission clock transmission path (6) connecting the one neutron incident position calculation storage circuit board (F1) and the other neutron incident position calculation storage circuit board (F2), The adjacent channel signal transmission clock (42) oscillated by the adjacent channel signal transmission clock oscillation circuit is transferred from the one neutron incident position calculation memory circuit board (F1) to the other neutron incident position calculation memory circuit board (F2). An adjacent channel signal transmission clock transmission path (6) for transmission and the adjacent channel signal transmission clock (44) for the one neutron incident position calculation storage circuit board (F1) are used for the other neutron incident position calculation storage circuit board. The adjacent channel signal transmission clock transmission having the adjacent channel signal transmission clock receiving path (6) received from (F2). (6),
(A013) Adjacent channel signal transmission clock transmission means (C8) for transmitting the adjacent channel signal transmission clock (42) from the adjacent channel signal transmission clock transmission path (6), and the adjacent channel signal transmission clock reception Adjacent channel signal transmission clock receiving means (C9) for receiving the adjacent channel signal transmission clock (44) from the path (6), and the adjacent channel signal transmitting from the adjacent channel signal transmission clock transmission path (6) Transmission of the adjacent channel signal in a period (48) in which the transmission clock (42) and the adjacent channel signal transmission clock (44) received from the adjacent channel signal transmission clock receiving path (6) can be synchronized. The adjacent channel signal transmitting means (C10) for transmitting the adjacent channel signal from the path (6); The adjacent channel signal transmission clock for receiving the said and the adjacent channel signal transmission clock (42) adjacent channel signal transmission clock receive path (6) to be transmitted from Yaneru signal transmission clock transmission path (6) and (44) The adjacent channel signal receiving and storing means (C11) for receiving and storing the adjacent channel signal from the adjacent channel signal receiving path (6) with a period of a range (48) that can be synchronized with each other. Incident position calculation memory circuit board (F1, F2).

（本発明の形態４の作用）
前記構成要件（Ａ011）〜（Ａ013）を備えた本発明の形態４では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の基本クロック発振回路（Ｃ１５）は、基本クロック（４１，４３）を発振する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号伝送用クロック発振回路（Ｃ１６）は、前記基本クロック（４１，４３）の周期の３以上の整数倍の周期で隣接チャネル信号伝送用クロック（４２，４４）を発振する。 (Operation of Form 4 of the Present Invention)
In the fourth embodiment of the present invention having the structural requirements (A011) to (A013), the basic clock oscillation circuit (C15) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) is the basic clock (41 , 43). The adjacent channel signal transmission clock oscillation circuit (C16) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) is adjacent to each other at a cycle of an integer multiple of 3 or more of the cycle of the basic clock (41, 43). The channel signal transmission clocks (42, 44) are oscillated.

隣接チャネル信号伝送用クロック送信路（６）と、隣接チャネル信号伝送用クロック受信路（６）とを有する隣接チャネル信号伝送用クロック伝送路（６）は、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）と前記他方の中性子入射位置演算記憶回路基板（Ｆ２）とを接続する。前記隣接チャネル信号伝送用クロック送信路（６）は、前記隣接チャネル信号伝送用クロック発振回路（Ｃ１６）が発振する前記隣接チャネル信号伝送用クロック（４２）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）から前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に送信する。前記隣接チャネル信号伝送用クロック受信路（６）は、前記隣接チャネル信号伝送用クロック（４４）を前記一方の中性子入射位置演算記憶回路基板（Ｆ１）が前記他方の中性子入射位置演算記憶回路基板（Ｆ２）から受信する。 The adjacent channel signal transmission clock transmission path (6) having the adjacent channel signal transmission clock transmission path (6) and the adjacent channel signal transmission clock reception path (6) is the one neutron incident position calculation storage circuit board. (F1) and the other neutron incident position calculation storage circuit board (F2) are connected. The adjacent channel signal transmission clock transmission path (6) uses the adjacent channel signal transmission clock (42) generated by the adjacent channel signal transmission clock oscillation circuit (C16) as one of the neutron incident position calculation storage circuit boards. (F1) to the other neutron incident position calculation storage circuit board (F2). In the adjacent channel signal transmission clock receiving path (6), the adjacent channel signal transmission clock (44) is connected to the one neutron incident position calculation storage circuit board (F1) and the other neutron incident position calculation storage circuit board (F1). F2).

また、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号伝送用クロック送信手段（Ｃ８）は、前記隣接チャネル信号伝送用クロック送信路（６）から前記隣接チャネル信号伝送用クロック（４２）を送信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の隣接チャネル信号伝送用クロック受信手段（Ｃ９）は、前記隣接チャネル信号伝送用クロック受信路（６）から前記隣接チャネル信号伝送用クロック（４４）を受信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の前記隣接チャネル信号送信手段（Ｃ１０）は、前記隣接チャネル信号伝送用クロック送信路（６）から送信する前記隣接チャネル信号伝送用クロック（４２）と前記隣接チャネル信号伝送用クロック受信路（６）から受信する前記隣接チャネル信号伝送用クロック（４４）との同期が可能な範囲（４８）の周期で前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を送信する。前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の前記隣接チャネル信号受信記憶手段（Ｃ１１）は、前記隣接チャネル信号伝送用クロック送信路（６）から送信する前記隣接チャネル信号伝送用クロック（４２）と前記隣接チャネル信号伝送用クロック受信路（６）から受信する前記隣接チャネル信号伝送用クロック（４４）との同期が可能な範囲（４８）の周期で前記隣接チャネル信号受信路（６）から前記隣接チャネル信号を受信して記憶する。 Further, the adjacent channel signal transmission clock transmission means (C8) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) transmits the adjacent channel signal transmission from the adjacent channel signal transmission clock transmission path (6). The clock for use (42) is transmitted. The adjacent channel signal transmission clock receiving means (C9) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) is connected to the adjacent channel signal transmission clock from the adjacent channel signal transmission clock receiving path (6). (44) is received. The adjacent channel signal transmission means (C10) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) transmits the adjacent channel signal transmission clock transmitted from the adjacent channel signal transmission clock transmission path (6). (42) and the adjacent channel signal transmission path (6) in the period (48) in which the synchronization with the adjacent channel signal transmission clock (44) received from the adjacent channel signal transmission clock reception path (6) is possible. ) To transmit the adjacent channel signal. The adjacent channel signal reception storage means (C11) of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) is used for transmitting the adjacent channel signal transmitted from the adjacent channel signal transmission clock transmission path (6). The adjacent channel signal receiving path (48) can be synchronized with the adjacent channel signal transmitting clock (44) received from the adjacent channel signal transmitting clock receiving path (6) in a period (48). Receive and store the adjacent channel signal from 6).

したがって、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記隣接チャネル信号を送受信するときに、前記同期が可能な範囲（４８）の周期で前記隣接チャネル信号伝送路（６）から前記隣接チャネル信号を送受信するため、１周期あたりの前記隣接チャネル信号を受信する時間間隔が長くなる。この結果、本発明の形態４の中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における前記隣接チャネル信号の送受信をより確実に行うことができる。 Therefore, each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) transmits and receives the adjacent channel signal in the adjacent channel signal transmission path (6) with a period of the range (48) in which synchronization is possible. ), The time interval for receiving the adjacent channel signal per period becomes longer. As a result, the neutron incident position detection device (U) according to the fourth embodiment of the present invention can more reliably transmit and receive the adjacent channel signal in each of the plurality of neutron incident position calculation storage circuit boards (F1, F2). .

（本発明の形態５）
本発明の形態５の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし４のいずれかにおいて次の構成要件（Ａ014）を備えたことを特徴とする。
（Ａ014）対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号のうちの最大値を検出して予め設定された期間だけ記憶する接続チャネル信号最大値検出記憶手段（Ｃ５Ａ）と、予め設定された期間内に受信した前記接続チャネル信号のうちの最小値を検出して予め設定された期間だけ記憶する接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）とを有する前記接続チャネル信号受信記憶手段（Ｃ５）であって、前記接続チャネル信号の前記最大値と前記最小値との差分値を前記接続チャネル信号の値として記憶する前記接続チャネル信号受信記憶手段（Ｃ５）。 (Embodiment 5)
A neutron incident position detection apparatus (U) according to a fifth aspect of the present invention is characterized in that in any one of the present invention and the first to fourth aspects of the present invention, the following constituent element (A014) is provided.
(A014) a connection channel signal maximum value detection storage means (C5A) for detecting a maximum value of the connection channel signals received from the corresponding connection channel signal transmission paths and storing it for a preset period; The connection channel signal reception storage means having connection channel signal minimum value detection storage means (C5B) for detecting a minimum value of the connection channel signals received within a set period and storing the minimum value for a preset period. (C5) The connection channel signal reception storage means (C5) for storing a difference value between the maximum value and the minimum value of the connection channel signal as the value of the connection channel signal.

（本発明の形態５の作用）
前記構成要件（Ａ014）を備えた本発明の形態５では、接続チャネル信号最大値検出記憶手段（Ｃ５Ａ）は、対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号のうちの最大値を検出して予め設定された期間だけ記憶する。接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）は、予め設定された期間内に受信した前記接続チャネル信号のうちの最小値を検出して予め設定された期間だけ記憶する。前記接続チャネル信号受信記憶手段（Ｃ５）は、前記接続チャネル信号最大値検出記憶手段（Ｃ５Ａ）と、前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）とを有し、前記接続チャネル信号の前記最大値と前記最小値との差分値を前記接続チャネル信号の値として記憶する。
したがって、本発明の形態５の中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）が前記接続チャネル信号の値（前記差分値）を用いて中性子入射位置を演算して精度の高い前記演算結果を記憶することができる。 (Operation of Form 5 of the Present Invention)
In the fifth form of the present invention having the configuration requirement (A014), the connection channel signal maximum value detection storage means (C5A) is configured to use the maximum value of the connection channel signals received from the corresponding connection channel signal transmission lines. Is stored for a preset period. The connection channel signal minimum value storage means (C5B) detects the minimum value of the connection channel signals received within a preset period and stores it for a preset period. The connection channel signal reception storage means (C5) includes the connection channel signal maximum value detection storage means (C5A) and the connection channel signal minimum value detection storage means (C5B), and the maximum of the connection channel signals. The difference value between the value and the minimum value is stored as the value of the connection channel signal.
Therefore, in the neutron incident position detection device (U) according to the fifth embodiment of the present invention, each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) uses the value of the connection channel signal (the difference value) to generate neutrons. It is possible to calculate the incident position and store the calculation result with high accuracy.

（本発明の形態６）
本発明の形態６の中性子入射位置検出装置（Ｕ）は、本発明の形態５において次の構成要件（Ａ015）を備えたことを特徴とする。
（Ａ015）前記接続チャネル信号の最小値をそれぞれ検出して予め設定された期間だけ接続チャネル信号用第１記憶媒体（ＶＲ１）に記憶する第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）と、前記接続チャネル信号の最小値をそれぞれ検出して前記予め設定された期間だけ各接続チャネル信号用第２記憶媒体（ＶＲ２）に記憶する第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）とを有する前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）であって、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）が前記予め設定された期間を経過して前記検出を再開する時間と前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）が前記予め設定された期間を経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し且つ前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）によって検出された前記最小値を第１接続チャネル信号最小値とし、前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）によって検出された前記最小値を第２接続チャネル信号最小値としたときに、前記第１接続チャネル信号最小値と前記第２接続チャネル信号最小値とを比較してより小さい値を前記最小値として検出して記憶する前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）。 (Embodiment 6 of the present invention)
The neutron incident position detection apparatus (U) according to the sixth embodiment of the present invention is characterized in that the fifth embodiment of the present invention includes the following constituent element (A015).
(A015) first connection channel signal minimum value detection storage means (C5B1) for detecting the minimum value of the connection channel signal and storing it in the connection channel signal first storage medium (VR1) for a preset period; Second connection channel signal minimum value detection storage means (C5B2) for detecting the minimum value of the connection channel signal and storing it in the second storage medium (VR2) for each connection channel signal for the preset period. The connection channel signal minimum value detection storage means (C5B), wherein the first connection channel signal minimum value detection storage means (C5B1) restarts the detection after elapse of the preset period; The difference between the time when the two-connection channel signal minimum value detection storage means (C5B2) restarts the detection after the preset period has always been the preset period The minimum value detected by the first connection channel signal minimum value detection storage means (C5B1) is set as the first connection channel signal minimum value, and the second connection channel signal When the minimum value detected by the minimum value detection storage means (C5B2) is set as the second connection channel signal minimum value, the first connection channel signal minimum value and the second connection channel signal minimum value are compared. The connection channel signal minimum value detection storage means (C5B) for detecting and storing a smaller value as the minimum value.

（本発明の形態６の作用）
前記構成要件（Ａ015）を備えた本発明の形態６では、第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）は、前記接続チャネル信号の最小値をそれぞれ検出して予め設定された期間だけ接続チャネル信号用第１記憶媒体（ＶＲ１）に記憶する。第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）は、前記接続チャネル信号の最小値をそれぞれ検出して前記予め設定された期間だけ各接続チャネル信号用第２記憶媒体（ＶＲ２）に記憶する。前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）は、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）と、前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）とを有しており、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）が前記予め設定された期間を経過して前記検出を再開する時間と前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）が前記予め設定された期間を経過して前記検出を再開する時間との差が常に前記予め設定された期間の半分の時間である状態で並列に実施する。また、前記接続チャネル信号最小値検出記憶手段（Ｃ５Ｂ）は、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）によって検出された前記最小値を第１接続チャネル信号最小値とし、前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）によって検出された前記最小値を第２接続チャネル信号最小値としたときに、前記第１接続チャネル信号最小値と前記第２接続チャネル信号最小値とを比較してより小さい値を前記最小値として検出して記憶する。 (Operation of Embodiment 6 of the present invention)
In the sixth embodiment of the present invention having the configuration requirement (A015), the first connection channel signal minimum value detection storage means (C5B1) detects the minimum value of the connection channel signal and connects only for a preset period. It memorize | stores in the 1st storage medium (VR1) for channel signals. The second connection channel signal minimum value detection storage means (C5B2) detects the minimum value of the connection channel signal, and stores it in each connection channel signal second storage medium (VR2) for the preset period. The connection channel signal minimum value detection storage means (C5B) includes the first connection channel signal minimum value detection storage means (C5B1) and the second connection channel signal minimum value detection storage means (C5B2). A time for the first connection channel signal minimum value detection storage means (C5B1) to resume the detection after the preset period and the second connection channel signal minimum value detection storage means (C5B2) It is performed in parallel in a state in which the difference from the time for restarting the detection after the set period has elapsed is always half the time for the preset period. The connection channel signal minimum value detection storage means (C5B) sets the minimum value detected by the first connection channel signal minimum value detection storage means (C5B1) as a first connection channel signal minimum value, and the second connection channel signal minimum value detection storage means (C5B) When the minimum value detected by the connection channel signal minimum value detection storage means (C5B2) is set as the second connection channel signal minimum value, the first connection channel signal minimum value and the second connection channel signal minimum value are obtained. In comparison, a smaller value is detected and stored as the minimum value.

したがって、本発明の形態６の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記第１接続チャネル信号最小値検出記憶手段（Ｃ５B1）の再開の時点と前記第２接続チャネル信号最小値検出記憶手段（Ｃ５B2）の再開の時点との差が常に前記予め設定された期間の半分の時間である状態で並列に実施し、いずれかの最小値を採用することにより、前記ラストダイノード信号の最小値の精度をより高くすることができる。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置の演算結果の精度を高くすることができる。 Therefore, in the neutron incident position detection device (U) according to the sixth embodiment of the present invention, each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) includes the first connection channel signal minimum value detection storage means (C5B1). In parallel with the difference between the restart time of the second connection channel signal minimum value detection storage means (C5B2) being always half the preset period, By adopting the minimum value, the accuracy of the minimum value of the last dynode signal can be further increased. As a result, the neutron incident position detecting device (U) can increase the accuracy of the calculation result of the neutron incident position in each of the plurality of neutron incident position calculation storage circuit boards (F1, F2).

（本発明の形態７）
本発明の形態７の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし６のいずれかにおいて次の構成要件（Ａ016）を備えたことを特徴とする。
（Ａ016）対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号を記憶開始してから、予め設定された時間内に記憶する前記接続チャネル信号受信記憶手段（Ｃ５）と、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を予め設定された時間内に送信する前記隣接チャネル信号送信手段（Ｃ１０）と、前記隣接チャネル信号受信路（６）から受信した前記隣接チャネル信号を予め設定された時間内に記憶する前記隣接チャネル信号受信記憶手段（Ｃ１１）。 (Embodiment 7 of the present invention)
A neutron incident position detection apparatus (U) according to a seventh aspect of the present invention is characterized in that in the present invention and any one of the first to sixth aspects of the present invention, the following constituent element (A016) is provided.
(A016) The connection channel signal reception storage means (C5) for storing the connection channel signal received from each corresponding connection channel signal transmission path within a preset time after the storage channel is started, and the adjacent channel The adjacent channel signal transmitting means (C10) for transmitting the adjacent channel signal from the signal transmission path (6) within a preset time, and the adjacent channel signal received from the adjacent channel signal receiving path (6) in advance. The adjacent channel signal reception storage means (C11) for storing within a set time.

（本発明の形態７の作用）
前記構成要件（Ａ016）を備えた本発明の形態７では、前記接続チャネル信号受信記憶手段（Ｃ５）は、対応する前記各接続チャネル信号伝送路から受信した前記接続チャネル信号を記憶開始してから、予め設定された時間内に記憶する。前記隣接チャネル信号送信手段（Ｃ１０）は、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を予め設定された時間内に送信する。
前記隣接チャネル信号受信記憶手段（Ｃ１１）は、前記隣接チャネル信号受信路（６）から受信した前記隣接チャネル信号を予め設定された時間内に記憶する。 (Operation of Embodiment 7 of the present invention)
In the seventh embodiment of the present invention having the configuration requirement (A016), the connection channel signal reception storage means (C5) starts storing the connection channel signals received from the corresponding connection channel signal transmission paths. , Store within a preset time. The adjacent channel signal transmission means (C10) transmits the adjacent channel signal from the adjacent channel signal transmission path (6) within a preset time.
The adjacent channel signal reception storage means (C11) stores the adjacent channel signal received from the adjacent channel signal reception path (6) within a preset time.

したがって、本発明の形態７の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記接続チャネル信号を予め設定された時間内に記憶し、前記隣接チャネル信号を予め設定された時間内に送受信して記憶する。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置演算記憶処理を連続で実行してから次の中性子入射位置演算記憶処理までのデッドタイムを前記予め設定された時間に対応した期間に設定することができる。 Therefore, in the neutron incident position detection device (U) according to Embodiment 7 of the present invention, each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) stores the connection channel signal within a preset time. The adjacent channel signal is transmitted / received and stored within a preset time. As a result, the neutron incident position detection device (U) performs the next neutron incident position calculation after continuously executing the neutron incident position calculation storage process in each of the plurality of neutron incident position calculation storage circuit boards (F1, F2). The dead time until the storage process can be set to a period corresponding to the preset time.

（本発明の形態８）
本発明の形態８の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし７のいずれかにおいて次の構成要件（Ａ017）を備えたことを特徴とする。
（Ａ017）対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信した前記接続チャネル信号を記憶するときに、前記接続チャネル信号を補正する接続チャネル信号補正手段（Ｃ５Ｃ）を有する前記接続チャネル信号受信記憶手段（Ｃ５）。 (Embodiment 8)
The neutron incident position detection apparatus (U) according to the eighth embodiment of the present invention is characterized in that the following constituent elements (A017) are provided in any one of the present invention and the first to seventh embodiments of the present invention.
(A017) The connection channel having connection channel signal correction means (C5C) for correcting the connection channel signal when storing the connection channel signal received from each of the corresponding connection channel signal transmission lines (4a, 4b) Signal reception storage means (C5).

（本発明の形態８の作用）
前記構成要件（Ａ017）を備えた本発明の形態８では、前記接続チャネル信号受信記憶手段（Ｃ５）の接続チャネル信号補正手段（Ｃ５Ｃ）は、対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信した前記接続チャネル信号を記憶するときに、前記接続チャネル信号を補正する。
したがって、本発明の形態８の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、対応する前記複数の各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）の各チャネル毎の光電子の増倍率に誤差がある場合、前記各チャネルが出力する前記接続チャネル信号をそれぞれ補正してから記憶することができる。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置の演算結果の精度を高くすることができる。 (Operation of Embodiment 8 of the present invention)
In the eighth embodiment of the present invention having the configuration requirement (A017), the connection channel signal correction means (C5C) of the connection channel signal reception storage means (C5) includes the corresponding connection channel signal transmission lines (4a, 4b). When the connection channel signal received from (1) is stored, the connection channel signal is corrected.
Therefore, in the neutron incident position detection device (U) according to the eighth embodiment of the present invention, each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) has the corresponding plurality of flat panel multi-anode photomultipliers. When there is an error in the multiplication factor of the photoelectrons for each channel of the tube (P1, P2), the connection channel signal output from each channel can be corrected and stored. As a result, the neutron incident position detector (U) can increase the accuracy of the calculation result of the neutron incident position in each of the plurality of neutron incident position calculation storage circuit boards (F1, F2).

（本発明の形態９）
本発明の形態９の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし８のいずれかにおいて次の構成要件（Ａ018）を備えたことを特徴とする。
（Ａ018）対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信した前記接続チャネル信号を記憶するときに、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を演算し易い状態に再配置してから記憶する前記接続チャネル信号受信記憶手段（Ｃ５）。 (Embodiment 9)
The neutron incident position detection apparatus (U) according to the ninth embodiment of the present invention is characterized in that the present invention and any one of the first to eighth embodiments of the present invention include the following constituent elements (A018).
(A018) When storing the connection channel signal received from each corresponding connection channel signal transmission path (4a, 4b), the adjacent channel signal is easily calculated from the adjacent channel signal transmission path (6). The connection channel signal reception storage means (C5) for storing after rearrangement.

（本発明の形態９の作用）
前記構成要件（Ａ018）を備えた本発明の形態９では、前記接続チャネル信号受信記憶手段（Ｃ５）は、対応する前記各接続チャネル信号伝送路（４ａ，４ｂ）から受信した前記接続チャネル信号を記憶するときに、前記隣接チャネル信号送信路（６）から前記隣接チャネル信号を演算し易い状態に再配置してから記憶する。
したがって、本発明の形態９の中性子入射位置検出装置（Ｕ）では、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）は、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）に対して前記隣接チャネル信号をそれぞれ演算し易い状態に再配置してから記憶するため、前記隣接チャネル信号をすぐに演算できる正しい配置に並べることができる。また、前記他方の中性子入射位置演算記憶回路基板（Ｆ２）についても同様に、前記一方の中性子入射位置演算記憶回路基板（Ｆ１）に対して前記隣接チャネル信号をそれぞれ演算し易い状態に再配置してから記憶するため、前記隣接チャネル信号をすぐに演算できる正しい配置に並べることができる。この結果、前記中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置演算記憶処理を高速化することができる。 (Operation of Embodiment 9 of the present invention)
In the ninth embodiment of the present invention having the configuration requirement (A018), the connection channel signal reception storage means (C5) receives the connection channel signal received from the corresponding connection channel signal transmission path (4a, 4b). When storing, the adjacent channel signal is rearranged from the adjacent channel signal transmission path (6) so that it can be easily calculated, and then stored.
Therefore, in the neutron incident position detector (U) according to the ninth embodiment of the present invention, the one neutron incident position calculation storage circuit board (F1) is more than the other neutron incident position calculation storage circuit board (F2). Since the adjacent channel signals are rearranged in a state where they can be easily calculated and stored, the adjacent channel signals can be arranged in a correct arrangement that can be immediately calculated. Similarly, the other neutron incident position calculation storage circuit board (F2) is rearranged so that the adjacent channel signals can be easily calculated with respect to the one neutron incident position calculation storage circuit board (F1). Therefore, the adjacent channel signals can be arranged in a correct arrangement so that they can be calculated immediately. As a result, the neutron incident position detection device (U) can speed up the neutron incident position calculation storage process in the plurality of neutron incident position calculation storage circuit boards (F1, F2).

（本発明の形態１０）
本発明の形態１０の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし９のいずれかにおいて次の構成要件（Ａ019）を備えたことを特徴とする。
（Ａ019）前記接続チャネル信号と前記隣接チャネル信号とによって特定した前記最大チャネル（５１，６１，７１）および前記周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）から前記中性子入射位置信号である重心位置信号（Ｐｘ，Ｐｙ）を演算して記憶する前記中性子入射位置演算記憶手段（Ｃ１２）であって、前記最大チャネル（５１，６１，７１）を中心にＸ方向および−Ｘ方向に隣接する周囲チャネルをＸ方向周囲チャネル（５２，５３，６２，６３，７２，７３）とし、前記最大チャネルを中心にＹ方向および−Ｙ方向に隣接する周囲チャネルをＹ方向周囲チャネル（５４，５６，６４，６６，７４，７６）とし、前記最大チャネル（５１，６１，７１）および前記Ｘ方向周囲チャネル（５２，５３，６２，６３，７２，７３）の各出力信号から重心位置を求めることで得られるＸ方向重心位置信号（Ｐｘ）と、前記最大チャネル（５１，６１，７１）および前記Ｙ方向周囲チャネル（５４，５６，６４，６６，７４，７６）の各出力信号から重心位置を求めることで得られるＹ方向重心位置信号（Ｐｙ）とを有する前記重心位置信号（Ｐｘ，Ｐｙ）を演算して記憶する前記中性子入射位置演算記憶手段（Ｃ１２）。 (Embodiment 10)
A neutron incident position detection apparatus (U) according to a tenth aspect of the present invention is characterized in that in the present invention and any one of the first to ninth aspects of the present invention, the following constituent element (A019) is provided.
(A019) The maximum channel (51, 61, 71) and the surrounding channels (52, 53, 54, 56, 62, 63, 64, 66, 72, 73) specified by the connection channel signal and the adjacent channel signal , 74, 76) is a neutron incident position calculation storage means (C12) for calculating and storing a centroid position signal (Px, Py) which is the neutron incident position signal from the maximum channel (51, 61, 71). ) Around the X channel and the −X direction is defined as the X direction surrounding channel (52, 53, 62, 63, 72, 73), and the Y channel and the −Y direction are centered on the maximum channel. The peripheral channel is a Y-direction peripheral channel (54, 56, 64, 66, 74, 76), and the maximum channel (51, 61, 71) and the X-direction peripheral channel are X-direction center-of-gravity position signal (Px) obtained by obtaining the center-of-gravity position from each output signal of the signal (52, 53, 62, 63, 72, 73), the maximum channel (51, 61, 71) and the Y The barycentric position signal (Px, Py) having the Y-direction barycentric position signal (Py) obtained by obtaining the barycentric position from the output signals of the direction surrounding channels (54, 56, 64, 66, 74, 76). The neutron incident position calculation storage means (C12) for calculating and storing.

（本発明の形態１０の作用）
前記構成要件（Ａ019）を備えた本発明の形態１０では、前記中性子入射位置演算記憶手段（Ｃ１２）は、前記接続チャネル信号と前記隣接チャネル信号とによって特定した前記最大チャネル（５１，６１，７１）および前記周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）から前記中性子入射位置信号である重心位置信号（Ｐｘ，Ｐｙ）を演算して記憶する。また、前記中性子入射位置演算記憶手段（Ｃ１２）は、前記最大チャネル（５１，６１，７１）を中心にＸ方向および−Ｘ方向に隣接する周囲チャネルをＸ方向周囲チャネル（５２，５３，６２，６３，７２，７３）とし、前記最大チャネルを中心にＹ方向および−Ｙ方向に隣接する周囲チャネルをＹ方向周囲チャネル（５４，５６，６４，６６，７４，７６）とし、前記最大チャネル（５１，６１，７１）および前記Ｘ方向周囲チャネル（５２，５３，６２，６３，７２，７３）の各出力信号から重心位置を求めることで得られるＸ方向重心位置信号（Ｐｘ）と、前記最大チャネル（５１，６１，７１）および前記Ｙ方向周囲チャネル（５４，５６，６４，６６，７４，７６）の各出力信号から重心位置を求めることで得られるＹ方向重心位置信号（Ｐｙ）とを有する前記重心位置信号（Ｐｘ，Ｐｙ）を演算して記憶する。 (Operation of Form 10 of the Present Invention)
In the tenth aspect of the present invention having the configuration requirement (A019), the neutron incident position calculation storage means (C12) is configured such that the maximum channel (51, 61, 71) identified by the connection channel signal and the adjacent channel signal. ) And the surrounding channel (52, 53, 54, 56, 62, 63, 64, 66, 72, 73, 74, 76) to calculate the centroid position signal (Px, Py) as the neutron incident position signal. Remember. Further, the neutron incident position calculation storage means (C12) is configured to convert the peripheral channels adjacent to the X direction and the −X direction around the maximum channel (51, 61, 71) into the X direction peripheral channels (52, 53, 62, 63, 72, 73), surrounding channels adjacent to the Y direction and the -Y direction around the maximum channel as Y direction surrounding channels (54, 56, 64, 66, 74, 76), and the maximum channel (51 , 61, 71) and the X direction centroid position signal (Px) obtained by obtaining the centroid position from the output signals of the X direction surrounding channels (52, 53, 62, 63, 72, 73), and the maximum channel (51, 61, 71) and the Y-direction centroid obtained by obtaining the centroid position from each output signal of the Y-direction surrounding channel (54, 56, 64, 66, 74, 76). The center-of-gravity position signal (Px, Py) with 置信 No. a (Py) for calculating and storing.

したがって、本発明の形態１０の中性子入射位置検出装置（Ｕ）では、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、図２４Ａおよび図２４Ｂに示す前記重心位置の演算処理によって中性子入射位置演算記憶処理をそれぞれ実行することができる。また、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、前記隣接チャネル信号を受信して記憶するため、前記最大チャネル（５１，６１，７１）の位置が前記周囲チャネル（５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６）が全て揃わない位置であった場合でも、補完して精度の高い前記中性子入射位置を演算して記憶することができる。したがって、本発明の形態１０の中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）における中性子入射位置の演算結果の精度を高くすることができる。 Therefore, in the neutron incident position detection apparatus (U) according to the tenth aspect of the present invention, each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) is subjected to the calculation process of the center of gravity position shown in FIGS. 24A and 24B. Each neutron incident position calculation storage process can be executed. Each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) receives and stores the adjacent channel signal, so that the position of the maximum channel (51, 61, 71) is set to the surrounding channel (52 , 53, 54, 56, 62, 63, 64, 66, 72, 73, 74, 76), even if the positions are not complete, the neutron incident position with high accuracy is calculated and stored. be able to. Therefore, the neutron incident position detection device (U) according to the tenth embodiment of the present invention can increase the accuracy of the calculation result of the neutron incident position in each of the plurality of neutron incident position calculation storage circuit boards (F1, F2).

（本発明の形態１１）
本発明の形態１１の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１０のいずれかにおいて次の構成要件（Ａ020），（Ａ021）を備えたことを特徴とする。
（Ａ020）前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）と接続された表示制御装置（Ｕ３ａ）および前記表示制御装置（Ｕ３ａ）に接続された表示器（Ｕ３ｂ）を有する中性子入射位置表示装置（Ｕ３）、
（Ａ021）前記中性子入射面（１）と前記中性子入射面上の中性子の入射位置とを前記表示器（Ｕ３ｂ）に表示する前記表示制御装置（Ｕ３ａ）。 (Embodiment 11)
A neutron incident position detection apparatus (U) according to an eleventh aspect of the present invention is characterized in that in any of the present invention and any of the first to tenth aspects of the present invention, the following constituent elements (A020) and (A021) are provided.
(A020) Neutron incidence having a display control device (U3a) connected to each of the plurality of neutron incidence position calculation storage circuit boards (F1, F2) and a display (U3b) connected to the display control device (U3a) Position display device (U3),
(A021) The display control device (U3a) that displays the neutron incident surface (1) and the incident position of neutrons on the neutron incident surface on the display (U3b).

（本発明の形態１１の作用）
前記構成要件（Ａ020），（Ａ021）を備えた本発明の形態１１では、中性子入射位置表示装置（Ｕ３）は、表示制御装置（Ｕ３ａ）および前記表示制御装置（Ｕ３ａ）に接続された表示器（Ｕ３ｂ）を有し、前記中性子入射位置表示装置（Ｕ３）の表示制御装置（Ｕ３ａ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）と接続されている。
また、前記表示制御装置（Ｕ３ａ）は、前記中性子入射面（１）と前記中性子入射面上の中性子の入射位置とを前記表示器（Ｕ３ｂ）に表示する。
したがって、本発明の形態１１の中性子入射位置検出装置（Ｕ）は、前記複数の各中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）の前記中性子入射位置演算記憶処理の演算結果を中性子入射位置表示装置（Ｕ３）の表示制御装置（Ｕ３ａ）で制御して、前記中性子入射面（１）と前記中性子入射面上の中性子の入射位置とを前記表示器（Ｕ３ｂ）に表示することができる。 (Operation of Form 11 of the Present Invention)
In the eleventh aspect of the present invention having the structural requirements (A020) and (A021), the neutron incident position display device (U3) includes a display control device (U3a) and a display connected to the display control device (U3a). The display control device (U3a) of the neutron incident position display device (U3) is connected to the plurality of neutron incident position calculation storage circuit boards (F1, F2).
The display control device (U3a) displays the neutron incident surface (1) and the neutron incident position on the neutron incident surface on the display (U3b).
Therefore, the neutron incident position detection device (U) according to the eleventh embodiment of the present invention displays the calculation result of the neutron incident position calculation storage processing of each of the plurality of neutron incident position calculation storage circuit boards (F1, F2) as a neutron incident position display. It can control by the display control apparatus (U3a) of an apparatus (U3), and can display the said neutron incident surface (1) and the incident position of the neutron on the said neutron incident surface on the said indicator (U3b).

（本発明の形態１２）
本発明の形態１２の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１１のいずれかにおいて次の構成要件（Ａ022）を備えたことを特徴とする。
（Ａ022）前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）を形成する複数の各接続チャネル信号伝送ケーブル（４ａ，４ｂ）。 (Embodiment 12)
A neutron incident position detection apparatus (U) according to a twelfth aspect of the present invention is characterized in that, in any of the present invention and any of the first to eleventh aspects of the present invention, the following constituent element (A022) is provided.
(A022) A plurality of connection channel signal transmission cables (4a, 4b) forming the plurality of connection channel signal transmission lines (4a, 4b).

（本発明の形態１２の作用）
前記構成要件（Ａ022）を備えた本発明の形態１２では、複数の各接続チャネル信号伝送ケーブル（４ａ，４ｂ）は、前記複数の各接続チャネル信号伝送路（４ａ，４ｂ）を形成する。 (Operation of Form 12 of the Present Invention)
In the twelfth aspect of the present invention having the configuration requirement (A022), the plurality of connection channel signal transmission cables (4a, 4b) form the plurality of connection channel signal transmission lines (4a, 4b).

（本発明の形態１３）
本発明の形態１３の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１２のいずれかにおいて次の構成要件（Ａ023）を備えたことを特徴とする。
（Ａ023）前記隣接チャネル信号伝送路（６）を形成する隣接チャネル信号伝送ケーブル（６）。 (Embodiment 13)
A neutron incident position detection apparatus (U) according to a thirteenth aspect of the present invention is characterized in that in any one of the present invention and the first to twelfth aspects of the present invention, the following constituent element (A023) is provided.
(A023) An adjacent channel signal transmission cable (6) forming the adjacent channel signal transmission path (6).

（本発明の形態１３の作用）
前記構成要件（Ａ023）を備えた本発明の形態１３では、隣接チャネル信号伝送ケーブル（６）は、前記隣接チャネル信号伝送路（６）を形成する。 (Operation of Form 13 of the Present Invention)
In the thirteenth aspect of the present invention having the configuration requirement (A023), the adjacent channel signal transmission cable (6) forms the adjacent channel signal transmission path (6).

（本発明の形態１４）
本発明の形態１４の中性子入射位置検出装置（Ｕ）は、本発明の形態１ないし１３のいずれかにおいて次の構成要件（Ａ024），（Ａ025）を備えたことを特徴とする。
（Ａ024）前記複数の各ラストダイノード信号伝送路（４ａ，４ｂ）を形成する複数の各ラストダイノード信号伝送ケーブル（４ａ，４ｂ）、
（Ａ025）前記記憶送信指示信号伝送路（６）を形成する記憶送信指示信号伝送ケーブル（６）。 (Embodiment 14 of the present invention)
Neutron incident position detecting device in the form 14 of the present invention (U) in the form 1 to be placed in any of the 13 following configuration requirements of the present invention (A024), characterized by comprising the (A025).
(A024) A plurality of last dynode signal transmission cables (4a, 4b) forming the plurality of last dynode signal transmission lines (4a, 4b),
(A025) A storage transmission instruction signal transmission cable (6) forming the storage transmission instruction signal transmission path (6).

（本発明の形態１４の作用）
前記構成要件（Ａ024），（Ａ025）を備えた本発明の形態１４では、複数の各ラストダイノード信号伝送ケーブル（４ａ，４ｂ）は、前記複数の各ラストダイノード信号伝送路（４ａ，４ｂ）を形成する。記憶送信指示信号伝送ケーブル（６）は、前記記憶送信指示信号伝送路（６）を形成する。 (Operation of Form 14 of the Present Invention)
In the fourteenth embodiment of the present invention having the configuration requirements (A024) and (A025), each of the plurality of last dynode signal transmission cables (4a, 4b) includes each of the plurality of last dynode signal transmission lines (4a, 4b). Form. The storage transmission instruction signal transmission cable (6) forms the storage transmission instruction signal transmission path (6).

（本発明の形態１５）
本発明の形態１５の中性子入射位置検出装置（Ｕ）は、本発明の形態４において次の構成要件（Ａ026）を備えたことを特徴とする。
（Ａ026）前記隣接チャネル信号伝送用クロック伝送路（６）を形成する隣接チャネル信号伝送用クロック伝送ケーブル（６）。 (Embodiment 15 of the present invention)
The neutron incident position detection apparatus (U) according to the fifteenth aspect of the present invention is characterized in that the following constituent elements (A026) are provided in the fourth aspect of the present invention .
(A026) An adjacent channel signal transmission clock transmission cable (6) forming the adjacent channel signal transmission clock transmission path (6).

（本発明の形態１５の作用）
前記構成要件（Ａ026）を備えた本発明の形態１５では、隣接チャネル信号伝送用クロック伝送ケーブル（６）は、前記隣接チャネル信号伝送用クロック伝送路（６）を形成する。 (Operation of Form 15 of the Present Invention)
In the fifteenth aspect of the present invention having the configuration requirement (A026), the adjacent channel signal transmission clock transmission cable (6) forms the adjacent channel signal transmission clock transmission line (6).

（本発明の形態１６）
本発明の形態１６の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１５のいずれかにおいて次の構成要件（Ａ041）を備えたことを特徴とする。
（Ａ027）複数の前記中性子シンチレータ（Ｓ）を有する前記中性子入射位置検出器（Ｕ１）。 (Embodiment 16 of the present invention)
Neutron incident position detecting device in the form 16 of the present invention (U) is to no first embodiment of the present invention and the present invention at the 15 either characterized by comprising the following configuration requirements (A041).
(A027) The neutron incident position detector (U1) having a plurality of the neutron scintillators (S).

（本発明の形態１６の作用）
前記構成要件（Ａ027）を備えた本発明の形態１６では、前記中性子入射位置検出器（Ｕ１）は、複数の前記中性子シンチレータ（Ｓ）を有する。
したがって、前記中性子入射位置検出器（Ｕ１）を拡張する時に、必ずしも１つの前記中性子シンチレータを使用する必要がない。したがって、本発明の形態１０の中性子入射位置検出装置（Ｕ）は、前記中性子入射位置検出器（Ｕ１）を容易に拡張することができる。 (Operation of Form 16 of the Present Invention)
In the sixteenth aspect of the present invention provided with the configuration requirement (A027), the neutron incident position detector (U1) includes a plurality of the neutron scintillators (S).
Therefore, when the neutron incident position detector (U1) is expanded, it is not always necessary to use one neutron scintillator. Therefore, the neutron incident position detector (U) according to the tenth embodiment of the present invention can easily expand the neutron incident position detector (U1).

（本発明の形態１７）
本発明の形態１６の中性子入射位置検出装置（Ｕ）は、本発明および本発明の形態１ないし１６のいずれかにおいて次の構成要件（Ａ028）を備えたことを特徴とする。
（Ａ028）前記平板状の中性子入射面（１）に入射する中性子を発生する中性子発生器（Ｕ４）。 (Embodiment 17 of the present invention)
Neutron incident position detecting device in the form 16 of the present invention (U), the present invention and placed either in the form 1 to 16 of the present invention is characterized by having the following configuration requirements (A028).
(A028) A neutron generator (U4) for generating neutrons incident on the flat neutron incident surface (1).

（本発明の形態１７の作用）
前記構成要件（Ａ028）を備えた本発明の形態１７では、中性子発生器（Ｕ４）は、前記平板状の中性子入射面（１）に入射する中性子を発生する。 (Operation of Form 17 of the Invention)
In the seventeenth aspect of the present invention having the above-described configuration requirement (A028), the neutron generator (U4) generates neutrons incident on the flat neutron incident surface (1).

前述の本発明は、下記の効果（Ｅ01）〜（Ｅ05）を奏する。
（Ｅ01）複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内に複数連結して配置した場合に（複数密着状態で配置した場合に）、処理速度の高いコンピュータを使用しなくても、中性子入射位置を高精度で演算し中性子入射時刻と共に記憶できるようにすることができる。
（Ｅ02）ＸＹ平面内に複数密着状態で配置したフラットパネル型マルチアノード光電子増倍管にそれぞれ接続された中性子入射位置演算記憶回路基板であって前記密着状態で配置したフラットパネル型マルチアノード光電子増倍管に接続された前記中性子入射位置演算記憶回路基板同士を接続し、接続された前記中性子入射位置演算記憶回路基板間で中性子入射位置および入射時刻を演算するためのデータを伝送することにより、前記中性子入射位置演算記憶回路基板ごとに中性子入射位置を高精度で演算して中性子入射時刻と共に記憶できるようにすることができる。
（Ｅ03）複数のフラットパネル型マルチアノード光電子増倍管をＸＹ平面内で連結した状態で配置して、高位置分解能および高い検出効率を維持しつつ、検出領域を自由に変更できる中性子位置検出装置を構築することができる。
（Ｅ04）フラットパネル型マルチアノード光電子増倍管に接続された中性子入射位置演算記憶回路基板の台数が多くなった場合にも、中性子が入射した位置を高速で演算して記憶することができる実用的な中性子位置検出装置を低コストで構築することができる。
（Ｅ05）中性子入射位置検出器の台数を多くするほど、同時に入射した複数の中性子を検出する可能性を高くすることができる。 The above-described present invention has the following effects (E01) to (E05).
(E01) When a plurality of flat panel type multi-anode photomultiplier tubes are connected and arranged in the XY plane (when arranged in a plurality of close contact states), without using a computer with a high processing speed, The neutron incident position can be calculated with high accuracy and stored together with the neutron incident time.
(E02) A flat panel type multi-anode photomultiplier which is a neutron incident position calculation storage circuit board connected to a flat panel type multi-anode photomultiplier tube arranged in close contact with each other in the XY plane and arranged in the close state By connecting the neutron incident position calculation storage circuit boards connected to the double tube, and transmitting data for calculating the neutron incident position and the incident time between the connected neutron incident position calculation storage circuit boards, A neutron incident position can be calculated with high accuracy for each neutron incident position calculation storage circuit board and stored together with the neutron incident time.
(E03) A neutron position detection device in which a plurality of flat panel type multi-anode photomultiplier tubes are arranged in a connected state in the XY plane, and the detection region can be freely changed while maintaining high position resolution and high detection efficiency. Can be built.
(E04) Even when the number of neutron incident position calculation storage circuit boards connected to the flat panel type multi-anode photomultiplier tube is increased, the position where the neutrons are incident can be calculated and stored at high speed. A simple neutron position detector can be constructed at low cost.
(E05) As the number of neutron incident position detectors increases, the possibility of detecting a plurality of neutrons incident at the same time can be increased.

次に図面を参照しながら、本発明の実施の形態の具体例（実施例）を説明するが、本発明は以下の実施例に限定されるものではない。
なお、以後の説明の理解を容易にするために、図面において、前後方向をＸ軸方向、左右方向をＹ軸方向、上下方向をＺ軸方向とし、矢印Ｘ，−Ｘ，Ｙ，−Ｙ，Ｚ，−Ｚで示す方向または示す側をそれぞれ、前方、後方、右方、左方、上方、下方、または、前側、後側、右側、左側、上側、下側とする。
また、図中、「○」の中に「・」が記載されたものは紙面の裏から表に向かう矢印を意味し、「○」の中に「×」が記載されたものは紙面の表から裏に向かう矢印を意味するものとする。
なお、以下の図面を使用した説明において、理解の容易のために説明に必要な部材以外の図示は適宜省略されている。 Next, specific examples (examples) of the embodiments of the present invention will be described with reference to the drawings, but the present invention is not limited to the following examples.
In order to facilitate understanding of the following description, in the drawings, the front-rear direction is the X-axis direction, the left-right direction is the Y-axis direction, the up-down direction is the Z-axis direction, and arrows X, -X, Y, -Y, The directions indicated by Z and -Z or the indicated side are defined as front, rear, right, left, upper, lower, or front, rear, right, left, upper, and lower, respectively.
In the figure, “•” in “○” means an arrow pointing from the back of the page to the front, and “×” in “○” is the front of the page. It means an arrow pointing from the back to the back.
In the following description using the drawings, illustrations other than members necessary for the description are omitted as appropriate for easy understanding.

図１は本発明の実施例１の中性子入射位置検出装置の全体説明図である。
図１において、中性子入射位置検出装置Ｕは、中性子検出器Ｕ１（中性子入射位置検出器）と、前記中性子検出器Ｕ１に接続された中性子入射位置演算記憶装置Ｕ２と、前記中性子入射位置演算記憶装置Ｕ２に接続された中性子入射位置表示用の制御コンピュータＵ３（中性子入射位置表示装置）および中性子発生器Ｕ４とを有している。 FIG. 1 is an overall explanatory view of a neutron incident position detection apparatus according to Embodiment 1 of the present invention.
In FIG. 1, a neutron incident position detector U includes a neutron detector U1 (neutron incident position detector), a neutron incident position calculation storage device U2 connected to the neutron detector U1, and the neutron incident position calculation storage device. A control computer U3 (neutron incident position display device) for displaying a neutron incident position connected to U2 and a neutron generator U4 are included.

前記中性子検出器Ｕ１は、リチウムを含む硫化亜鉛（ZnS/⁶Li）によって形成された０．２５ｍｍ厚の平板状の中性子シンチレータＳと、前記中性子シンチレータの後方に配置された平板状のアクリルガラスＬＤと、前記アクリルガラスＬＤの後方に左右に並んだ状態で互いに密着して配置された６４ｃｈフラットパネル型マルチアノード光電子増倍管である左側増倍管Ｐ１（一方のフラットパネル型マルチアノード光電子増倍管）と右側増倍管Ｐ２（他方のフラットパネル型マルチアノード光電子増倍管）とを有している。
前記中性子シンチレータＳの前面には、中性子入射面１が形成されている。また、前記左側増倍管Ｐ１および前記右側増倍管Ｐ２の上面には、それぞれが６４個のチャネルを有しており、前記左側増倍管Ｐ１および前記右側増倍管Ｐ２の各６４個のチャネルをあわせた合計１２８個のチャネルによって光電子検出領域２が形成されている。 The neutron detector U1 includes a flat neutron scintillator S having a thickness of 0.25 mm made of zinc sulfide containing lithium (ZnS / ⁶ Li), and a flat acrylic glass LD disposed behind the neutron scintillator. And left side multiplier P1 (one flat panel type multi-anode photomultiplier), which is a 64ch flat panel type multi-anode photomultiplier arranged in close contact with the left and right behind the acrylic glass LD. Tube) and a right multiplier tube P2 (the other flat panel type multi-anode photomultiplier tube).
On the front surface of the neutron scintillator S, a neutron incident surface 1 is formed. The upper surfaces of the left side multiplier tube P1 and the right side multiplier tube P2 each have 64 channels, and each of the left side multiplier tube P1 and the right side multiplier tube P2 has 64 channels. The photoelectron detection region 2 is formed by a total of 128 channels including the channels.

前記中性子入射位置演算記憶装置Ｕ２は、FA64モジュール（中性子入射位置演算記憶回路基板）である左側演算記憶回路基板Ｆ１（一方の中性子入射位置演算記憶回路基板）および右側演算記憶回路基板Ｆ２（他方の中性子入射位置演算記憶回路基板）とを有している。前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、収容フレーム（ＶＭＥ電源クレート）ＦＬに収容されている。前記基板収容フレームＦＬは、ＶＭＥコントローラＦＣを有している。また、前記基板収容フレームＦＬは、最大で２０枚の前記FA64モジュールを収容するスロットを有しており、前記ＶＭＥコントローラＦＣによって収容された前記FA64モジュールの電源等を管理する。
前記制御コンピュータＵ３は、前記制御コンピュータＵ３本体としての表示制御装置Ｕ３ａおよび前記表示制御装置Ｕ３ａに接続されたディスプレイ（表示器）Ｕ３ｂを有している。前記表示制御装置Ｕ３ａは、ＵＳＢケーブル３によって前記基板収容フレームＦＬと接続されている。また、前記中性子発生器Ｕ４は、中性子発生信号伝送用ケーブル５によって前記基板収容フレームＦＬと接続されている。よって、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記基板収容フレームＦＬの前記ＶＭＥコントローラＦＣを経由して前記制御コンピュータＵ３および前記中性子発生器Ｕ４に接続されている。 The neutron incident position calculation storage device U2 includes a left calculation storage circuit board F1 (one neutron incident position calculation storage circuit board) and a right calculation storage circuit board F2 (the other), which are FA64 modules (neutron incident position calculation storage circuit boards). Neutron incident position calculation memory circuit board). The left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 are accommodated in an accommodation frame (VME power supply crate) FL. The substrate housing frame FL has a VME controller FC. The board housing frame FL has a slot for housing up to 20 FA64 modules, and manages the power source of the FA64 module housed by the VME controller FC.
The control computer U3 includes a display control device U3a as a main body of the control computer U3 and a display (display device) U3b connected to the display control device U3a. The display control device U3a is connected to the substrate housing frame FL by a USB cable 3. The neutron generator U4 is connected to the substrate housing frame FL by a neutron generation signal transmission cable 5. Therefore, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 are connected to the control computer U3 and the neutron generator U4 via the VME controller FC of the substrate housing frame FL.

図２は２枚のFA64モジュールの接続を説明する拡大図である。
なお、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２において、前記左側演算記憶回路基板Ｆ１の構成要素に対応する前記右側演算記憶回路基板Ｆ２の構成要素には同一の符号を付して、以降については、その詳細な説明を省略する。
図２において、前記左側演算記憶回路基板Ｆ１は、前記左側演算記憶回路基板Ｆ１本体としてのＶＭＥバス規格のFA-VME基板Ｖを有している。前記FA-VME基板Ｖの右面には、１６個の信号の同時処理が可能なアナログデジタル変換回路を有するアナログデジタル変換器である第1層上側ＡＤ変換基板Ａ１ａと第１層下側ＡＤ変換基板Ａ１ｂとが上下方向（Ｚ軸方向）に並んで積載されている。前記第1層上側ＡＤ変換基板Ａ１ａおよび前記第１層下側ＡＤ変換基板Ａ１ｂの右面には、それぞれ第２層上側ＡＤ変換基板Ａ２ａおよび第２層下側ＡＤ変換基板Ａ２ｂが上下方向（Ｚ軸方向）に並んで積載されている。前記第２層上側ＡＤ変換基板Ａ２ａおよび前記第２層下側ＡＤ変換基板Ａ２ｂの右面には、それぞれ３３個の信号の同時処理が可能なチャージアンプ（電荷型アンプ）としての機能を有する上側ＦＡＭＰ３３基板Ｃａおよび下側ＦＡＭＰ３３基板Ｃｂが上下方向（Ｚ軸方向）に並んで積載されている。 FIG. 2 is an enlarged view for explaining the connection of two FA64 modules.
In the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2, the same reference numerals are given to the components of the right arithmetic storage circuit board F2 corresponding to the constituent elements of the left arithmetic storage circuit board F1. In the following, detailed description thereof is omitted.
In FIG. 2, the left arithmetic storage circuit board F1 has a VME bus standard FA-VME board V as the left arithmetic storage circuit board F1 main body. On the right side of the FA-VME board V are a first-layer upper AD conversion board A1a and a first-layer lower AD conversion board, which are analog-digital converters having an analog-digital conversion circuit capable of simultaneously processing 16 signals. A1b is stacked side by side in the vertical direction (Z-axis direction). On the right surfaces of the first layer upper AD conversion substrate A1a and the first layer lower AD conversion substrate A1b, the second layer upper AD conversion substrate A2a and the second layer lower AD conversion substrate A2b are respectively arranged in the vertical direction (Z-axis). Are stacked side by side. On the right side of the second layer upper AD conversion board A2a and the second layer lower AD conversion board A2b, there is an upper FAMP33 that functions as a charge amplifier (charge amplifier) capable of simultaneously processing 33 signals. The substrate Ca and the lower FAMP33 substrate Cb are stacked side by side in the vertical direction (Z-axis direction).

また、前記FA-VME基板Ｖの後部には、前方向接続用ケーブル挿入口ＣＮ１と、後方向接続用ケーブル挿入口ＣＮ２と、左方向接続用ケーブル挿入口ＣＮ３と、右方向接続用ケーブル挿入口ＣＮ４とが配置されている。
前記第1層上側ＡＤ変換基板Ａ１ａ、前記第１層下側ＡＤ変換基板Ａ１ｂ、前記第２層上側ＡＤ変換基板Ａ２ａおよび第２層下側ＡＤ変換基板Ａ２ｂによってＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）が構成されている。 Further, at the rear of the FA-VME board V, a forward connection cable insertion port CN1, a rear connection cable insertion port CN2, a left connection cable insertion port CN3, and a right connection cable insertion port. CN4 is arranged.
An AD conversion board A (A1a + A1b + A2a + A2b) is configured by the first layer upper AD conversion board A1a, the first layer lower AD conversion board A1b, the second layer upper AD conversion board A2a, and the second layer lower AD conversion board A2b. Has been.

図３は実施例１の中性子入射位置検出装置のブロック線図であり、２枚のFA64モジュールの構成の説明図である。
図３において、前記左側演算記憶回路基板Ｆ１の前記FA-VME基板Ｖは、中性子入射位置演算記憶処理用のコントローラＣと、メモリ容量が６４ＭバイトのメモリＭ（中性子入射位置記憶用メモリ）と、ＡＤ変換回路素子Ａ３とを有している。前記コントローラＣは、全体の制御処理を行うメインFPGA（Field Programable Gate Array）１１と、前記中性子入射位置演算記憶処理を行う上側FPGA１２ａと下側FPGA１２ｂとを有している。 FIG. 3 is a block diagram of the neutron incident position detection apparatus according to the first embodiment, and is an explanatory diagram of the configuration of two FA64 modules.
In FIG. 3, the FA-VME board V of the left-side arithmetic storage circuit board F1 includes a controller C for neutron incident position arithmetic storage processing, a memory M (memory for storing neutron incident positions) having a memory capacity of 64 Mbytes, And an AD conversion circuit element A3. The controller C includes a main field programmable gate array (FPGA) 11 that performs overall control processing, and an upper FPGA 12a and a lower FPGA 12b that perform the neutron incident position calculation storage processing.

前記上側FPGA１２ａは、前記第1層上側ＡＤ変換基板Ａ１ａおよび前記第２層上側ＡＤ変換基板Ａ２ａと接続されており、前記下側FPGA１２ｂは、前記第1層下側ＡＤ変換基板Ａ１ｂおよび前記第２層下側ＡＤ変換基板Ａ２ｂと接続されている。また、前記ＡＤ変換回路素子Ａ３は、前記上側ＦＡＭＰ３３基板Ｃａと接続されている。
また、前記上側ＦＡＭＰ３３基板Ｃａは、前記第1層上側ＡＤ変換基板Ａ１ａおよび前記第２層上側ＡＤ変換基板Ａ２ａと接続されており、前記下側ＦＡＭＰ３３基板Ｃｂは、前記第1層下側ＡＤ変換基板Ａ１ｂおよび前記第２層下側ＡＤ変換基板Ａ２ｂと接続されている。 The upper FPGA 12a is connected to the first layer upper AD conversion board A1a and the second layer upper AD conversion board A2a, and the lower FPGA 12b is connected to the first layer lower AD conversion board A1b and the second layer AD conversion board A1b. It is connected to the lower layer AD conversion substrate A2b. The AD conversion circuit element A3 is connected to the upper FAMP33 substrate Ca.
The upper FAMP33 substrate Ca is connected to the first layer upper AD conversion substrate A1a and the second layer upper AD conversion substrate A2a, and the lower FAMP33 substrate Cb is connected to the first layer lower AD conversion substrate A2a. It is connected to the substrate A1b and the second layer lower AD conversion substrate A2b.

図１および図２において、前記上側ＦＡＭＰ３３基板Ｃａおよび前記下側ＦＡＭＰ３３基板Ｃｂには、上側接続用ケーブル４ａおよび下側接続用ケーブル４ｂ（接続チャネル信号伝送路、ラストダイノード信号伝送路、接続チャネル信号伝送ケーブル、ラストダイノード信号伝送ケーブル）が接続されており、前記上側接続用ケーブル４ａおよび前記下側接続用ケーブル４ｂは前記左側増倍管Ｐ１に接続されている。したがって、前記左側増倍管Ｐ１と前記左側演算記憶回路基板Ｆ１とは互いに接続されている（同様に、前記右側増倍管Ｐ２と前記右側演算記憶回路基板Ｆ２とは互いに接続されている）。 1 and 2, the upper FAMP33 substrate Ca and the lower FAMP33 substrate Cb include an upper connection cable 4a and a lower connection cable 4b (connection channel signal transmission path, last dynode signal transmission path, connection channel signal). Transmission cable, last dynode signal transmission cable) is connected, and the upper connection cable 4a and the lower connection cable 4b are connected to the left side multiplier P1. Therefore, the left multiplier tube P1 and the left arithmetic storage circuit board F1 are connected to each other (similarly, the right multiplier tube P2 and the right arithmetic storage circuit board F2 are connected to each other).

また、図２において、前記左側演算記憶回路基板Ｆ１の右方向接続用ケーブル挿入口ＣＮ４と前記右側演算記憶回路基板Ｆ２の左方向接続用ケーブル挿入口ＣＮ３とは隣接基板間接続用ケーブル６（隣接チャネル信号伝送路、隣接チャネル信号送信路、隣接チャネル信号受信路、記憶送信指示信号伝送路、記憶送信指示信号送信路、記憶送信指示信号受信路、隣接チャネル信号伝送用クロック伝送路、隣接チャネル信号伝送用クロック送信路、隣接チャネル信号伝送用クロック受信路、隣接チャネル信号伝送ケーブル、記憶送信指示信号伝送ケーブル、隣接チャネル信号伝送用クロック伝送ケーブル）によって接続されている。したがって、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とは互いに接続されている。 In FIG. 2, the right connection cable insertion port CN4 of the left arithmetic storage circuit board F1 and the left connection cable insertion port CN3 of the right arithmetic storage circuit board F2 are adjacent to each other. Channel signal transmission path, adjacent channel signal transmission path, adjacent channel signal reception path, storage transmission instruction signal transmission path, storage transmission instruction signal transmission path, storage transmission instruction signal reception path, adjacent channel signal transmission clock transmission path, adjacent channel signal A transmission clock transmission path, an adjacent channel signal transmission clock reception path, an adjacent channel signal transmission cable, a storage transmission instruction signal transmission cable , and an adjacent channel signal transmission clock transmission cable). Therefore, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 are connected to each other.

図１〜図３において、前記左側増倍管Ｐ１から出力される（送信される）の各チャネルの電流積分値である全６４個の接続チャネル信号および全６４チャネルの総和の電流積分値であるラストダイノード信号は、前記上側接続用ケーブル４ａおよび前記下側接続用ケーブル４ｂによって並列に送信される。すなわち、前記上側接続用ケーブル４ａおよび下側接続用ケーブル４ｂはそれぞれ少なくとも３３本の信号伝送路を有しており、前記左側増倍管Ｐ１は、図示しない上側ケーブル用接続孔および下側ケーブル用接続孔のピン配置で全６５個の信号を分割することにより、前記上側接続用ケーブル４ａにはラストダイノード信号を含む全３３個の出力信号を並列に送信し、前記下側接続用ケーブル４ａには全３２個の出力信号を並列に送信する。 In FIG. 1 to FIG. 3, the current integrated value of all 64 connected channel signals and the total sum of all 64 channels, which are the current integrated values of each channel output (transmitted) from the left multiplier P <b> 1. The last dynode signal is transmitted in parallel by the upper connection cable 4a and the lower connection cable 4b. That is, the upper connection cable 4a and the lower connection cable 4b each have at least 33 signal transmission paths, and the left side multiplier P1 is provided for an upper cable connection hole and a lower cable (not shown). By dividing all 65 signals by the pin arrangement of the connection holes, all 33 output signals including the last dynode signal are transmitted in parallel to the upper connection cable 4a, and the lower connection cable 4a is transmitted to the lower connection cable 4a. Transmits all 32 output signals in parallel.

また、前記左側演算記憶回路基板Ｆ１に受信された前記全６４個の接続チャネル信号および前記ラストダイノード信号についても、前記上側ＦＡＭＰ３３基板Ｃａおよび前記下側ＦＡＭＰ３３基板Ｃｂは、前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）の各基板を識別して各信号を振り分けており、本体の前記FA-VME基板Ｖと各基板の接続路ついても、前記ＡＤ変換基板Ａとの接続路にはＶＭＥバス規格を用いて、各信号の経路は前記コントローラＣの前記上側FPGA１２ａおよび前記下側FPGA１２ｂがそれぞれ内臓している経路セレクタによって決められている。
したがって、前記左側増倍管Ｐ１から前記左側演算記憶回路基板Ｆ１の前記コントローラＣまで、全６５個の各信号の経路は、全６５本の信号伝送路によって全て予め設定されているため、前記コントローラＣは、全６５個の出力信号をそれぞれを並列に処理することができる。 Further, regarding the 64 connection channel signals and the last dynode signal received by the left arithmetic storage circuit board F1, the upper FAMP33 board Ca and the lower FAMP33 board Cb are also connected to the AD conversion board A (A1a + A1b + A2a + A2b). ) To identify each board and distribute each signal, and the connection path between the FA-VME board V of the main body and each board also uses the VME bus standard for the connection path to the AD conversion board A, The path of each signal is determined by a path selector built in each of the upper FPGA 12a and the lower FPGA 12b of the controller C.
Therefore, since all 65 signal paths from the left multiplier P1 to the controller C of the left arithmetic storage circuit board F1 are all preset by all 65 signal transmission paths, the controller C can process all 65 output signals in parallel.

図４はラストダイノード信号のピーク値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図４Ａはラストダイノード信号のピーク値の検出結果の説明図であり、図４Ｂはラストダイノード信号用の第１レジスタに記録された最小値の検出結果の説明図であり、図４Ｃはラストダイノード信号用の第２レジスタに記録された最小値の検出結果の説明図である。
図５はラストダイノード信号のピーク値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図５Ａはラストダイノード信号のペデスタルの検出結果の説明図であり、図５Ｂはラストダイノード信号の値である最大値とペデスタルの差分値の説明図である。 FIG. 4 is a graph illustrating the peak value of the last dynode signal and the method of detecting the pedestal, in which the horizontal axis represents the time from the start of reading and the vertical axis represents the voltage value. FIG. 4A is the last dynode. FIG. 4B is an explanatory diagram of the detection result of the peak value of the signal, FIG. 4B is an explanatory diagram of the detection result of the minimum value recorded in the first register for the last dynode signal, and FIG. 4C is the second register for the last dynode signal. It is explanatory drawing of the detection result of the minimum value recorded on.
FIG. 5 is a graph in which the horizontal axis represents the time after the start of reading and the vertical axis represents the voltage value as an explanatory diagram of the peak value of the last dynode signal and the pedestal detection method, and FIG. 5A is the last dynode. FIG. 5B is an explanatory diagram of a difference value between a maximum value and a pedestal that are values of the last dynode signal.

実施例１の前記中性子入射位置検出装置Ｕにおいて、図４Ａの様な特徴を有する前記ラストダイノード信号および前記接続チャネル信号を送信する（出力する）のは、特に記載がない限り、前記左側増倍管Ｐ１のみの場合を説明する。なお、実施例１の前記中性子入射位置検出装置Ｕでは、図４Ａの様な特徴を有する前記ラストダイノード信号が前記左側増倍管Ｐ１および前記右側増倍管Ｐ２の両方で同時に送信される場合もあるが、その場合の詳細な説明は省略する。 In the neutron incident position detection apparatus U of the first embodiment, the left dynode signal and the connection channel signal having the characteristics as shown in FIG. 4A are transmitted (output) unless otherwise specified. The case of only the pipe P1 will be described. In the neutron incident position detection device U of the first embodiment, the last dynode signal having the characteristics as shown in FIG. 4A may be transmitted simultaneously in both the left multiplier tube P1 and the right multiplier tube P2. However, detailed description in that case is omitted.

図４Ａにおいて、前記中性子検出器Ｕ１が中性子の入射を検出した時に、前記左側増倍管Ｐ１が出力するラストダイノード信号は、３マイクロ秒程度のパルス幅で山型のパルス波２１，２２を含む電流積分値のアナログ信号である。
図３において、前記ラストダイノード信号は、前記上側ＦＡＭＰ３３基板Ｃａで受信されて出力調節された後、電圧値（すなわち、前記電流積分値に比例した値）として前記FA-VME基板Ｖに設けたＡＤ変換回路素子Ａ３に送信される。 4A, when the neutron detector U1 detects the incidence of neutrons, the last dynode signal output by the left multiplier P1 includes mountain-shaped pulse waves 21 and 22 with a pulse width of about 3 microseconds. It is an analog signal of the current integration value.
In FIG. 3, the last dynode signal is received by the upper FAMP33 substrate Ca and adjusted in output, and then is supplied to the FA-VME substrate V as a voltage value (that is, a value proportional to the current integrated value). It is transmitted to the conversion circuit element A3.

前記ＡＤ変換回路素子Ａ３は、前記ラストダイノード信号を含む前記上側ＦＡＭＰ３３基板Ｃａからの入力信号を電源投入時から常時アナログデジタル変換しており、前記入力信号は、サンプリング周波数３２ＭＨｚ、データ長１４ビットでサンプリングされて順次読み出されている。すなわち、前記ＡＤ変換回路素子Ａ３は、１マイクロ秒間に３２回の頻度で前記入力信号の電圧値を１４ビットのサンプリング値としてアナログデジタル変換し続けている。
図４Ａにおいて、前記パルス波２１，２２を含むラストダイノード信号を前記ＡＤ変換回路素子Ａ３が受信した時に、前記ＡＤ変換回路素子Ａ３では、前記コントローラＣのメインFPGA１１は、前記サンプリング値がその前後に読み出したサンプリング値よりも大きい値であるピーク値を検出し、ラストダイノード信号用の第３レジスタＶＬR3に記憶する（詳細は後述の図２０のフローチャート参照）。
したがって、前記ＡＤ変換回路素子Ａ３が読み出したサンプリング値から得られる前記パルス波２１，２２の第１頂点２３ａと、第２頂点２３ｂと、第３頂点２３ｃとが前記ピーク値となる可能性がある。 The AD conversion circuit element A3 always performs analog-to-digital conversion of the input signal from the upper FAMP33 substrate Ca including the last dynode signal from the time of power-on. The input signal has a sampling frequency of 32 MHz and a data length of 14 bits. It is sampled and read sequentially. That is, the AD conversion circuit element A3 continues analog-to-digital conversion of the voltage value of the input signal as a 14-bit sampling value at a frequency of 32 times per microsecond.
In FIG. 4A, when the AD converter circuit element A3 receives the last dynode signal including the pulse waves 21 and 22, in the AD converter circuit element A3, the main FPGA 11 of the controller C has the sampling value before and after that. A peak value that is larger than the read sampling value is detected and stored in the third register VLR3 for the last dynode signal (for details, refer to the flowchart of FIG. 20 described later).
Therefore, there is a possibility that the first vertex 23a, the second vertex 23b, and the third vertex 23c of the pulse waves 21 and 22 obtained from the sampling values read by the AD conversion circuit element A3 become the peak values. .

図４Ｂ，図４Ｃおよび図５Ａにおいて、前記ＡＤ変換回路素子Ａ３で前記コントローラＣのメインFPGA１１が前記上側ＦＡＭＰ３３基板Ｃａから読み出した前記ラストダイノード信号のサンプリング値から前記パルス波２１，２２を受信していないときの電圧値であるペデスタルを検出して記憶する時に、前記メインFPGA１１は、読み出し開始から２マイクロ秒間隔で順次検出した最小値を記憶して第１レジスタＶＬR1（ラストダイノード信号用第１記憶媒体）に記憶し且つ２マイクロ秒が経過した時点ごとに前記第１レジスタＶＬR1に記憶した値をリセットする処理と、前記読み出し開始から順次検出した最小値を第２レジスタＶＬR2（ラストダイノード信号用第２記憶媒体）に記憶して、１マイクロ秒経過した時点で前記第２レジスタＶＬR2に記憶した値を一旦リセットした後、２マイクロ秒間隔で順次検出した最小値を前記第２レジスタＶＬR2に記憶し且つ２マイクロ秒が経過した時点ごとに前記第２レジスタＶＬR2に記憶した値をリセットする処理とを並列に実行して、読み出しタイミングごとに前記第１レジスタＶＬR1に記憶した値と、前記第２レジスタＶＬR2に記憶した値とを比較して、小さい値を前記ペデスタルとして採用している（詳細は後述の図１９および図２０のフローチャート参照）。 4B, 4C, and 5A, the main FPGA 11 of the controller C receives the pulse waves 21 and 22 from the sampling value of the last dynode signal read from the upper FAMP33 substrate Ca by the AD conversion circuit element A3. When detecting and storing the pedestal which is the voltage value when there is no data, the main FPGA 11 stores the minimum value sequentially detected at intervals of 2 microseconds from the start of reading and stores the first register VLR1 (first memory for the last dynode signal) Medium) and the value stored in the first register VLR1 is reset every time when 2 microseconds have elapsed, and the minimum value sequentially detected from the start of reading is stored in the second register VLR2 (last dynode signal 2 storage medium), and when 1 microsecond has elapsed, the second register VLR2 After resetting the stored value, the minimum value sequentially detected at intervals of 2 microseconds is stored in the second register VLR2, and the value stored in the second register VLR2 is reset every time 2 microseconds have elapsed. The processing is executed in parallel, the value stored in the first register VLR1 is compared with the value stored in the second register VLR2 at each read timing, and a small value is adopted as the pedestal ( For details, see the flowcharts of FIGS. 19 and 20 described later).

したがって、前記パルス波２１，２２を含むラストダイノード信号を前記ＡＤ変換回路素子Ａ３が受信した時に、読み出し開始から前記第１レジスタＶＬR1に記憶した値は、２点鎖線で示す値２４ａ，２４ｂ，２４ｃが設定される（図４Ｂ参照）。また、読み出し開始から前記第２レジスタＶＬR2に記憶した値は、１点鎖線で示す値２４ｄ，２４ｅ，２４ｆ，２４ｇ，２４ｈが設定される（図４Ｃ参照）。
この結果、前記ペデスタルとして検出される値は、前記２点鎖線で示す値２４ａおよび前記１点鎖線で示す値２４ｆ，２４ｇ，２４ｈとなる（図５Ａの太い実線参照）。 Therefore, when the AD converter circuit element A3 receives the last dynode signal including the pulse waves 21 and 22, the values stored in the first register VLR1 from the start of reading are the values 24a, 24b, and 24c indicated by two-dot chain lines. Is set (see FIG. 4B). Further, values 24d, 24e, 24f, 24g, and 24h indicated by alternate long and short dash lines are set as values stored in the second register VLR2 from the start of reading (see FIG. 4C).
As a result, the values detected as the pedestal are the value 24a indicated by the two-dot chain line and the values 24f, 24g, and 24h indicated by the one-dot chain line (see the thick solid line in FIG. 5A).

また、図４Ａおよび図５Ｂにおいて、前記ピーク値を検出した時に、前記ピーク値と前記ペデスタルとの差分値を前記ピーク値を検出した時に、前記ピーク値と前記ペデスタルとの差分値を演算した結果をラストダイノード信号用の第４レジスタＶＬR4に記憶する。
前記差分値が予め設定された閾値ＳＫよりも大きい場合、前記差分値を前記コントローラＣの前記メインFPGA１１に送信し、３マイクロ秒間経過した後で、前記第３レジスタＶＬR3に記憶した値をリセットする。前記差分値が前記閾値ＳＫよりも小さい場合、３マイクロ秒間経過するのを待たずに次のピーク値を検出する処理を行う（詳細は後述の図２０のフローチャート参照）。 4A and 5B, when the peak value is detected, the difference value between the peak value and the pedestal when the peak value is detected, and the difference value between the peak value and the pedestal is calculated. Is stored in the fourth register VLR4 for the last dynode signal.
When the difference value is larger than a preset threshold SK, the difference value is transmitted to the main FPGA 11 of the controller C, and after 3 microseconds have elapsed, the value stored in the third register VLR3 is reset. . When the difference value is smaller than the threshold value SK, a process of detecting the next peak value is performed without waiting for 3 microseconds to elapse (refer to the flowchart of FIG. 20 described later for details).

図５Ｂにおいて、前記ピーク値が前記第１頂点２３ａ、前記第２頂点２３ｂ、前記第３頂点２３ｃであった場合、前記差分値は、それぞれ第１差分値２５ａ，第２差分値２５ｂ，第３差分値２５ｃとなる。ここで、前記差分値のうち、最小の値となる前記第３差分値２５ｃが前記閾値ＳＫを超えるラストダイノード信号の値として検出される時には、前記第１最小値２５ａが前記閾値ＳＫを超えるラストダイノード信号の値として検出され且つ３マイクロ秒間は前記ピーク値の検出処理を実行しないため、前記第２最小値２５ｂが前記閾値ＳＫを超えるラストダイノード信号の値として検出されないことになる（図４Ａ参照）。また、逆に、前記第２差分値２５ｂが前記閾値ＳＫを超えるラストダイノード信号の値として検出される時には、前記第３差分値２５ｃより大きい前記第１差分値２５ａが前記閾値ＳＫを超えないため、前記第３差分値２５ｃが前記閾値ＳＫを超えるラストダイノード信号の値として検出されないことになる。 In FIG. 5B, when the peak values are the first vertex 23a, the second vertex 23b, and the third vertex 23c, the difference values are the first difference value 25a, the second difference value 25b, and the third difference value, respectively. The difference value is 25c. Here, when the third difference value 25c, which is the minimum value among the difference values, is detected as the value of the last dynode signal exceeding the threshold value SK, the first minimum value 25a exceeds the threshold value SK. Since it is detected as the value of the dynode signal and the peak value detection process is not executed for 3 microseconds, the second minimum value 25b is not detected as the value of the last dynode signal exceeding the threshold SK (see FIG. 4A). ). Conversely, when the second difference value 25b is detected as the value of the last dynode signal exceeding the threshold SK, the first difference value 25a larger than the third difference value 25c does not exceed the threshold SK. The third difference value 25c is not detected as the value of the last dynode signal exceeding the threshold SK.

図６は接続チャネル信号の最大値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図６Ａは接続チャネル信号の説明図であり、図６Ｂは接続チャネル信号の最大値の検出結果の説明図である。
図７は接続チャネル信号の最大値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図７Ａは接続チャネル信号のペデスタルの検出結果の説明図であり、図７Ｂは接続チャネル信号の値である最大値とペデスタルの差分値の説明図である。 FIG. 6 is a graph illustrating the maximum value of the connection channel signal and the detection method of the pedestal, in which the horizontal axis represents the time from the start of reading and the vertical axis represents the voltage value. FIG. FIG. 6B is an explanatory diagram of the detection result of the maximum value of the connection channel signal.
FIG. 7 is a graph illustrating the maximum value of the connection channel signal and the detection method of the pedestal, in which the horizontal axis represents the time from the start of reading and the vertical axis represents the voltage value. FIG. FIG. 7B is an explanatory diagram of a difference value between a maximum value and a pedestal value of a connection channel signal.

図６Ａにおいて、前記中性子検出器Ｕ１が中性子の入射を検出した時に、前記左側増倍管Ｐ１が出力する全６４個の接続チャネル信号のうち、光電子を検出した各チャネルがそれぞれ出力する（送信する）前記接続チャネル信号は、３マイクロ秒程度のパルス幅で山型のパルス波２１′，２２′を含む電流積分値のアナログ信号である（すなわち、前記光電子を検出した各チャネル以外が出力する前記接続チャネル信号は、前記パルス波２１′，２２′を含まない）。
図３において、前記左側増倍管Ｐ１および前記右側増倍管Ｐ２がそれぞれ出力する全６４個の前記接続チャネル信号は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２の前記上側ＦＡＭＰ３３基板Ｃａまたは前記下側ＦＡＭＰ３３基板Ｃｂにそれぞれ受信されて出力調節された後、電圧値として前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）のいずれかにそれぞれ送信される。 In FIG. 6A, when the neutron detector U1 detects the incidence of neutrons, among the 64 connection channel signals output from the left multiplier P1, each channel detecting photoelectrons outputs (transmits). ) The connection channel signal is an analog signal of a current integration value including a mountain-shaped pulse wave 21 ', 22' with a pulse width of about 3 microseconds (that is, the channels other than the channels detecting the photoelectrons output) The connection channel signal does not include the pulse waves 21 'and 22').
In FIG. 3, the 64 connection channel signals output from the left multiplier tube P1 and the right multiplier tube P2 respectively are the upper FAMP33 of the left arithmetic memory circuit board F1 and the right arithmetic memory circuit board F2. After being received and adjusted by the substrate Ca or the lower FAMP33 substrate Cb, the voltage value is transmitted to one of the AD conversion substrates A (A1a + A1b + A2a + A2b).

前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）は、受信した前記接続チャネル信号を含む前記上側ＦＡＭＰ３３基板Ｃａおよび前記下側ＦＡＭＰ３３基板Ｃｂからの全６４個の入力信号を同時に電源投入時から常時アナログデジタル変換しており、前記入力信号は、サンプリング周波数１６ＭＨｚ、データ長１２ビットでサンプリングされて順次読み出される。すなわち、前記ＡＤ変換基板Ａは、１マイクロ秒間に１６回の頻度で全６４個の前記入力信号の電圧値をそれぞれ１２ビットのサンプリング値としてアナログデジタル変換し続けている。
図６Ｂにおいて、前記ＡＤ変換基板Ａが前記上側ＦＡＭＰ３３基板Ｃａおよび前記下側ＦＡＭＰ３３基板Ｃｂから読み出した前記接続チャネル信号のサンプリング値から最大値を検出して記憶する時に、前記ＡＤ変換基板Ａは、読み出し開始から順次検出した最大値を第３レジスタＶＲ３に記憶し、同じ最大値を保持したまま１マイクロ秒間経過すると、前記第３レジスタＶＲ３に記憶した値をリセットする処理を繰り返している（詳細は後述の図２２のフローチャート参照）。
したがって、前記パルス波２１′，２２′を含む前記接続チャネル信号を前記ＡＤ変換基板Ａが受信した時に、読み出し開始から前記第３レジスタＶＲ３に記憶した値は、太い実線で示す値２６ａ，２６ｂ，２６ｃ，２６ｄが設定される。 The AD conversion board A (A1a + A1b + A2a + A2b) always converts all 64 input signals from the upper FAMP33 board Ca and the lower FAMP33 board Cb including the received connection channel signal from analog to digital at the same time from power-on. The input signal is sampled at a sampling frequency of 16 MHz and a data length of 12 bits and sequentially read out. That is, the AD conversion board A continues to perform analog-to-digital conversion of the voltage values of all 64 input signals as 12-bit sampling values at a frequency of 16 times per microsecond.
In FIG. 6B, when the AD conversion board A detects and stores the maximum value from the sampling value of the connection channel signal read from the upper FAMP33 board Ca and the lower FAMP33 board Cb, the AD conversion board A The maximum value sequentially detected from the start of reading is stored in the third register VR3, and when 1 microsecond has elapsed while the same maximum value is held, the process of resetting the value stored in the third register VR3 is repeated (for details) (See the flowchart of FIG. 22 described later).
Therefore, when the AD conversion board A receives the connection channel signal including the pulse waves 21 'and 22', the values stored in the third register VR3 from the start of reading are the values 26a, 26b, 26c and 26d are set.

図７Ａにおいて、前記ＡＤ変換基板Ａが前記接続チャネル信号のサンプリング値から前記ペデスタルを検出して記憶する時に、前記ＡＤ変換基板Ａにおいて、前記コントローラＣのメインFPGA１１は、前記ラストダイノード信号の前記ペデスタルを検出する処理（図４Ｂ，図４Ｃおよび図５Ａ参照）のときと同様の処理を行う。すなわち、読み出し開始から２マイクロ秒間隔で順次検出した最小値を記憶して第１レジスタＶＲ１（接続チャネル信号用第１記憶媒体）に記憶し且つ２マイクロ秒が経過した時点ごとに前記第１レジスタＶＲ１に記憶した値をリセットする処理と、前記読み出し開始から順次検出した最小値を第２レジスタＶＲ２（接続チャネル信号用第２記憶媒体）に記憶して、１マイクロ秒経過した時点で前記第２レジスタＶＲ２に記憶した値を一旦リセットした後、２マイクロ秒間隔で順次検出した最小値を前記第２レジスタＶＲ２に記憶し且つ２マイクロ秒が経過した時点ごとに前記第２レジスタＶＲ２に記憶した値をリセットする処理とを並列に実行して、読み出しタイミングごとに前記第１レジスタＶＲ１に記憶した値と、前記第２レジスタＶＲ２に記憶した値とを比較して、小さい値を前記ペデスタルとして採用している（詳細は後述の図２１および図２２のフローチャート参照）。 In FIG. 7A, when the AD conversion board A detects and stores the pedestal from the sampling value of the connection channel signal, in the AD conversion board A, the main FPGA 11 of the controller C sends the pedestal of the last dynode signal. A process similar to that in the process of detecting (see FIGS. 4B, 4C and 5A) is performed. That is, the minimum value sequentially detected at intervals of 2 microseconds from the start of reading is stored and stored in the first register VR1 (first storage medium for connection channel signal), and the first register is stored every time when 2 microseconds have elapsed. The process of resetting the value stored in VR1 and the minimum value sequentially detected from the start of reading are stored in the second register VR2 (second storage medium for connection channel signal). After resetting the value stored in the register VR2, the minimum value sequentially detected at intervals of 2 microseconds is stored in the second register VR2, and the value stored in the second register VR2 every time when 2 microseconds have elapsed. And the value stored in the first register VR1 at each read timing and the second register V By comparing the value stored in the 2, it employs a smaller value as said pedestal (refer to the flowchart of FIG. 21 and FIG. 22 below for details).

したがって、前記パルス波２１，２２を含む接続チャネル信号を前記ＡＤ変換基板Ａが受信した時に、読み出し開始から前記第１レジスタＶＲ１に記憶した値は、２点鎖線で示す値２４ａ′，２４ｂ′，２４ｃ′が設定される。また、読み出し開始から前記第２レジスタＶＲ２に記憶した値は、１点鎖線で示す値２４ｄ′，２４ｅ′，２４ｆ′，２４ｇ′，２４ｈ′（２４ｄ′については図示せず）が設定される。
この結果、前記ペデスタルとして検出される値は、前記２点鎖線で示す値２４ａ′および前記１点鎖線で示す値２４ｆ′，２４ｇ′，２４ｈ′となる（図５Ａの太い実線参照）。 Therefore, when the AD conversion board A receives the connection channel signal including the pulse waves 21 and 22, the values stored in the first register VR1 from the start of reading are the values 24a ', 24b', 24c 'is set. Further, values 24d ', 24e', 24f ', 24g', 24h '(24d' not shown) indicated by alternate long and short dash lines are set as values stored in the second register VR2 from the start of reading.
As a result, the values detected as the pedestal are the value 24a ′ indicated by the two-dot chain line and the values 24f ′, 24g ′, 24h ′ indicated by the one-dot chain line (see the thick solid line in FIG. 5A).

また、図７Ｂにおいて、前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）は、前記コントローラＣに送信する前記接続チャネル信号の値として、前記最大値と前記ペデスタルとの差分値を演算した結果を接続チャネル信号用の第４レジスタＶＬR4に記憶する（詳細は後述の図２２のフローチャート参照）。
したがって、前記第４レジスタＶＬR4に記憶する前記差分値は、例えば、第１差分値２７ａ、第２差分値２７ｂなどが設定される。なお、前記差分値は、前記コントローラＣが送信を要求する（受信する）タイミングによって異なるため、前記コントローラＣが要求するタイミングに応じた前記第１差分値２７ａおよび前記第２差分値２７ｂが送信される。 In FIG. 7B, the AD conversion board A (A1a + A1b + A2a + A2b) uses the result of calculating the difference value between the maximum value and the pedestal as the value of the connection channel signal to be transmitted to the controller C. Stored in the fourth register VLR4 (refer to the flowchart of FIG. 22 described later for details).
Accordingly, for example, the first difference value 27a, the second difference value 27b, and the like are set as the difference value stored in the fourth register VLR4. Since the difference value differs depending on the timing at which the controller C requests (receives) transmission, the first difference value 27a and the second difference value 27b corresponding to the timing requested by the controller C are transmitted. The

図８はラストダイノード信号を検出した中性子入射位置演算記憶回路基板が出力するＬＳＹＮＣ信号と前記ラストダイノード信号との相関関係の説明図である。
図９は中性子入射位置演算記憶回路基板が接続チャネル信号を各ＡＤ変換基板から読み出してコントローラのレジスタに記憶するときの処理の説明図である。
図１０は非同期で動作する左側演算記憶回路基板（互いに接続された一方の中性子入射位置演算記憶回路基板）と右側演算記憶回路基板（他方の中性子入射位置演算記憶回路基板）における基本クロックと隣接チャネル信号伝送用クロックとの関係を示す図であり、左側演算記憶回路基板が右側演算記憶回路基板から隣接チャネル信号を受信して記憶する処理の説明図である。 FIG. 8 is an explanatory diagram of the correlation between the LSYNC signal output from the neutron incident position calculation storage circuit board that has detected the last dynode signal and the last dynode signal.
FIG. 9 is an explanatory diagram of processing when the neutron incident position calculation storage circuit board reads out the connection channel signal from each AD conversion board and stores it in the register of the controller.
FIG. 10 shows the basic clock and adjacent channels in the left arithmetic memory circuit board (one neutron incident position arithmetic memory circuit board connected to each other) and the right arithmetic memory circuit board (the other neutron incident position arithmetic memory circuit board) operating asynchronously. It is a figure which shows the relationship with the clock for signal transmission, and is explanatory drawing of the process which a left side arithmetic memory circuit board receives and memorize | stores an adjacent channel signal from a right side arithmetic memory circuit board.

図８において、前記中性子検出器Ｕ１が中性子の入射を検出した時に、前記左側演算記憶回路基板Ｆ１は、３マイクロ秒程度のパルス幅で山型のラストダイノード信号３１を受信する。
また、前記左側演算記憶回路基板Ｆ１の前記上側FPGA１２ａおよび前記下側FPGA１２ｂが前記右側演算記憶回路基板Ｆ２の前記上側FPGA１２ａおよび前記下側FPGA１２ｂに送信する同期信号としてのＬＳＹＮＣ信号３５（記憶送信指示信号）は、オン・オフの状態を示すデジタル信号であり、通常オフの状態で送信されている。 In FIG. 8, when the neutron detector U1 detects the incidence of neutrons, the left arithmetic storage circuit board F1 receives the mountain-shaped last dynode signal 31 with a pulse width of about 3 microseconds.
Further, an LSYNC signal 35 (memory transmission instruction signal) as a synchronization signal transmitted from the upper FPGA 12a and the lower FPGA 12b of the left arithmetic memory circuit board F1 to the upper FPGA 12a and the lower FPGA 12b of the right arithmetic memory circuit board F2. ) Is a digital signal indicating an on / off state, and is normally transmitted in an off state.

前記左側演算記憶回路基板Ｆ１の前記ＡＤ変換回路素子Ａ３が受信した前記ラストダイノード信号３１において、前記コントローラＣのメインFPGA１１がピーク値３２（図８参照）を読み出したときに（検出したときに）、前記ピーク値３２とペデスタル３３との差分値が予め設定された閾値ＳＫを超えていれば、前記左側演算記憶回路基板Ｆ１の前記ＡＤ変換回路素子Ａ３は、前記左側演算記憶回路基板Ｆ１の前記メインFPGA１１に前記差分値を送信する。なお、図８における、前記最大値３２および前記ペデスタル３３は、図４Ａ〜図４Ｃおよび図５Ａにおける前記ラストダイノード信号のピーク値およびペデスタルの検出処理で取得した値である。 In the last dynode signal 31 received by the AD conversion circuit element A3 of the left arithmetic storage circuit board F1, when the main FPGA 11 of the controller C reads (detects) a peak value 32 (see FIG. 8). If the difference value between the peak value 32 and the pedestal 33 exceeds a preset threshold value SK, the AD conversion circuit element A3 of the left arithmetic storage circuit board F1 is connected to the left arithmetic storage circuit board F1. The difference value is transmitted to the main FPGA 11. The maximum value 32 and the pedestal 33 in FIG. 8 are values obtained by the peak value and pedestal detection processing of the last dynode signal in FIGS. 4A to 4C and 5A.

前記差分値を受信した前記左側演算記憶回路基板Ｆ１のメインFPGA１１は、ラストダイノード信号の値（前記差分値）の発生頻度をラストダイノード信号発生頻度記憶用レジスタＲ１に記憶する。また、前記左側演算記憶回路基板Ｆ１のメインFPGA１１は、前記左側演算記憶回路基板Ｆ１の前記上側FPGA１２ａおよび前記下側FPGA１２ｂに対して、前記中性子入射位置演算記憶処理を開始するよう指示する（図８の矢印３４参照）。
前記左側演算記憶回路基板Ｆ１の前記上側FPGA１２ａおよび前記下側FPGA１２ｂは、それぞれが前記左側演算記憶回路基板Ｆ１の前記メインFPGA１１から指示された時点であるトリガー受信時点３６から１マイクロ秒が経過した時点である同期開始時点３７（図８参照）まで待機した後、前記右側演算記憶回路基板Ｆ２の前記上側FPGA１２ａおよび前記下側FPGA１２ｂに対して、前記同期開始時点３７から１マイクロ秒後の時点である同期中間時点３８を経過して、さらに１マイクロ秒が経過した時点である同期終了時点３９まで前記ＬＳＹＮＣ信号３５をオンの状態にして送信する。したがって、前記左側演算記憶回路基板Ｆ１の前記上側FPGA１２ａおよび前記下側FPGA１２ｂは、前記同期開始時点３７から前記同期終了時点３９までの２マイクロ秒間だけ前記ＬＳＹＮＣ信号３５をオンの状態にして、前記同期終了時点３９から前記ＬＳＹＮＣ信号３５を再びオフの状態にする（詳細は後述の図１３および図１４のフローチャート参照）。 The main FPGA 11 of the left arithmetic storage circuit board F1 that has received the difference value stores the occurrence frequency of the last dynode signal value (the difference value) in the last dynode signal occurrence frequency storage register R1. Further, the main FPGA 11 of the left arithmetic memory circuit board F1 instructs the upper FPGA 12a and the lower FPGA 12b of the left arithmetic memory circuit board F1 to start the neutron incident position arithmetic memory process (FIG. 8). Arrow 34).
When the upper FPGA 12a and the lower FPGA 12b of the left arithmetic storage circuit board F1 have passed 1 microsecond from the trigger reception time point 36, which is the time point respectively instructed from the main FPGA 11 of the left arithmetic storage circuit board F1 Is the time one microsecond after the synchronization start time 37 with respect to the upper FPGA 12a and the lower FPGA 12b of the right arithmetic storage circuit board F2 after waiting for the synchronization start time 37 (see FIG. 8). The LSYNC signal 35 is turned on and transmitted until the synchronization end point 39 when one microsecond has passed after the intermediate synchronization point 38 has passed. Therefore, the upper FPGA 12a and the lower FPGA 12b of the left-side arithmetic storage circuit board F1 turn on the LSYNC signal 35 for 2 microseconds from the synchronization start time 37 to the synchronization end time 39, and From the end time point 39, the LSYNC signal 35 is turned off again (refer to the flowcharts of FIGS. 13 and 14 described later for details).

前記トリガー受信時点３６から前記同期開始時点３７までの１マイクロ秒が経過するまで、前記左側演算記憶回路基板Ｆ１のコントローラＣ（図３参照）は、前記ＡＤ変換基板Ａが前記接続チャネル信号の値を最新の状態に更新するのを促すために待機する（図４Ａおよび図４Ｂ参照）。なお、このとき、前記左側演算記憶回路基板Ｆ１の前記ＡＤ変換基板Ａが前記コントローラＣに送信する全６４個の前記接続チャネル信号の値を最新の状態に更新するのと同時に、前記右側演算記憶回路基板Ｆ２の前記ＡＤ変換基板Ａも全６４個の前記接続チャネル信号の値を最新の状態に更新することになる。
また、前記同期開始時点３７から前記同期中間時点３８までの１マイクロ秒が経過するまでに、前記左側演算記憶回路基板Ｆ１のコントローラＣは、前記左側演算記憶回路基板Ｆ１の前記ＡＤ変換基板Ａから全６４個の接続チャネル信号の値を受信して記憶するのと同時に、前記ＬＳＹＮＣ信号をオンの状態にすることで前記右側演算記憶回路基板Ｆ２のコントローラＣにも前記右側演算記憶回路基板Ｆ２の前記ＡＤ変換基板Ａから全６４個の接続チャネル信号を１マイクロ秒間で受信して記憶することを指示して待機する。
さらに、前記同期中間時点３８から前記同期終了時点３９までの１マイクロ秒が経過するまでに、前記左側演算記憶回路基板Ｆ１のコントローラＣは、前記右側演算記憶回路基板Ｆ２から８個の隣接チャネル信号（前記右側演算記憶回路基板Ｆ２が記憶する全６４個の接続チャネル信号のうち、前記左側演算記憶回路基板Ｆ１と隣接する８個のチャネルの接続チャネル信号）の値を受信して記憶する（詳細は後述の図１３〜図１８のフローチャート参照）。 Until one microsecond from the trigger reception time 36 to the synchronization start time 37 elapses, the controller C (see FIG. 3) of the left arithmetic storage circuit board F1 indicates that the AD conversion board A is the value of the connection channel signal. To wait to be updated to the latest state (see FIGS. 4A and 4B). At this time, at the same time as updating the values of all 64 connection channel signals transmitted from the AD conversion board A of the left side arithmetic storage circuit board F1 to the controller C to the latest state, the right side arithmetic storage The AD conversion board A of the circuit board F2 also updates the values of all 64 connection channel signals to the latest state.
In addition, until 1 microsecond from the synchronization start time 37 to the synchronization intermediate time 38 elapses, the controller C of the left arithmetic storage circuit board F1 starts from the AD conversion board A of the left arithmetic storage circuit board F1. At the same time as receiving and storing the values of all 64 connection channel signals, the controller C of the right arithmetic storage circuit board F2 is also informed of the right arithmetic storage circuit board F2 by turning on the LSYNC signal. It waits instructing to receive and store all 64 connection channel signals from the AD conversion board A in 1 microsecond.
Further, until one microsecond from the synchronization intermediate time point 38 to the synchronization end time point 39 has elapsed, the controller C of the left arithmetic storage circuit board F1 receives eight adjacent channel signals from the right arithmetic storage circuit board F2. Receive and store the value of (the connection channel signals of the eight channels adjacent to the left arithmetic storage circuit board F1 among all 64 connection channel signals stored in the right arithmetic storage circuit board F2) (details) (Refer to flowcharts of FIGS. 13 to 18 described later).

前記同期終了時点３９から、前記左側演算記憶回路基板Ｆ１のコントローラＣは、全６４個の接続チャネル信号と８個の隣接チャネル信号との値から中性子入射位置を演算する（詳細は後述の図１８のフローチャート参照）。
なお、本発明の実施例１では、前記同期終了時点３９までは（前記トリガー受信時点３６から３マイクロ秒が経過するまでは）、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣは、次の中性子が検出されても中性子入射位置を演算しないことになっている。また、前記同期終了時点３９から、前記左側演算記憶回路基板Ｆ１のコントローラＣは、前記中性子入射位置を演算するのと同時に並列で閾値ＳＫを超える次のラストダイノード信号を受信することができる。したがって、本発明の実施例１の中性子入射位置検出装置Ｕの中性子入射位置の演算間隔は最短で３マイクロ秒である。すなわち、中性子入射位置検出装置Ｕの中性子入射位置演算記憶処理を開始してから、次の中性子入射位置演算記憶処理が実行可能となるまでの時間（デッドタイム）は３マイクロ秒である。 From the synchronization end point 39, the controller C of the left arithmetic storage circuit board F1 calculates the neutron incident position from the values of all 64 connection channel signals and 8 adjacent channel signals (details will be described later with reference to FIG. 18). (Refer to the flowchart).
In the first embodiment of the present invention, until the synchronization end point 39 (until 3 microseconds have elapsed from the trigger reception point 36), the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 The controller C is not to calculate the neutron incident position even if the next neutron is detected. Also, from the synchronization end point 39, the controller C of the left arithmetic storage circuit board F1 can receive the next last dynode signal exceeding the threshold SK in parallel with the calculation of the neutron incident position. Therefore, the calculation interval of the neutron incident position of the neutron incident position detector U of Example 1 of the present invention is 3 microseconds at the shortest. That is, the time (dead time) from the start of the neutron incident position calculation storage process of the neutron incident position detection device U until the next neutron incident position calculation storage process can be executed is 3 microseconds.

図９において、前記ＡＤ変換基板Ａは、１２ビットの前記各接続チャネル信号の値（すなわち、図６Ｂおよび図７Ａにおける接続チャネル信号の最大値とペデスタルの検出処理によって得られた前記最大値と前記ペデスタルの差分値（図７Ｂの前記第１差分値２７ａおよび前記第２差分値２７ｂを参照）を記憶するレジスタである各接続チャネル信号用の前記第４レジスタＶＲ４を有している。前記第４レジスタＶＲ４に保持された値は、前記各チャネルごとに発生する前記光電子の増倍率の誤差を修正するために、全６４個の各チャネルそれぞれに予め設定された８ビットのＡＤＣ補正係数Ｈを乗算して、前記コントローラＣの１６ビットのバッファＢに保存される（詳細は後述の図１６のフローチャート参照）。なお、実施例１の前記ＡＤＣ補正係数Ｈは前記第４レジスタＶＲ４に保持された値を乗算した結果が前記バッファＢの１６ビットを超えないよう（桁溢れしないよう）予め設定されている。 In FIG. 9, the AD conversion board A has a 12-bit value of each connection channel signal (that is, the maximum value of the connection channel signal in FIGS. 6B and 7A, the maximum value obtained by the pedestal detection process, and the The fourth register VR4 for each connection channel signal, which is a register for storing a pedestal difference value (see the first difference value 27a and the second difference value 27b in FIG. 7B), is provided. The value held in the register VR4 is multiplied by an 8-bit ADC correction coefficient H set in advance for each of all 64 channels in order to correct an error in the multiplication factor of the photoelectron generated for each channel. Then, it is stored in the 16-bit buffer B of the controller C (refer to the flowchart of FIG. 16 to be described later for details). C correction coefficient H is set result of multiplying the value held in the fourth register VR4 is the so as not to exceed the 16-bit buffer B (not to overflow) in advance.

前記接続チャネル信号の補正値記憶処理は次のように行う。すなわち、図６の（１）〜（３）において次の処理を行う。
（１）前記コントローラＣの上側FPGA１２ａおよび下側FPGA１２ｂにおいて、前記ＡＤ変換基板Ａの前記第４レジスタＶＲ４の値は、最上位ビットから１ビットずつ読み出す。
（２）前記読み出した１ビットの値が‘１’であれば、前記バッファＢに前記ＡＤＣ補正係数Ｈを加算して、前記バッファＢの値を１ビット左に論理シフトし、前記読み出した１ビットの値が‘０’であれば、前記バッファＢを１ビット左に論理シフトのみ行う。
（３）前記コントローラＣの上側FPGA１２ａおよび下側FPGA１２ｂは、前記（１）および（２）の処理を前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２がそれぞれ有する基本クロック発振回路（Ｃ１５）が発振する基本クロック１回ごとに行い、合計８回繰り返した後で、前記バッファＢの上位８ビットに記憶された値だけを前記接続チャネル信号の値（補正値）として、レジスタＶＣＲにそれぞれ記憶される。 The connection channel signal correction value storing process is performed as follows. That is, the following processing is performed in (1) to (3) of FIG.
(1) In the upper FPGA 12a and the lower FPGA 12b of the controller C, the value of the fourth register VR4 of the AD conversion board A is read bit by bit from the most significant bit.
(2) If the read 1-bit value is “1”, the ADC correction coefficient H is added to the buffer B, the value of the buffer B is logically shifted to the left by 1 bit, and the read 1 If the bit value is “0”, the buffer B is only logically shifted to the left by 1 bit.
(3) The upper FPGA 12a and the lower FPGA 12b of the controller C have the basic clock oscillation circuit (C15) that the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 respectively perform the processes (1) and (2). ) Oscillates once every basic clock that oscillates, and after repeating a total of 8 times, only the value stored in the upper 8 bits of the buffer B is stored in the register VCR as the value (correction value) of the connection channel signal. Remembered.

なお、前記接続チャネル信号の補正値記憶処理は前記ＡＤ変換基板Ａに記憶された全６４個の前記各接続チャネル信号でそれぞれ実施され、前記ＡＤＣ補正係数Ｈは全６４個の前記各接続チャネル信号に対応する値が予め設定されている。また、前記ＡＤ変換基板Ａの前記第４レジスタＶＲ４は、前記接続チャネル信号の最大値とペデスタルとの差分値である１２ビットの値を記憶しており、実施例１のコントローラＣでは、前記１２ビットの値のうち、下位４ビットを切り捨てた上位８ビットのみ受信して記憶している。 The connection channel signal correction value storage processing is performed for each of the 64 connection channel signals stored in the AD conversion board A, and the ADC correction coefficient H is the 64 connection channel signals. A value corresponding to is preset. Further, the fourth register VR4 of the AD conversion board A stores a 12-bit value that is a difference value between the maximum value of the connection channel signal and the pedestal. In the controller C of the first embodiment, the fourth register VR4 Of the bit values, only the upper 8 bits obtained by truncating the lower 4 bits are received and stored.

図１０において、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、クロック周波数が３２ＭＨｚの前記基本クロック発振回路Ｃ１５と、前記基本クロック発振回路Ｃ１５と同期し且つクロック周波数を８ＭＨｚまで低くした隣接チャネル信号用クロック発振回路Ｃ１６とをそれぞれ有している。前記左側演算記憶回路基板Ｆ１では、前記基本クロック発振回路（左側基本クロック発振回路）Ｃ１５が左側基本クロック４１を発振し、前記隣接チャネル信号伝送用クロック発振回路（左側隣接チャネル信号伝送用クロック発振回路）Ｃ１６が隣接チャネル信号伝送用クロックである左側隣接チャネル信号伝送用クロック４２を発振している。前記左側演算記憶回路基板Ｆ１は、前記右側演算記憶回路基板Ｆ２に前記左側隣接チャネル信号伝送用クロック４２を常に送信している。 In FIG. 10, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 are synchronized with the basic clock oscillation circuit C15 having a clock frequency of 32 MHz and the basic clock oscillation circuit C15, and the clock frequency is lowered to 8 MHz. And the adjacent channel signal clock oscillation circuit C16. In the left arithmetic storage circuit board F1, the basic clock oscillation circuit (left basic clock oscillation circuit) C15 oscillates the left basic clock 41, and the adjacent channel signal transmission clock oscillation circuit (left adjacent channel signal transmission clock oscillation circuit). ) C16 oscillates the left adjacent channel signal transmission clock 42 which is the adjacent channel signal transmission clock. The left arithmetic storage circuit board F1 always transmits the left adjacent channel signal transmission clock 42 to the right arithmetic storage circuit board F2.

また、前記右側演算記憶回路基板Ｆ２では、前記基本クロック発振回路（右側基本クロック発振回路）Ｃ１５が右側基本クロック４３（図１０参照）を発振し、隣接チャネル信号伝送用クロック発振回路（右側隣接チャネル信号伝送用クロック発振回路）Ｃ１６が前記隣接チャネル信号伝送用クロックである右側隣接チャネル信号伝送用クロック４４を発振している。前記右側演算記憶回路基板Ｆ２は、前記左側演算記憶回路基板Ｆ１に前記右側隣接チャネル信号伝送用クロック４４を常に送信している。 In the right arithmetic storage circuit board F2, the basic clock oscillation circuit (right basic clock oscillation circuit) C15 oscillates the right basic clock 43 (see FIG. 10), and the adjacent channel signal transmission clock oscillation circuit (right adjacent channel). Signal transmission clock oscillation circuit) C16 oscillates the right adjacent channel signal transmission clock 44 which is the adjacent channel signal transmission clock. The right arithmetic storage circuit board F2 always transmits the right adjacent channel signal transmission clock 44 to the left arithmetic storage circuit board F1.

実施例１の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、それぞれが非同期で動作しているため、前記左側基本クロック４１と前記右側基本クロック４３との立上りに時間差４６（図１０参照）が生じることがある。したがって、前記時間差４６がある時に、前記左側基本クロック４１と前記右側基本クロック４３とが共に立ち上がった状態の基本クロック同期タイミング４７と、前記左側隣接チャネル信号伝送用クロック４２と前記右側隣接チャネル信号伝送用クロック４４とが共に立ち上がった状態の隣接チャネル信号伝送用クロック同期タイミング４８（同期が可能な範囲）とが周期的に発生する。 Since the left-side arithmetic storage circuit board F1 and the right-side arithmetic storage circuit board F2 of the first embodiment operate asynchronously, the time difference 46 (see FIG. 10) may occur. Therefore, when there is the time difference 46, the basic clock synchronization timing 47 in a state where both the left basic clock 41 and the right basic clock 43 rise, the left adjacent channel signal transmission clock 42, and the right adjacent channel signal transmission. An adjacent channel signal transmission clock synchronization timing 48 (a range in which synchronization is possible) in a state in which both the clocks 44 have risen is periodically generated.

図８および図１０において、前記同期開始時点３７から前記同期中間時点３８までの１マイクロ秒が経過するまでに（すなわち、１マイクロ秒間で前記隣接チャネル信号伝送用クロックが８回発振したときに）、前記右側演算記憶回路基板Ｆ２のコントローラＣは、前記ＬＳＹＮＣ信号３５をオンの状態を受信し、前記右側演算記憶回路基板Ｆ２の前記ＡＤ変換基板Ａから全６４個の接続チャネル信号の値を受信して記憶する（図８および図９参照）。
よって、前記同期中間時点３８から前記同期終了時点３９までの１マイクロ秒が経過するまでに、前記右側演算記憶回路基板Ｆ２では、８回の前記左側隣接チャネル信号伝送用クロック４２を受信するため、８回の前記隣接チャネル信号伝送用クロック同期時間４８（図１０参照）が発生する。この結果、前記左側演算記憶回路基板Ｆ１は、前記８回の隣接チャネル信号伝送用クロック同期時間４８の間に、前記右側演算記憶回路基板Ｆ２から８個の前記隣接チャネル信号の値を受信することができる。 8 and 10, until 1 microsecond from the synchronization start time 37 to the synchronization intermediate time 38 elapses (that is, when the adjacent channel signal transmission clock oscillates 8 times within 1 microsecond). The controller C of the right arithmetic storage circuit board F2 receives the LSYNC signal 35 being turned on, and receives all 64 connection channel signal values from the AD conversion board A of the right arithmetic storage circuit board F2. (See FIGS. 8 and 9).
Therefore, until one microsecond from the synchronization intermediate point 38 to the synchronization end point 39 has elapsed, the right arithmetic storage circuit board F2 receives the left adjacent channel signal transmission clock 42 eight times, Eight times the adjacent channel signal transmission clock synchronization time 48 (see FIG. 10) occurs. As a result, the left arithmetic storage circuit board F1 receives the values of the eight adjacent channel signals from the right arithmetic storage circuit board F2 during the eight adjacent channel signal transmission clock synchronization times 48. Can do.

すなわち、前記同期中間時点３８から前記同期終了時点３９までの１マイクロ秒が経過するまでに、前記右側演算記憶回路基板Ｆ２は前記左側演算記憶回路基板Ｆ１に対して前記隣接チャネル信号伝送用クロック同期タイミング４８ごとに８個の隣接チャネル信号の値をそれぞれ１ビットずつ送信する。したがって、前記左側演算記憶回路基板Ｆ１は、前記隣接チャネル信号伝送用クロックが８回分の発振間隔で（１マイクロ秒間で）前記右側演算記憶回路基板Ｆ２からそれぞれ８ビットの値である８個の前記隣接チャネル信号を全て受信することができる。 That is, until one microsecond from the synchronization intermediate point 38 to the synchronization end point 39 has elapsed, the right arithmetic storage circuit board F2 is synchronized with the left arithmetic storage circuit board F1 in the clock synchronization for adjacent channel signal transmission. Each value of eight adjacent channel signals is transmitted one bit at each timing 48. Accordingly, the left arithmetic storage circuit board F1 has eight adjacent values of the 8-bit value from the right arithmetic storage circuit board F2 at the oscillation frequency of the adjacent channel signal transmission eight times (in 1 microsecond). All adjacent channel signals can be received.

図２〜図１０において、前記左側演算記憶回路基板Ｆ１は、少なくとも前記ＬＳＹＮＣ信号３５、前記左側隣接チャネル信号伝送用クロック４２および８個の前記隣接チャネル信号の合計１０個の信号を同時に送受信可能でなければならない。また、前記右側演算記憶回路基板Ｆ２も同時に前記ラストダイノード信号３１を受信していたときは、前記左側演算記憶回路基板Ｆ１と同様の動作を、前記左側演算記憶回路基板Ｆ１と同時に実行できなければならない。したがって、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とを接続する前記隣接基板間接続用ケーブル６（図２参照）は、少なくとも２０本の信号伝送路を有していなければならない。よって、実施例１の前記隣接基板間接続用ケーブル６は３０本のシールド付き超小型フラットケーブルによって構成されている。 2 to 10, the left arithmetic storage circuit board F1 can simultaneously transmit and receive at least the LSYNC signal 35, the left adjacent channel signal transmission clock 42, and a total of ten signals of the eight adjacent channel signals. There must be. When the right arithmetic storage circuit board F2 also receives the last dynode signal 31 at the same time, the same operation as the left arithmetic storage circuit board F1 must be performed simultaneously with the left arithmetic storage circuit board F1. Don't be. Accordingly, the inter-adjacent board connection cable 6 (see FIG. 2) for connecting the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 must have at least 20 signal transmission paths. . Therefore, the adjacent substrate connecting cable 6 of the first embodiment is composed of 30 shielded ultra-small flat cables.

図１１は中性子入射位置の演算を行うときの左側増倍管および右側増倍管の各チャネルに対する接続チャネル信号の値の位置関係についての説明図であり、図１１Ａは左側増倍管に全１２８チャネルのうち、接続チャネル信号の最大値が検出されたときの図であり、図１１Ｂは全１２８チャネルのうち、接続チャネル信号の最大値が検出されたのが左側増倍管の外周位置にあるチャネルであり且つ右側増倍管と接するチャネルであったときの図であり、図１１Ｃは全１２８チャネルのうち、接続チャネル信号の最大値が検出されたのが右側増倍管の外周位置にあるチャネルであり且つ左側増倍管と接するチャネルであったときの図である。 FIG. 11 is an explanatory diagram of the positional relationship of connection channel signal values for each channel of the left multiplier and the right multiplier when the neutron incidence position is calculated. FIG. 11A shows all 128 in the left multiplier. FIG. 11B is a diagram when the maximum value of the connection channel signal is detected among the channels, and FIG. 11B shows that the maximum value of the connection channel signal is detected at the outer peripheral position of the left multiplier tube among all 128 channels. FIG. 11C is a diagram when the channel is a channel in contact with the right multiplier. FIG. 11C shows that the maximum value of the connection channel signal is detected at the outer peripheral position of the right multiplier among all 128 channels. It is a figure when it is a channel and it is a channel which touches a left side multiplication tube.

前記左側演算記憶回路基板Ｆ１は、前記左側増倍管Ｐ１から出力される全６４個の前記各接続チャネル信号を受信し、前記コントローラＣの前記上側FPGA１２ａおよび前記下側FPGA１２ｂの各レジスタに全６４個の接続チャネル信号の値を記憶するときに、全６４個の各チャネルの位置関係（図１１Ａ〜図１１Ｃに示す位置関係）が把握可能となるように、前記上側FPGA１２ａと前記下側FPGA１２ｂとが互いに受信した前記接続チャネル信号の値を互いに交換して（送受信して）、再配置しながら記憶する。また、前記左側演算記憶回路基板Ｆ１は、全６４個の前記接続チャネル信号を記憶するときに、前記８個の隣接チャネル信号を含む延べ３２個の外周位置にあるチャネルの接続チャネル信号については、前記経路セレクタの割り当てを予め適切に設定して、前記右側演算記憶回路基板Ｆ２が直接読み出し易いように記憶している（また、前記左側演算記憶回路基板Ｆ２についても同様の処理を実行してから記憶している）。例えば、前記上側ＦＰＧＡ１２ａおよび前記上側ＦＰＧＡ１２ｂの制御で全６４個の前記各レジスタＶＣＲのアドレス番号に対する前記経路セレクタの割り当てを予め設定することにより、前記左側演算記憶回路基板Ｆ１は、前記右側演算記憶回路基板Ｆ２（Ｘ軸方向およびＹ軸方向の最大４枚の他方の中性子入射位置演算記憶回路基板のときにも対応可能である）が前記隣接チャネル信号を読み出すための８本の隣接チャネル信号伝送路（前記隣接チャネル信号伝送ケーブル６内の信号伝送路も含む）から読み出す時に、各隣接チャネル信号伝送路（ＶＭＥバス）に対応する各経路セレクタに割り当てられたアドレス番号の前記レジスタＶＣＲに記憶された値を速やかに送信できる。 The left-side arithmetic storage circuit board F1 receives all the 64 connection channel signals output from the left-side multiplier P1, and stores all 64 in the registers of the upper FPGA 12a and the lower FPGA 12b of the controller C. When storing the values of the individual connection channel signals, the upper FPGA 12a and the lower FPGA 12b are arranged so that the positional relationship of all 64 channels (the positional relationship shown in FIGS. 11A to 11C) can be grasped. Exchange the values of the connection channel signals received by each other (transmit / receive) and store them while rearranging them. Further, when the left-side arithmetic storage circuit board F1 stores all 64 connection channel signals, the connection channel signals of the channels at the total 32 outer peripheral positions including the 8 adjacent channel signals are as follows: The assignment of the path selector is appropriately set in advance and stored so that the right-side arithmetic storage circuit board F2 can be easily read directly (and the same processing is executed for the left-side arithmetic storage circuit board F2). Remember). For example, by assigning the path selector to the address numbers of all the 64 register VCRs under the control of the upper FPGA 12a and the upper FPGA 12b, the left arithmetic storage circuit board F1 can Eight adjacent channel signal transmission paths for reading out the adjacent channel signal by the substrate F2 (which can be applied to the other four neutron incident position calculation storage circuit substrates in the X-axis direction and the Y-axis direction at the maximum). When reading from (including the signal transmission path in the adjacent channel signal transmission cable 6), it is stored in the register VCR of the address number assigned to each path selector corresponding to each adjacent channel signal transmission path (VME bus). The value can be sent promptly.

前記左側演算記憶回路基板Ｆ１のコントローラＣは、前記同期終了時点３９以降から（図８参照）、中性子入射位置を重心計算により演算する（図２４Ａおよび図２４Ｂ参照）。まず、前記コントローラＣは、全６４個のチャネルのうち、前記接続チャネル信号の値が最大であった最大チャネルを検出する。前記最大チャネルを検出するときに、前記コントローラＣは、全６４個のチャネルを互いが隣接する４個のチャネルごとに１６ブロックに分割する（図１１Ａ〜図１１Ｃの太線枠参照）。前記コントローラＣは、１６個の各ブロックを並列に操作することができるため、前記１６分割した各ブロックについて前記接続チャネル信号の値が最大であった代表チャネルを検出した後で、１６個の前記代表チャネルから前記最大チャネルを検出する。したがって、前記コントローラＣは、前記最大チャネルを効率よく検出することができる（詳細は後述の図１８のフローチャート参照）。 The controller C of the left arithmetic storage circuit board F1 calculates the neutron incident position by calculating the center of gravity from the time point 39 after the end of synchronization (see FIG. 8) (see FIGS. 24A and 24B). First, the controller C detects the maximum channel having the maximum value of the connection channel signal among all 64 channels. When detecting the maximum channel, the controller C divides all 64 channels into 16 blocks for each of the four channels adjacent to each other (see thick line frames in FIGS. 11A to 11C). Since the controller C can operate each of the 16 blocks in parallel, after detecting the representative channel having the maximum value of the connection channel signal for each of the 16 divided blocks, The maximum channel is detected from the representative channel. Therefore, the controller C can efficiently detect the maximum channel (for details, refer to the flowchart of FIG. 18 described later).

次に、前記コントローラＣは、前記最大チャネルと、前記最大チャネルのＸ軸方向（前方向および後方向）およびＹ軸方向（右方向および左方向）に隣接するチャネルである４隣チャネル（周囲チャネル）の前記各接続チャネル信号の値が有効であるか（予め設定された許容範囲の値であるか）否かを判定する。また、前記コントローラＣは、前記最大チャネルの前記接続チャネル信号の値が前記４隣チャネルの前記各接続チャネル信号のいずれの値よりも大きいか否かを判定する（詳細は後述の図１８のフローチャート参照）。 Next, the controller C includes four adjacent channels (peripheral channels) that are channels adjacent to the maximum channel and the X-axis direction (front and rear directions) and Y-axis direction (right direction and left direction) of the maximum channel. ) Of each of the connection channel signals is valid (is a value in a preset allowable range) or not. Further, the controller C determines whether or not the value of the connection channel signal of the maximum channel is larger than any value of the connection channel signals of the four adjacent channels (details will be described later in the flowchart of FIG. 18). reference).

さらに、前記コントローラＣは、前記最大チャネルと前記４隣チャネルの前記各接続チャネル信号の値の合計値が予め設定された閾値Ｚを超えているかどうか確認する。前記最大チャネルと前記４隣チャネルの前記接続チャネルの合計値が閾値Ｚを超えていれば、前記コントローラＣは、前記合計値の発生頻度を接続チャネル信号発生頻度記憶用レジスタＲ２に記憶する。また、前記コントローラＣは、前記重心計算によって前記最大チャネルおよび前記４隣チャネルの前記接続チャネル信号の値から前記中性子入射位置演算記憶処理を実行する。なお、前記中性子入射位置演算記憶処理の演算結果である中性子入射位置は、前記中性子発生器が中性子を発生させたときから計測している演算タイミングＴと共に前記メモリＭに記憶される（詳細は後述の図１７および図１８のフローチャート参照）。
前記最大チャネルと前記４隣チャネルの前記各接続チャネル信号の値が上記の条件を満たさない場合、前記中性子入射位置を演算しない。したがって、前記閾値Ｚは、実際に中性子が入射したときの前記合計値を検出することができる適切な値が予め設定されている。 Furthermore, the controller C checks whether the total value of the connection channel signal values of the maximum channel and the four adjacent channels exceeds a preset threshold value Z. If the total value of the connection channel of the maximum channel and the four adjacent channels exceeds the threshold Z, the controller C stores the frequency of generation of the total value in the connection channel signal generation frequency storage register R2. Further, the controller C executes the neutron incident position calculation storage process from the values of the connection channel signals of the maximum channel and the four adjacent channels by the centroid calculation. The neutron incident position, which is the calculation result of the neutron incident position calculation storage process, is stored in the memory M together with the calculation timing T measured from when the neutron generator generates neutrons (details will be described later). 17 and FIG. 18).
When the values of the connection channel signals of the maximum channel and the four adjacent channels do not satisfy the above condition, the neutron incident position is not calculated. Therefore, the threshold value Z is set to an appropriate value that can detect the total value when neutrons are actually incident.

図１１Ａにおいて、前記左側演算記憶回路基板Ｆ１では、前記最大チャネル５１と、前記最大チャネル５１に隣接する前記４隣チャネル５２，５３，５４，５６とが検出されている。よって、前記左側演算記憶回路基板Ｆ１は、前記閾値ＳＫを超える前記ラストダイノード信号の値を受信していることになる。
また、前記最大チャネル５１および前記４隣チャネル５２，５３，５４，５６の前記各接続チャネル信号の値が全て有効な値であり、前記最大チャネル信号５１の前記接続チャネル信号の値が前記４隣チャネル５２，５３，５４，５６の前記各接続チャネル信号のいずれの値よりも大きく、前記最大チャネル５１および前記４隣チャネル５２，５３，５４，５６の前記各接続チャネル信号の合計値が前記閾値Ｚを超える場合には、前記中性子入射位置演算記憶処理（重心位置の演算処理）が実行される。
また、図１１Ａにおいて、前記右側演算記憶回路基板Ｆ２では、特に目立った前記接続チャネル信号の値がないため、前記閾値ＳＫを越える前記ラストダイノード信号の値を受信していない。 In FIG. 11A, in the left arithmetic storage circuit board F1, the maximum channel 51 and the four adjacent channels 52, 53, 54, and 56 adjacent to the maximum channel 51 are detected. Therefore, the left arithmetic storage circuit board F1 receives the value of the last dynode signal exceeding the threshold SK.
The values of the connection channel signals of the maximum channel 51 and the four adjacent channels 52, 53, 54, and 56 are all valid values, and the value of the connection channel signal of the maximum channel signal 51 is the four adjacent channels. The sum of the connection channel signals of the maximum channel 51 and the four adjacent channels 52, 53, 54, and 56 is greater than any value of the connection channel signals of the channels 52, 53, 54, and 56. When Z is exceeded, the neutron incident position calculation storage process (the calculation process of the center of gravity position) is executed.
In FIG. 11A, the right arithmetic storage circuit board F2 does not receive a value of the last dynode signal exceeding the threshold SK because there is no particularly conspicuous value of the connection channel signal.

図１１Ｂにおいて、前記左側演算記憶回路基板Ｆ１では、前記最大チャネル６１と、前記４隣チャネルのうち、前記最大チャネル６１の前方向（＋Ｘ方向）に隣接する前方向４隣チャネル６２と、前記最大チャネル６１の後方向（−Ｘ方向）に隣接する後方向４隣チャネル６３と、前記最大チャネル６１の左方向（−Ｙ方向）に隣接する左方向４隣チャネル６４とが検出されている。また、前記右側演算記憶回路基板Ｆ２では、前記４隣チャネルのうち、前記最大チャネル６１の右方向（＋Ｙ方向）に隣接する右方向４隣チャネル６６が検出されている。 In FIG. 11B, in the left-side arithmetic storage circuit board F1, among the maximum channel 61 and the four adjacent channels, the front four adjacent channels 62 adjacent to the front direction (+ X direction) of the maximum channel 61, and the maximum A backward four adjacent channel 63 adjacent in the backward direction (−X direction) of the channel 61 and a leftward four adjacent channel 64 adjacent in the left direction (−Y direction) of the maximum channel 61 are detected. In the right-side arithmetic storage circuit board F2, among the four adjacent channels, the right direction four adjacent channel 66 adjacent to the right direction (+ Y direction) of the maximum channel 61 is detected.

前記閾値ＳＫが小さい場合、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が共に前記閾値ＳＫを超えるラストダイノード信号の値を受信したものとして動作することがある。前記左側演算記憶回路基板Ｆ１は、前記右側演算記憶回路基板Ｆ２から前記右方向４隣チャネル６６の前記接続チャネル信号の値を前記隣接チャネル信号の値として受信するため、前記最大チャネル６１および前記４隣チャネル６２，６３，６４，６６の前記各接続チャネル信号の値が揃うことになる。したがって、前記左側演算記憶回路基板Ｆ１は、前記中性子入射位置演算記憶処理を実行する。一方、前記右側演算記憶回路基板Ｆ２は、前記左側演算記憶回路基板Ｆ１から前記最大チャネル６１の前記接続チャネル信号の値を前記隣接チャネル信号の値として受信するため、前記右側演算記憶回路基板Ｆ２の受信した全６４個のうちの最大チャネルである前記右方向４隣チャネル６６の前記接続チャネル信号の値が前記隣接チャネル信号の値（前記最大チャネル６１の前記接続チャネル信号の値）よりも小さいことになる。したがって、前記右側演算記憶回路基板Ｆ２は、前記中性子入射位置演算記憶処理を実行しない（詳細は後述の図１８のフローチャート参照）。 When the threshold value SK is small, both the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 may operate as having received the value of the last dynode signal exceeding the threshold value SK. The left arithmetic storage circuit board F1 receives the value of the connection channel signal of the right adjacent channel 66 as the value of the adjacent channel signal from the right arithmetic storage circuit board F2, so that the maximum channels 61 and 4 The values of the connection channel signals of the adjacent channels 62, 63, 64, 66 are aligned. Therefore, the left-side arithmetic storage circuit board F1 executes the neutron incident position calculation storage process. On the other hand, since the right arithmetic storage circuit board F2 receives the value of the connection channel signal of the maximum channel 61 from the left arithmetic storage circuit board F1 as the value of the adjacent channel signal, the right arithmetic storage circuit board F2 The value of the connection channel signal of the right four adjacent channels 66 that is the maximum channel among all 64 received channels is smaller than the value of the adjacent channel signal (the value of the connection channel signal of the maximum channel 61). become. Therefore, the right arithmetic storage circuit board F2 does not execute the neutron incident position calculation storage process (refer to the flowchart of FIG. 18 described later for details).

図１１Ｃにおいて、前記右側演算記憶回路基板Ｆ２では、前記最大チャネル７１と、前記４隣チャネルのうち、前記最大チャネル７１の前方向（＋Ｘ方向）に隣接する前方向４隣チャネル７２と、前記最大チャネル７１の後方向（−Ｘ方向）に隣接する後方向４隣チャネル７３と、前記最大チャネル７１の右方向（＋Ｙ方向）に隣接する右方向４隣チャネル７４とが検出されている。また、前記左側演算記憶回路基板Ｆ１では、前記４隣チャネルのうち、前記最大チャネル７１の右方向（−Ｙ方向）に隣接する左方向４隣チャネル７６が検出されている。 In FIG. 11C, in the right-side arithmetic storage circuit board F2, among the maximum channel 71 and the four adjacent channels, the front four adjacent channels 72 adjacent to the front of the maximum channel 71 (+ X direction), and the maximum A backward four adjacent channel 73 adjacent to the backward direction (−X direction) of the channel 71 and a right adjacent four channel 74 adjacent to the right direction (+ Y direction) of the maximum channel 71 are detected. In the left arithmetic storage circuit board F1, the left four adjacent channels 76 adjacent to the right direction (−Y direction) of the maximum channel 71 are detected among the four adjacent channels.

図１１Ｃにおいても図１１Ｂと同様に、前記閾値ＳＫが小さい場合、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が共に前記閾値ＳＫを超えるラストダイノード信号の値を受信したものとして動作することがある。このとき、図１１Ｂのときと同様の内容であるため詳細な説明は省略するが、前記右側演算記憶回路基板Ｆ２は、前記最大チャネル７１および前記４隣チャネル７２，７３，７４，７６の前記各接続チャネル信号の値を用いて、前記中性子入射位置演算記憶処理を実行する。また、前記左側演算記憶回路基板Ｆ１は、前記中性子入射位置演算記憶処理を実行しない。 11C, similarly to FIG. 11B, when the threshold value SK is small, both the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 operate assuming that the value of the last dynode signal exceeding the threshold SK is received. There are things to do. At this time, since the contents are the same as those in FIG. 11B, the detailed description will be omitted. However, the right arithmetic storage circuit board F2 includes each of the maximum channel 71 and the four adjacent channels 72, 73, 74, 76. The neutron incident position calculation storage process is executed using the value of the connection channel signal. Further, the left side arithmetic storage circuit board F1 does not execute the neutron incident position calculation storage process.

したがって、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とが前記閾値ＳＫを超えるラストダイノード信号の値を受信したものとして動作することがあっても、前記中性子入射位置演算記憶処理を適切に行うことができる。なお、前記閾値ＳＫが適切に設定されている場合、図１１Ｂおよび図１１Ｃにおいても、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とが共に前記閾値ＳＫを超えるラストダイノード信号の値を受信したものとして前記中性子入射位置演算記憶処理を実行することはない。 Therefore, even if the left-side arithmetic storage circuit board F1 and the right-side arithmetic storage circuit board F2 operate as having received a value of the last dynode signal exceeding the threshold value SK, the neutron incident position calculation storage process is performed. Can be done appropriately. When the threshold value SK is set appropriately, the value of the last dynode signal in which both the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 exceed the threshold value SK in FIGS. 11B and 11C. The neutron incident position calculation storage process is not executed as a result of receiving.

図１２は実施例１の中性子入射位置検出装置のブロック線図（機能ブロック図）である。
図１２において、前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、本体である前記FA-VME基板ＶのコントローラＣおよび前記ＡＤ変換回路素子Ａ３、並びに前記ＡＤ変換基板Ａによって、外部との信号の入出力および入出力信号レベルの調節等を行うＩ／Ｏ（入出力インタフェース）、必要な処理を行うためのプログラムおよびデータ等が記憶されたＲＯＭ（リードオンリーメモリ）、必要なデータを一時的に記憶するためのＲＡＭ（ランダムアクセスメモリ）およびレジスタ（前記バッファＢ等を含む）、前記ＲＯＭに記憶されたプログラムに応じた処理を行うFPGA（前記メインFPGA１１，前記上側FPGA１２ａ，前記下側FPGA１２ｂ）、ならびに前記基本クロック発振回路Ｃ１５および前記隣接チャネル信号伝送用クロック発振回路Ｃ１６等を有するコンピュータにより構成されており、前記ＲＯＭに記憶されたプログラムを実行することにより種々の機能を実現することができる。 FIG. 12 is a block diagram (functional block diagram) of the neutron incident position detection apparatus according to the first embodiment.
In FIG. 12, the left-side arithmetic storage circuit board F1 and the right-side arithmetic storage circuit board F2 of the neutron incident position calculation storage device U2 are the controller C and the AD conversion circuit element A3 of the FA-VME board V that is the main body. In addition, the AD conversion board A stores an I / O (input / output interface) for performing input / output of signals to / from the outside and adjustment of input / output signal levels, a program and data for performing necessary processing, and the like. (Read-only memory), RAM (random access memory) and registers (including the buffer B and the like) for temporarily storing necessary data, and an FPGA that performs processing according to a program stored in the ROM (the above-mentioned Main FPGA 11, upper FPGA 12a, lower FPGA 12b), and basic clock oscillation circuit C15 and And a computer having the adjacent channel signal transmission clock oscillation circuit C16 and the like, and various functions can be realized by executing programs stored in the ROM.

（前記中性子入射位置演算記憶装置Ｕ２に接続された信号入力要素）
前記中性子入射位置演算記憶装置Ｕ２には、前記中性子検出器Ｕ１および前記中性子発生器Ｕ４の出力信号が入力されている。
Ｕ１：中性子検出器
中性子検出器Ｕ１は、前記左側増倍管Ｐ１および前記右側増倍管Ｐ２を有しており、前記ラストダイノード信号と前記接続チャネル信号とを出力する。
Ｕ３：制御コンピュータ
制御コンピュータＵ３は、前記中性子入射位置演算記憶装置Ｕ２に対して、演算記憶開始信号および演算記憶終了信号を出力する。また、前記中性子入射位置演算記憶装置Ｕ２に記憶された演算結果（前記中性子入射位置等）の転送を要求する演算結果要求信号を送信する。
Ｕ４：中性子発生器
中性子発生器Ｕ４は、前記中性子検出器Ｕ１の前記中性子入射面１に中性子Ｎを入射させ（図１参照）、前記中性子入射位置演算記憶装置Ｕ２には中性子発生を知らせる信号を前記中性子発生信号伝送用ケーブル５（図１参照）から出力する。 (Signal input element connected to the neutron incident position calculation storage device U2)
Output signals from the neutron detector U1 and the neutron generator U4 are input to the neutron incident position calculation storage device U2.
U1: Neutron detector The neutron detector U1 includes the left multiplier P1 and the right multiplier P2, and outputs the last dynode signal and the connection channel signal.
U3: Control computer The control computer U3 outputs a calculation storage start signal and a calculation storage end signal to the neutron incident position calculation storage device U2. Also, a calculation result request signal for requesting transfer of calculation results (such as the neutron incident position) stored in the neutron incident position calculation storage device U2 is transmitted.
U4: Neutron generator The neutron generator U4 causes neutron N to enter the neutron incident surface 1 of the neutron detector U1 (see FIG. 1), and sends a signal to the neutron incident position calculation storage device U2 to notify the generation of neutrons. Output from the neutron generation signal transmission cable 5 (see FIG. 1).

（前記中性子入射位置演算記憶装置Ｕ２に接続された信号出力要素）
Ｕ３：制御コンピュータ
制御コンピュータＵ３は、前記表示制御装置Ｕ３ａおよび前記ディスプレイＵ３ｂを有しており、前記中性子入射位置演算記憶装置Ｕ２に記憶された演算結果（前記中性子入射位置等）を受信して、前記表示制御装置Ｕ３ａによって前記演算結果を制御して前記ディスプレイＵ３ｂに表示する。 (Signal output element connected to the neutron incident position calculation storage device U2)
U3: Control computer The control computer U3 has the display control device U3a and the display U3b, receives the calculation result (the neutron incident position, etc.) stored in the neutron incident position calculation storage device U2, The calculation result is controlled by the display control device U3a and displayed on the display U3b.

（前記中性子入射位置演算記憶装置Ｕ２の機能）
前記中性子入射位置演算記憶装置Ｕ２は、前記各信号入力要素からの出力信号に応じた中性子入射位置演算記憶処理を実行して、前記信号出力要素に演算結果を出力する機能を実現するプログラム（機能実現手段）を有している。前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が有する各種機能を実現するプログラム（機能実現手段）を次に説明する。なお、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２とは同一の機能を有することから、前記左側演算記憶回路基板Ｆ１の機能についてのみ説明し、前記右側演算記憶回路基板Ｆ２の機能についての説明は省略する。 (Function of the neutron incident position calculation storage device U2)
The neutron incident position calculation storage device U2 executes a neutron incident position calculation storage process corresponding to an output signal from each signal input element, and realizes a function of outputting a calculation result to the signal output element (function Realization means). Next, a program (function realization means) for realizing various functions of the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 of the neutron incident position arithmetic storage device U2 will be described. Since the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 have the same function, only the function of the left arithmetic storage circuit board F1 will be described, and the function of the right arithmetic storage circuit board F2 will be described. The description about is omitted.

Ｃ１：中性子発生信号受信手段
中性子発生信号受信手段Ｃ１は、前記中性子発生器Ｕ４から前記中性子発生信号伝送用ケーブル５（図１参照）を経由して送信される中性子発生を知らせる信号を受信する。なお、前記中性子発生を知らせる信号とは、前記中性子発生器Ｕ４において、陽子ビームを重金属（パルス中性子源）に照射した時に、前記重金属の核破砕によりそれぞれ異なるエネルギーの複数の中性子が同時発生したことを知らせる信号であり、実施例１の中性子発生器Ｕ４では、５０ミリ秒ごとに送信される。
Ｃ２：演算タイミング設定記憶手段
演算タイミング設定記憶手段Ｃ２は、前記中性子発生を知らせる信号を受信したときに、演算タイミングＴを０に設定して記憶した後、タイミング更新間隔ｔ０ごとにカウントした値を前記演算タイミングＴ（０〜１０２３）に設定して記憶する。なお、前記中性子発生器Ｕ４から前記中性子発生を知らせる信号が５０ミリ秒ごとに送信されるため、前記タイミング更新間隔ｔ０には、前記演算タイミングＴの値を０から１０２３までカウント可能なタイミングとして適当な値（例えば５０／１０２４秒）が予め設定されている。 C1: Neutron Generation Signal Receiving Unit The neutron generation signal receiving unit C1 receives a signal indicating neutron generation transmitted from the neutron generator U4 via the neutron generation signal transmission cable 5 (see FIG. 1). The signal for informing the generation of neutrons means that, in the neutron generator U4, when a heavy metal (pulsed neutron source) is irradiated with a proton beam, a plurality of neutrons having different energies are generated simultaneously by the heavy metal nuclear fragmentation. And is transmitted every 50 milliseconds in the neutron generator U4 of the first embodiment.
C2: Calculation timing setting storage means The calculation timing setting storage means C2 stores the calculation timing T after setting the calculation timing T to 0 when receiving the signal to notify the generation of neutrons, and then counts the value counted at each timing update interval t0. The calculation timing T (0 to 1023) is set and stored. Since a signal notifying the generation of neutrons is transmitted from the neutron generator U4 every 50 milliseconds, the timing update interval t0 is suitable as a timing at which the value of the operation timing T can be counted from 0 to 1023. An appropriate value (for example, 50/1024 seconds) is preset.

Ｃ３：ラストダイノード信号受信記憶手段
ラストダイノード信号受信記憶手段Ｃ３は、ラストダイノード信号ピーク値検出記憶手段Ｃ３Ａと、ラストダイノード信号最小値検出記憶手段Ｃ３Ｂと、ラストダイノード信号用度数分布情報記憶手段Ｃ３Ｂとを有しており、前記ラストダイノード信号を受信して記憶する。
Ｃ３Ａ：ラストダイノード信号ピーク値検出記憶手段
ラストダイノード信号ピーク値検出記憶手段Ｃ３Ａは、前記ラストダイノード信号の最大値を検出して前記ラストダイノード信号用の第３レジスタＶＬR3に記憶する（図４Ｃ参照）。
Ｃ３Ｂ：ラストダイノード信号最小値検出記憶手段
ラストダイノード信号最小値検出記憶手段Ｃ３Ｂは、第１ラストダイノード信号最小値検出記憶手段Ｃ３B1と、第２ラストダイノード信号最小値検出記憶手段とを有しており、前記ラストダイノード信号の最小値を検出して記憶する（図４Ａ参照）。 C3: Last dynode signal reception storage means Last dynode signal reception storage means C3 includes last dynode signal peak value detection storage means C3A, last dynode signal minimum value detection storage means C3B, and last dynode signal frequency distribution information storage means C3B. The last dynode signal is received and stored.
C3A: Last dynode signal peak value detection storage means The last dynode signal peak value detection storage means C3A detects the maximum value of the last dynode signal and stores it in the third register VLR3 for the last dynode signal (see FIG. 4C). .
C3B: Last dynode signal minimum value detection storage means The last dynode signal minimum value detection storage means C3B has a first last dynode signal minimum value detection storage means C3B1 and a second last dynode signal minimum value detection storage means. The minimum value of the last dynode signal is detected and stored (see FIG. 4A).

Ｃ３B1：第１ラストダイノード信号最小値検出記憶手段
第１ラストダイノード信号最小値検出記憶手段Ｃ３B1は、前記ラストダイノード信号の最小値を検出して前記ラストダイノード信号用の第１レジスタＶＬR1に記憶する。
Ｃ３B2：第２ラストダイノード信号最小値検出記憶手段
第２ラストダイノード信号最小値検出記憶手段Ｃ３B2は、前記ラストダイノード信号の最小値を検出して前記ラストダイノード信号用の第２レジスタＶＬR2に記憶する。
Ｃ３Ｃ：ラストダイノード信号用度数分布情報記憶手段
ラストダイノード信号用度数分布情報記憶手段はＣ３Ｃは、受信した前記ラストダイノード信号の値の発生頻度を前記ラストダイノード信号発生頻度記憶用レジスタＲ１に記憶する。 C3B1: First last dynode signal minimum value detection storage means The first last dynode signal minimum value detection storage means C3B1 detects the minimum value of the last dynode signal and stores it in the first register VLR1 for the last dynode signal.
C3B2: Second Last Dynode Signal Minimum Value Detection Storage Unit The second last dynode signal minimum value detection storage unit C3B2 detects the minimum value of the last dynode signal and stores it in the second register VLR2 for the last dynode signal.
C3C: Last dynode signal frequency distribution information storage means The last dynode signal frequency distribution information storage means C3C stores the frequency of occurrence of the value of the received last dynode signal in the last dynode signal generation frequency storage register R1.

Ｃ４：接続チャネル信号記憶開始手段
接続チャネル信号記憶開始手段Ｃ４は、前記コントローラＣのメインFPGA１１がラストダイノード信号を受信したときに、前記メインFPGA１１が前記上側FPGA１２および前記下側FPGA１２ｂに対して、前記ＡＤ変換基板Ａが受信して記憶した全６４個の前記各接続チャネル信号の値の記憶を開始させる（図８の矢印３４参照）。また、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）に対しても前記ＬＳＹＮＣ信号を送信することにより同時に全６４個の前記各接続チャネル信号の値の記憶を開始させる。
Ｃ５：接続チャネル信号受信記憶手段
接続チャネル信号受信記憶手段Ｃ５は、接続チャネル信号最大値検出記憶手段Ｃ５Ａと、接続チャネル信号最小値検出記憶手段Ｃ５Ｂと、接続チャネル信号補正手段Ｃ５Ｃと、最大値用度数分布情報記憶手段Ｃ５Ｄとを有しており、全６４個の前記各接続チャネル信号をそれぞれ同時に（並列に）受信して記憶する。 C4: Connection channel signal storage start means The connection channel signal storage start means C4 is configured such that when the main FPGA 11 of the controller C receives a last dynode signal, the main FPGA 11 controls the upper FPGA 12 and the lower FPGA 12b. The storage of the values of all 64 connection channel signals received and stored by the AD conversion board A is started (see arrow 34 in FIG. 8). In addition, by transmitting the LSYNC signals to the other neutron incident position calculation storage circuit board (including the right calculation storage circuit board F2) connected by the adjacent substrate connection cable 6, all 64 signals can be simultaneously transmitted. The storage of the value of each connection channel signal is started.
C5: Connection channel signal reception storage means The connection channel signal reception storage means C5 is a connection channel signal maximum value detection storage means C5A, a connection channel signal minimum value detection storage means C5B, a connection channel signal correction means C5C, and a maximum value Frequency distribution information storage means C5D, which receives and stores all 64 connection channel signals simultaneously (in parallel).

Ｃ５Ａ：接続チャネル信号最大値検出記憶手段
接続チャネル信号最大値検出記憶手段Ｃ５Ａは、全６４個の前記各接続チャネル信号の最小値をそれぞれ同時に（並列に）受信して記憶する（図４Ｂ参照）
Ｃ５Ｂ：接続チャネル信号最小値検出記憶手段
接続チャネル信号最小値検出記憶手段Ｃ５Ｂは、第１接続チャネル信号最小値検出記憶手段Ｃ５B1と、第２接続チャネル信号最小値検出記憶手段Ｃ５B2とを有しており、全６４個の前記各接続チャネル信号の最小値をそれぞれ同時に（並列に）受信して記憶する（図４Ａ参照）。 C5A: Connection channel signal maximum value detection storage means Connection channel signal maximum value detection storage means C5A receives and stores the minimum values of all 64 connection channel signals simultaneously (in parallel) (see FIG. 4B).
C5B: Connection channel signal minimum value detection storage means The connection channel signal minimum value detection storage means C5B includes first connection channel signal minimum value detection storage means C5B1 and second connection channel signal minimum value detection storage means C5B2. The minimum values of all the 64 connection channel signals are received and stored simultaneously (in parallel) (see FIG. 4A).

Ｃ５B1：第１接続チャネル信号最小値検出記憶手段
第１接続チャネル信号最小値検出記憶手段Ｃ５B1は、全６４個の前記各接続チャネル信号の最小値をそれぞれ検出して前記各接続チャネル信号用の第１レジスタＶＲ１に記憶する（６４個の第１レジスタＶＲ１にそれぞれ記憶する）。
Ｃ５B2：第２接続チャネル信号最小値検出記憶手段
第２接続チャネル信号最小値検出記憶手段Ｃ５B2は、全６４個の前記各接続チャネル信号の最小値をそれぞれ検出して前記各接続チャネル信号用の第２レジスタＶＲ２に記憶する（６４個の第２レジスタＶＲ２にそれぞれ記憶する）。 C5B1: First connection channel signal minimum value detection storage means The first connection channel signal minimum value detection storage means C5B1 detects the minimum value of each of the 64 connection channel signals, and detects the first value for each connection channel signal. Store in one register VR1 (store in each of the 64 first registers VR1).
C5B2: Second connection channel signal minimum value detection storage means The second connection channel signal minimum value detection storage means C5B2 detects the minimum values of all the 64 connection channel signals, respectively, and detects the connection channel signal for each connection channel signal. 2 is stored in the register VR2 (stored in each of the 64 second registers VR2).

Ｃ５Ｃ：接続チャネル信号補正手段
接続チャネル信号補正手段Ｃ５Ｃは、前記ＡＤ変換基板Ａに記憶された全６４個の前記各接続チャネル信号の値を前記コントローラＣが読み出して記憶するときに、全６４個の前記各接続チャネル信号の値ごとに予め設定された前記ＡＤＣ補正係数Ｈによって、全６４個の前記各接続チャネル信号の値をそれぞれ補正する（図９参照）。
Ｃ５Ｄ：最大値用度数分布情報記憶手段
最大値用度数分布情報記憶手段Ｃ５Ｄは、前記最大チャネルおよび前記４隣チャネル（図１１Ａ〜図１１Ｃ参照）の前記各接続チャネル信号の合計値の発生頻度を前記接続チャネル信号発生頻度記憶用レジスタＲ２に記憶する。 C5C: Connection channel signal correction means The connection channel signal correction means C5C has a total of 64 connection channel signal values when the controller C reads and stores the values of all 64 connection channel signals stored in the AD conversion board A. The values of all 64 connection channel signals are corrected by the ADC correction coefficient H set in advance for each connection channel signal value (see FIG. 9).
C5D: Maximum value frequency distribution information storage means The maximum value frequency distribution information storage means C5D determines the frequency of occurrence of the total value of the connection channel signals of the maximum channel and the four adjacent channels (see FIGS. 11A to 11C). The data is stored in the connection channel signal generation frequency storage register R2.

Ｃ６：記憶送信指示信号送信手段
記憶送信指示信号送信手段Ｃ６は、前記左側演算記憶回路基板Ｆ１が前記閾値ＳＫを超える前記ラストダイノード信号を受信して記憶したときに、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）に対して前記ＬＳＹＮＣ信号を送信する（図８参照）。
Ｃ７：記憶送信指示信号受信手段
記憶送信指示信号受信手段Ｃ７は、前記右側演算記憶回路基板Ｆ２が前記閾値ＳＫを超える前記ラストダイノード信号を受信して記憶したときに、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）から前記ＬＳＹＮＣ信号を受信する。 C6: Storage transmission instruction signal transmission means The storage transmission instruction signal transmission means C6 receives the last dynode signal exceeding the threshold value SK and stores it when the left arithmetic storage circuit board F1 stores the last internode connection cable. The LSYNC signal is transmitted to the other neutron incident position calculation storage circuit board (including the right calculation storage circuit board F2) connected at 6 (see FIG. 8).
C7: Storage transmission instruction signal reception means The storage transmission instruction signal reception means C7 receives the last dynode signal exceeding the threshold value SK and stores it when the right arithmetic storage circuit board F2 stores the cable. 6 receives the LSYNC signal from the other neutron incident position calculation storage circuit board (including the right calculation storage circuit board F2) connected at 6.

Ｃ８：隣接チャネル信号伝送用クロック送信手段
隣接チャネル信号伝送用クロック送信手段Ｃ８は、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）に対して前記隣接チャネル信号伝送用クロックを送信する。
Ｃ９：隣接チャネル信号伝送用クロック受信手段
隣接チャネル信号伝送用クロック受信手段Ｃ９は、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）から前記隣接チャネル信号伝送用クロックを受信する。
Ｃ１０：隣接チャネル信号送信手段
隣接チャネル信号送信手段Ｃ１０は、前記右側演算記憶回路基板Ｆ２が前記閾値ＳＫを超える前記ラストダイノード信号を受信して記憶したときに、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）に対してそれぞれ８個の前記隣接チャネル信号を送信する（図１０参照）。 C8: Adjacent channel signal transmission clock transmission means The adjacent channel signal transmission clock transmission means C8 is connected to the other neutron incident position arithmetic storage circuit board (the right arithmetic storage circuit board F2) connected by the inter-adjacent board connection cable 6. The adjacent channel signal transmission clock is transmitted.
C9: Adjacent channel signal transmission clock receiving means The adjacent channel signal transmission clock receiving means C9 is connected to the other neutron incident position arithmetic storage circuit board (the right arithmetic storage circuit board F2) connected by the inter-adjacent board connection cable 6. The adjacent channel signal transmission clock is received.
C10: Adjacent channel signal transmission means The adjacent channel signal transmission means C10 receives the last dynode signal exceeding the threshold SK and stores it when the right arithmetic storage circuit board F2 receives and stores the last dynode signal. Eight adjacent channel signals are transmitted to each of the other connected neutron incident position calculation storage circuit boards (including the right calculation storage circuit board F2) (see FIG. 10).

Ｃ１１：隣接チャネル信号受信記憶手段
隣接チャネル信号受信記憶手段Ｃ１１は、前記左側演算記憶回路基板Ｆ１が前記閾値ＳＫを超える前記ラストダイノード信号を受信して記憶したときに、前記隣接基板間接続用ケーブル６で接続された他方の中性子入射位置演算記憶回路基板（前記右側演算記憶回路基板Ｆ２を含む）からそれぞれ８個の前記隣接チャネル信号を受信して記憶する。
Ｃ１２：中性子入射位置演算記憶手段
中性子入射位置演算記憶手段Ｃ１２は、全６４個の接続チャネル信号および８個の前記隣接チャネル信号から前記中性子入射位置を演算する（図１１Ａ〜図１１Ｃおよび図２４Ａ，図２４Ｂ参照）。また、前記中性子入射位置演算記憶手段Ｃ１２は、前記メモリＭに演算結果である前記中性子入射位置および前記演算タイミングＴの発生頻度を記憶する。
Ｃ１３：演算結果要求信号受信手段
演算結果要求信号受信手段Ｃ１３は、前記制御コンピュータＵ３から前記演算結果要求信号を受信する。
Ｃ１４：演算結果送信手段
演算結果送信手段Ｃ１４は、前記制御コンピュータＵ３から前記演算結果要求信号を受信したときに、前記ラストダイノード信号発生頻度記憶用レジスタＲ１と、前記接続チャネル信号発生頻度記憶用レジスタＲ２と、前記メモリＭとに記憶された演算結果を前記制御コンピュータＵ３に送信する。 C11: Adjacent channel signal reception storage means Adjacent channel signal reception storage means C11 receives the last dynode signal exceeding the threshold value SK and stores it when the left arithmetic storage circuit board F1 stores the last internode connection cable. 8 receives and stores the eight adjacent channel signals from the other neutron incident position calculation storage circuit board (including the right calculation storage circuit board F2) connected at 6.
C12: Neutron incident position calculation storage means The neutron incident position calculation storage means C12 calculates the neutron incident position from all 64 connection channel signals and 8 adjacent channel signals (FIGS. 11A to 11C and 24A, (See FIG. 24B). Further, the neutron incident position calculation storage means C12 stores the calculation result of the neutron incident position and the calculation timing T in the memory M.
C13: Calculation Result Request Signal Receiving Unit The calculation result request signal receiving unit C13 receives the calculation result request signal from the control computer U3.
C14: Calculation result transmission means When the calculation result transmission means C14 receives the calculation result request signal from the control computer U3, the last dynode signal generation frequency storage register R1 and the connection channel signal generation frequency storage register The calculation results stored in R2 and the memory M are transmitted to the control computer U3.

Ｃ１５：基本クロック発振回路
基本クロック発振回路Ｃ１５は前記基本クロックを発振する。
Ｃ１６：隣接チャネル信号伝送用クロック発振回路
隣接チャネル信号伝送用クロック発振回路Ｃ１６は前記隣接チャネル信号伝送用クロックを発振する。
Ｃ１７：演算記憶開始信号受信手段
演算記憶開始信号受信手段Ｃ１７は、前記制御コンピュータＵ３から演算記憶開始信号を受信する（詳細な説明は図１３のフローチャート参照）。
Ｃ１８：演算記憶開始手段
演算記憶開始手段Ｃ１８は、前記制御コンピュータＵ３から演算記憶開始信号を受信したときに、中性子入射位置演算記憶処理を実行するためのメイン処理を開始する（詳細な説明は図１３のフローチャート参照）。
Ｃ１９：演算記憶終了信号受信手段
演算記憶終了信号受信手段Ｃ１９は、前記制御コンピュータＵ３から演算記憶終了信号を受信する（詳細な説明は図１３のフローチャート参照）。
Ｃ２０：演算記憶終了手段
演算記憶終了手段Ｃ２０は、前記制御コンピュータＵ３から演算記憶終了信号を受信したときに、中性子入射位置演算記憶処理を実行するためのメイン処理を終了する（詳細な説明は図１３のフローチャート参照）。 C15: Basic clock oscillation circuit The basic clock oscillation circuit C15 oscillates the basic clock.
C16: Adjacent channel signal transmission clock oscillation circuit The adjacent channel signal transmission clock oscillation circuit C16 oscillates the adjacent channel signal transmission clock.
C17: Calculation Storage Start Signal Receiving Unit The calculation storage start signal receiving unit C17 receives a calculation storage start signal from the control computer U3 (refer to the flowchart of FIG. 13 for detailed description).
C18: Calculation Storage Start Unit When the calculation storage start unit C18 receives a calculation storage start signal from the control computer U3, the calculation storage start unit C18 starts a main process for executing a neutron incident position calculation storage process (detailed explanation is shown in FIG. 13 flowchart).
C19: Calculation Storage End Signal Receiving Unit The calculation storage end signal receiving unit C19 receives a calculation storage end signal from the control computer U3 (refer to the flowchart of FIG. 13 for detailed description).
C20: Computation storage end means The computation storage end means C20 terminates the main process for executing the neutron incident position computation storage process when receiving the computation storage end signal from the control computer U3 (detailed explanation is shown in FIG. 13 flowchart).

（実施例１のFA-VME基板のコントローラにおけるメイン処理のフローチャートの説明）
図１３は実施例１のFA-VME基板のコントローラにおけるメイン処理のフローチャートである。
図１３のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図１３に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。 (Explanation of flowchart of main processing in controller of FA-VME board of embodiment 1)
FIG. 13 is a flowchart of main processing in the controller of the FA-VME board of the first embodiment.
The processing of each ST (step) in the flowchart of FIG. 13 is performed according to a program stored in the ROM or the like of the controller C. This process is executed in a multitasking manner in parallel with other various processes of the neutron incident position calculation storage device U2.
The flowchart shown in FIG. 13 is started when the neutron incident position detector U is turned on.

図１３のＳＴ１において、制御コンピュータＵ３からＵＳＢケーブル３およびＶＭＥコントローラＦＣを経由して演算記憶開始信号を受信したか否かを判定する。イエス（Ｙ）の場合はＳＴ２に進み、ノー（Ｎ）の場合はＳＴ１を繰り返す。
ＳＴ２において、次の値を設定して、ＳＴ３に進む。
（１）前記６４ＭバイトのメモリＭの値を０で初期化する（Ｍ＝０）。
（２）前記ラストダイノード信号発生頻度記憶用レジスタＲ１の値を０で初期化する（Ｒ１＝０）。
（３）前記接続チャネル信号発生頻度記憶用レジスタＲ２の値を０で初期化する（Ｒ２＝０）。
ＳＴ３において、ＡＤ変換回路素子Ａ３から閾値ＳＫを超えるラストダイノード信号を受信したか否かを判別する。イエス（Ｙ）の場合はＳＴ４に進み、ノー（Ｎ）の場合はＳＴ５に進む。 In ST1 of FIG. 13, it is determined whether or not a calculation storage start signal is received from the control computer U3 via the USB cable 3 and the VME controller FC. If yes (Y), the process proceeds to ST2. If no (N), ST1 is repeated.
In ST2, the next value is set and the process proceeds to ST3.
(1) The 64 M-byte memory M is initialized with 0 (M = 0).
(2) The value of the last dynode signal generation frequency storage register R1 is initialized to 0 (R1 = 0).
(3) The value of the connection channel signal generation frequency storage register R2 is initialized to 0 (R2 = 0).
In ST3, it is determined whether or not a last dynode signal exceeding the threshold value SK is received from the AD conversion circuit element A3. If yes (Y), the process proceeds to ST4. If no (N), the process proceeds to ST5.

ＳＴ４において、ラストダイノード信号受信時の処理を実行して、前記ＳＴ１に戻る。
ＳＴ５において、ＬＳＹＮＣ信号がオンの状態を隣接基板間接続用ケーブル６から受信したか否かを判別する。イエス（Ｙ）の場合はＳＴ６に進み、ノー（Ｎ）の場合は前記ＳＴ７に進む。
ＳＴ６において、ＬＳＹＮＣ信号受信時の処理を実行して、前記ＳＴ７に進む。
ＳＴ７において、制御コンピュータＵ３からＵＳＢケーブル３およびＶＭＥコントローラＦＣを経由して演算記憶終了信号を受信したか否かを判定する。イエス（Ｙ）の場合はＳＴ１に戻り、ノー（Ｎ）の場合はＳＴ３に戻る。 In ST4, the process at the time of receiving the last dynode signal is executed, and the process returns to ST1.
In ST5, it is determined whether or not the LSYNC signal is on from the adjacent board connecting cable 6. If yes (Y), the process proceeds to ST6. If no (N), the process proceeds to ST7.
In ST6, the process at the time of receiving the LSYNC signal is executed, and the process proceeds to ST7.
In ST7, it is determined whether an arithmetic storage end signal is received from the control computer U3 via the USB cable 3 and the VME controller FC. If yes (Y), the process returns to ST1, and if no (N), the process returns to ST3.

（実施例１のFA-VME基板のコントローラにおけるラストダイノード信号受信時の処理のフローチャートの説明）
図１４は実施例１のFA-VME基板のコントローラにおけるラストダイノード信号受信時の処理のフローチャートであり、図１３のＳＴ４のサブルーチンである。
図１４のＳＴ１１において、Ｒ１（ＶＬR4）を前記ラストダイノード信号発生頻度記憶用レジスタＲ１における前記ラストダイノード信号の値（前記第４レジスタＶＬR4に記憶された値）に対応するアドレス番号で記憶する値としたときに、Ｒ１（ＶＬR4）の値を＋１だけ加算する（Ｒ１（ＶＬR4）＝Ｒ１（ＶＬR4）＋１）。次にＳＴ１２に進む。 (Explanation of flowchart of processing at the time of last dynode signal reception in controller of FA-VME board of embodiment 1)
FIG. 14 is a flowchart of processing when the last dynode signal is received by the controller of the FA-VME board of the first embodiment, which is a subroutine of ST4 of FIG.
In ST11 of FIG. 14, R1 (VLR4) is stored as an address number corresponding to the value of the last dynode signal in the last dynode signal generation frequency storage register R1 (value stored in the fourth register VLR4). In this case, the value of R1 (VLR4) is incremented by +1 (R1 (VLR4) = R1 (VLR4) +1). Next, the process proceeds to ST12.

ＳＴ１２において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ１３に進む。
ＳＴ１３において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ１４に進み、ノー（Ｎ）の場合はＳＴ１３を繰り返す。
ＳＴ１４において、ＬＳＹＮＣ信号をオンの状態にして隣接基板間接続用ケーブル６に送信する。次にＳＴ１５に進む。 In ST12, 1 microsecond is set in the timer TM. Next, the process proceeds to ST13.
In ST13, it is determined whether or not the timer TM has expired. If yes (Y), the process proceeds to ST14, and if no (N), ST13 is repeated.
In ST14, the LSYNC signal is turned on and transmitted to the adjacent board connecting cable 6. Next, the process proceeds to ST15.

ＳＴ１５において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ１６に進む。
ＳＴ１６において、全６４個の接続チャネル信号補正値記憶処理を実行する。次にＳＴ１７に進む。
ＳＴ１７において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ１８に進み、ノー（Ｎ）の場合はＳＴ１７を繰り返す。 In ST15, 1 microsecond is set in the timer TM. Next, the process proceeds to ST16.
In ST16, a total of 64 connected channel signal correction value storage processes are executed. Next, the process proceeds to ST17.
In ST17, it is determined whether or not the timer TM has expired. If yes (Y), the process proceeds to ST18, and if no (N), ST17 is repeated.

ＳＴ１８において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ１９に進む。
ＳＴ１９において、ＬＳＹＮＣ信号がオンの状態を隣接基板間接続用ケーブル６から受信したか否かを判別する。イエス（Ｙ）の場合はＳＴ２１に進み、ノー（Ｎ）の場合はＳＴ２０に進む。
ＳＴ２０において、８個の隣接チャネル信号を隣接基板間接続用ケーブル６から受信して記憶する。次にＳＴ２２に進む。
ＳＴ２１において、次の処理を同時に実行する。次にＳＴ２３に進む。
（１）８個の隣接チャネル信号を隣接基板間接続用ケーブル６から受信して記憶する。
（２）８個の隣接チャネル信号（前記他方のFA-VME基板からみた隣接チャネル信号）を隣接基板間接続用ケーブル６に送信する In ST18, 1 microsecond is set in the timer TM. Next, the process proceeds to ST19.
In ST19, it is determined whether or not the LSYNC signal is on from the adjacent board connecting cable 6. If yes (Y), the process proceeds to ST21. If no (N), the process proceeds to ST20.
In ST20, eight adjacent channel signals are received from the adjacent board connecting cable 6 and stored. Next, the process proceeds to ST22.
In ST21, the following processing is executed simultaneously. Next, the process proceeds to ST23.
(1) Eight adjacent channel signals are received from the adjacent inter-substrate connection cable 6 and stored.
(2) Eight adjacent channel signals (adjacent channel signals viewed from the other FA-VME board) are transmitted to the adjacent board connecting cable 6

ＳＴ２２において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ２４に進み、ノー（Ｎ）の場合はＳＴ２２を繰り返す。
ＳＴ２３において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ２４に進み、ノー（Ｎ）の場合はＳＴ２３を繰り返す。
ＳＴ２４において、ＬＳＹＮＣ信号をオフの状態にして隣接基板間接続用ケーブル６に送信して図１４のラストダイノード信号受信時の処理を終了して、図１３のメイン処理に戻る。 In ST22, it is determined whether or not the timer TM has expired. If yes (Y), the process proceeds to ST24, and if no (N), ST22 is repeated.
In ST23, it is determined whether or not the timer TM has expired. If yes (Y), the process proceeds to ST24. If no (N), ST23 is repeated.
In ST24, the LSYNC signal is turned off and transmitted to the inter-adjacent board connection cable 6, the process at the time of receiving the last dynode signal in FIG. 14 is terminated, and the process returns to the main process in FIG.

（実施例１のFA-VME基板のコントローラにおけるＬＳＹＮＣ信号受信時の処理のフローチャートの説明）
図１５は実施例１のFA-VME基板のコントローラにおけるＬＳＹＮＣ信号受信時の処理のフローチャートであり、図１３のＳＴ６のサブルーチンである。
図１５のＳＴ３１において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ３２に進む。
ＳＴ３２において全６４個の接続チャネル信号補正値記憶処理を実行する。次にＳＴ３３に進む。
ＳＴ３３において、タイマＴＭがタイムアップしたか否かを判別する。イエス（Ｙ）の場合はＳＴ３４に進み、ノー（Ｎ）の場合はＳＴ３３を繰り返す。 (Explanation of a flowchart of processing at the time of LSYNC signal reception in the controller of the FA-VME board of the first embodiment)
FIG. 15 is a flowchart of processing when the LSYNC signal is received by the controller of the FA-VME board of the first embodiment, and is a subroutine of ST6 of FIG.
In ST31 of FIG. 15, 1 microsecond is set in the timer TM. Next, the process proceeds to ST32.
In ST32, a total of 64 connected channel signal correction value storage processes are executed. Next, the process proceeds to ST33.
In ST33, it is determined whether or not the timer TM has expired. If yes (Y), the process proceeds to ST34, and if no (N), ST33 is repeated.

ＳＴ３４において、タイマＴＭに１マイクロ秒をセットする。次にＳＴ３５に進む。
ＳＴ３５において、８個の隣接チャネル信号を隣接基板間接続用ケーブル６に送信する。次にＳＴ３６に進む。
ＳＴ３６において、タイマＴＭがタイムアップしたか否かを判別する。ノー（Ｎ）の場合はＳＴ３６を繰り返し、イエス（Ｙ）の場合は図１５のＬＳＹＮＣ信号受信時の処理を終了して、図１３のメイン処理に戻る。 In ST34, 1 microsecond is set in the timer TM. Next, the process proceeds to ST35.
In ST35, eight adjacent channel signals are transmitted to the adjacent board connecting cable 6. Next, the process proceeds to ST36.
In ST36, it is determined whether or not the timer TM has expired. If NO (N), ST36 is repeated, and if YES (Y), the processing at the time of receiving the LSYNC signal in FIG. 15 is terminated and the processing returns to the main processing in FIG.

（実施例１のFA-VME基板のコントローラにおける全６４個の各接続チャネル信号補正値記憶処理のフローチャートの説明）
図１６は実施例１のFA-VME基板のコントローラにおける全６４個の各接続チャネル信号補正値記憶処理のフローチャートであり、図１４のＳＴ１６および図１５のＳＴ３２のサブルーチンである。なお、図１６に示すフローチャートは、前記ＡＤ変換基板Ａに設定された（記憶された）全６４個の各接続チャネル信号のうちの１個の接続チャネル信号補正値記憶処理のみ示しているが、前記接続チャネル信号補正値記憶処理は、全６４個についても同様に、並行してマルチタスクで実行されているものとする。 (Explanation of Flowchart of All 64 Connection Channel Signal Correction Value Storage Processes in Controller of FA-VME Board of Example 1)
FIG. 16 is a flowchart of the process of storing all 64 connection channel signal correction values in the controller of the FA-VME board of the first embodiment, and is a subroutine of ST16 in FIG. 14 and ST32 in FIG. Note that the flowchart shown in FIG. 16 shows only one connection channel signal correction value storage process among all 64 connection channel signals set (stored) in the AD conversion board A. It is assumed that the connection channel signal correction value storage processing is executed in a multitasking manner in parallel for all 64 channels.

図１６のＳＴ４１において、Ｂを前記コントローラＣの１６ビット長バッファとし、ｒを８ビットシフト用カウンタとしたときに、次の値を設定して、ＳＴ３２に進む。
（１）８ビットシフト用カウンタｒの値を１で初期化する（ｒ＝１）
（２）バッファＢの値を０で初期化する（Ｂ＝０）
ＳＴ４２において、前記ＡＤ変換基板Ａの前記第４レジスタＶＲ４（１２ビット）の上位ｒビット目の値を読み出す。次にＳＴ４３に進む。 In ST41 of FIG. 16, when B is a 16-bit buffer of the controller C and r is an 8-bit shift counter, the next value is set and the process proceeds to ST32.
(1) The value of the 8-bit shift counter r is initialized to 1 (r = 1)
(2) The value of the buffer B is initialized to 0 (B = 0)
In ST42, the value of the upper r-th bit of the fourth register VR4 (12 bits) of the AD conversion board A is read. Next, the process proceeds to ST43.

ＳＴ４３において、前記第４レジスタＶＲ４の上位ｒビット目の値は‘１’であったか否かを判定する。イエス（Ｙ）の場合はＳＴ４４に進み、ノー（Ｎ）の場合はＳＴ４５に進む。
ＳＴ４４において、前記バッファＢに各接続チャネル信号ごとに設定された前記ＡＤＣ補正係数Ｈを加算する（Ｂ＝Ｂ＋Ｈ）。次にＳＴ４５に進む。
ＳＴ４５において、前記バッファＢを左に１ビット論理シフトする。次にＳＴ４６に進む。
ＳＴ４６において、８ビットシフト用カウンタｒの値が８であるか否かを判定する（ｒ＝８）。イエス（Ｙ）の場合はＳＴ４８に進み、ノー（Ｎ）の場合はＳＴ４７に進む。 In ST43, it is determined whether or not the value of the upper r-th bit of the fourth register VR4 is “1”. If yes (Y), the process proceeds to ST44, and, if no (N), the process proceeds to ST45.
In ST44, the ADC correction coefficient H set for each connection channel signal is added to the buffer B (B = B + H). Next, the process proceeds to ST45.
In ST45, the buffer B is logically shifted 1 bit to the left. Next, the process proceeds to ST46.
In ST46, it is determined whether or not the value of the 8-bit shift counter r is 8 (r = 8). If yes (Y), the process proceeds to ST48, and, if no (N), the process proceeds to ST47.

ＳＴ４７において、前記８ビットシフト用カウンタｒの値を＋１だけ加算する（ｒ＝ｒ＋１）。次に前記ＳＴ４２に戻る。
ＳＴ４８において、前記コントローラＣの各接続チャネル信号用のレジスタをレジスタＶＣＲ（８ビット）としたときに、レジスタＶＣＲにＢの上位８ビットだけ記憶して図１６の接続チャネル信号補正値記憶処理を終了して、図１４および図１５の各処理に戻る。なお、図１６のフローチャートが終了した時には、全６４個の各接続チャネル信号の補正値が全て前記コントローラＣに記憶されている。 In ST47, the value of the 8-bit shift counter r is incremented by +1 (r = r + 1). Next, the process returns to ST42.
In ST48, when each connection channel signal register of the controller C is a register VCR (8 bits), only the upper 8 bits of B are stored in the register VCR, and the connection channel signal correction value storing process of FIG. Then, the processing returns to each processing in FIG. 14 and FIG. When the flowchart of FIG. 16 is completed, all the correction values of all 64 connection channel signals are stored in the controller C.

（実施例１のFA-VME基板のコントローラにおける演算タイミング設定処理のフローチャートの説明）
図１７は実施例１のFA-VME基板のコントローラにおける演算タイミング設定処理のフローチャートである。
図１７のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭやハードディスク等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置検出装置Ｕの他の各種処理と並行してマルチタスクで実行される。
図１７に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。 (Explanation of flowchart of calculation timing setting process in controller of FA-VME board of embodiment 1)
FIG. 17 is a flowchart of calculation timing setting processing in the controller of the FA-VME board according to the first embodiment.
The processing of each ST (step) in the flowchart of FIG. 17 is performed according to a program stored in the ROM or hard disk of the controller C. Further, this process is executed in a multitasking manner in parallel with other various processes of the neutron incident position detection device U.
The flowchart shown in FIG. 17 is started when the neutron incident position detector U is turned on.

図１７のＳＴ５１において、演算タイミングＴの値を０で初期化する（Ｔ＝０）。次にＳＴ５２に進む。
ＳＴ５２において、中性子発生器Ｕ４から中性子発生信号伝送用ケーブル５およびＶＭＥコントローラＦＣ経由で中性子発生を知らせる信号を受信したか否かを判定する。イエス（Ｙ）の場合はＳＴ５３に進み、ノー（Ｎ）の場合はＳＴ５２を繰り返す。
ＳＴ５３において、タイマＴＭ０に予め設定された前記タイミング更新間隔ｔ０（例えば５０／１０２４ミリ秒）をセットする。次にＳＴ５４に進む。
ＳＴ５４において、タイマＴＭ０がタイムアップしたか否かを判定する。イエス（Ｙ）の場合はＳＴ５５に進み、ノー（Ｎ）の場合はＳＴ５４を繰り返す。 In ST51 of FIG. 17, the value of the calculation timing T is initialized to 0 (T = 0). Next, the process proceeds to ST52.
In ST52, it is determined whether or not a signal indicating neutron generation is received from the neutron generator U4 via the neutron generation signal transmission cable 5 and the VME controller FC. If yes (Y), the process proceeds to ST53, and if no (N), ST52 is repeated.
In ST53, the timing update interval t0 (for example, 50/1024 milliseconds) set in advance in the timer TM0 is set. Next, the process proceeds to ST54.
In ST54, it is determined whether or not the timer TM0 has timed up. If yes (Y), the process proceeds to ST55, and if no (N), ST54 is repeated.

ＳＴ５５において、演算タイミングＴの値が演算タイミングＴの最大値である１０２３であるか否かを判定する（Ｔ＝１０２３）。ノー（Ｎ）の場合はＳＴ５６に進み、イエス（Ｙ）の場合はＳＴ５１に戻る。
ＳＴ５６において、演算タイミングＴの値を＋１だけ加算する（Ｔ＝Ｔ＋１）。次にＳＴ５７に進む。
ＳＴ５７において、中性子発生器Ｕ４から中性子発生信号伝送用ケーブル５およびＶＭＥコントローラＦＣ経由で新たに中性子発生を知らせる信号を受信したか否かを判定する。イエス（Ｙ）の場合はＳＴ５８に進み、ノー（Ｎ）の場合はＳＴ５３に戻り、演算タイミングＴの値のカウントアップ処理を繰り返す。
ＳＴ５８において、演算タイミングＴの値を０にリセットする（Ｔ＝０）。次にＳＴ５３に戻り、演算タイミングＴの値のカウントアップ処理を繰り返す。 In ST55, it is determined whether or not the value of the calculation timing T is 1023, which is the maximum value of the calculation timing T (T = 1023). If no (N), the process proceeds to ST56, and if yes (Y), the process returns to ST51.
In ST56, the calculation timing T is incremented by +1 (T = T + 1). Next, the process proceeds to ST57.
In ST57, it is determined whether or not a new signal indicating neutron generation is received from the neutron generator U4 via the neutron generation signal transmission cable 5 and the VME controller FC. If yes (Y), the process proceeds to ST58, and if no (N), the process returns to ST53 and repeats the count-up process of the value of the operation timing T.
In ST58, the value of the operation timing T is reset to 0 (T = 0). Next, returning to ST53, the count-up process of the value of the calculation timing T is repeated.

（実施例１のFA-VME基板のコントローラにおける中性子入射位置演算記憶処理のフローチャートの説明）
図１８は実施例１のFA-VME基板のコントローラにおける中性子入射位置演算記憶処理のフローチャートである。
図１８のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置検出装置Ｕの他の各種処理と並行してマルチタスクで実行される。
図１８に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。 (Explanation of flowchart of neutron incident position calculation storage processing in controller of FA-VME substrate of embodiment 1)
FIG. 18 is a flowchart of neutron incident position calculation storage processing in the controller of the FA-VME substrate of the first embodiment.
The processing of each ST (step) in the flowchart of FIG. 18 is performed according to a program stored in the ROM or the like of the controller C. Further, this process is executed in a multitasking manner in parallel with other various processes of the neutron incident position detection device U.
The flowchart shown in FIG. 18 is started when the neutron incident position detector U is turned on.

図１８のＳＴ１０１において、ＬＳＹＮＣ信号をオンの状態からオフの状態に変更したか否かを判定する。イエス（Ｙ）の場合はＳＴ１０２に進み、ノー（Ｎ）の場合はＳＴ１０１を繰り返す。
ＳＴ１０２において、全６４個の接続チャネル信号を１６個の前記ブロックに分割する（図１１Ａ〜図１１Ｃ参照）。次にＳＴ１０３に進む。
ＳＴ１０３において、前記各ブロックごとのチャネルのうち接続チャネル信号の最大値をもつチャネルを代表チャネルとし、全６４個のチャネルにおける各代表チャネルの位置を示す値を代表チャネル番号とし、周り４チャネルを前記代表チャネルの前方向（＋Ｘ方向）後方向（−Ｘ方向）左方向（−Ｙ方向）右方向（＋Ｙ方向）に隣接したチャネル（とした時に、各ブロックごとに代表チャネル番号を検出し、代表チャネル番号と代表チャネルおよびその周り４チャネルの接続チャネル信号の値とをそれぞれ記憶する。次にＳＴ１０４に進む。 In ST101 in FIG. 18, it is determined whether or not the LSYNC signal has been changed from the on state to the off state. If yes (Y), the process proceeds to ST102, and if no (N), ST101 is repeated.
In ST102, all 64 connection channel signals are divided into 16 blocks (see FIGS. 11A to 11C). Next, the process proceeds to ST103.
In ST103, among the channels for each block, the channel having the maximum value of the connection channel signal is set as a representative channel, the value indicating the position of each representative channel in all 64 channels is set as the representative channel number, and the surrounding four channels are The representative channel number is detected for each block when the channel is adjacent to the forward direction (+ X direction), the backward direction (−X direction), the left direction (−Y direction) and the right direction (+ Y direction) of the representative channel. The channel number, the representative channel, and the values of the connection channel signals of the surrounding four channels are stored, respectively, and then the process proceeds to ST104.

ＳＴ１０４において、全６４個のチャネルにおける最大チャネルの位置を示す値を最大チャネル番号Ｐとし、ｚｃを最大チャネルの接続チャネル信号の値とし、ｚｆを最大チャネルの前方向（＋Ｘ方向）に隣接するチャネルの接続チャネル信号の値とし、ｚｂを最大チャネルの後方向（−Ｘ方向）に隣接するチャネルの接続チャネル信号の値とし、ｚｌを最大チャネルの左方向（−Ｙ方向）に隣接するチャネルの接続チャネル信号の値とし、ｚｒを最大チャネルの右方向（＋Ｙ方向）に隣接するチャネルの接続チャネル信号の値とした時に、全１６ブロックの各代表チャネルとその周り４チャネルの接続チャネル信号の合計値から最大チャネルを検出し、最大チャネル番号Ｐとｚｃ，ｚｆ，ｚｂ，ｚｌ，ｚｒとを記憶する。次にＳＴ１０５に進む。 In ST104, the value indicating the position of the maximum channel in all 64 channels is the maximum channel number P, zc is the value of the connection channel signal of the maximum channel, and zf is the channel adjacent to the forward direction (+ X direction) of the maximum channel Connection channel signal value, zb is the connection channel signal value of the channel adjacent in the rearward direction (−X direction) of the maximum channel, and zl is the connection of the channel adjacent in the left direction (−Y direction) of the maximum channel When the value of the channel signal is used and zr is the value of the connection channel signal of the channel adjacent in the right direction (+ Y direction) of the maximum channel, the total value of each representative channel of all 16 blocks and the connection channel signal of 4 channels around it. The maximum channel is detected from, and the maximum channel number P and zc, zf, zb, zl, zr are stored. Next, the process proceeds to ST105.

ＳＴ１０５において、ｚｃ，ｚｆ，ｚｂ，ｚｒのうち値が有効なもの（例えば、０以外の値であるもの）が３つ以上あるか否かを判定する。イエス（Ｙ）の場合はＳＴ１０６に進み、ノー（Ｎ）の場合はＳＴ１０１に戻る。
ＳＴ１０６において、ｚｃがｚｆ，ｚｂ，ｚｌ，ｚｒのいずれよりも大きいか否かを判定する（ｚｃ＞ｚｆかつ、ｚｃ＞ｚｂかつ、ｚｃ＞ｚｌかつ、ｚｃ＞ｚｌ）。イエス（Ｙ）の場合はＳＴ１０７に進み、ノー（Ｎ）の場合はＳＴ１０１に戻る。
ＳＴ１０７において、ｚｃ，ｚｆ，ｚｂ，ｚｌ，ｚｒの合計値は前記閾値Ｚより大きいか否かを判別する（（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）＜Ｚ）。イエス（Ｙ）の場合はＳＴ１０８に進み、ノー（Ｎ）の場合はＳＴ１０１に戻る。 In ST105, it is determined whether or not there are three or more effective values (for example, values other than 0) among zc, zf, zb, and zr. If yes (Y), the process proceeds to ST106, and, if no (N), the process returns to ST101.
In ST106, it is determined whether zc is larger than any of zf, zb, zl, and zr (zc> zf, zc> zb, zc> zl, and zc> zl). If yes (Y), the process proceeds to ST107, and, if no (N), the process returns to ST101.
In ST107, it is determined whether or not the total value of zc, zf, zb, zl, and zr is larger than the threshold value Z ((zc + zf + zb + zl + zr) <Z). If yes (Y), the process proceeds to ST108, and, if no (N), the process returns to ST101.

ＳＴ１０８において、Ｒ２（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）を前記接続チャネル信号発生頻度記憶用レジスタＲ２における前記合計値に対応するアドレス番号で記憶する値としたときに、Ｒ２（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）の値を＋１だけ加算する（Ｒ２（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）＝Ｒ２（ｚｃ＋ｚｆ＋ｚｂ＋ｚｌ＋ｚｒ）＋１）。次にＳＴ１０９に進む。
ＳＴ１０９において、Ｐxを最大チャネルにおけるＸ方向重心位置（Ｘ方向重心位置信号）とし、Ｐｙを最大チャネルにおけるＹ方向重心位置（Ｙ方向重心位置信号）とし、αおよびβを予め設定された拡大率としての定数（なお、各チャネルの形状が正方形のときはα＝βで問題ない）としたときに、次の演算処理を実行する。次にＳＴ１０７に進む。
（１）Ｐｘ＝（α（ｚｒ−ｚｌ））／（ｚｌ＋ｚｃ＋ｚｒ）
（２）Ｐｙ＝（β（ｚｆ−ｚｂ））／（ｚｂ＋ｚｃ＋ｚｆ） In ST108, when R2 (zc + zf + zb + zl + zr) is a value stored at the address number corresponding to the total value in the connection channel signal generation frequency storage register R2, the value of R2 (zc + zf + zb + zl + zr) is added by +1 (R2 ( zc + zf + zb + zl + zr) = R2 (zc + zf + zb + zl + zr) +1). Next, the process proceeds to ST109.
In ST109, Px is the X-direction centroid position signal (X-direction centroid position signal) in the maximum channel, Py is the Y-direction centroid position signal (Y-direction centroid position signal) in the maximum channel, and α and β are preset magnifications. (If there is no problem with α = β when the shape of each channel is square), the following arithmetic processing is executed. Next, the process proceeds to ST107.
(1) Px = (α (zr−zl)) / (zl + zc + zr)
(2) Py = (β (zf−zb)) / (zb + zc + zf)

ＳＴ１１０において、Ｑｘを全６４個のチャネル全体についてＸ軸方向に１２８分割したときのＸ方向重心位置ＰｘのＸ軸方向座標位置とし、Ｑｙを全６４個のチャネル全体でＹ軸方向を１２８分割したときのＹ方向重心位置ＰｙのＹ軸方向座標位置としたときに、最大チャネルの位置Ｐと、Ｘ方向重心位置Ｐｘと、Ｙ方向重心位置ＰｙからＸ軸方向座標位置ＱｘおよびＹ軸方向座標位置Ｑｙを演算する。次にＳＴ１１１に進む。
ＳＴ１１１において、Ｍ（Ｔ，Ｑｘ，Ｑｙ）をメモリＭにおける前記演算タイミングＴ（０〜１０２３の１０ビットの値）と、前記Ｘ軸方向座標位置Ｑｘ（０〜１２７の７ビットの値）と、Ｙ軸方向座標位置Ｑｙ（０〜１２７の７ビットの値）との値を同時に示すことができる合計２４ビットの値に対応するアドレス番号で記憶する値としたときに、Ｍ（Ｔ，Ｑｘ，Ｑｙ）の値を＋１だけ加算する（Ｍ（Ｔ，Ｑｘ，Ｑｙ）＝Ｍ（Ｔ，Ｑｘ，Ｑｙ）＋１）。次にＳＴ１０１に戻る。 In ST110, Qx is set to the X-axis direction coordinate position of the X-direction center of gravity position Px when the entire 64 channels are divided into 128 in the X-axis direction, and Qy is divided into 128 in the Y-axis direction for all 64 channels. X-axis coordinate position Qx and Y-axis coordinate position from the maximum channel position P, X-direction center-of-gravity position Py, and Y-direction center-of-gravity position Py Qy is calculated. Next, the process proceeds to ST111.
In ST111, M (T, Qx, Qy) is the calculation timing T (10-bit value from 0 to 1023) in the memory M, the X-axis direction coordinate position Qx (7-bit value from 0 to 127), and When a value stored in an address number corresponding to a total of 24 bits that can simultaneously indicate the value of the Y-axis direction coordinate position Qy (7-bit value of 0 to 127) is M (T, Qx, The value of Qy) is added by +1 (M (T, Qx, Qy) = M (T, Qx, Qy) +1). Next, the process returns to ST101.

（実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号のペデスタル（最小値）検出処理のフローチャートの説明）
図１９は実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号のペデスタル（最小値）設定処理のフローチャートである。
図１９のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図１９に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。 (Explanation of flowchart of pedestal (minimum value) detection processing of last dynode signal in AD conversion circuit element of FA-VME board of embodiment 1)
FIG. 19 is a flowchart of the pedestal (minimum value) setting process of the last dynode signal in the AD conversion circuit element of the FA-VME board of the first embodiment.
The processing of each ST (step) in the flowchart of FIG. 19 is performed according to a program stored in the ROM or the like of the controller C. This process is executed in a multitasking manner in parallel with other various processes of the neutron incident position calculation storage device U2.
The flowchart shown in FIG. 19 is started when the neutron incident position detector U is turned on.

図１９のＳＴ２０１において、ｉをラストダイノード信号の第１レジスタ用カウンタとし、ｊをラストダイノード信号の第２レジスタ用のカウンタとしたときに、次の値を設定し、次にＳＴ２０２に進む。
（１）第１レジスタ用カウンタｉの値を１で初期化する（ｉ＝１）
（２）第１レジスタ用カウンタｊの値をｉ＋３２で初期化する（ｊ＝ｉ＋３２）
（３）ラストダイノード信号用の第１レジスタＶＬR1の値を０で初期化する（ＶＬR1＝０）
（４）ラストダイノード信号用の第２レジスタＶＬR2の値を０で初期化する（ＶＬR2＝０） In ST201 of FIG. 19, when i is a counter for the first register of the last dynode signal and j is a counter for the second register of the last dynode signal, the next value is set, and then the process proceeds to ST202.
(1) The value of the first register counter i is initialized to 1 (i = 1).
(2) The value of the first register counter j is initialized with i + 32 (j = i + 32).
(3) The value of the first register VLR1 for the last dynode signal is initialized with 0 (VLR1 = 0).
(4) The value of the second register VLR2 for the last dynode signal is initialized with 0 (VLR2 = 0).

ＳＴ２０２において、ラストダイノード信号のサンプリング値ＶＬを読み出す。次にＳＴ２０３に進む。なお、サンプリング値ＶＬは０以上の符号なし整数値（１４ビット）である。
ＳＴ２０３において、第１レジスタＶＬR1の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR1＞０）。イエス（Ｙ）の場合はＳＴ２０４に進み、ノー（Ｎ）の場合はＳＴ２０５に進む。
ＳＴ２０４において、サンプリング値ＶＬが第１レジスタＶＬR1の値より小さいか否かを判定する（ＶＬ＜ＶＬR1）。イエス（Ｙ）の場合はＳＴ２０５に進み、ノー（Ｎ）の場合はＳＴ２０６に進む。
ＳＴ２０５において、第１レジスタＶＬR1の値にサンプリング値ＶＬを設定する（ＶＬR1＝ＶＬ）。次にＳＴ２０６に進む。 In ST202, the sampling value VL of the last dynode signal is read. Next, the process proceeds to ST203. The sampling value VL is an unsigned integer value (14 bits) of 0 or more.
In ST203, whether or not the value of the first register VLR1 is not an initial value is determined by whether or not it is greater than 0 (VLR1> 0). If yes (Y), the process proceeds to ST204, and, if no (N), the process proceeds to ST205.
In ST204, it is determined whether or not the sampling value VL is smaller than the value of the first register VLR1 (VL <VLR1). If yes (Y), the process proceeds to ST205, and, if no (N), the process proceeds to ST206.
In ST205, the sampling value VL is set to the value of the first register VLR1 (VLR1 = VL). Next, the process proceeds to ST206.

ＳＴ２０６において、第２レジスタＶＬR2の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR2＞０）。イエス（Ｙ）の場合はＳＴ２０７に進み、ノー（Ｎ）の場合はＳＴ２０８に進む。
ＳＴ２０７において、サンプリング値ＶＬが第２レジスタＶＬR2の値より小さいか否かを判定する（ＶＬ＜ＶＬR2）。イエス（Ｙ）の場合はＳＴ２０８に進み、ノー（Ｎ）の場合はＳＴ２０９に進む。
ＳＴ２０８において、第２レジスタＶＬR2の値にサンプリング値ＶＬを設定する（ＶＬR2＝ＶＬ）。次にＳＴ２０９に進む。
ＳＴ２０９において、第１レジスタ用カウンタｉが最大値である６４（サンプリング値ＶＬを２マイクロ秒間読み出したときの値）であるか否かを判定する（ｉ＝６４）。イエス（Ｙ）の場合はＳＴ２１１に進み、ノー（Ｎ）の場合はＳＴ２１０に進む。
ＳＴ２１０において、第２レジスタ用カウンタｊが最大値である６４であるか否かを判定する（ｊ＝６４）。イエス（Ｙ）の場合はＳＴ２１２に進み、ノー（Ｎ）の場合はＳＴ２１３に進む。 In ST206, whether or not the value of the second register VLR2 is not the initial value is determined based on whether or not it is larger than 0 (VLR2> 0). If yes (Y), the process proceeds to ST207, and, if no (N), the process proceeds to ST208.
In ST207, it is determined whether or not the sampling value VL is smaller than the value of the second register VLR2 (VL <VLR2). If yes (Y), the process proceeds to ST208. If no (N), the process proceeds to ST209.
In ST208, the sampling value VL is set to the value of the second register VLR2 (VLR2 = VL). Next, the process proceeds to ST209.
In ST209, it is determined whether or not the first register counter i is 64 which is the maximum value (value when the sampling value VL is read for 2 microseconds) (i = 64). If yes (Y), the process proceeds to ST211; if no (N), the process proceeds to ST210.
In ST210, it is determined whether or not the second register counter j is 64 which is the maximum value (j = 64). If yes (Y), the process proceeds to ST212, and, if no (N), the process proceeds to ST213.

ＳＴ２１１において、次の値を設定して、次にＳＴ２１３に進む。
（１）第１レジスタ用カウンタｉの値を初期値である０にリセットする（ｉ＝０）
（２）第１レジスタＶＬR1の値を初期値である０にリセットする（ＶＬR1＝０）
ＳＴ２１２において、次の値を設定して、次にＳＴ２１３に進む。
（１）第２レジスタ用カウンタｊの値を０にリセットする（ｊ＝０）
（２）第２レジスタＶＬR2の値を０にリセットする（ＶＬR2＝０）
ＳＴ２１３において、次の値を設定して、次にＳＴ２０２に戻る。
（１）第１レジスタ用カウンタｉの値を＋１だけ加算する（ｉ＝ｉ＋１）
（２）第２レジスタ用カウンタｊの値を＋１だけ加算する（ｊ＝ｊ＋１） In ST211, the next value is set, and then the process proceeds to ST213.
(1) The value of the first register counter i is reset to 0 which is an initial value (i = 0).
(2) The value of the first register VLR1 is reset to 0 which is an initial value (VLR1 = 0).
In ST212, the next value is set, and then the process proceeds to ST213.
(1) The value of the second register counter j is reset to 0 (j = 0)
(2) Reset the value of the second register VLR2 to 0 (VLR2 = 0)
In ST213, the next value is set, and then the process returns to ST202.
(1) Add +1 to the value of the first register counter i (i = i + 1)
(2) Add the value of the second register counter j by +1 (j = j + 1)

（実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号の閾値を超える値（ピーク値とペデスタルとの差分値）検出処理のフローチャートの説明）
図２０は実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号の閾値を超える値（ピーク値とペデスタルとの差分値）検出処理のフローチャートである。
図２０のフローチャートの各ＳＴ（ステップ）の処理は、前記コントローラＣのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図２０に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。 (Explanation of Flowchart of Detecting Value (Difference Value Between Peak Value and Pedestal) Exceeding Threshold of Last Dynode Signal in AD Conversion Circuit Element of FA-VME Board of Example 1)
FIG. 20 is a flowchart of processing for detecting a value (difference value between a peak value and a pedestal) that exceeds the threshold value of the last dynode signal in the AD converter circuit element of the FA-VME board according to the first embodiment.
Processing of each ST (step) in the flowchart of FIG. 20 is performed according to a program stored in the ROM or the like of the controller C. This process is executed in a multitasking manner in parallel with other various processes of the neutron incident position calculation storage device U2.
The flowchart shown in FIG. 20 is started when the neutron incident position detector U is turned on.

図２０のＳＴ２５１において、次の値を設定する。次にＳＴ２５２に進む。
（１）ラストダイノード信号用の第３レジスタＶＬR3の値を０で初期化する（ＶＬR3＝０）
（２）ラストダイノード信号用の第４レジスタＶＬR4の値を０で初期化する（ＶＬR4＝０）
（３）ピーク値連続更新回数用カウンタｃｎｔの値を０で初期化する（ｃｎｔ＝０） In ST251 of FIG. 20, the following values are set. Next, the process proceeds to ST252.
(1) The value of the third register VLR3 for the last dynode signal is initialized with 0 (VLR3 = 0).
(2) The value of the fourth register VLR4 for the last dynode signal is initialized with 0 (VLR4 = 0).
(3) The value of the peak value continuous update counter cnt is initialized to 0 (cnt = 0).

ＳＴ２５２において、サンプリング値ＶＬを読み出す。次にＳＴ２５３に進む。
ＳＴ２５３において、第３レジスタＶＬR3の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR3＞０）。イエス（Ｙ）の場合はＳＴ２５４に進み、ノー（Ｎ）の場合はＳＴ２５６に進む。
ＳＴ２５４において、サンプリング値ＶＬが第３レジスタＶＬR3の値より大きいか否かを判定する（ＶＬ＞ＶＬR3）。イエス（Ｙ）の場合はＳＴ２５５に進み、ノー（Ｎ）の場合はＳＴ２５６に進む。
ＳＴ２５５において、ピーク値連続更新回数用カウンタｃｎｔはピーク値連続更新回数の閾値ＺＫ（例えば８回）より大きいか否かを判定する。イエス（Ｙ）の場合はＳＴ２５８に進み、ノー（Ｎ）の場合はＳＴ２５７に進む。
ＳＴ２５６において、次の値を設定する。次にＳＴ２５２に戻る。
（１）第３レジスタＶＬR3の値をサンプリング値ＶＬに設定する（ＶＬR3＝ＶＬ）。
（２）ピーク値連続更新回数用カウンタｃｎｔの値を＋１だけ加算する（ｃｎｔ＝ｃｎｔ＋１） In ST252, the sampling value VL is read. Next, the process proceeds to ST253.
In ST253, whether or not the value of the third register VLR3 is not the initial value is determined by whether or not it is greater than 0 (VLR3> 0). If yes (Y), the process proceeds to ST254, and, if no (N), the process proceeds to ST256.
In ST254, it is determined whether or not the sampling value VL is larger than the value of the third register VLR3 (VL> VLR3). If yes (Y), the process proceeds to ST255, and, if no (N), the process proceeds to ST256.
In ST255, it is determined whether or not the peak value continuous update count counter cnt is larger than the threshold value ZK (for example, 8 times) of the peak value continuous update count. If yes (Y), the process proceeds to ST258, and, if no (N), the process proceeds to ST257.
In ST256, the following values are set. Next, the process returns to ST252.
(1) The value of the third register VLR3 is set to the sampling value VL (VLR3 = VL).
(2) The value of the counter for continuous updating of the peak value cnt is incremented by +1 (cnt = cnt + 1)

ＳＴ２５７において、ピーク値連続更新回数用カウンタｃｎｔの値を０でリセットする（ｃｎｔ＝０）。次にＳＴ２５８に進む。
ＳＴ２５８において、第１レジスタＶＬR1の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR1＞０）。イエス（Ｙ）の場合はＳＴ２５９に進み、ノー（Ｎ）の場合はＳＴ２６２に進む。
ＳＴ２５９において、第２レジスタＶＬR2の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＬR2＞０）。イエス（Ｙ）の場合はＳＴ２６０に進み、ノー（Ｎ）の場合はＳＴ２６１に進む。
ＳＴ２６０において、第１レジスタＶＬR1の値が第２レジスタＶＬR2の値よりも小さいか否かを判定する（ＶＬR1＜ＶＬR2）。イエス（Ｙ）の場合はＳＴ２６１に進み、ノー（Ｎ）の場合はＳＴ２６２に進む。
ＳＴ２６１において、第４レジスタＶＬR4の値に最大値である第３レジスタＶＬR3の値からペデスタルとして採用された最小値である第１レジスタＶＬR1の値を減算した値を設定する（ＶＬR4＝ＶＬR3−ＶＬR1）。次にＳＴ２６３に進む。 In ST257, the value of the peak value continuous updating number counter cnt is reset to 0 (cnt = 0). Next, the process proceeds to ST258.
In ST258, it is determined whether or not the value of the first register VLR1 is not the initial value based on whether or not it is greater than 0 (VLR1> 0). If yes (Y), the process proceeds to ST259, and, if no (N), the process proceeds to ST262.
In ST259, whether or not the value of the second register VLR2 is not the initial value is determined based on whether or not it is greater than 0 (VLR2> 0). If yes (Y), the process proceeds to ST260, and, if no (N), the process proceeds to ST261.
In ST260, it is determined whether or not the value of the first register VLR1 is smaller than the value of the second register VLR2 (VLR1 <VLR2). If yes (Y), the process proceeds to ST261; if no (N), the process proceeds to ST262.
In ST261, a value obtained by subtracting the value of the first register VLR1, which is the minimum value adopted as the pedestal, from the value of the third register VLR3, which is the maximum value, is set to the value of the fourth register VLR4 (VLR4 = VLR3-VLR1). . Next, the process proceeds to ST263.

ＳＴ２６２において、第４レジスタＶＬR4の値に最大値である第３レジスタＶＬR3の値からペデスタルとして採用された最小値である第２レジスタＶＬR2の値を減算した値を設定する（ＶＬR4＝ＶＬR3−ＶＬR2）。次にＳＴ２６３に進む。
ＳＴ２６３において、第４レジスタＶＬR4の値が閾値ＳＫより大きいか否かを判定する。イエス（Ｙ）の場合はＳＴ２６４に進み、ノー（Ｎ）の場合はＳＴ２６５に進む。
ＳＴ２６４において、閾値ＳＫを超えるラストダイノード信号の値である第４レジスタＶＬR4の値をコントローラＣのメインFPGA１１に通知する。次にＳＴ２６５に進む。
ＳＴ２６５において、タイマＴＭ２に３マイクロ秒をセットする。次にＳＴ２６６に進む。
ＳＴ２６６において、タイマＴＭ２がタイムアップしたか否かを判定する。イエス（Ｙ）の場合はＳＴ２５２に戻り、ノー（Ｎ）の場合はＳＴ２６６を繰り返す。 In ST262, the value of the fourth register VLR4 is set by subtracting the value of the second register VLR2 which is the minimum value adopted as the pedestal from the value of the third register VLR3 which is the maximum value (VLR4 = VLR3−VLR2). . Next, the process proceeds to ST263.
In ST263, it is determined whether or not the value of the fourth register VLR4 is larger than the threshold value SK. If yes (Y), the process proceeds to ST264. If no (N), the process proceeds to ST265.
In ST264, the value of the fourth register VLR4, which is the value of the last dynode signal exceeding the threshold SK, is notified to the main FPGA 11 of the controller C. Next, the process proceeds to ST265.
In ST265, the timer TM2 is set to 3 microseconds. Next, the process proceeds to ST266.
In ST266, it is determined whether or not the timer TM2 has expired. If yes (Y), the process returns to ST252, and if no (N), ST266 is repeated.

（実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとのペデスタル（最小値）設定処理のフローチャートの説明）
図２１は実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとのペデスタル（最小値）検出処理のフローチャートである。
図２１のフローチャートの各ＳＴ（ステップ）の処理は、前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）のＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図２１に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。なお、図２１に示すフローチャートは、前記ＡＤ変換基板Ａに設定される（記憶される）全６４個の各接続チャネル信号のうちの１個の接続チャネル信号のペデスタル設定処理のみ示しているが、前記接続チャネル信号のペデスタル設定処理は、全６４個についても同様に、並行してマルチタスクで実行されているものとする。 (Explanation of Flowchart of Pedestal (Minimum Value) Setting Process for All 64 Connection Channel Signals in Each AD Conversion Board of Embodiment 1)
FIG. 21 is a flowchart of a pedestal (minimum value) detection process for each of all 64 connection channel signals in each AD conversion board of the first embodiment.
The processing of each ST (step) in the flowchart of FIG. 21 is performed according to a program stored in the ROM or the like of the AD conversion board A (A1a + A1b + A2a + A2b). This process is executed in a multitasking manner in parallel with other various processes of the neutron incident position calculation storage device U2.
The flowchart shown in FIG. 21 is started when the neutron incident position detector U is turned on. The flowchart shown in FIG. 21 shows only the pedestal setting process of one connection channel signal among all 64 connection channel signals set (stored) in the AD conversion board A. It is assumed that the connection channel signal pedestal setting processing is executed in a multitasking manner in parallel for all 64 signals.

図２１のＳＴ３０１において、ｎを接続チャネル信号の第１レジスタ用カウンタとし、ｍを接続チャネル信号の第２レジスタ用カウンタとしたときに、次の値を設定する。次にＳＴ３０２に進む。
（１）第１レジスタ用カウンタｎの値を１で初期化するｎ＝１
（２）第２レジスタ用カウンタｍの値をｎ＋１６で初期化する（ｍ＝ｎ＋１６）
（３）各接続チャネル信号用の第１レジスタＶＲ１の値を０で初期化する（ＶＲ１＝０）
（４）各接続チャネル信号用の第２レジスタＶＲ２の値を０で初期化する（ＶＲ２＝０） In ST301 of FIG. 21, the following values are set when n is a connection register signal first register counter and m is a connection channel signal second register counter. Next, the process proceeds to ST302.
(1) The value of the counter n for the first register is initialized with 1. n = 1
(2) The value of the second register counter m is initialized with n + 16 (m = n + 16).
(3) The value of the first register VR1 for each connection channel signal is initialized to 0 (VR1 = 0).
(4) The value of the second register VR2 for each connection channel signal is initialized to 0 (VR2 = 0)

ＳＴ３０２において、接続チャネル信号のサンプリング値Ｖｓを読み出す。次にＳＴ３０３に進む。なお、サンプリング値Ｖｓは０以上の符号なし整数値（１２ビット）である。
ＳＴ３０３において、第１レジスタＶＲ１の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ１＞０）。イエス（Ｙ）の場合はＳＴ３０４に進み、ノー（Ｎ）の場合はＳＴ３０５に進む。
ＳＴ３０４において、サンプリング値Ｖｓが第１レジスタＶＲ１の値よりも小さいか否かを判定する（Ｖｓ＜ＶＲ１）。イエス（Ｙ）の場合はＳＴ３０５に進み、ノー（Ｎ）の場合はＳＴ３０６に進む。
ＳＴ３０５において、第１レジスタＶＲ１の値にサンプリング値Ｖｓを設定する（ＶＲ１＝Ｖｓ）。次にＳＴ３０６に進む。 In ST302, the connection channel signal sampling value Vs is read. Next, the process proceeds to ST303. The sampling value Vs is an unsigned integer value (12 bits) of 0 or more.
In ST303, it is determined whether or not the value of the first register VR1 is not the initial value based on whether or not it is greater than 0 (VR1> 0). If yes (Y), the process proceeds to ST304, and, if no (N), the process proceeds to ST305.
In ST304, it is determined whether or not the sampling value Vs is smaller than the value of the first register VR1 (Vs <VR1). If yes (Y), the process proceeds to ST305, and, if no (N), the process proceeds to ST306.
In ST305, the sampling value Vs is set to the value of the first register VR1 (VR1 = Vs). Next, the process proceeds to ST306.

ＳＴ３０６において、第２レジスタＶＲ２の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ２＞０）。イエス（Ｙ）の場合はＳＴ３０７に進み、ノー（Ｎ）の場合はＳＴ３０８に進む。
ＳＴ３０７において、サンプリング値Ｖｓが第２レジスタＶＲ２の値よりも小さいか否かを判定する（Ｖｓ＜ＶＲ２）であるか否かを判定する。イエス（Ｙ）の場合はＳＴ３０８に進み、ノー（Ｎ）の場合はＳＴ３０９に進む。
ＳＴ３０８において、第２レジスタＶＲ２の値にサンプリング値Ｖｓを設定する（ＶＲ２＝Ｖｓ）。次にＳＴ３０９に進む。
ＳＴ３０９において、第１レジスタ用カウンタｎの値が最大値である３２（サンプリング値Ｖｓを２マイクロ秒間読み出したときの値）であるか否かを判定する（ｎ＝３２）。イエス（Ｙ）の場合はＳＴ３１１に進み、ノー（Ｎ）の場合はＳＴ３１０に進む。
ＳＴ３１０において、第２レジスタ用カウンタｍの値が最大値である３２であるか否かを判定する（ｍ＝３２）。イエス（Ｙ）の場合はＳＴ３１２に進み、ノー（Ｎ）の場合はＳＴ３１３に進む。 In ST306, it is determined whether or not the value of the second register VR2 is not the initial value based on whether or not it is greater than 0 (VR2> 0). If yes (Y), the process proceeds to ST307, and, if no (N), the process proceeds to ST308.
In ST307, it is determined whether or not the sampling value Vs is smaller than the value of the second register VR2 (Vs <VR2). If yes (Y), the process proceeds to ST308, and, if no (N), the process proceeds to ST309.
In ST308, the sampling value Vs is set to the value of the second register VR2 (VR2 = Vs). Next, the process proceeds to ST309.
In ST309, it is determined whether or not the value of the first register counter n is 32 which is the maximum value (value when the sampling value Vs is read out for 2 microseconds) (n = 32). If yes (Y), the process proceeds to ST311, and if no (N), the process proceeds to ST310.
In ST310, it is determined whether or not the value of the second register counter m is 32 which is the maximum value (m = 32). If yes (Y), the process proceeds to ST312; if no (N), the process proceeds to ST313.

ＳＴ３１１において、次の値を設定する。次にＳＴ３１３に進む。
（１）第１レジスタ用カウンタｎの値を０にリセットする（ｎ＝０）
（２）第１レジスタＶＲ１の値を初期値である０にリセットする（ＶＲ１＝０）
ＳＴ３１２において、次の値を設定する。次にＳＴ３１３に進む。
（１）第２レジスタ用カウンタｍの値を０にリセットする（ｍ＝０）
（２）第２レジスタＶＲ２の値を初期値である０にリセットする（ＶＲ２＝０）
ＳＴ３１３において、次の値を設定する。次にＳＴ３０２に戻る。
（１）第１レジスタ用カウンタｎの値を＋１だけ加算する（ｎ＝ｎ＋１）
（２）第２レジスタ用カウンタｍの値を＋１だけ加算する（ｍ＝ｍ＋１） In ST311, the following values are set. Next, the process proceeds to ST313.
(1) The value of the first register counter n is reset to 0 (n = 0).
(2) The value of the first register VR1 is reset to 0 which is an initial value (VR1 = 0)
In ST312, the following values are set. Next, the process proceeds to ST313.
(1) The value of the second register counter m is reset to 0 (m = 0).
(2) The value of the second register VR2 is reset to 0 which is an initial value (VR2 = 0)
In ST313, the following values are set. Next, the process returns to ST302.
(1) Add the value of the first register counter n by +1 (n = n + 1)
(2) Add the value of the second register counter m by +1 (m = m + 1)

（実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとの値（最大値とペデスタルとの差分値）設定処理のフローチャートの説明）
図２２は実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとの値（最大値とペデスタルとの差分値）設定処理のフローチャートである。
図２２のフローチャートの各ＳＴ（ステップ）の処理は、前記ＡＤ変換基板Ａ（Ａ１ａ＋Ａ１ｂ＋Ａ２ａ＋Ａ２ｂ）それぞれのＲＯＭ等に記憶されたプログラムに従って行われる。また、この処理は中性子入射位置演算記憶装置Ｕ２の他の各種処理と並行してマルチタスクで実行される。
図２２に示すフローチャートは中性子入射位置検出装置Ｕの電源投入時に開始される。なお、図２２に示すフローチャートは、前記ＡＤ変換基板Ａに設定される（記憶される）全６４個の各接続チャネル信号のうちの１個の接続チャネル信号の値設定処理のみ示しているが、前記接続チャネル信号の値設定処理は、全６４個についても同様に、並行してマルチタスクで実行されているものとする。 (Explanation of Flowchart of Value (Difference Value between Maximum Value and Pedestal) Setting Process for All 64 Connection Channel Signals in Each AD Conversion Board of Embodiment 1)
FIG. 22 is a flowchart of processing for setting values (difference values between maximum values and pedestals) for all 64 connection channel signals in each AD conversion board according to the first embodiment.
The processing of each ST (step) in the flowchart of FIG. 22 is performed according to a program stored in each ROM or the like of the AD conversion board A (A1a + A1b + A2a + A2b). This process is executed in a multitasking manner in parallel with other various processes of the neutron incident position calculation storage device U2.
The flowchart shown in FIG. 22 is started when the neutron incident position detector U is turned on. The flowchart shown in FIG. 22 shows only the value setting process of one connection channel signal among all 64 connection channel signals set (stored) in the AD conversion board A. It is assumed that the connection channel signal value setting process is executed in a multitask manner in parallel for all 64 signals.

図２２のＳＴ３５１において、ｋを接続チャネル信号の第３レジスタ用カウンタとしたときに、次の値を設定する。次にＳＴ３５２に進む。
（１）第３レジスタ用カウンタｋの値を１で初期化する（ｋ＝１）
（２）接続チャネル信号用の第３レジスタＶＲ３の値を０で初期化する（ＶＲ３＝０）
（３）接続チャネル信号用の第４レジスタＶＲ４の値を０で初期化する（ＶＲ４＝０）
ＳＴ３５２において、サンプリング値Ｖｓを読み出す。次にＳＴ３５３に進む。
ＳＴ３５３において、第３レジスタＶＲ３の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ３＞０）。イエス（Ｙ）の場合はＳＴ３５４に進み、ノー（Ｎ）の場合はＳＴ３５５に進む。 In ST351 of FIG. 22, when k is the counter for the third register of the connection channel signal, the following value is set. Next, the process proceeds to ST352.
(1) The value of the third register counter k is initialized to 1 (k = 1).
(2) The value of the third register VR3 for connection channel signal is initialized to 0 (VR3 = 0).
(3) The value of the fourth register VR4 for connection channel signal is initialized to 0 (VR4 = 0).
In ST352, the sampling value Vs is read. Next, the process proceeds to ST353.
In ST353, it is determined whether or not the value of the third register VR3 is not the initial value based on whether or not it is greater than 0 (VR3> 0). If yes (Y), the process proceeds to ST354, and, if no (N), the process proceeds to ST355.

ＳＴ３５４において、サンプリング値Ｖｓが第３レジスタＶＲ３の値より大きいか否かを判定する（Ｖｓ＞ＶＲ３）。イエス（Ｙ）の場合はＳＴ３５５に進み、ノー（Ｎ）の場合はＳＴ３５６に進む。
ＳＴ３５５において、次の値を設定する。次にＳＴ３５６に進む。
（１）第３レジスタ用カウンタｋの値を１にリセットする（ｋ＝１）
（２）第３レジスタＶＲ３の値をサンプリング値Ｖｓに設定する（ＶＲ３＝Ｖｓ）
ＳＴ３５６において、第１レジスタＶＲ１の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ１＞０）。イエス（Ｙ）の場合はＳＴ３５７に進み、ノー（Ｎ）の場合はＳＴ３６０に進む。 In ST354, it is determined whether or not the sampling value Vs is larger than the value of the third register VR3 (Vs> VR3). If yes (Y), the process proceeds to ST355, and, if no (N), the process proceeds to ST356.
In ST355, the following values are set. Next, the process proceeds to ST356.
(1) The value of the third register counter k is reset to 1 (k = 1).
(2) The value of the third register VR3 is set to the sampling value Vs (VR3 = Vs)
In ST356, whether or not the value of the first register VR1 is not the initial value is determined based on whether or not it is greater than 0 (VR1> 0). If yes (Y), the process proceeds to ST357, and, if no (N), the process proceeds to ST360.

ＳＴ３５７において、第２レジスタＶＲ２の値が初期値ではないか否かを０より大きいか否かにより判定する（ＶＲ２＞０）。イエス（Ｙ）の場合はＳＴ３５８に進み、ノー（Ｎ）の場合はＳＴ３５９に進む。
ＳＴ３５８において、第１レジスタＶＲ１の値が第２レジスタＶＲ２の値より小さいか否かを判定する（ＶＲ１＜ＶＲ２）。イエス（Ｙ）の場合はＳＴ３５９に進み、ノー（Ｎ）の場合はＳＴ３６０に進む。
ＳＴ３５９において、第４レジスタＶＲ４の値に最大値である第３レジスタＶＲ３の値からペデスタルとして採用された最小値である第１レジスタＶＲ１の値を減算した値を設定する（ＶＲ４＝ＶＲ３−ＶＲ１）。次にＳＴ３６１に進む。
ＳＴ３６０において、第４レジスタＶＲ４の値に最大値である第３レジスタＶＲ３の値からペデスタルとして採用された最小値である第２レジスタＶＲ２の値を減算した値を設定する（ＶＲ４＝ＶＲ３−ＶＲ２）。次にＳＴ３６１に進む。 In ST357, whether or not the value of the second register VR2 is not the initial value is determined based on whether or not it is greater than 0 (VR2> 0). If yes (Y), the process proceeds to ST358, and, if no (N), the process proceeds to ST359.
In ST358, it is determined whether the value of the first register VR1 is smaller than the value of the second register VR2 (VR1 <VR2). If yes (Y), the process proceeds to ST359, and, if no (N), the process proceeds to ST360.
In ST359, a value obtained by subtracting the value of the first register VR1, which is the minimum value adopted as the pedestal, from the value of the third register VR3, which is the maximum value, is set to the value of the fourth register VR4 (VR4 = VR3-VR1). . Next, the process proceeds to ST361.
In ST360, a value obtained by subtracting the value of the second register VR2, which is the minimum value adopted as the pedestal, from the value of the third register VR3, which is the maximum value, is set to the value of the fourth register VR4 (VR4 = VR3-VR2). . Next, the process proceeds to ST361.

ＳＴ３６１において、第１レジスタ用カウンタｋが最大値である１６（同じサンプリング値Ｖｓを最大値として１マイクロ秒間設定し続けたときの値）であるか否かを判定する（ｋ＝１６）。イエス（Ｙ）の場合はＳＴ３６２に進み、ノー（Ｎ）の場合はＳＴ３６３に進む。
ＳＴ３６２において、次の値を設定する。次にＳＴ３６３に進む。
（１）第３レジスタ用カウンタｋの値を０にリセットする（ｋ＝０）
（２）第３レジスタＶＲ３の値を０にリセットする（ＶＲ３＝０）
ＳＴ３６３において、第３レジスタ用カウンタｋの値を＋１だけ加算する（ｋ＝ｋ＋１）。次にＳＴ３５２に戻る。 In ST361, it is determined whether or not the first register counter k is 16 which is the maximum value (a value obtained when the same sampling value Vs is continuously set for 1 microsecond) (k = 16). If yes (Y), the process proceeds to ST362, and, if no (N), the process proceeds to ST363.
In ST362, the following values are set. Next, the process proceeds to ST363.
(1) The value of the third register counter k is reset to 0 (k = 0).
(2) Reset the value of the third register VR3 to 0 (VR3 = 0)
In ST363, the value of the third register counter k is incremented by +1 (k = k + 1). Next, the process returns to ST352.

（実施例１の作用）
前述の構成を備えた本発明の実施例１の中性子入射位置検出装置Ｕでは、前記中性子発生器Ｕ４で発生した中性子Ｎ（図１参照）が前記中性子検出器Ｕ１の前記中性子入射面１に入射したときに、前記中性子検出器Ｕ１は、前記パルス波２１，２２の様な波形を有する前記ラストダイノード信号３１および接続チャネル信号を出力する（図４Ａ〜図４Ｃ参照）。前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１が前記ラストダイノード信号３１を受信した時に、前記左側演算記憶回路基板Ｆ１は、前記右側演算記憶回路基板Ｆ２に対して前記ＬＳＹＮＣ信号３５を送信した後で、前記コントローラＣに全６４個の前記各接続チャネル信号の値と、前記右側演算記憶回路基板Ｆ２が送信する８個の隣接チャネル信号とを記憶する（図８〜図１０参照）。 (Operation of Example 1)
In the neutron incident position detector U of Embodiment 1 of the present invention having the above-described configuration, the neutron N (see FIG. 1) generated by the neutron generator U4 is incident on the neutron incident surface 1 of the neutron detector U1. Then, the neutron detector U1 outputs the last dynode signal 31 and the connection channel signal having waveforms like the pulse waves 21 and 22 (see FIGS. 4A to 4C). When the left arithmetic storage circuit board F1 of the neutron incident position arithmetic storage apparatus U2 receives the last dynode signal 31, the left arithmetic storage circuit board F1 sends the LSYNC signal 35 to the right arithmetic storage circuit board F2. Is transmitted to the controller C, and the values of all 64 connected channel signals and the 8 adjacent channel signals transmitted by the right arithmetic storage circuit board F2 are stored (see FIGS. 8 to 10). ).

また、前記左側演算記憶回路基板Ｆ１は、記憶した全６４個の前記各接続チャネル信号の値から、前記最大チャネルを検出して、前記最大チャネル信号および前記４隣チャネルの前記接続チャネル信号の値から前記中性子入射位置演算記憶処理（重心位置の演算処理）することにより、前記中性子入射面１に入射した位置（前記中性子入射位置）を演算して記憶する（図１１Ａ〜図１１Ｃおよび図２４Ａ，図２４Ｂ参照）。前記左側演算記憶回路基板Ｆ１で中性子入射位置を演算する時に、検出した前記最大チャネルが前記右側演算記憶回路基板Ｆ２と連結した位置（密接して配置された位置、隣接した位置）のチャネル（連結チャネル）であった場合（図１１Ｂおよび図１１Ｃ参照）、前記右側演算記憶回路基板Ｆ２から８個の前記隣接チャネル信号を受信しているため、前記左側演算記憶回路基板Ｆ１は、前記連結チャネルも前記外周位置ではないチャネルと同等の位置分解能で中性子入射位置を演算することができる。
さらに、前記中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２に記憶した前記演算結果を前記制御コンピュータＵ３に送信し、前記制御コンピュータＵ３は前記演算結果を制御して表示する。 Further, the left-side arithmetic storage circuit board F1 detects the maximum channel from the stored values of all 64 connection channel signals, and determines the maximum channel signal and the values of the connection channel signals of the four adjacent channels. The neutron incident position calculation storage process (the center of gravity position calculation process) is performed to calculate and store the position incident on the neutron incident surface 1 (the neutron incident position) (FIGS. 11A to 11C and 24A, (See FIG. 24B). When calculating the neutron incident position in the left arithmetic storage circuit board F1, the channel (connection) of the position where the detected maximum channel is connected to the right arithmetic storage circuit board F2 (position closely arranged, adjacent position) Channel) (see FIG. 11B and FIG. 11C), since the eight adjacent channel signals are received from the right arithmetic storage circuit board F2, the left arithmetic storage circuit board F1 The neutron incident position can be calculated with the same position resolution as the channel that is not the outer peripheral position.
Further, the neutron incident position calculation storage device U2 transmits the calculation result stored in the left calculation storage circuit board F1 and the right calculation storage circuit board F2 to the control computer U3, and the control computer U3 outputs the calculation result. Control and display.

よって、実施例１の前記中性子入射位置検出装置Ｕは、前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２自体がそれぞれ前記中性子入射位置を演算して記憶することができる。また、前記中性子入射位置検出装置Ｕは、前記中性子入射位置演算記憶装置Ｕ２が前記制御コンピュータＵ３に対して前記各接続チャネル信号および前記演算タイミングＴ等の大容量の中間情報を送信しなくても前記中性子入射位置を演算することができる。したがって、前記中性子入射位置検出装置Ｕは、複数の前記フラットパネル型マルチアノード光電子増倍管を連結しても、中性子入射位置を高位置分解能を維持しつつ、高速で演算して記憶することができる。 Therefore, in the neutron incident position detecting device U of the first embodiment, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 of the neutron incident position arithmetic storage device U2 calculate the neutron incident positions, respectively. Can be remembered. Further, the neutron incident position detecting device U does not require the neutron incident position calculation storage device U2 to transmit large amounts of intermediate information such as the connection channel signals and the calculation timing T to the control computer U3. The neutron incident position can be calculated. Therefore, the neutron incident position detecting device U can calculate and store the neutron incident position at high speed while maintaining a high position resolution even when a plurality of the flat panel type multi-anode photomultiplier tubes are connected. it can.

また、実施例１の前記中性子入射位置演算記憶装置Ｕ２では、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が前記閾値ＳＫを超えるラストダイノード信号の値を受信しても動作することができる。したがって、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２が同時にそれぞれ１つの前記中性子を検出して中性子入射位置演算記憶処理をすることができる。この結果、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２とに同時に且つ別々に入射した２つの中性子を検出することができるため、前記中性子入射位置検出装置Ｕは、前記中性子の検出効率を向上させることができる。 In addition, the neutron incident position calculation storage device U2 according to the first embodiment operates even when the left calculation storage circuit board F1 and the right calculation storage circuit board F2 receive a value of the last dynode signal exceeding the threshold SK. Can do. Therefore, the left arithmetic memory circuit board F1 and the right arithmetic memory circuit board F2 can simultaneously detect one neutron and perform the neutron incident position arithmetic memory process. As a result, since it is possible to detect two neutrons incident simultaneously and separately on the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2, the neutron incident position detector U detects the neutrons. Efficiency can be improved.

図２において、前記FA-VME基板の上部には、前記前方向接続用ケーブル挿入口ＣＮ１と、前記後方向接続用ケーブル挿入口ＣＮ２と、前記左方向接続用ケーブル挿入口ＣＮ３と、前記右方向接続用ケーブル挿入口ＣＮ４とが配置されている。実施例１において、Ｙ軸方向に連結している前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とを接続する場合には、前記隣接基板間接続用ケーブル６で前記左側演算記憶回路基板Ｆ１の前記右方向接続用ケーブル挿入口ＣＮ４と、前記右側演算記憶回路基板Ｆ２の前記左方向接続用ケーブル挿入口ＣＮ３とを接続する。また、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２には、合計６個の空き状態のケーブル挿入口がある。 In FIG. 2, the front connection cable insertion port CN1, the rear connection cable insertion port CN2, the left connection cable insertion port CN3, and the right direction are provided above the FA-VME board. A connection cable insertion port CN4 is arranged. In the first embodiment, when the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 connected in the Y-axis direction are connected, the left arithmetic storage circuit is connected by the adjacent board connection cable 6. The right connection cable insertion port CN4 of the board F1 is connected to the left connection cable insertion port CN3 of the right arithmetic storage circuit board F2. Further, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 have a total of six empty cable insertion openings.

前記空き状態のケーブル挿入口は、新たな前記フラットパネル型マルチアノード光電子増倍管を連結する時のために予約されている。例えば、前記右側増倍管Ｐ１の前方向（＋Ｘ方向）に新たに前記フラットパネル型マルチアノード光電子増倍管を連結したい場合には、前記フラットパネル型マルチアノード光電子増倍管に接続された前記FA64モジュールの前記後方向接続用ケーブル挿入口ＣＮ２と前記右側演算記憶回路基板Ｆ１の前記前方向接続用ケーブル挿入口ＣＮ１とを隣接基板間接続用ケーブルで接続することにより、前記追加されたフラットパネル型マルチアノード光電子増倍管と前記右側増倍管Ｐ１との間においても前記隣接チャネル信号の送受信が可能となる。 The empty cable insertion slot is reserved for connecting a new flat panel type multi-anode photomultiplier tube. For example, when it is desired to newly connect the flat panel type multi-anode photomultiplier tube in the forward direction (+ X direction) of the right side multiplier tube P1, the flat panel type multi-anode photomultiplier tube is connected to the flat panel type multi-anode photomultiplier tube. The additional flat panel is obtained by connecting the rear connection cable insertion port CN2 of the FA64 module and the front connection cable insertion port CN1 of the right arithmetic storage circuit board F1 with a connection cable between adjacent substrates. The adjacent channel signal can be transmitted and received also between the multi-anode photomultiplier tube and the right multiplier tube P1.

なお、図１３〜図１８に示した実施例１の前記FA-VME基板の前記コントローラＣの各種処理は、前方向（＋Ｘ方向）、後方向（−Ｘ方向）、左方向（−Ｙ方向）および右方向（＋Ｙ方向）の最大４台の前記FA-VME基板が接続された場合でも、並列で同時に実行することが可能である。すなわち、互いが接続された前記FA64モジュール（中性子入射位置演算記憶回路基板）同士で、図１３〜図１８に示した全ての処理がそれぞれ同時に実行される。 Various processes of the controller C of the FA-VME board of the first embodiment shown in FIGS. 13 to 18 are performed in the forward direction (+ X direction), the backward direction (−X direction), and the left direction (−Y direction). Even when up to four FA-VME boards in the right direction (+ Y direction) are connected, they can be executed in parallel at the same time. That is, all the processes shown in FIGS. 13 to 18 are simultaneously executed between the FA64 modules (neutron incident position calculation storage circuit boards) connected to each other.

したがって、前記中性子入射位置検出装置Ｕは、複数の前記フラットパネル型マルチアノード光電子増倍管をＸ軸方向またはＹ軸方向、若しくはＸ軸方向およびＹ軸方向に密接した状態で配置して前記中性子検出器Ｕ１を拡張し、対応する複数の前記FA64モジュールを適切に接続して前記中性子入射位置演算記憶装置Ｕ２を拡張することによって、前記中性子入射面１の形状および面積を自由に拡張したり、変更したりすることができる。 Therefore, the neutron incident position detection device U arranges a plurality of the flat panel type multi-anode photomultiplier tubes in close contact with each other in the X-axis direction, the Y-axis direction, or the X-axis direction and the Y-axis direction. By expanding the detector U1 and appropriately connecting the corresponding plurality of the FA64 modules to expand the neutron incident position calculation storage device U2, the shape and area of the neutron incident surface 1 can be freely expanded, Can be changed.

また、実施例１の前記中性子入射位置演算記憶装置Ｕ２では、複数の前記FA64モジュールが同時に前記中性子入射位置演算記憶処理を実行することが可能である。したがって、前記中性子検出器Ｕ１および前記中性子入射位置演算記憶装置Ｕ２を拡張するほど、複数の中性子が同時に入射した時に多くの数を検出する可能性が高くなる。この結果、前記中性子検出器Ｕ１および前記中性子入射位置演算記憶装置Ｕ２を拡張することで、前記中性子入射位置検出装置Ｕとしての検出効率をさらに向上させることができる。 In the neutron incident position calculation storage device U2 of the first embodiment, a plurality of the FA64 modules can simultaneously execute the neutron incident position calculation storage process. Therefore, the more the neutron detector U1 and the neutron incident position calculation storage device U2 are expanded, the higher the possibility of detecting a large number when a plurality of neutrons are incident simultaneously. As a result, the detection efficiency of the neutron incident position detector U can be further improved by expanding the neutron detector U1 and the neutron incident position calculation storage device U2.

図３において、前記FA64モジュールである左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、本体である前記FA-VME基板と、４枚のＡＤ変換基板と、２枚のＦＡＭＰ３３基板とによって構成されており、従来の中性子入射位置演算記憶装置と比較しても特殊な装置等の構成要素を用いておらず且つ構成がシンプルである。したがって、前記中性子入射位置検出装置Ｕは、前記中性子入射位置演算記憶装置Ｕ２を実用的な前記各基板で構成することにより、低コストで構築することができる。 In FIG. 3, the FA64 module left-side arithmetic storage circuit board F1 and right-side arithmetic storage circuit board F2 are composed of the main body FA-VME board, four AD conversion boards, and two FAMP33 boards. Even if compared with the conventional neutron incident position calculation storage device, it does not use components such as a special device, and the configuration is simple. Therefore, the neutron incident position detection device U can be constructed at low cost by configuring the neutron incident position calculation storage device U2 with the practical substrates.

図４Ｂ、図４Ｃ、図５Ａにおいて、前記ＡＤ変換回路素子Ａ３では、前記コントローラＣのメインFPGA１１が不定期に発生する３マイクロ秒幅程度のパルス幅の前記パルス波２１，２２について、それぞれ異なる前記ペデスタルを検出しなければならない。よって、前記ペデスタルの検索処理の時間間隔を３マイクロ秒より大きくすることができない。しかし、３マイクロ秒以下の間隔で検索処理を繰り返し実行するだけでは、正確な前記ペデスタルの値が記憶できない期間が長くなる場合がある（図５Ａの１点鎖線で示す値２４ｅおよび２点鎖線で示す値２４ｂ，２４ｃ参照）。
よって、実施例１の前記ＡＤ変換回路素子Ａ３において、前記コントローラＣのメインFPGA１１は、前記ラストダイノード信号の前記ペデスタルの検索処理を２マイクロ秒間隔で実施し且つ１マイクロ秒間ずらした状態で前記検索処理を２重化して並列処理を実行する。この結果、前記ペデスタルの値を正確に記憶している期間を長くすることができる（図５Ａ参照）。また、図１９および図２０におけるフローチャートの処理はシンプルであるため、ＡＤ変換回路素子Ａ３は、前記ペデスタルの検索処理を高速に実行することができる。 4B, 4C, and 5A, the AD converter circuit element A3 has different pulse waves 21 and 22 having a pulse width of about 3 microseconds that are generated irregularly by the main FPGA 11 of the controller C. The pedestal must be detected. Therefore, the time interval of the pedestal search process cannot be made larger than 3 microseconds. However, if the search process is repeatedly executed at intervals of 3 microseconds or less, the period during which the accurate pedestal value cannot be stored may become longer (the value 24e shown by the one-dot chain line in FIG. 5A and the two-dot chain line). (See values 24b and 24c).
Therefore, in the AD conversion circuit element A3 of the first embodiment, the main FPGA 11 of the controller C performs the search process of the pedestal of the last dynode signal at intervals of 2 microseconds and shifts the search in a state shifted by 1 microsecond. Duplicate processing and execute parallel processing. As a result, the period during which the pedestal value is accurately stored can be lengthened (see FIG. 5A). Further, since the processing of the flowcharts in FIGS. 19 and 20 is simple, the AD conversion circuit element A3 can execute the pedestal search processing at high speed.

また、実施例１の前記ＡＤ変換基板Ａの前記接続チャネル信号のペデスタル検出処理についても同様であり、前記ペデスタルの値を正確に記憶している期間を長くすることができる（図７Ａ参照）。なお、前記ＡＤ変換基板Ａは、図２０および図２１におけるフローチャートの処理を全６４個の前記接続チャネル信号についてそれぞれ並列で実行することが可能であり、且つ前記ＡＤ変換回路素子Ａ３における前記コントローラＣのメインFPGA１１の処理と同様に、図２０および図２１のフローチャートはシンプルである。したがって、前記ＡＤ変換基板Ａは、前記ペデスタルの検索処理（並列処理）を高速に実行することができる。 The same applies to the pedestal detection processing of the connection channel signal of the AD conversion board A of Example 1, and the period during which the pedestal value is accurately stored can be lengthened (see FIG. 7A). The AD conversion board A can execute the processes of the flowcharts in FIGS. 20 and 21 in parallel for all 64 connection channel signals, and the controller C in the AD conversion circuit element A3. Similar to the processing of the main FPGA 11, the flowcharts of FIGS. 20 and 21 are simple. Therefore, the AD conversion board A can execute the pedestal search processing (parallel processing) at high speed.

この結果、前記ＡＤ変換回路素子Ａ３では、前記コントローラＣのメインFPGA１１は、前記ラストダイノード信号の正確な値で前記閾値ＳＫと比較し、前記閾値ＳＫを超えた前記ラストダイノード信号の値を前記コントローラＣに送信することができる（図５Ｂ参照）。また、前記コントローラＣが前記閾値ＳＫを超える前記ラストダイノード信号を受信した後、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、共に前記トリガー受信時点３６のから前記同期開始時点３７までの１マイクロ秒間だけ、前記ＡＤ変換基板Ａが前記接続チャネル信号の値を最新の状態に更新するのを促すために待機する（図８、図１３および図１４参照）。前記ＡＤ変換基板Ａは、前記最大値を検出して記憶してから１マイクロ秒経過するまでリセットしないので、前記コントローラＣが前記接続チャネル信号の値を受信するタイミングが多少ずれた場合にも、全６４個の前記各接続チャネル信号の正確な値（図７Ｂ参照）を送信することができる。なお、前記ラストダイノード信号の前記ピーク値が全６４個の前記各接続チャネル信号の前記最大値よりも早く検出されるため、前記ＡＤ変換基板は、前記トリガー受信時点３６のから前記同期開始時点３７までの１マイクロ秒間が経過した時に、前記最大値がリセットされた状態とならないよう設計されている。 As a result, in the AD converter circuit element A3, the main FPGA 11 of the controller C compares the threshold SK with the exact value of the last dynode signal, and determines the value of the last dynode signal that exceeds the threshold SK to the controller. Can be sent to C (see FIG. 5B). In addition, after the controller C receives the last dynode signal exceeding the threshold SK, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 both start from the trigger reception time 36 and start the synchronization start time 37. In order to prompt the AD conversion board A to update the value of the connection channel signal to the latest state for only 1 microsecond until (see FIGS. 8, 13 and 14). Since the AD conversion board A does not reset until 1 microsecond has elapsed after detecting and storing the maximum value, even when the timing at which the controller C receives the value of the connection channel signal is slightly shifted, The exact values (see FIG. 7B) of all 64 connection channel signals can be transmitted. In addition, since the peak value of the last dynode signal is detected earlier than the maximum value of all the 64 connection channel signals, the AD conversion board detects the synchronization start time 37 from the trigger reception time 36. It is designed so that the maximum value is not reset when 1 microsecond has elapsed.

図９および図１４〜図１６において、前記コントローラＣが前記ＡＤ変換基板Ａから全６４個の前記各接続チャネル信号の値を受信するときに、前記差分値（前記接続チャネル信号用の第４レジスタＶＲ４に記憶された値）に前記ＡＤＣ補正係数Ｈを乗算した値の上位８ビットを前記補正値として記憶する。したがって、前記コントローラＣは、前記各チャネルごとに設定された前記ＡＤＣ補正係数Ｈを増幅率として、前記ＡＤ変換基板が記憶する全６４個の前記各接続チャネル信号の値をそれぞれ補正することができる。この結果、前記コントローラＣは、前記各チャネル毎に発生する前記接続チャネル信号の誤差をそれぞれ補正することができる。 9 and 14 to 16, when the controller C receives the values of all the 64 connection channel signals from the AD conversion board A, the difference value (the fourth register for the connection channel signal). The higher 8 bits of the value obtained by multiplying the value stored in VR4 by the ADC correction coefficient H is stored as the correction value. Therefore, the controller C can correct the values of all the 64 connected channel signals stored in the AD conversion board, using the ADC correction coefficient H set for each channel as an amplification factor. . As a result, the controller C can correct each error of the connection channel signal generated for each channel.

また、前記コントローラＣは、前記ＡＤ変換基板Ａから全６４個の前記各接続チャネル信号の値を１ビットずつ読み出しながら、前記補正値の演算を前記ＡＤＣ補正係数Ｈの加算と左論理シフトのみで行う。したがって、前記コントローラＣは、演算時間および処理内容（演算ロジック）等の演算コストを効率的に利用して、全６４個の前記各接続チャネル信号の値の受信記憶と同時進行で前記補正値の演算処理を高速に実行することができる。 Further, the controller C reads out the values of all 64 connection channel signals from the AD conversion board A bit by bit, and calculates the correction value only by adding the ADC correction coefficient H and the left logical shift. Do. Therefore, the controller C efficiently uses calculation costs such as calculation time and processing contents (calculation logic), and simultaneously receives and stores the values of all the 64 connected channel signals. Arithmetic processing can be executed at high speed.

図１０において、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、それぞれ非同期で動作しており、前記時間差４６が発生した時には、前記基本クロック同期タイミング４７と、前記隣接チャネル信号伝送用クロック同期タイミング４８とが周期的に発生する。前記コントローラＣは、前記隣接チャネル信号伝送用クロック同期タイミング４８のとき、すなわち前記左側隣接チャネル信号伝送用クロック４２と前記右側隣接チャネル信号伝送用クロック４４とが共に立ち上がった時に、８個の前記隣接チャネル信号の値をそれぞれ１ビットずつ送信する。したがって、前記コントローラＣは、前記隣接チャネル信号伝送用クロック同期タイミング４８で８個の前記各隣接クロックの値をそれぞれ送信することで、前記基本クロック同期タイミング４７で前記隣接チャネル信号の値を送信するよりも十分な時間が確保できるため、確実に送受信を行うことができる。この結果、前記コントローラＣは、前記隣接基板間接続用ケーブル６の長さや、前記入出力インタフェースの転送速度等による制限を影響を受けることなく、前記隣接チャネル信号の送受信を確実に行うことができる。 In FIG. 10, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 operate asynchronously, and when the time difference 46 occurs, the basic clock synchronization timing 47 and the adjacent channel signal transmission The clock synchronization timing 48 is periodically generated. At the time of the adjacent channel signal transmission clock synchronization timing 48, that is, when the left adjacent channel signal transmission clock 42 and the right adjacent channel signal transmission clock 44 rise together, the controller C Each channel signal value is transmitted one bit at a time. Therefore, the controller C transmits the values of the adjacent channel signals at the basic clock synchronization timing 47 by transmitting the values of the eight adjacent clocks at the clock synchronization timing 48 for transmitting the adjacent channel signal. Since a sufficient time can be secured, transmission / reception can be performed reliably. As a result, the controller C can reliably transmit and receive the adjacent channel signal without being affected by the limitations due to the length of the adjacent board connection cable 6 and the transfer speed of the input / output interface. .

図１、図１２および図１７において、実施例１の前記中性子入射位置演算記憶装置Ｕ２では、前記中性子発生器Ｕ４から送信される中性子発生を知らせる信号を受信した時に、前記コントローラＣは、前記演算タイミングＴを前記タイミング更新間隔ｔ０ごとに０から１０２３までカウントする処理を他の処理と並列に繰り返し実行している。したがって、前記コントローラＣは、前記中性子入射位置演算記憶処理を実行した時に、中性子が発生した時点から経過したタイミング（中性子入射時刻）を取得することができる。また、前記コントローラＣは、前記演算タイミングＴを０からカウントして、新たに前記中性子発生を知らせる信号を受信するか、前記演算タイミングＴが１０２３までカウントした後、新たに前記中性子発生を知らせる信号を受信するのを待機する処理を他の処理と並列に繰り返し実行している。したがって、前記コントローラＣは、前記タイミング更新間隔ｔ０の設定値を調節することで前記中性子発生を知らせる信号を送信される周期と前記演算タイミングＴのカウントとを調節することができる。また、図１７のフローチャートでは、次の前記中性子発生を知らせる信号を受信した時に、前記演算タイミングＴを０にリセットすることも可能であり、且つ前記演算タイミングＴが１０２３までカウントした後、次の前記中性子発生を知らせる信号を受信するまで中性子の測定を一時停止し、待機している。したがって、前記コントローラＣは、前記タイミング更新間隔ｔ０の設定値が適切に設定されていなくても、図１７におけるフローチャートの演算タイミング設定処理で前記演算タイミングＴを適切にカウントし続けることができる。 In FIG. 1, FIG. 12, and FIG. 17, when the neutron incident position calculation storage device U2 according to the first embodiment receives the neutron generation signal transmitted from the neutron generator U4, the controller C performs the calculation. The process of counting the timing T from 0 to 1023 at every timing update interval t0 is repeatedly executed in parallel with other processes. Therefore, the controller C can acquire the timing (neutron incident time) that has elapsed since the time when the neutron was generated when the neutron incident position calculation storage process is executed. Further, the controller C counts the calculation timing T from 0 and receives a new signal notifying the generation of neutrons, or after the calculation timing T has counted up to 1023, a new signal notifying the generation of neutrons The process of waiting for reception is repeatedly executed in parallel with other processes. Therefore, the controller C can adjust the period at which the signal notifying the generation of neutrons is transmitted and the count of the calculation timing T by adjusting the set value of the timing update interval t0. In the flowchart of FIG. 17, the calculation timing T can be reset to 0 when the next signal indicating the generation of neutrons is received, and after the calculation timing T is counted up to 1023, the next The neutron measurement is suspended and waited until a signal notifying the generation of neutrons is received. Therefore, the controller C can continue to properly count the calculation timing T in the calculation timing setting process of the flowchart in FIG. 17 even if the set value of the timing update interval t0 is not set appropriately.

図１１Ａ〜図１１Ｃおよび図１８において、実施例１の前記中性子入射位置演算記憶装置Ｕ２では、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２にそれぞれ前記演算結果として、前記ラストダイノード信号発生頻度記憶用レジスタＲ１に前記閾値ＳＫを超えた前記ラストダイノード信号の値の発生頻度と、前記接続チャネル信号発生頻度記憶用レジスタＲ２に前記最大チャネルおよび前記４隣チャネルの前記接続チャネル信号の合計値の発生頻度と、前記メモリＭに前記中性子が前記中性子入射位置（前記Ｘ軸方向座標位置Ｑｘおよび前記Ｙ軸方向座標位置Ｑｙ）で前記演算タイミングＴの時点で検出された頻度を記憶している。また、前記ラストダイノード信号発生頻度記憶用レジスタＲ１、前記接続チャネル信号発生頻度記憶用レジスタＲ２、および前記メモリＭは、それぞれ取得した値を階級値として対応するアドレスを割り当て、発生頻度を度数値として前記対応するアドレスの値として割り当てている。したがって、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記演算結果を効率良く記憶することができる。この結果、前記中性子入射位置検出装置Ｕを長時間動作させても、記憶容量を超えることなく前記演算結果を全て記憶することができる。 11A to 11C and FIG. 18, in the neutron incident position calculation storage device U2 of the first embodiment, the last dynode signal as the calculation result in the left calculation storage circuit board F1 and the right calculation storage circuit board F2, respectively. The frequency of occurrence of the value of the last dynode signal exceeding the threshold value SK in the occurrence frequency storage register R1, and the sum of the connection channel signals of the maximum channel and the four adjacent channels in the connection channel signal occurrence frequency storage register R2 The frequency of occurrence of the value and the frequency at which the neutron is detected at the neutron incident position (the X-axis direction coordinate position Qx and the Y-axis direction coordinate position Qy) in the memory M are stored in the memory M. Yes. Further, the last dynode signal generation frequency storage register R1, the connection channel signal generation frequency storage register R2, and the memory M each assign an address corresponding to the acquired value as a class value, and the generation frequency is used as a frequency value. It is assigned as the value of the corresponding address. Therefore, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 can efficiently store the arithmetic results. As a result, even if the neutron incident position detection device U is operated for a long time, all the calculation results can be stored without exceeding the storage capacity.

なお、実施例１の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、それぞれ６４Ｍバイトの前記メモリＭについて、前記メモリＭ内で１６メガ（２の２４乗）種類の各アドレスに対してそれぞれ４バイト（３２ビット）の値が割り当てられるように使用する。前記１６メガ種類の各アドレス番号は２４ビットで全て表現できるため、前記Ｘ軸方向座標位置Ｑｘ（７ビット）と、前記Ｙ軸方向座標位置Ｑｙ（７ビット）、前記演算タイミングＴ（１０ビット）を表現できる値（合計２４ビット）を前記アドレス番号で対応付けすることができる。 The left-side arithmetic storage circuit board F1 and the right-side arithmetic storage circuit board F2 according to the first embodiment have 16M (2 to the 24th power) types of addresses in the memory M for the 64M bytes of the memory M, respectively. For each, a value of 4 bytes (32 bits) is assigned. Since each of the 16 mega address numbers can be expressed by 24 bits, the X-axis direction coordinate position Qx (7 bits), the Y-axis direction coordinate position Qy (7 bits), and the calculation timing T (10 bits) Can be associated with the address number (a total of 24 bits).

（変更例）
以上、本発明の実施例を詳述したが、本発明は、前記実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内で、種々の変更を行うことが可能である。本発明の変更例（Ｈ01）〜（Ｈ025）を下記に例示する。
（Ｈ01）本発明の実施例１の中性子入射位置検出装置Ｕは、２台の前記フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）と対応する２枚の前記FA64モジュール（Ｆ１，Ｆ２）とを有しているが、これに限定されず、２台以上の前記フラットパネル型マルチアノード光電子増倍管と対応する２枚以上の前記FA64モジュール（中性子入射位置演算記憶回路基板）とを有することも可能である。なお、このとき、複数の前記フラットパネル型マルチアノード光電子増倍管を密接して配置して、前記中性子検出器Ｕ１の前記中性子入射面１の形状を自由に設定することができる。 (Example of change)
As mentioned above, although the Example of this invention was explained in full detail, this invention is not limited to the said Example, A various change is performed within the range of the summary of this invention described in the claim. It is possible. Modification examples (H01) to (H025) of the present invention are exemplified below.
(H01) The neutron incident position detecting device U according to the first embodiment of the present invention includes two FA64 modules (F1, F2) corresponding to the two flat panel multi-anode photomultiplier tubes (P1, P2). However, the present invention is not limited to this, and has two or more of the flat panel type multi-anode photomultiplier tubes and two or more of the FA64 modules (neutron incident position calculation storage circuit boards) corresponding thereto. It is also possible. At this time, a plurality of the flat panel type multi-anode photomultiplier tubes can be closely arranged to freely set the shape of the neutron incident surface 1 of the neutron detector U1.

（Ｈ02）本発明の実施例１の中性子入射位置検出装置Ｕは、前記中性子検出器Ｕ１と、前記中性子入射位置演算記憶装置Ｕ２と、前記制御コンピュータＵ３と、前記中性子発生器Ｕ４とがケーブルによって別々の装置として構成されているが、この状態に限定されず、例えば、前記中性子入射位置検出装置Ｕのうちの複数の装置をケーブルなしで接続して一体的に構成することも可能であり、全ての装置をケーブルによる接続なしで接続して一体的に構成することも可能である。
（Ｈ03）本発明の実施例１の中性子入射位置検出装置Ｕは、前記中性子検出器Ｕ１の前記各フラットパネル型マルチアノード光電子増倍管（Ｐ１，Ｐ２）および前記各中性子入射位置演算記憶装置Ｕ２の中性子入射位置演算記憶回路基板（Ｆ１，Ｆ２）は、６４チャネルを取扱うものに限定されず、例えば２５６チャネルを取扱うことも可能である。なお、このとき、図１２における各種手段については、全２５６個の前記接続チャネル信号と、前記他方の中性子入射位置演算記憶回路基板１台につき１６個の前記隣接チャネル信号を取扱うように図１３〜図２２の処理およびケーブルや基板内の信号経路等といった前記中性子入射位置演算記憶回路基板の仕様を適宜変更する必要がある。 (H02) The neutron incident position detection device U according to the first embodiment of the present invention is configured such that the neutron detector U1, the neutron incident position calculation storage device U2, the control computer U3, and the neutron generator U4 are connected by a cable. Although it is configured as a separate device, it is not limited to this state, for example, it is also possible to connect a plurality of devices of the neutron incident position detection device U without a cable and integrally configure, It is also possible to connect all the devices without connecting them with a cable and configure them integrally.
(H03) The neutron incident position detection device U according to the first embodiment of the present invention includes the flat panel multi-anode photomultiplier tubes (P1, P2) of the neutron detector U1 and the neutron incident position calculation storage device U2. The neutron incident position calculation storage circuit board (F1, F2) is not limited to one that handles 64 channels, and can handle, for example, 256 channels. At this time, with respect to the various means in FIG. 12, the 256 connection channel signals and the 16 adjacent channel signals for each other neutron incident position calculation storage circuit board are handled as shown in FIGS. It is necessary to appropriately change the specifications of the neutron incident position calculation storage circuit board, such as the processing of FIG.

（Ｈ04）本発明の実施例１の中性子入射位置検出装置Ｕは、前記中性子検出器Ｕ１の前記中性子シンチレータＳは、リチウムを含む硫化亜鉛（ZnS/⁶Li）によって形成された０．２５ｍｍ厚の平板状のものを使用しているが、これに限定されず、異なる材料、板厚、形状で形成された中性子シンチレータを使用することも可能である。また、前記中性子シンチレータの数についても１つに限定されず、複数の中性子シンチレータを使用して、前記中性子入射面１を覆うことも可能である。
（Ｈ05）本発明の実施例１の中性子入射位置検出装置Ｕでは、前記中性子検出器Ｕ１は、前記アクリルガラスＬＤを使用しているが、省略することも可能である。また、前記アクリルガラスＬＤに限定されず、その他の光拡散用部材、板厚、形状に置き換えることも可能である。さらに、前記アクリルガラスＬＤの枚数も１枚に限定されず、複数枚のガラスを使用することも可能である。 (H04) In the neutron incident position detection apparatus U according to Example 1 of the present invention, the neutron scintillator S of the neutron detector U1 has a thickness of 0.25 mm formed of zinc sulfide containing lithium (ZnS / ⁶ Li). Although a flat plate is used, the present invention is not limited to this, and it is also possible to use neutron scintillators formed with different materials, plate thicknesses, and shapes. Further, the number of neutron scintillators is not limited to one, and a plurality of neutron scintillators can be used to cover the neutron incident surface 1.
(H05) In the neutron incident position detector U of Example 1 of the present invention, the neutron detector U1 uses the acrylic glass LD, but may be omitted. Moreover, it is not limited to the said acrylic glass LD, It is also possible to replace with other light-diffusion members, plate | board thickness, and shape. Further, the number of the acrylic glass LD is not limited to one, and a plurality of glasses can be used.

（Ｈ06）本発明の実施例１の中性子入射位置検出装置Ｕは、前記中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とを非同期で動作させているが、これに限定されず、前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とを完全に同期させて動作させることも可能である。
（Ｈ07）本発明の実施例１の中性子入射位置検出装置Ｕは、前記パルス波２１，２２のような３マイクロ秒のパルス幅を特徴とする前記ラストダイノード信号および前記接続チャネル信号に限定されず、図１２〜図２２における各種手段で使用するタイマ等の各種設定値を適宜変更することで、他の特徴を有するパルス波に対しても対応させることが可能である。 (H06) The neutron incident position detection device U according to the first embodiment of the present invention operates the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 of the neutron incident position arithmetic storage device U2 asynchronously. However, the present invention is not limited to this, and it is also possible to operate the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 in complete synchronization.
(H07) The neutron incident position detector U according to the first embodiment of the present invention is not limited to the last dynode signal and the connection channel signal characterized by a pulse width of 3 microseconds such as the pulse waves 21 and 22. It is possible to cope with pulse waves having other characteristics by appropriately changing various setting values such as timers used in various means in FIGS.

（Ｈ08）本発明の実施例１の中性子入射位置検出装置Ｕは、前記閾値ＳＫを超える前記ラストダイノード信号の値を受信した時点を起点として、前記中性子入射位置の演算を開始しているが、これに限定されず、前記ラストダイノード信号を受信せずに前記中性子入射位置を演算することも可能である。
（Ｈ09）本発明の実施例１の中性子入射位置検出装置Ｕは、前記左側演算記憶回路基板Ｆ１から前記右側演算記憶回路基板Ｆ２に前記ＬＳＹＮＣ信号を送信しているが、これに限定されず、前記ＬＳＹＮＣ信号を送受信せずに前記左側演算記憶回路基板Ｆ１と前記右側演算記憶回路基板Ｆ２とが、それぞれ必要な前記隣接チャネル信号を送受信し、前記中性子入射位置を演算することも可能である。また、前記ＬＳＹＮＣ信号の用途についても限定されず、例えば、前記トリガー受信時点３６、前記同期開始時点３７、前記同期中間時点３８、前記同期終了時点３９の各時間設定を延長、短縮などの変更を適宜行うことも可能である。さらに、ＬＳＹＮＣ信号を省略したり、用途を変更することにより、３マイクロ秒間の前記デッドタイムは、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２の性能の限りにおいて、延長することも短縮することも可能となる。 (H08) The neutron incident position detection device U according to the first embodiment of the present invention starts calculation of the neutron incident position starting from the time when the value of the last dynode signal exceeding the threshold SK is received. The present invention is not limited to this, and it is also possible to calculate the neutron incident position without receiving the last dynode signal.
(H09) Although the neutron incident position detection device U according to the first embodiment of the present invention transmits the LSYNC signal from the left arithmetic storage circuit board F1 to the right arithmetic storage circuit board F2, the present invention is not limited thereto. It is also possible for the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 to transmit and receive the necessary adjacent channel signals and calculate the neutron incident position without transmitting and receiving the LSYNC signal. Also, the use of the LSYNC signal is not limited. For example, the time settings of the trigger reception time point 36, the synchronization start time point 37, the synchronization intermediate time point 38, and the synchronization end time point 39 are extended or shortened. It is also possible to perform appropriately. Further, by omitting the LSYNC signal or changing the application, the dead time of 3 microseconds may be extended as long as the performance of the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 is limited. It can also be shortened.

（Ｈ010）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、２０枚の前記FA64モジュールを前記基板収容フレームＦＬに収容して電源管理等を行っているが、これに限定されず、２１枚以上の前記FA64モジュールが収容可能な前記基板収容フレームＦＬに置き換えることも可能である。また、前記基板収容フレームＦＬを複数台用いることが可能である。この結果、前記中性子入射位置検出装置Ｕは、前記FA64モジュールの枚数について、前記基板収容フレームＦＬの収容制限の影響を受けることなく前記中性子検出器Ｕ１（前記フラットパネル型マルチアノード光電子増倍管）と前記中性子入射位置演算記憶装置Ｕ２（対応する前記FA64モジュール）を拡張することが可能となる。
（Ｈ011）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２の前記中性子入射位置演算記憶回路基板であるFA64モジュールは、複数の基板（FA-VME基板、４枚のＡＤ変換基板、２枚のＦＡＭＰ３３基板）によって構成されているが、これに限定されず、例えば、前記複数の基板の全ての機能を搭載した１枚の基板を使用することも可能である。また、FA64モジュール自体についてもFPGAやVME規格等に限定されず、その他の規格を使用することも可能である。このときケーブル等の規格も適宜変更する必要がある。 (H010) The neutron incident position calculation storage device U2 according to the first embodiment of the present invention accommodates the 20 FA64 modules in the substrate housing frame FL to perform power management, but is not limited thereto. It is also possible to replace the substrate housing frame FL that can accommodate 21 or more FA64 modules. It is possible to use a plurality of the substrate housing frames FL. As a result, the neutron incident position detecting device U can detect the number of the FA64 modules without being affected by the housing restriction of the substrate housing frame FL without affecting the neutron detector U1 (the flat panel multi-anode photomultiplier tube). The neutron incident position calculation storage device U2 (corresponding FA64 module) can be expanded.
(H011) The FA64 module which is the neutron incident position calculation storage circuit board of the neutron incident position calculation storage apparatus U2 according to the first embodiment of the present invention includes a plurality of boards (FA-VME board, four AD conversion boards, two boards). However, the present invention is not limited to this. For example, it is also possible to use a single board on which all the functions of the plurality of boards are mounted. Also, the FA64 module itself is not limited to the FPGA and VME standards, and other standards can be used. At this time, it is necessary to appropriately change the standard of cables and the like.

（Ｈ012）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のＡＤ変換基板Ａがそれぞれ前記ラストダイノード信号の値を記憶する時に、前記パルス波２１，２２の前記ピーク値とペデスタル（最小値）の差分値を記憶しているが、これに限定されず、例えば、一定期間内の平均値を前記ラストダイノード信号の値とすることも可能である。また、前記ピーク値および前記ペデスタルの各検出処理もこれに限定されず、別の検出処理で前記各検出処理と置き換えることも可能である。
（Ｈ013）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のＡＤ変換基板Ａがそれぞれ全６４個の前記各接続チャネル信号の値の値を記憶する時に、前記パルス波２１，２２の前記最大値とペデスタル（最小値）の差分値で取得しているが、これに限定されず、例えば、一定期間内のそれぞれの平均値を全６４個の前記各接続チャネル信号の値とすることも可能である。また、前記最大値および前記ペデスタルの各検出処理もこれに限定されず、別の検出処理で前記各検出処理と置き換えることも可能である。 (H012) In the neutron incident position calculation storage device U2 according to the first embodiment of the present invention, the AD conversion board A of the left calculation storage circuit board F1 and the right calculation storage circuit board F2 stores the value of the last dynode signal, respectively. Sometimes, the difference value between the peak value and the pedestal (minimum value) of the pulse waves 21 and 22 is stored, but the present invention is not limited to this. For example, an average value within a certain period is set as the value of the last dynode signal. It is also possible to do. Further, the detection processing of the peak value and the pedestal is not limited to this, and the detection processing can be replaced with another detection processing.
(H013) In the neutron incident position calculation storage device U2 according to the first embodiment of the present invention, the left-side calculation storage circuit board F1 and the right-side calculation storage circuit board F2 have the AD conversion boards A of each of the 64 connection channel signals. Is stored as a difference value between the maximum value and the pedestal (minimum value) of the pulse waves 21 and 22, but is not limited to this. It is also possible to set the value to the value of all 64 connection channel signals. In addition, each detection process of the maximum value and the pedestal is not limited to this, and the detection process can be replaced with another detection process.

（Ｈ014）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２において、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣは、前記ＡＤＣ補正係数Ｈによって補正された前記補正値を記憶しているが、これに限定されず、例えば、前記コントローラＣが前記ＡＤ変換基板Ａに記憶された前記各接続チャネル信号の値をそのまま記憶したり、前記ＡＤ変換基板Ａが前記コントローラＣに送信する値を予め補正して記憶しておくことも可能である。
（Ｈ015）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２において、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣに全６４個（２枚の前記FA64モジュールで合計全１２８個）の前記各接続チャネル信号の値を記憶するときに、処理の高速化のため、１２ビットの値のうち下位４ビットの値を切り捨てているが、前記下位４ビットの値を切り捨てずに前記１２ビットの値を全て受信することも可能である。また、前記１２ビットの補正値を受信するためには、例えば、前記ＡＤＣ補正係数Ｈおよび前記バッファＢのサイズを拡張して（前記ＡＤＣ補正係数Ｈが８ビットのままならば前記バッファＢを２０ビット長に拡張する。前記ＡＤＣ補正係数Ｈを１２ビットに拡張すれば、前記バッファＢを２４ビットに拡張する）、１ビットごとの読み出し回数を現状の８回から１２回に増やし、前記バッファＢの上位１２ビットを保存すればよい。 (H014) In the neutron incident position calculation storage device U2 according to the first embodiment of the present invention, the controller C of the left calculation storage circuit board F1 and the right calculation storage circuit board F2 performs the correction corrected by the ADC correction coefficient H. For example, the controller C stores the value of each connection channel signal stored in the AD conversion board A as it is, or the AD conversion board A stores the controller. The value to be transmitted to C can be corrected and stored in advance.
(H015) In the neutron incident position calculation storage device U2 of Embodiment 1 of the present invention, a total of 64 controllers (total of the two FA64 modules are included in the controller C of the left calculation storage circuit board F1 and the right calculation storage circuit board F2) When the values of all 128 connected channel signals are stored, the lower 4 bits of the 12-bit values are truncated to speed up the processing, but the lower 4 bits are discarded. It is also possible to receive all the 12-bit values. In order to receive the 12-bit correction value, for example, the size of the ADC correction coefficient H and the buffer B is expanded (if the ADC correction coefficient H remains 8 bits, the buffer B is set to 20 (If the ADC correction coefficient H is expanded to 12 bits, the buffer B is expanded to 24 bits.) The number of reads per bit is increased from the current 8 times to 12 times, and the buffer B It is sufficient to store the upper 12 bits.

（Ｈ016）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記隣接チャネル信号伝送用クロックによって、前記隣接チャネル信号の値を１クロックごとに１ビットずつ送信しているが、これに限定されず、例えば、１クロックごとに複数のビットを同時に送信することも可能である。また、１クロックで前記隣接チャネル信号の値を全て送信ことも可能である。
（Ｈ017）本発明の実施例１の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣは、前記左側隣接チャネル信号伝送用クロック４２と前記右側隣接チャネル信号伝送用クロック４４が共に立上ったときのみ隣接チャネル信号をそれぞれ１ビットずつ送信しているが、立上りの時みに限定されず、立上りおよび立下りが共に重なったときに隣接チャネル信号を送信することも可能である。
（Ｈ018）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記隣接チャネル信号伝送用クロックは、前記基本クロックの４倍の周期で発振されているが、これに限定されず、３以上の整数倍で発振することも可能である。基本クロックの周期の３以上の整数倍（３倍、４倍、５倍、…）の周期で前記隣接チャネル信号伝送用クロックを発振することにより、前記隣接チャネル信号をより確実に送信することができる。 (H016) The left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 of the neutron incident position arithmetic storage device U2 according to the first embodiment of the present invention use the adjacent channel signal transmission clock to determine the value of the adjacent channel signal. However, the present invention is not limited to this. For example, a plurality of bits can be simultaneously transmitted every clock. It is also possible to transmit all the values of the adjacent channel signal in one clock.
(H017) The controller C of the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 according to the first embodiment of the present invention includes the left adjacent channel signal transmission clock 42 and the right adjacent channel signal transmission clock 44. The adjacent channel signal is transmitted one bit at a time only when both rise, but it is not limited to the rising edge, and it is also possible to transmit the adjacent channel signal when both rising and falling overlap. is there.
(H018) The left-side arithmetic storage circuit board F1 and the right-side arithmetic storage circuit board F2 of the neutron incident position arithmetic storage device U2 according to the first embodiment of the present invention are configured such that the adjacent channel signal transmission clock is four times the basic clock. However, the present invention is not limited to this, and it is possible to oscillate at an integer multiple of 3 or more. By oscillating the adjacent channel signal transmission clock in a cycle of an integer multiple of 3 or more (3 times, 4 times, 5 times,...) Of the basic clock cycle, the adjacent channel signal can be transmitted more reliably. it can.

（Ｈ019）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２の前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記隣接チャネル信号伝送用クロック発振回路Ｃ１６を有しているが、省略することも可能である。なお、このとき、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２は、前記隣接チャネル信号伝送用クロックを送受信せずに、前記隣接チャネル信号を送信する方法が必要となる。
（Ｈ020）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１のコントローラＣにおいて、前記最大チャネルと前記４隣チャネルとによって、前記中性子入射位置演算記憶処理を実行しているが、前記５チャネルに限定されず、例えば、最大チャネルを中心に前後左右に隣接するチャネルをそれぞれ２つ以上（９チャネル、１３チャネル、…）使用して、前記中性子入射位置演算記憶処理を実行することも可能である。このとき、使用する隣接チャネルを増やすごとに、演算速度は低下するが、演算結果の精度（位置分解能）を向上することができる。また、前記中性子入射位置演算記憶処理も重心位置の演算処理に限定されず、前記最大チャネルとその周囲のチャネルを使用して位置分解能を向上させる別の中性子入射位置演算記憶処理と置き換えることも可能である。 (H019) The left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 of the neutron incident position arithmetic storage device U2 according to the first embodiment of the present invention have the adjacent channel signal transmission clock oscillation circuit C16. However, it can be omitted. At this time, the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 need a method of transmitting the adjacent channel signal without transmitting / receiving the adjacent channel signal transmission clock.
(H020) The neutron incident position calculation storage device U2 according to the first embodiment of the present invention performs the neutron incident position calculation storage process by the maximum channel and the four adjacent channels in the controller C of the left calculation storage circuit board F1. Although not limited to the 5 channels, for example, the neutron incident position calculation is performed by using two or more (9 channels, 13 channels,...) Adjacent to each other in the front, rear, left, and right with the maximum channel as the center. It is also possible to execute a storage process. At this time, every time the number of adjacent channels to be used is increased, the calculation speed decreases, but the accuracy (positional resolution) of the calculation result can be improved. Further, the neutron incident position calculation storage process is not limited to the gravity center calculation process, and can be replaced with another neutron incident position calculation storage process that improves the position resolution by using the maximum channel and the surrounding channels. It is.

（Ｈ021）本発明の実施例１の中性子発生器Ｕ４は、パルス中性子源、中性子線源、原子炉等の中性子源を使用することができる。なお、実施例１の中性子入射位置演算記憶装置Ｕ２は、前記パルス中性子源のように異なるエネルギーを有する複数の中性子（パルス中性子）が同時発生する中性子発生器に対して最適に設計されており、前記中性子入射位置演算記憶装置Ｕ２が記憶する前記演算結果は、前記複数の中性子の飛行時間の測定にも利用できるよう設計されている。よって、前記中性子線源や原子炉のように中性子が定常発生している中性子発生器のみ想定した場合には、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２のコントローラＣは、前記演算タイミングＴを全く考慮せずに設計することも可能であり、メモリＭやレジスタ等の使用方法も適宜変更する必要がある。 (H021) The neutron generator U4 according to the first embodiment of the present invention can use a neutron source such as a pulsed neutron source, a neutron beam source, or a nuclear reactor. The neutron incident position calculation storage device U2 of Example 1 is optimally designed for a neutron generator that simultaneously generates a plurality of neutrons (pulse neutrons) having different energies, such as the pulse neutron source, The calculation result stored in the neutron incident position calculation storage device U2 is designed so that it can also be used for measuring the time of flight of the plurality of neutrons. Therefore, when assuming only a neutron generator in which neutrons are steadily generated, such as the neutron beam source and the nuclear reactor, the controller C of the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 It is also possible to design without considering the calculation timing T at all, and it is necessary to change the usage method of the memory M, the register and the like as appropriate.

（Ｈ022）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記中性子発生器Ｕ４から中性子発生を知らせる信号を受信しているが、これに限定されず、中性子発生器Ｕ４から前記中性子発生を知らせる信号を受信せずに動作することも可能である。例えば、中性子発生器Ｕ４が予め設定した中性子を発生する周期（例えば５０ミリ秒）ごとに前記演算タイミングＴをリセットすることも可能である。
（Ｈ023）本発明の実施例１の中性子入射位置演算記憶装置Ｕ２は、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２に前記演算結果を記憶しているが、これに限定されず、中性子入射位置の演算結果を種々の情報に変換して記憶することが可能である、また、記憶媒体も前記ラストダイノード信号発生頻度記憶用レジスタＲ１と、前記接続チャネル信号発生頻度記憶用レジスタＲ２と、前記メモリＭとに限定されず、種々の記憶媒体に記憶することが可能である。例えば、メモリの容量を１２８Ｍに倍増することも、ハードディスク等の基板外部の記憶装置を用いることも可能である。また、前記ハードディスクを使用する場合、前記左側演算記憶回路基板Ｆ１および前記右側演算記憶回路基板Ｆ２の前記演算結果を複数の前記ハードディスクにそれぞれ記憶することも可能である。また、前記演算結果を１台の前記ハードディスクに一括して記憶することも可能である。 (H022) The neutron incident position calculation storage device U2 according to the first embodiment of the present invention receives a signal notifying the generation of neutrons from the neutron generator U4, but is not limited to this, and the neutron generation from the neutron generator U4. It is also possible to operate without receiving a signal notifying the occurrence. For example, the calculation timing T can be reset every period (for example, 50 milliseconds) in which the neutron generator U4 generates a preset neutron.
(H023) Although the neutron incident position calculation storage device U2 according to the first embodiment of the present invention stores the calculation results in the left calculation storage circuit board F1 and the right calculation storage circuit board F2, it is not limited to this. The calculation result of the neutron incident position can be converted into various information and stored, and the storage medium also includes the last dynode signal generation frequency storage register R1 and the connection channel signal generation frequency storage register R2. It is not limited to the memory M and can be stored in various storage media. For example, the memory capacity can be doubled to 128M, or a storage device outside the substrate such as a hard disk can be used. When the hard disk is used, the calculation results of the left arithmetic storage circuit board F1 and the right arithmetic storage circuit board F2 can be stored in a plurality of hard disks, respectively. It is also possible to store the calculation results in a single hard disk.

（Ｈ024）本発明の実施例１の前記Ｘ軸方向座標位置Ｑｘ（７ビット）と、前記Ｙ軸方向座標位置Ｑｙ（７ビット）、前記演算タイミングＴ（１０ビット）のデータ長（合計２４ビット）は変更可能である。例えば、位置分解能を重視するときは、前記Ｘ軸方向座標位置Ｑｘ（１０ビット）と、前記Ｙ軸方向座標位置Ｑｙ（１０ビット）、前記演算タイミングＴ（４ビット）と割り当てることが可能である。また、時間分析の効率を重視するときは、前記Ｘ軸方向座標位置Ｑｘ（４ビット）と、前記Ｙ軸方向座標位置Ｑｙ（４ビット）、前記演算タイミングＴ（１６ビット）とすることも可能である。また、長時間動作が必要でなければ、前記階級値（２の２４乗個）および前記度数値（４バイト）の設計自体を変更して、例えば、前記階級値を６４メガ種類（２の２６乗種類）、前記度数値を１バイトとすることも可能である。
（Ｈ025）本発明の実施例１では、前記ＵＳＢケーブル３によって前記中性子入射位置演算記憶装置Ｕ２と前記制御コンピュータＵ３とを接続しているが、これに限定されず、別の規格のケーブルと置き換えることも可能である。 (H024) Data length of the X-axis direction coordinate position Qx (7 bits), the Y-axis direction coordinate position Qy (7 bits), and the calculation timing T (10 bits) according to the first embodiment of the present invention (total 24 bits) ) Can be changed. For example, when placing importance on position resolution, it is possible to assign the X-axis direction coordinate position Qx (10 bits), the Y-axis direction coordinate position Qy (10 bits), and the calculation timing T (4 bits). . When importance is placed on the efficiency of time analysis, the X-axis direction coordinate position Qx (4 bits), the Y-axis direction coordinate position Qy (4 bits), and the calculation timing T (16 bits) can be used. It is. If long-time operation is not required, the design of the class value (2 to the 24th power) and the power value (4 bytes) itself is changed. The power value) can be 1 byte.
(H025) In the first embodiment of the present invention, the neutron incident position calculation storage device U2 and the control computer U3 are connected by the USB cable 3, but the present invention is not limited to this, and a cable of another standard is replaced. It is also possible.

現在、フラットパネル型マルチアノード光電子増倍管を用いた中性子入射位置検出装置は、医療等の各種産業分野や、高エネルギー物理学や放射線計測等の各種学術研究分野など最先端の高精度光計測を必要とする分野で広く利用されている。 Currently, the neutron incident position detector using a flat panel type multi-anode photomultiplier tube is the most advanced high-precision optical measurement in various industrial fields such as medicine and various academic research fields such as high energy physics and radiation measurement. Widely used in fields that require

図１は本発明の実施例１の中性子入射位置検出装置の全体説明図である。FIG. 1 is an overall explanatory view of a neutron incident position detection apparatus according to Embodiment 1 of the present invention. 図２は２枚のFA64モジュールの接続を説明する拡大図である。FIG. 2 is an enlarged view for explaining the connection of two FA64 modules. 図３は実施例１の中性子入射位置検出装置のブロック線図であり、２枚のFA64モジュールの構成の説明図である。FIG. 3 is a block diagram of the neutron incident position detection apparatus according to the first embodiment, and is an explanatory diagram of the configuration of two FA64 modules. 図４はラストダイノード信号のピーク値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図４Ａはラストダイノード信号のピーク値の検出結果の説明図であり、図４Ｂはラストダイノード信号用の第１レジスタに記録された最小値の検出結果の説明図であり、図４Ｃはラストダイノード信号用の第２レジスタに記録された最小値の検出結果の説明図である。FIG. 4 is a graph illustrating the peak value of the last dynode signal and the method of detecting the pedestal, in which the horizontal axis represents the time from the start of reading and the vertical axis represents the voltage value. FIG. 4A is the last dynode. FIG. 4B is an explanatory diagram of the detection result of the peak value of the signal, FIG. 4B is an explanatory diagram of the detection result of the minimum value recorded in the first register for the last dynode signal, and FIG. 4C is the second register for the last dynode signal. It is explanatory drawing of the detection result of the minimum value recorded on.

図５はラストダイノード信号のピーク値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図５Ａはラストダイノード信号のペデスタルの検出結果の説明図であり、図５Ｂはラストダイノード信号の値である最大値とペデスタルの差分値の説明図である。FIG. 5 is a graph in which the horizontal axis represents the time after the start of reading and the vertical axis represents the voltage value as an explanatory diagram of the peak value of the last dynode signal and the pedestal detection method, and FIG. 5A is the last dynode. FIG. 5B is an explanatory diagram of a difference value between a maximum value and a pedestal that are values of the last dynode signal. 図６は接続チャネル信号の最大値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図６Ａは接続チャネル信号の説明図であり、図６Ｂは接続チャネル信号の最大値の検出結果の説明図である。FIG. 6 is a graph illustrating the maximum value of the connection channel signal and the detection method of the pedestal, in which the horizontal axis indicates the time after the start of reading, and the vertical axis indicates the voltage value. FIG. FIG. 6B is an explanatory diagram of the detection result of the maximum value of the connection channel signal. 図７は接続チャネル信号の最大値およびペデスタルの検出方法の説明図として、横軸に読み出しを開始してからの時間をとり、縦軸に電圧値を取ったグラフであり、図７Ａは接続チャネル信号のペデスタルの検出結果の説明図であり、図７Ｂは接続チャネル信号の値である最大値とペデスタルの差分値の説明図である。FIG. 7 is a graph illustrating the maximum value of the connection channel signal and the detection method of the pedestal, in which the horizontal axis indicates the time from the start of reading and the vertical axis indicates the voltage value. FIG. FIG. 7B is an explanatory diagram of a difference value between a maximum value and a pedestal value of a connection channel signal. 図８はラストダイノード信号を検出した中性子入射位置演算記憶回路基板が出力するＬＳＹＮＣ信号と前記ラストダイノード信号との相関関係の説明図である。FIG. 8 is an explanatory diagram of the correlation between the LSYNC signal output from the neutron incident position calculation storage circuit board that has detected the last dynode signal and the last dynode signal. 図９は中性子入射位置演算記憶回路基板が接続チャネル信号を各ＡＤ変換基板から読み出してコントローラのレジスタに記憶するときの処理の説明図である。FIG. 9 is an explanatory diagram of processing when the neutron incident position calculation storage circuit board reads out the connection channel signal from each AD conversion board and stores it in the register of the controller.

図１０は非同期で動作する左側演算記憶回路基板（互いに接続された一方の中性子入射位置演算記憶回路基板）と右側演算記憶回路基板（他方の中性子入射位置演算記憶回路基板）における基本クロックと隣接チャネル信号伝送用クロックとの関係を示す図であり、左側演算記憶回路基板が右側演算記憶回路基板から隣接チャネル信号を受信して記憶する処理の説明図である。FIG. 10 shows the basic clock and adjacent channels in the left arithmetic memory circuit board (one neutron incident position arithmetic memory circuit board connected to each other) and the right arithmetic memory circuit board (the other neutron incident position arithmetic memory circuit board) operating asynchronously. It is a figure which shows the relationship with the clock for signal transmission, and is explanatory drawing of the process which a left side arithmetic storage circuit board receives and memorize | stores an adjacent channel signal from a right side arithmetic storage circuit board. 図１１は中性子入射位置の演算を行うときの左側増倍管および右側増倍管の各チャネルに対する接続チャネル信号の値の位置関係についての説明図であり、図１１Ａは左側増倍管に全１２８チャネルのうち、接続チャネル信号の最大値が検出されたときの図であり、図１１Ｂは全１２８チャネルのうち、接続チャネル信号の最大値が検出されたのが左側増倍管の外周位置にあるチャネルであり且つ右側増倍管と接するチャネルであったときの図であり、図１１Ｃは全１２８チャネルのうち、接続チャネル信号の最大値が検出されたのが右側増倍管の外周位置にあるチャネルであり且つ左側増倍管と接するチャネルであったときの図である。FIG. 11 is an explanatory diagram of the positional relationship of connection channel signal values for each channel of the left and right multipliers when calculating the neutron incidence position, and FIG. 11A shows all 128 in the left multiplier. FIG. 11B is a diagram when the maximum value of the connection channel signal is detected among the channels, and FIG. 11B shows that the maximum value of the connection channel signal is detected at the outer peripheral position of the left multiplier tube among all 128 channels. FIG. 11C is a diagram when the channel is a channel in contact with the right multiplier. FIG. 11C shows that the maximum value of the connection channel signal is detected at the outer peripheral position of the right multiplier among all 128 channels. It is a figure when it is a channel and it is a channel which touches a left side multiplication tube.

図１２は実施例１の中性子入射位置検出装置のブロック線図（機能ブロック図）である。FIG. 12 is a block diagram (functional block diagram) of the neutron incident position detection apparatus according to the first embodiment. 図１３は実施例１のFA-VME基板のコントローラにおけるメイン処理のフローチャートである。FIG. 13 is a flowchart of main processing in the controller of the FA-VME board of the first embodiment. 図１４は実施例１のFA-VME基板のコントローラにおけるラストダイノード信号受信時の処理のフローチャートであり、図１３のＳＴ４のサブルーチンである。FIG. 14 is a flowchart of processing when the last dynode signal is received in the controller of the FA-VME board of the first embodiment, which is a subroutine of ST4 of FIG. 図１５は実施例１のFA-VME基板のコントローラにおけるＬＳＹＮＣ信号受信時の処理のフローチャートであり、図１３のＳＴ６のサブルーチンである。FIG. 15 is a flowchart of processing when the LSYNC signal is received by the controller of the FA-VME board of the first embodiment, and is a subroutine of ST6 of FIG. 図１６は実施例１のFA-VME基板のコントローラにおける全６４個の各接続チャネル信号補正値記憶処理のフローチャートであり、図１４のＳＴ１６および図１５のＳＴ３２のサブルーチンである。FIG. 16 is a flowchart of the total 64 connected channel signal correction value storage processes in the controller of the FA-VME board of the first embodiment, which is a subroutine of ST16 in FIG. 14 and ST32 in FIG. 図１７は実施例１のFA-VME基板のコントローラにおける演算タイミング設定処理のフローチャートである。FIG. 17 is a flowchart of calculation timing setting processing in the controller of the FA-VME board according to the first embodiment.

図１８は実施例１のFA-VME基板のコントローラにおける中性子入射位置演算記憶処理のフローチャートである。FIG. 18 is a flowchart of neutron incident position calculation storage processing in the controller of the FA-VME substrate of the first embodiment. 図１９は実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号のペデスタル（最小値）設定処理のフローチャートである。FIG. 19 is a flowchart of a pedestal (minimum value) setting process of the last dynode signal in the AD conversion circuit element of the FA-VME board according to the first embodiment. 図２０は実施例１のFA-VME基板のＡＤ変換回路素子におけるラストダイノード信号の閾値を超える値（ピーク値とペデスタルとの差分値）検出処理のフローチャートである。FIG. 20 is a flowchart of processing for detecting a value (difference value between a peak value and a pedestal) exceeding the threshold value of the last dynode signal in the AD converter circuit element of the FA-VME board according to the first embodiment. 図２１は実施例１のFA-VME基板の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとのペデスタル（最小値）検出処理のフローチャートである。FIG. 21 is a flowchart of the pedestal (minimum value) detection process for each of all 64 connection channel signals on each AD conversion board of the FA-VME board of the first embodiment. 図２２は実施例１の各ＡＤ変換基板における全６４個の各接続チャネル信号ごとの値（最大値とペデスタルとの差分値）設定処理のフローチャートである。FIG. 22 is a flowchart of processing for setting values (difference values between maximum values and pedestals) for all 64 connection channel signals in each AD conversion board according to the first embodiment.

図２３は従来技術（Ｊ01）の中性子検出器のアンガーカメラ方式の説明図である。FIG. 23 is an explanatory diagram of the anger camera system of the neutron detector of the prior art (J01). 図２４は従来技術（Ｊ01）記載の重心位置の演算処理の説明図であり、図２４Ａは６４ｃｈＦＰＭＴが有する全６４個の各チャネルのうち最大チャネルおよび４隣チャネルの位置関係を例示する図であり、図２４Ｂは最大チャネルと４隣チャネルの接続チャネル信号の値による最大チャネルにおける重心位置の演算方法の説明図であり、図２４Ｃは最大チャネルが外周位置のチャネルであったときの最大チャネルに隣接するチャネルの配置状態の説明図である。FIG. 24 is an explanatory diagram of the calculation process of the center of gravity described in the prior art (J01), and FIG. 24A is a diagram illustrating the positional relationship between the maximum channel and the four adjacent channels among all 64 channels of the 64ch FPMT. FIG. 24B is an explanatory diagram of a calculation method of the center-of-gravity position in the maximum channel based on the connection channel signal values of the maximum channel and the four adjacent channels, and FIG. 24C is adjacent to the maximum channel when the maximum channel is the outer peripheral channel. It is explanatory drawing of the arrangement | positioning state of the channel to perform.

Explanation of symbols

１…中性子入射面、
２…光電子検出領域、
４ａ，４ｂ…接続チャネル信号伝送路、ラストダイノード信号伝送路、接続チャネル信号伝送ケーブル、ラストダイノード信号伝送ケーブル、
６…隣接チャネル信号伝送路、隣接チャネル信号送信路、隣接チャネル信号受信路、記憶送信指示信号伝送路、記憶送信指示信号送信路、記憶送信指示信号受信路、隣接チャネル信号伝送用クロック伝送路、隣接チャネル信号伝送用クロック送信路、隣接チャネル信号伝送用クロック受信路、隣接チャネル信号伝送ケーブル、記憶送信指示信号伝送ケーブル、隣接チャネル信号伝送用クロック伝送ケーブル、
1 ... Neutron incident surface ,
2 ... Photoelectron detection area ,
4a, 4b ... connection channel signal transmission line, last dynode signal transmission line, connection channel signal transmission cable, last dynode signal transmission cable ,
6 ... Adjacent channel signal transmission path, adjacent channel signal transmission path, adjacent channel signal reception path, storage transmission instruction signal transmission path, storage transmission instruction signal transmission path, storage transmission instruction signal reception path, adjacent channel signal transmission clock transmission path, Adjacent channel signal transmission clock transmission path, adjacent channel signal transmission clock reception path, adjacent channel signal transmission cable, storage transmission instruction signal transmission cable , adjacent channel signal transmission clock transmission cable ,

３１…ラストダイノード信号
３５…記憶送信指示信号
４１，４３…基本クロック
４２，４４…隣接チャネル信号伝送用クロック
４８…同期が可能な範囲
５１，６１，７１…最大チャネル
５２，５３，５４，５６，６２，６３，６４，６６，７２，７３，７４，７６…周囲チャネル
５２，５３，６２，６３，７２，７３…Ｘ方向周囲チャネル
５４，５６，６４，６６，７４，７６…Ｙ方向周囲チャネル 31 ... Last dynode signal 35 ... Storage transmission instruction signal 41, 43 ... Basic clock 42, 44 ... Adjacent channel signal transmission clock 48 ... Synchronizable range 51, 61, 71 ... Maximum channels 52, 53, 54, 56, 62, 63, 64, 66, 72, 73, 74, 76 ... peripheral channels 52, 53, 62, 63, 72, 73 ... X direction peripheral channels 54, 56, 64, 66, 74, 76 ... Y direction peripheral channels

Ｃ３…ラストダイノード信号受信記憶手段
Ｃ３Ａ…ラストダイノード信号ピーク値検出記憶手段
Ｃ３Ｂ…ラストダイノード信号最小値検出記憶手段
Ｃ３B1…第１ラストダイノード信号最小値検出記憶手段
Ｃ３B2…第２ラストダイノード信号最小値検出記憶手段
Ｃ４…接続チャネル信号記憶開始手段
Ｃ５…接続チャネル信号受信記憶手段
Ｃ５Ａ…接続チャネル信号最大値検出記憶手段
Ｃ５Ｂ…接続チャネル信号最小値検出記憶手段
Ｃ５B1…第１接続チャネル信号最小値検出記憶手段
Ｃ５B2…第２接続チャネル信号最小値検出記憶手段
Ｃ５Ｃ…接続チャネル信号補正手段 C3 ... Last dynode signal reception storage means C3A ... Last dynode signal peak value detection storage means C3B ... Last dynode signal minimum value detection storage means C3B1 ... First last dynode signal minimum value detection storage means C3B2 ... Second last dynode signal minimum value detection Storage means C4 ... Connection channel signal storage start means C5 ... Connection channel signal reception storage means C5A ... Connection channel signal maximum value detection storage means C5B ... Connection channel signal minimum value detection storage means C5B1 ... First connection channel signal minimum value detection storage means C5B2 ... second connection channel signal minimum value detection storage means C5C ... connection channel signal correction means

Ｃ６…記憶送信指示信号送信手段
Ｃ７…記憶送信指示信号受信手段
Ｃ８…隣接チャネル信号伝送用クロック送信手段
Ｃ９…隣接チャネル信号伝送用クロック受信手段
Ｃ１０…隣接チャネル信号送信手段
Ｃ１１…隣接チャネル信号受信記憶手段
Ｃ１２…中性子入射位置演算記憶手段 C6: Storage transmission instruction signal transmission means C7: Storage transmission instruction signal reception means C8 ... Adjacent channel signal transmission clock transmission means C9 ... Adjacent channel signal transmission clock reception means C10 ... Adjacent channel signal transmission means C11 ... Adjacent channel signal reception storage Means C12: Neutron incident position calculation storage means

Ｆ１，Ｆ２…中性子入射位置演算記憶回路基板
Ｆ１…一方の中性子入射位置演算記憶回路基板
Ｆ２…他方の中性子入射位置演算記憶回路基板
Ｎ…中性子
Ｐ１，Ｐ２…フラットパネル型マルチアノード光電子増倍管
Ｐ１…一方のフラットパネル型マルチアノード光電子増倍管
Ｐ２…他方のフラットパネル型マルチアノード光電子増倍管
Ｐｘ，Ｐｙ…重心位置信号
Ｐｘ…Ｘ方向重心位置信号
Ｐｙ…Ｙ方向重心位置信号
Ｓ…中性子シンチレータ
ＳＫ…閾値 F1, F2 ... Neutron incident position calculation memory circuit board F1 ... One neutron incident position calculation memory circuit board F2 ... The other neutron incident position calculation memory circuit board N ... Neutron P1, P2 ... Flat panel type multi-anode photomultiplier P1 ... One flat panel type multi-anode photomultiplier tube P2 ... The other flat panel type multi-anode photomultiplier tube Px, Py ... center of gravity position signal Px ... X direction center of gravity position signal Py ... Y direction center of gravity position signal S ... neutron scintillator SK ... Threshold

Ｕ…中性子入射位置検出装置
Ｕ１…中性子入射位置検出器
Ｕ３…中性子入射位置表示装置
Ｕ３ａ…表示制御装置
Ｕ３ｂ…表示器
Ｕ４…中性子発生器 U ... Neutron incident position detector U1 ... Neutron incident position detector U3 ... Neutron incident position display device U3a ... Display controller U3b ... Display U4 ... Neutron generator

ＶＬR1…ラストダイノード信号用第１記憶媒体
ＶＬR2…ラストダイノード信号用第２記憶媒体
ＶＲ１…接続チャネル信号用第１記憶媒体
ＶＲ２…接続チャネル信号用第２記憶媒体 VLR1 ... first dynode signal first storage medium VLR2 ... last dynode signal second storage medium VR1 ... connection channel signal first storage medium VR2 ... connection channel signal second storage medium

Claims

A neutron incident position detection apparatus having the following constituent elements (A01) to (A05).
(A01) A neutron scintillator that has a flat neutron incident surface on which neutrons are incident, emits photoelectrons when neutrons are incident on the neutron incident surfaces, and a current corresponding to the amount of incident photoelectrons when the photoelectrons are incident A plurality of channels that output rectangular photoelectron detection regions closely arranged in a grid pattern in an XY plane including orthogonal X-axis and Y-axis, and closely aligned in the XY plane. A neutron incident position detector having a plurality of flat panel type multi-anode photomultiplier tubes arranged
(A02) An incident position of the neutron according to the amount of photoelectrons incident on each of the plurality of flat panel type multi-anode photomultiplier tubes provided corresponding to each of the plurality of flat panel type multi-anode photomultiplier tubes. A plurality of neutron incident position calculation storage circuit boards having neutron incident position calculation storage means for calculating and storing
(A03) A plurality of connection channel signal transmission paths for connecting the plurality of flat panel type multi-anode photomultiplier tubes and the corresponding plurality of neutron incident position calculation storage circuit boards, respectively, Each of the plurality of connection channel signal transmission paths for transmitting a connection channel signal, which is an output signal of each of the plurality of channels of the panel type multi-anode photomultiplier tube, to each of the neutron incident position calculation storage circuit boards,
(A04) Neutron incident position calculation storage circuit boards connected to the plurality of flat panel type multi-anode photomultiplier tubes arranged in close proximity to each other in the XY plane via the connection channel signal transmission lines And the other flat panel type multi-anode of the connection channel signals of the flat panel type multi-anode photomultiplier tube connected to one neutron incident position calculation storage circuit board An adjacent channel signal transmission path for transmitting an adjacent channel signal output from a channel adjacent to the photomultiplier tube from the one neutron incident position calculation storage circuit board to the other neutron incident position calculation storage circuit board, and the other neutron The flat panel type multi-anode photomultiplier tube connected to the incident position calculation storage circuit board The adjacent neutron incident position calculation storage circuit board outputs the adjacent channel signal output by the channel adjacent to the one flat panel type multi-anode photomultiplier tube among the continuous channel signals. The adjacent channel signal transmission path having an adjacent channel signal reception path for receiving from,
(A05) Connection channel signal reception storage means for receiving and storing the connection channel signal from each corresponding connection channel signal transmission path, and adjacent channel signal transmission means for transmitting the adjacent channel signal from the adjacent channel signal transmission path And an adjacent channel signal reception storing means for storing the adjacent channel signal received from the adjacent channel signal receiving path, and a channel that outputs a maximum output signal from the connection channel signal and the adjacent channel signal, and A neutron incident position signal that is an incident position of a neutron incident on the neutron incident surface is calculated from the output signal of the maximum channel that is the specified channel and the peripheral channel that is a plurality of channels adjacent to the periphery of the maximum channel. Each of the plurality of neutron incident positions having the neutron incident position calculation storage means for storing Arithmetic memory circuit board.

The neutron incident position detection apparatus according to claim 1, comprising the following constituent elements (A06) to (A08).
(A06) A plurality of last dynode signal transmission lines respectively connecting the plurality of flat panel type multi-anode photomultiplier tubes and the corresponding plurality of neutron incident position calculation storage circuit boards. Each of the plurality of last dynode signal transmission paths for transmitting a last dynode signal, which is the sum of output signals of each of a plurality of channels of the panel type multi-anode photomultiplier tube, to each of the neutron incident position calculation storage circuit boards,
(A07) A storage transmission instruction signal transmission path for connecting the one neutron incident position calculation storage circuit board and the other neutron incident position calculation storage circuit board, and is receiving when the last dynode signal is received A storage transmission instruction signal, which is a signal for instructing transmission of the adjacent channel signal among the connection channel signals stored and stored, is transmitted from the one neutron incident position calculation storage circuit board. A memory transmission instruction signal transmission path for transmitting to the other neutron incident position calculation memory circuit board, and the one neutron incident position calculation memory circuit board receiving the memory transmission instruction signal from the other neutron incident position calculation memory circuit board The storage transmission instruction signal transmission path having an adjacent storage transmission instruction signal reception path,
(A08) Last dynode signal reception storage means for receiving and storing the last dynode signal from each corresponding last dynode signal transmission path, and a storage transmission instruction for transmitting the storage transmission instruction signal from the storage transmission instruction signal transmission path A signal transmission means, a storage transmission instruction signal reception means for receiving the storage transmission instruction signal from the adjacent storage transmission instruction signal reception path, and the receiving of the last dynode signal or the storage transmission instruction signal when the last dynode signal or the storage transmission instruction signal is received. A plurality of neutron incident position calculation storage circuit boards having connection channel signal storage start means for starting storage of connection channel signals;

The neutron incident position detection device according to claim 2, comprising the following constituent element (A09).
(A09) A last dynode signal that detects a peak value that is larger than the immediately preceding value and the immediately following value among the values of the last dynode signal received from each corresponding last dynode signal transmission path and stores them for a certain period of time. Peak value detection storage means, and last dynode signal minimum value detection storage means for detecting a minimum value among the values of the last dynode signal received every preset period and storing them until the preset period. The last dynode signal receiving storage means having the difference value as a value of the last dynode signal when a difference value between the peak value and the minimum value is larger than a preset threshold value When the difference value stored by the signal reception storage means and the last dynode signal reception storage means is received The connection channel signal storage starting means for starting the storage of the connection channel signal in the receiver.

The neutron incident position detection apparatus according to claim 3, comprising the following constituent (A010):
(A010) First minimum dynode signal minimum value detection storage means for detecting the minimum value of the last dynode signal and storing it in the first storage medium for the last dynode signal for a preset period; and the minimum value of the last dynode signal And a second last dynode signal minimum value detection storage means for storing the last dynode signal minimum value detection storage means in the second storage medium for the last dynode signal for the preset period, The time when the first last dynode signal minimum value detection storage means elapses for a preset time period and the time when the second last dynode signal minimum value detection storage means elapses for the preset time period elapses the detection. The first last load is executed in parallel with the difference from the restart time always being half the preset period. The minimum value detected by the node signal minimum value detection storage means is the first last dynode signal minimum value, and the minimum value detected by the second last dynode signal minimum value detection storage means is the second last dynode signal minimum value. The last dynode signal minimum value detection storage means for comparing the first last dynode signal minimum value with the second last dynode signal minimum value and detecting and storing a smaller value as the minimum value.

The neutron incident position detection apparatus according to any one of claims 1 to 4, comprising the following constituent elements (A011) to (A013).
(A011) The plurality of basic clock oscillation circuits that oscillate a basic clock, and the adjacent channel signal transmission clock oscillation circuit that oscillates an adjacent channel signal transmission clock at a cycle that is an integer multiple of 3 or more of the cycle of the basic clock. Each neutron incident position calculation memory circuit board,
(A012) An adjacent channel signal transmission clock transmission line for connecting the one neutron incident position calculation storage circuit board and the other neutron incident position calculation storage circuit board, wherein the adjacent channel signal transmission clock oscillation circuit includes: An adjacent channel signal transmission clock transmission path for transmitting the oscillating adjacent channel signal transmission clock from the one neutron incident position calculation storage circuit board to the other neutron incident position calculation storage circuit board, and the adjacent channel signal transmission The adjacent channel signal transmission clock transmission path, wherein the one neutron incidence position calculation storage circuit board receives an adjacent channel signal transmission clock reception path from which the one neutron incident position calculation storage circuit board receives the clock;
(A013) Adjacent channel signal transmission clock transmission means for transmitting the adjacent channel signal transmission clock from the adjacent channel signal transmission clock transmission path, and the adjacent channel signal transmission clock from the adjacent channel signal transmission clock reception path Adjacent channel signal transmission clock receiving means, the adjacent channel signal transmission clock transmitted from the adjacent channel signal transmission clock transmission path, and the adjacent channel signal transmission received from the adjacent channel signal transmission clock reception path. The adjacent channel signal transmitting means for transmitting the adjacent channel signal from the adjacent channel signal transmission path at a period in which synchronization with the clock for transmission is possible, and the adjacent channel signal transmitted from the clock transmission path for adjacent channel signal transmission wherein the transmission clock adjacent channel The adjacent channel signal receiving memory means for said at cycle synchronization possible range of the adjacent channel signal transmission clock from the adjacent channel signal receiving path adjacent channel signal to receive and store received from No. transmission clock reception path A plurality of neutron incident position calculation storage circuit boards.

The neutron incident position detection apparatus according to any one of claims 1 to 5, comprising the following constituent element (A014).
(A014) a connection channel signal maximum value detection storage means for detecting a maximum value of the connection channel signals received from the corresponding connection channel signal transmission paths and storing them for a preset period; The connection channel signal reception storage means comprising: a connection channel signal minimum value detection storage means for detecting a minimum value of the connection channel signals received within a period and storing the minimum value for a preset period. The connection channel signal reception storage means for storing a difference value between the maximum value and the minimum value of the channel signal as the value of the connection channel signal.

The neutron incident position detection apparatus according to claim 6, comprising the following constituent element (A015).
(A015) First connection channel signal minimum value detection storage means for detecting the minimum value of the connection channel signal and storing it in the first storage medium for connection channel signal for a preset period, and the minimum of the connection channel signal Said connection channel signal minimum value detection storage means comprising second connection channel signal minimum value detection storage means for detecting each value and storing it in each connection channel signal second storage medium for the preset period; , The time when the first connection channel signal minimum value detection storage means passes the preset period and the detection restarts and the second connection channel signal minimum value detection storage means passes the preset period In this case, the first connection channel signal is transmitted in parallel in a state where the difference from the time for restarting the detection is always half the preset period. When the minimum value detected by the value detection storage means is the first connection channel signal minimum value, and the minimum value detected by the second connection channel signal minimum value detection storage means is the second connection channel signal minimum value The connection channel signal minimum value detection storage means for comparing the first connection channel signal minimum value with the second connection channel signal minimum value and detecting and storing a smaller value as the minimum value.

The neutron incident position detection device according to any one of claims 1 to 7, comprising the following constituent element (A016).
(A016) The connection channel signal reception storage means for storing the connection channel signal received from each corresponding connection channel signal transmission path within a preset time after starting to store, and the adjacent channel signal transmission path The adjacent channel signal transmitting means for transmitting the adjacent channel signal within a preset time, and the adjacent channel signal for storing the adjacent channel signal received from the adjacent channel signal receiving path within a preset time Reception storage means.

The neutron incident position detection apparatus according to any one of claims 1 to 8, comprising the following constituent element (A017).
(A017) The connection channel signal reception storage means having connection channel signal correction means for correcting the connection channel signal when storing the connection channel signal received from each corresponding connection channel signal transmission line.

The neutron incident position detection apparatus according to any one of claims 1 to 9, comprising the following constituent element (A018).
(A018) When storing the connection channel signal received from each of the corresponding connection channel signal transmission paths, the adjacent channel signal is rearranged from the adjacent channel signal transmission path so as to be easily calculated and stored. Connection channel signal reception storage means.

The neutron incident position detection apparatus according to any one of claims 1 to 10, comprising the following constituent elements (A019).
(A019) The neutron incident position calculation storage means for calculating and storing a gravity center position signal that is the neutron incident position signal from the maximum channel and the surrounding channel specified by the connection channel signal and the adjacent channel signal. The peripheral channel adjacent to the X direction and the −X direction with the maximum channel as the center is the X direction peripheral channel, and the peripheral channel adjacent to the Y direction and the −Y direction with the maximum channel as the center is the Y direction peripheral channel, Obtained by obtaining the center-of-gravity position from the X-direction center-of-gravity position signal obtained from the output signals of the maximum channel and the X-direction surrounding channel, and the output position signals of the maximum channel and the Y-direction surrounding channel. The neutron for calculating and storing the center-of-gravity position signal having a Y-direction center-of-gravity position signal Morphism position calculation storage means.

The neutron incident position detecting device according to any one of claims 1 to 11, comprising the following constituent elements (A020) and (A021).
(A020) a display control device connected to each of the plurality of neutron incidence position calculation storage circuit boards, and a neutron incidence position display device having a display connected to the display control device,
(A021) The display control device that displays the neutron incident surface and the incident position of neutrons on the neutron incident surface on the display.

The neutron incident position detection apparatus according to any one of claims 1 to 12, comprising the following constituent element (A022).
(A022) A plurality of connection channel signal transmission cables forming the plurality of connection channel signal transmission lines.

The neutron incident position detection apparatus according to any one of claims 1 to 13, comprising the following constituent element (A023).
(A023) An adjacent channel signal transmission cable forming the adjacent channel signal transmission path.

The neutron incident position detector according to any one of claims 2 to 14, comprising the following constituent elements (A024) and (A025).
(A024) A plurality of last dynode signal transmission cables forming the plurality of last dynode signal transmission lines,
(A025) A storage transmission instruction signal transmission cable forming the storage transmission instruction signal transmission path.

The neutron incident position detection apparatus according to claim 5 , comprising the following constituent element (A026).
(A026) An adjacent channel signal transmission clock transmission cable forming the adjacent channel signal transmission clock transmission path.

The neutron incident position detection apparatus according to any one of claims 1 to 16, comprising the following constituent elements (A027).
(A027) The neutron incident position detector having a plurality of the neutron scintillators.

The neutron incident position detection apparatus according to any one of claims 1 to 17, comprising the following constituent element (A028).
(A028) A neutron generator for generating neutrons incident on the flat neutron incident surface.