JP4656196B2 - インダクタおよびフィルタ - Google Patents

Description

この発明は、たとえばマイクロ波帯やミリ波帯における無線通信や電磁波の送受信に利用される、インダクタおよびフィルタに関するものである。

電極を部分的に基板から浮かせたブリッジ構造のインダクタが利用されることがある（例えば、特許文献１および２参照。）。

特許文献１に記載されたインダクタは、断面凸形状の導体パターンを基板から浮き上がらせて形成して、導体パターンの断面積を増大させたブリッジ構造を採用している。

特許文献２に記載されたインダクタは、第1層の導体パターンと第２層の導体パターンとを基板上に積層し、第1層の導体パターンと第２層の導体パターンとを直列に接続したブリッジ構造を採用している。

これらのインダクタは、理想的にはインダクタンス成分のみを備えるべきであるが、現実の回路では抵抗成分を有し抵抗損失が生じる。純粋なインダクタに近いほどインダクタの特性値であるＱ値は大きく、Ｑ値が大きいインダクタが望ましい。インダクタのＱ値は、使用する周波数（角周波数ω）とインダクタンス成分Ｌと抵抗成分ｒとから以下の式で表される。
Ｑ=ωＬ／ｒ
特許第３４５０７１３号公報 特開２００７−６７２３６号公報

マイクロ波・ミリ波帯などの高周波帯においては、導体内での電流分布（表皮効果）が顕著に現れ、電極の表皮効果の影響によりインダクタの抵抗成分が増大する。例えば２ＧＨｚ帯で金電極を使用した場合の表皮深さはδｓ=１．７μｍであり一般的なメッキによる電極厚さ（例えば約６μｍ以上）より小さいため、電極表面の厚み１．７μｍの部分に電流が集中して、インダクタの抵抗成分ｒは増大する。

特許文献１では導体の断面積を大きくしているが、高周波帯では導体の断面積を大きくしても表皮効果によって抵抗成分ｒはあまり抑制できず、インダクタのＱ値はあまり改善されない。

特許文献２では、第1層の導体パターンと第２層の導体パターンとを直列に接続することで合成のインダクタンスＬを増大させてインダクタのＱ値を改善することができる。しかし、この構成では、寄生容量を抑えるためにコイル間に大きなエア間隔が必要で、上段のコイルを電極厚に比べて極めて高い位置に配置しなければならず、小型化（低背化）が難しい。さらには、上段のコイルは一個所でしか下段のコイルに接続できず構造強度を確保できない。

この発明の目的は、高い構造強度と高いＱ値とを有するインダクタを提供することと、そのインダクタを備えるフィルタとを提供することにある。

この発明のインダクタは、第１のブリッジ電極と第２のブリッジ電極とを備える。第１のブリッジ電極は、基板上の複数の支持位置の間に、基板から浮き上がる状態で架設される。第２のブリッジ電極は、第１のブリッジ電極上の複数の支持位置の間に、第１のブリッジ電極から浮き上がる状態で架設される。

この構成では、第１および第２のブリッジ電極が並列に接続されることにより、第１および第２のブリッジ電極の合計の表面積が増加する。したがって表皮効果が生じても電流集中は緩和され、抵抗成分の増大が抑制されてインダクタのＱ値は改善される。また、第１および第２のブリッジ電極が複数の支持位置で支持されるため、構造強度が高まる。
また、第２のブリッジ電極の支持位置が、第１のブリッジの支持位置からずれることにより、第２のブリッジ電極の支持位置上面での形状を平坦化できる。第２のブリッジ電極の支持位置上面での形状が、基板側へ大きく沈み込むような形状であれば、その周辺での電極表面同士が近づいて放射電磁界が集中して放射損失が大きくなるが、平坦であればそのような損失を抑制できる。

第１および第２のブリッジ電極は、インダクタ使用周波数における表皮深さよりも電極厚が大きくてもよい。仮に１段のブリッジ電極のみでインダクタを構成した場合には、その電極厚をインダクタの使用周波数における表皮深さよりも大きくしたとしても、表皮効果によってインダクタのＱ値の向上効果が低減する。しかしながら、本構成では表面積が広く電流集中が緩和されるため、Ｑ値の高いインダクタが得られる。

基板は、ＧａＡｓ基板であると好適である。ＧａＡｓ基板はｔａｎδが小さく、基板による損失を抑制できる。

この発明のフィルタは、上述のインダクタを備えると好適である。これにより、インダクタの抵抗成分を抑制して、挿入損失の小さなフィルタを構成できる。

この発明によれば、第1のブリッジと第２のブリッジとを並列に接続するので、高周波帯において電流集中が緩和され、高いＱ値のインダクタを、高強度に構成できる。

図１は本発明の理解の参考となる基本形態に係るインダクタの構成を示す図であり、（Ａ）は上面図、（Ｂ）はＢ−Ｂ断面図、（Ｃ）は基板表面の平面図である。
このインダクタ１０は、２ＧＨｚ帯で利用するものであり、基板１と樹脂層８とインダクタ部７と端子電極６Ａ，６Ｂとを備える。ここでは基板１として、比誘電率ε_r＝１２．９、誘電正接tanδ＝２．４×１０^-4、基板厚み１００μｍのＧａＡｓ半導体基板を使用している。インダクタ部７は、上面形状が内径約３００μｍ、巻き数１．５、電極幅約３０μｍのスパイラル状に構成した導体パターンからなる。樹脂層８は、ポリイミド（ＰＩ）やベンゾシクロブテン（ＢＣＢ）などの絶縁性樹脂材料であり、基板１の表面のインダクタ部７の形成領域を含む範囲に厚み約２５μｍで形成している。端子電極６Ａ，６Ｂは、インダクタ部７の両端に接続して形成している。

図２はインダクタ１０のインダクタ部７の構成を示す図であり、（Ａ）はインダクタ部７の拡大平面図、（Ｂ）はインダクタ部７のＢ−Ｂ断面図、（Ｃ）はインダクタ部７のＣ−Ｃ断面図、（Ｄ）はインダクタ部７のＤ−Ｄ断面図である。

インダクタ部７は、基板１に対して垂直な方向に積層されたブリッジ部１２とブリッジ部１３とを備える。ブリッジ部１２，１３はそれぞれ電極厚み約６μｍ、エア間隔は平均約４μｍであり、シード層１２Ａ，１３Ａとメッキ層１２Ｂ，１３Ｂとを備える。シード層１２Ａ，１３Ａとメッキ層１２Ｂ，１３Ｂとは、フォトリソグラフィ等の薄膜微細加工プロセスを利用して構成されていて、シード層１２Ａ，１３Ａはチタン等で組成され、メッキ層１２Ｂ，１３Ｂはσ＝４．１×１０^７Ｓ／ｍの金から組成されている。

ブリッジ部１３は支持位置１１においてブリッジ部１２に導通し、その他の位置でブリッジ部１２から浮き上がる電極構造である。ブリッジ部１２は支持位置１１において基板上に接続され、その他の位置で基板１から浮き上がる電極構造である。ここでは、支持位置１１には略円柱形状に立設するポストを構成していて、その径３０μｍである。

このインダクタ１０では、ブリッジ部１２，１３の電極厚は約６μｍであるが、２ＧＨｚ帯での金の表皮深さはδｓ=１．７μｍであるので、表皮効果により、ブリッジ部１２，１３それぞれの表面近傍に集中して電流が流れる。

しかしながら、インダクタのＱ値はインダクタの表面積に依存し、ブリッジ部１２，１３は並列に接続されてブリッジ部１２，１３の合計の表面積が広いため、電流はブリッジ部１２，１３それぞれに分散して流れ、表皮効果による電流集中が抑制される。したがって、表皮効果による端子電極６Ａ，６Ｂ間の抵抗の増大を抑えて、インダクタのＱ値を高く維持できる。

また、ブリッジ部１２，１３をそれぞれ複数の支持位置１１で支持するので、平面内の同一点では同電位となり、寄生容量は発生しない。そのため、ブリッジ部１２，１３のエア間隔を、電極幅、電極厚、支持位置の径に比べて小さくしても、ブリッジ部１２，１３間の寄生容量は増大しない。また、ブリッジ部１２，１３をそれぞれ複数の支持位置１１で支持するので、ブリッジ部１２，１３の強度が確保できる。

また、本構成ではインダクタの高Ｑ化が実現できるため、スパイラルインダクタの内径や電極幅を大きくしなくても、所望の高いＱ値を実現できる。このため、スパイラルインダクタの内径や電極幅を大きくすることにより高Ｑ化が実現する構成に比べて、インダクタの占有面積を抑制でき、インダクタの小型化が実現できる。

なお、本実施形態ではインダクタ部７の上面形状をスパイラル状とした例を示したが、その巻き数や内径、電極幅、電極厚み、エア間隔は、必要なインダクタンス値、寸法制約などに応じて変更しても良い。また、インダクタの上面形状は、多角形ライン状や、直線ライン状であっても良い。また、ブリッジ部の段数は２段以外にも、３段や４段としても良い。

また、基板１は、ＧａＡｓ基板の他にも、Ｓｉ基板、Ｓｉ基板上に高抵抗処理を施した高抵抗Ｓｉ基板、ＳｉＯ_２基板、ガラス基板、Ａｌ_２Ｏ_３（アルミナ、サファイア）基板など薄膜プロセスが使用できる基板であればよい。また、樹脂層８は必ずしも設けなくてもよい。

次に、本発明に係る構成によるＱ値を比較例と比べるために行ったシミュレーションについて説明する。

図３は、インダクタのＱ値に関するシミュレーション結果を示す図であり、（Ａ）はシミュレーションに用いたインダクタの上面図、（Ｂ）は同インダクタのＱ値の周波数特性を示す図である。

シミュレーションではインダクタの巻き数を０．５とし、巻き数の他の設定は第1の実施形態と同様とし、以下の５例のＱ値を測定した。
比較例１：１層のベタ電極（電極厚：６μｍ）
比較例２：１層のブリッジ電極（電極厚：６μｍ）
比較例３：１層のブリッジ電極（電極厚：１２μｍ）
本構成例１：２層のブリッジ電極（電極厚：６μｍ）
本構成例２：３層のブリッジ電極（電極厚：６μｍ）
シミュレーションの結果、２ＧＨｚでのＱ値は以下の通りであった。

比較例１：Ｑ＝２７
比較例２：Ｑ＝２８
比較例３：Ｑ＝３０
本構成例１：Ｑ＝３５
本構成例２：Ｑ＝３４
本構成例１および２では、インダクタのＱ値を比較例に比べて２５％以上改善できた。また、本構成例２は、ブリッジ電極の断面積が同一である比較例３に対しても、インダクタのＱ値を約１７％改善できた。以上のシミュレーション結果からも、本発明の効果によって、インダクタのＱ値を改善できることが確認できた。

次に、本発明の実施形態を説明する。

図４は、実施形態に係るインダクタの構成を示す図であり、（Ａ）は上面図、（Ｂ）はＢ−Ｂ断面図、（Ｃ）はＣ−Ｃ断面図、（Ｄ）はＤ−Ｄ断面図である。ここでは、上述の構成と同じ構成には、同一の符号を付して説明を省く。

本実施形態のインダクタ２０は、上段のブリッジ部２３の、下段のブリッジ部１２との接続位置が、前述のインダクタ１０と相違する。

具体的には、ブリッジ部２３は支持位置２１においてブリッジ部１２に導通し、その他の位置でブリッジ部１２から浮き上がる電極構造である。ブリッジ部２３の支持位置２１は、ブリッジ部１２の支持位置１１上からずれていて、支持位置２１には径３０μｍの略円柱形状のポストを構成している。

このインダクタ２０は、メッキプロセスを含む以下の概略のプロセスにより製造する。
プロセス１：まず基板１上にレジストを形成し、露光およびレジスト除去により支持位置１１に開口を設ける。
プロセス２：次にレジスト上および開口内にブリッジ部１２となるメッキ電極を形成する。
プロセス３：次にその上にさらにレジストを形成し、露光およびレジスト除去により支持位置２１に開口を設ける。

プロセス４：次にレジスト上および開口内にブリッジ部２３となるメッキ電極を形成する。

以上の概略のプロセスにより、インダクタ２０のブリッジ部１２およびブリッジ部２３が形成される。

この場合、プロセス２により形成されるブリッジ部１２の、支持位置１１上面が周囲に比べて基板側に沈み込む。また、プロセス４により形成されるブリッジ部２３の、支持位置２１上面も周囲に比べて基板側に沈み込む。仮に、支持位置１１と支持位置２１とをずらしていなければ、ブリッジ部２３の上面は極めて大きく沈み込み、電極表面の不連続性が大きくなる。すると、この位置で部分的に電極表面同士が近づいて放射電磁界の集中が生じて放射損失が大きくなる。そこで、本実施形態では支持位置２１を支持位置１１からずらすことで、ブリッジ部２３の上面を平坦化して放射損失を低減し、インダクタを高Ｑ化する。

また、プロセス３における露光時に、ブリッジ部１２上面の沈み込んだ位置でレジストを開口する場合、ブリッジ部１２上面の沈み込みにより焦点距離がズレて、露光不足もしくは過剰露光になる虞がある。すると、ブリッジ部１２およびブリッジ部２３の接続不良や不要短絡が生じる場合があるが、本実施形態のように支持位置１１と支持位置２１とをずらすことにより、支持位置２１がブリッジ部１２の平坦な上面部分に形成されることになり、上記の不良発生が軽減できる。

次に、実施形態に係るフィルタの構成を図５を基に説明する。

図５（Ａ）は、本実施形態のフィルタの回路図であり、同図（Ｂ）は同フィルタの周波数特性を説明する図である。

このフィルタは、容量Ｃ１〜Ｃ６とインダクタンスＬ１〜Ｌ３とから構成される。容量Ｃ４とインダクタンスＬ１とは入力段のＬＣ並列共振回路を構成する。容量Ｃ５とインダクタンスＬ２とは中間段のＬＣ並列共振回路を構成する。容量Ｃ６とインダクタンスＬ３とは出力段のＬＣ並列共振回路を構成する。また、入力段のＬＣ並列共振回路と中間段のＬＣ並列共振回路とは相互容量Ｃ１で結合する。中間段のＬＣ並列共振回路と出力段のＬＣ並列共振回路とは相互容量Ｃ２で結合する。入力段のＬＣ並列共振回路と出力段のＬＣ並列共振回路とは飛び結合容量Ｃ３で結合する。

ここで、フィルタの通過特性Ｓ２１のシミュレーション結果を図５（Ｂ）に示す。同図中には、インダクタンスＬ１〜Ｌ３として高Ｑ（Ｑ＝４０）のインダクタを使用した場合を実線で示し、インダクタンスＬ１〜Ｌ３として比較対象の低Ｑ（Ｑ＝３０）のインダクタを使用した場合を波線で示している。

高Ｑのインダクタを使用したフィルタは、通過帯域内の２．５ＧＨｚの挿入損失が−１．５１ｄＢ、２．７ＧＨｚの挿入損失が−１．３１ｄＢであり、低Ｑのインダクタを使用したフィルタは、通過帯域内の２．５ＧＨｚの挿入損失が−２．３３ｄＢ、２．７ＧＨｚの挿入損失が−１．８３ｄＢであった。これにより、高Ｑのインダクタを使用したフィルタでは挿入損失が小さいことが確認できる。また、通過帯域の下限が本構成例と比較例とでほぼ等しく、高Ｑのインダクタを使用した場合フィルタのＱ値が高いことが確認された。

また、同フィルタでは入出力段の共振回路間での飛び結合により、通過帯域の低域側に減衰極が生じるが、この減衰極（約２．１７ＧＨｚ）での減衰量は、高Ｑのインダクタを使用した例が−２７．２７ｄＢで、低Ｑのインダクタを使用した例が−２３．９７ｄＢと、高Ｑのインダクタの採用により深くなることも確認された。

以上のことから、インダクタンスＬ１〜Ｌ３を本発明のインダクタにより構成して、高Ｑのインダクタとすることで、インダクタンスＬ１〜Ｌ３における導体損を低減して、フィルタの挿入損失を抑制可能なことが確認できた。

基本構造に係るインダクタの構成を示す図である。 同インダクタのインダクタ部の構成を示す図である。 シミュレーションを説明する図である。 本発明の実施形態に係るインダクタの構成を示す図である。 本発明の実施形態に係るフィルタを説明する図である。

１…基板
６Ａ，６Ｂ…端子電極
７…インダクタ部
８…樹脂層
１０，２０…インダクタ
１１．２１…支持位置
１２，１３，２３…ブリッジ部
１２Ａ，１３Ａ…シード層
１２Ｂ，１３Ｂ…メッキ層

Claims (4)

1. 基板上の複数の支持位置の間に前記基板から浮き上がる状態で架設され、前記支持位置で表面が基板側へ沈み込む形状の第１のブリッジ電極と、
   前記表面から視て前記基板上の前記第１のブリッジ電極の支持位置からずれる前記第１のブリッジ電極上の複数の支持位置の間に、前記第１のブリッジ電極に導通して浮き上がる状態で架設される第２のブリッジ電極と、
   を備えるインダクタ。
2. 前記第１および第２のブリッジ電極は、インダクタ使用周波数における表皮深さよりも電極厚が大きい、請求項１に記載のインダクタ。
3. 前記基板は、ＧａＡｓ半導体基板である請求項１または２に記載のインダクタ。
4. 請求項１〜３のいずれかに記載のインダクタを備えたフィルタ。

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