JP4657571B2 - 半導体素子の金属配線形成方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の金属配線形成方法に関し、特に、イオン金属プラズマ(Ion Metal Plasma;ＩＭＰ)方式を用いた障壁金属層形成方法に関する。
【０００２】
【従来の技術】
最近、半導体素子において信号伝達及び電源印加などの目的で使用される金属配線は、素子の集積度増加によって配線自体の線幅及び配線間の間隔が段々狭くなっている。このような趨勢に伴って、金属配線形成方法も様々に試みられている。金属配線の材料としてはアルミニウム（Ａｌ）、銅（Ｃｕ）及びこれらの合金層が主に使用されている。所定の接合部を露出させるコンタクトホール内に金属配線材料を埋め込んで、所望の厚さ及び幅を有する金属配線を形成する。また、金属配線材料の不良なコンタクトホール埋め込み特性を改善するためにコンタクトホール内にタングステンプラグ(W plug)を形成した後、その上部に金属配線を形成する。
【０００３】
ところが、この場合、コンタクトホールの底面部においてアルミニウム金属層またはタングステンプラグと半導体基板のシリコンが反応して接合スパイキング(junction spiking)現象が発生する。このような接合スパイキングは半導体素子の電気的特性及び信頼性を低下させる原因として作用する。従って、このような接合スパイキング現象を防止するために、層間絶縁膜(Inter Layer Dielectric;ＩＬＤ)をエッチングして形成し、タングステン層によって埋め込まれるコンタクトホールの内部表面上に、半導体基板のシリコンイオンがタングステン層へ拡散することを防止するための障壁金属層(Barrier Metal;Ｂ／Ｍ)を形成する。このような障壁金属層はチタニウムＴｉとチタニウム窒化膜ＴｉＮの積層構造からなる。
【０００４】
Ｔｉ／ＴｉＮからなる積層構造で障壁金属層を形成する方法には、コンベンショナル(Conventional)Ｔｉ／ＴｉＮ、視準法(Collimated)Ｔｉ／コンベンショナルＴｉＮ方法、ＩＭＰ Ｔｉ／化学気相成長(Chemical Vapor Deposition;ＣＶＤ)ＴｉＮ方法、ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ（但し、ＡＣバイアス電力を加えない）またはＩＭＰ Ｔｉ／視準法ＴｉＮ方法が広く使用されている。
【０００５】
図１はコンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法を用いて障壁金属層を形成する場合に得られる障壁金属層のプロファイルを示す断面図である。
【０００６】
図１を参照すると、コンベンショナルＴｉ／ＴｉＮ方法の場合、ゲート及び接合領域を含んだ所定のメモリセル及びトランジスタが形成された半導体基板１０上に層間絶縁膜１２を形成した後、フォトリソグラフィ(Photolithography)及びエッチング工程を行って半導体基板１０の所定の部位がオープン(open)されるようにコンタクトホール１４を形成する。次に、アルゴンＡｒガスを用いてＴｉ／ＴｉＮ膜１６ａ及び１６ｂを打って蒸着するコンベンショナル方式でコンタクトホール１４を含んだ全体構造上にＴｉ膜及びＴｉＮ膜１６ａ及び１６ｂを順次蒸着して障壁金属層１６を形成する。一方、視準法Ｔｉ／コンベンショナルＴｉＮ方法の場合、半導体基板１０にコンタクトホール１４を形成した後、アルゴンガスを用いてＴｉを打って蒸着するが、アルゴンガスによって直進性を有するＴｉ粒子のみを蒸着させる視準法を用いてＴｉ膜１６ａを形成する。次に、コンベンショナル方式でＴｉ膜１６ａ上にＴｉＮ膜１６ｂを蒸着して障壁金属層１６を形成する。
【０００７】
上述したように、コンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法を用いる場合、障壁金属層１６は、半導体素子の集積度の増加によって層間絶縁膜１２に形成されたコンタクトホール１４の大きさが減少することにより、コンタクトホール１４の底面部の角部位Ａ１で十分なＴｉ膜１６ａのステップカバレッジ(Step coverage)特性が得られないため、コンタクト抵抗が増加して半導体素子の欠陥を誘発するという問題点が発生する。また、ＴｉＮ膜１６ｂの場合にも、コンタクトホール１４の底面部の角部位Ａｌで十分なステップカバレッジ特性が得られず、コンタクトホール１４の内部表面上に形成されたＴｉＮ膜１６ｂの側面上部におけるオーバーハング(Overhang)現象によって後続のタングステン層（図示せず）埋め込み時に内部にキーホール(key hole)が発生して素子の電気的特性及び信頼性が低下するという問題点が発生する。
【０００８】
従って、コンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法は、図３に示した「Ａ３」部位の如くコンタクトホール底面の角部位でＴｉ／ＴｉＮ膜のステップカバレッジが脆弱であって、タングステン蒸着時にフッ素(Fluorine;Ｆ)イオンが半導体基板のシリコンイオンと反応してタングステンが半導体基板に浸透するという問題が発生する。また、コンタクトホール底面のＴｉＳｉ２層の下部にフッ素イオンが浸透してその部位に非晶質層が形成されることにより、コンタクト抵抗の増加による素子のフェールが発生する。
【０００９】
図２はＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法とＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いて障壁金属層を形成する場合に得られる障壁金属層のプロファイルを示す断面図である。
【００１０】
図２を参照すると、ＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法は、半導体基板２０上に層間絶縁膜２２を形成した後、フォトリソグラフィ及びエッチング工程を行って半導体基板２０の所定の部位がオープン(open)されるようにコンタクトホール２４を形成する。次に、ＩＭＰ方式を用いてＴｉ膜２６ａを形成し、ＴＤＥＡＴ＋ＮＨ３ソースを用いたＣＶＤ方式でＴｉ膜２６ａ上にＴｉＮ膜２６ｂを形成した後、プラズマ処理(Plasma treatment)を行うことにより、層間絶縁膜２２に形成されたコンタクトホール２４の底面部位を結晶質化して各膜のステップカバレッジ特性を向上させる方法である。一方、ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法は、コンタクトホール２４の形成された半導体基板２０上にＩＭＰ方式でＴｉ膜２６a及びＴｉＮ膜２６ｂを順次蒸着して障壁金属層２６を形成する方法である。
【００１１】
上述したように、ＩＭＰ Tｉ／ＣＶＤ ＴｉＮ方法とＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いる場合、コンタクトホールの側壁(Side wall)が非晶質状にそのまま残り、後続の熱処理工程(Anneal)の際にコンタクトホール底面の角部位Ａ２のＴｉＮ膜２６ｂが連続的な膜を形成しなくなる。これにより、図４に示した「Ａ４」の如く後続のタングステン層蒸着時にフッ素がコンタクトホール底面の角部位に容易に浸透してフッ素イオンと半導体基板のシリコンイオンとが反応してその部位に誘電膜が形成されることにより、全体的にコンタクト抵抗が増加して素子フェールを誘発させる。また、コンタクトホールの側壁のステップカバレッジが非常に脆弱してタングステン層の蒸着時にフッ素イオンのラジカル(F-radical)が半導体基板のシリコンイオンと反応してＳｉＦ４を形成することにより、後続のタングステン層埋め込み工程を妨害する。
【００１２】
次に、上述したように、従来のコンベンショナルＴｉ／ＴｉＮ方法、視準法Ｔｉ ／コンベンショナルＴｉＮ方法及びＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法を用いる場合に発生する素子フェールを図５（ａ）及び図５（ｂ）に基づいて説明する。
【００１３】
図５（ａ）及び図５（ｂ）は、図３及び図４に示したフッ素イオンの浸透によるセル電流(Cell current)によって発生するトランスコンダクタンス（１／Ｒ）特性の悪化による素子の機能フェール(Function fail)を説明するために示す特性図である。
【００１４】
即ち、図５（ａ）に示すように、フッ素イオンの浸透によってフェールセル(FailCell;ＦＣ)が発生する場合にはセル電圧Ｖｐｘによるセルドレイン電流(Drain current)の変化が殆どなく、フッ素イオンの浸透が発生していないノーマルセル(Normal Cell;ＮＣ)の場合にはセルドレイン電流が所定のしきい値電圧で急激に変化することが分かる。一方、フッ素イオン浸透によるコンタクトホール底面のコンタクトホールの増加によってフェールセルＦＣが発生するが、セルゲート電圧をスウィーピング(sweeping)する場合、隣接したセルゲート電極に印加される電流量の変化幅が減少し、２ビットローＧＭ(Low Maximum Gradient)セルが発生する。また、図５（ｂ）に示すように、ノーマルセルＮＣの場合にはしきい値電圧が一定の範囲（４.５Ｖ〜５Ｖ）を維持し、これに対し、フェールセルＦＣの場合にはしきい値電圧が５.５Ｖから９.９Ｖまで増加することが分かる。
【００１５】
【発明が解決しようとする課題】
従って、本発明は、前記の問題点を解決するためのもので、その目的は、ＩＭＰ方式を用いたＴｉ／ＴｉＮの障壁金属層形成工程時に高い特定のＡＣバイアス電力を印加することによって、コンタクトホールの底面の角部位にＴｉ／ＴｉＮの蒸着厚さを強化して後続のタングステン層蒸着工程時にフッ素イオンが半導体基板に浸透することを防止することが可能な半導体素子の金属配線形成方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、所定の構造が形成された半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、前記コンタクトホールの内部表面上に障壁金属層をイオン金属プラズマ方式によりＴｉ膜及びＴｉＮ膜の積層構造で形成する段階であって、スパッタリングによって膜が形成される前記半導体基板からなる蒸着ターゲットに対して、チャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣ電力、ＲＦ電力及びＡＣバイアス電力をそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加する蒸着条件でもって前記Ｔｉ膜を蒸着し、次に、前記チャンバー内の条件が前記Ｔｉ膜の蒸着条件と同一の条件に維持された状態で、前記チャンバー内に追加的にＮ ２ ガスを注入して前記Ｔｉ膜上に前記ＴｉＮ膜を蒸着し、前記コンタクトホールの底面部の角部位における前記障壁金属層の厚さが底面部の中央部位よりも大きい断面凹形状のプロファイルを有する前記障壁金属層を形成する段階と、前記コンタクトホールを埋め込むようにコンタクトプラグを形成した後、全体構造上に金属配線を形成する段階と、を含んでなることを特徴とする。
【００１７】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【００１８】
図６（ａ）〜図６（ｃ）は、本発明の実施例に係る半導体素子の金属配線形成方法を説明するために示した半導体素子の断面図である。
【００１９】
図６（ａ）を参照すると、メモリセル及びトランジスタを形成するためのゲート電極及び接合領域（図示せず）が形成された半導体基板１００上に層間絶縁膜１０２を形成した後、平坦化工程（ＣＭＰ）を行って層間絶縁膜１０２を平坦化する。
【００２０】
次に、全体構造上にフォトレジストを塗布した後、フォトマスクを用いた露光工程を行って半導体基板１００の所定の部位をオープンするためのフォトレジストパターン（図示せず）を形成する。その後、フォトレジストパターンを用いたエッチング工程を行って半導体基板１００の所定の部位がオープンされるようにコンタクトホール１０４を形成する。
【００２１】
図６（ｂ）を参照すると、所定の洗浄工程を行ってコンタクトホール１０４の内部面に残在するパーティクル(Particle)を除去してコンタクトホール１０４の内部面の界面特性を向上させる。次に、後続の工程によってコンタクトホール１０４の内部表面及び層間絶縁膜１０２上にコンタクトホール１０４を埋め込むように形成される金属膜と半導体基板１００間の反応によってそれらの接合面で発生する接合スパイキング現象を防止するために、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを順次蒸着して障壁金属層１０６を形成する。
【００２２】
ここで、障壁金属層１０６は、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを単一チャンバーで蒸着して形成し、或いは２つのチャンバーでそれぞれ独立的に形成する。一般に、蒸着装備としてはＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮレシピチューニング(Recipe Tuning)を容易に使用することが可能なＡＭＡＴ社の「Endura System」を使用する。
【００２３】
この際、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを単一チャンバーで蒸着する場合、まずチャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣ電力、ＲＦ電力及びＡＣバイアス電力をそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加してＴｉ膜１０６ａを蒸着する。次に、チャンバー内の条件をＴｉ膜１０６ａの蒸着条件とほぼ同一の条件に維持する状態でチャンバー内にＮ２ガスを注入してＴｉ膜１０６ａ上にＴｉＮ膜１０６ｂを蒸着する。ＴｉＮ膜１０６ｂの蒸着工程時にチャンバー内に注入されるＮ２ガスによってチャンバーの圧力が２０〜１００ｍＴｏｒｒに維持される。ここで、Ｔｉ膜１０６ａの蒸着ターゲットを、コンタクトホール１０４の底面部を基準として５０〜１００Åとなるようにするために、半導体基板１００を基準として１００〜５００Åの厚さに蒸着する。
【００２４】
また、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを２つのチャンバーを用いて蒸着する場合、まず、第１チャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣパワー、ＲＦパワー及びＡＣバイアスパワーをそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加してＴｉ膜１０６ａを蒸着する。次に、第１チャンバーと同一の条件を有するが、追加的にＮ２ガスの注入された第２チャンバーへ半導体基板１００を移動させてＴｉ膜１０６ａ上にＴｉＮ膜１０６ｂを蒸着する。この際、第２チャンバーの圧力はＮ２ガスによって２０〜１００ｍＴｏｒｒに維持される。ここで、Ｔｉ膜１０６ａの蒸着ターゲットを、コンタクトホール１０４の底面部を基準として５０〜１００Åとなるようにするために、半導体基板１００を基準として１００〜５００Åの厚さに蒸着する。
【００２５】
一方、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを単一チャンバーで蒸着する場合、チャンバー内で最終的に蒸着される膜はＴｉ膜／ＴｉＮ膜／Ｔｉ膜からなる。これは、前ウェーハ工程時にＮ２ガスで蒸着工程を仕上げると、障壁金属層１０６を形成するためにチャンバー内へ後続のウェーハ（即ち、新しいウェーハ）が引き込まれる際、新しいウェーハ上にはＴｉ膜よりＴｉＮ膜がまず蒸着され、電気的な特性を低下させる原因になるので、これを防止するために、ＴｉＮ膜を蒸着した後、Ｎ２ガスを遮断した状態で蒸着工程を仕上げるからである。ここで、ＴｉＮ膜上に蒸着されたＴｉ膜は後続のＮ２ガスを用いた熱処理工程によってＴｉＮ膜に全て変換される。
【００２６】
図６（ｃ）を参照すると、所定の熱処理工程を行って障壁金属層１０６を熱処理した後、コンタクトホール１０４が埋め込まれるようにコンタクトホール１０４及び障壁金属層１０６上にタングステン層１０８を蒸着する。その後、図示してはいないが、タングステン層１０８は層間絶縁膜１０２上に形成されたＴｉＮ膜１０６ｂが露出されるようにエッチバックされ、その後、ＴｉＮ膜１０６ｂ及びタングステン層１０８上にアルミニウム金属膜を蒸着した状態でアルミニウム金属膜、障壁金属層１０６をパターニングして金属配線を形成する。
【００２７】
上述したように、障壁金属層１０６を形成するためのＴｉ膜１０６ａ及びＴｉＮ膜１０６ｂの蒸着工程をＩＭＰ方式で実施するが、図６（ｂ）に示した「Ｂ１」のようなプロファイルを得るためには、蒸着工程時にＡＣバイアス電力を好適な大きさ以上に印加しなければならない。ここで、上記プロファイルを得るために好適なＡＣバイアス電力を印加する理由は、障壁金属層１０６の特性を強化させるとともに、コンタクトホール１０４の底面部の角部位に形成されるＴｉＮ膜１０６ｂの厚さを厚く形成して従来の技術の問題を解決するためである。
【００２８】
このように、ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法において、ＡＣバイアス電力は障壁金属層のプロファイルを決定する重要な要素として作用するが、このようなバイアス電力の大きさによる障壁層のプロファイルの変化を図７（ａ）〜図７（ｃ）に基づいて詳細に説明すると、次の通りである。
【００２９】
図７（ａ）はＡＣバイアス電力を０〜５０Ｗで印加する場合の障壁金属層１０６のプロファイルを示す図である。図７（ａ）を参照すると、コンタクトホール１０４の底面部の角部位Ｂ２が一般的な物理気相蒸着(Physical Vapor Deposition;ＰＶＤ)法を用いた金属蒸着工程で蒸着される殆どの障壁金属層１０６のプロファイルと同一のプロファイルを有する。これにより、従来の障壁金属層と同一の問題が発生する。
【００３０】
図７（ｂ）はＡＣバイアス電力を１００〜１５０Ｗで印加する場合の障壁金属層１０６のプロファイルを示す図である。図７（ｂ）を参照すると、図７（ａ）に示すようにコンタクトホール１０４の底面部の凸状に突出する中央部位がＡＣバイアス電力を１００Ｗないし１５０Ｗに上昇させて印加することにより、図示された「Ｂ３」の如く均一の大きさで一定に形成される。
【００３１】
図７（ｃ）はＡＣバイアス電力を２００〜５００Ｗで印加する場合の障壁金属層１０６のプロファイルを示す図である。図７（ｃ）を参照すると、図７（ｂ）に示した「Ｂ３」とは異なり、コンタクトホール１０４の底面部の角部位Ｂ４が凹状に凹んだプロファイルを有する。これは、２００〜５００Ｗという高いＡＣバイアス電力によってＴｉイオンが高いエネルギーを有し、コンタクトホールの底面部のＴｉ膜またはＴｉＮ膜に衝突しながら既に蒸着された層を再蒸着(Re-sputtering)させるために、コンタクトホール１０４の底面部の角部位Ｂ４と側壁部位に障壁金属層１０６が厚く形成されるからである。すなわち、コンタクトホール１０４の内部表面上に障壁金属層１０６を形成するとき、ＡＣバイアス電力を順次増大させて好ましくは２００〜５００Ｗを印加する。その結果、コンタクトホール１０４の底面部の角部位における障壁金属層１０６の厚さが底面部の中央部位よりも大きくなるよう、断面凹形状のプロファイルを決定する。
【００３２】
【発明の効果】
本発明は、ＩＭＰ方式を用いたＴｉ／ＴｉＮの障壁金属層形成工程時にＡＣバイアス電力を増加させることにより、コンタクトホールの底面部の角部位にＴｉ／ＴｉＮの蒸着厚さを強化して後続のタングステン層蒸着工程時にフッ素イオンが半導体基板に浸透することを防止することができる。
【００３３】
また、本発明は、ＩＭＰ方式を用いた障壁金属層の形成工程時にＡＣバイアス電力を適切に調節し、有効な２００〜５００ＷのＡＣバイアス電力を印加することにより、タングステン層の蒸着工程時にフッ素イオンが半導体基板に浸透することを防止し、フッ素による素子のフェールを防止することができ、メモリ素子の特性及び収率増大を向上させることができる。
【図面の簡単な説明】
【図１】 コンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法を用いて障壁金属層を形成する場合に得られる障壁金属層のプロファイル(profile)を示す断面図である。
【図２】 ＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法とＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いて障壁金属層を形成する場合に得られる障壁金属層のプロファイルを示す断面図である。
【図３】 図１に示した障壁金属層のプロファイルによるフェールセル(Fail cell)のプロファイルを示すＴＥＭである。
【図４】 図２に示した障壁金属層のプロファイルによるフェールセルのプロファイルを示すＴＥＭである。
【図５】 図３及び図４に示したプロファイルによって発生するトランスコンダクタンス（１／Ｒ）特性の悪化による素子の機能フェールを説明するために示す特性図である。
【図６】 本発明の実施例に係る半導体素子の製造方法を説明するために示す半導体素子の断面図である。
【図７】 ＡＣバイアス電力による障壁金属層のプロファイルを示す半導体素子の断面図である。
【符号の説明】
１０、２０、１００…半導体基板
１２、２２、１０２…層間絶縁膜
１４、２４、１０４…コンタクトホール
１６ａ、２６ａ、１０６ａ…Ｔｉ膜
１６ｂ、２６ｂ、１０６ｂ…ＴｉＮ膜
１６、２６、１０６…障壁金属層
【発明の属する技術分野】
本発明は、半導体素子の金属配線形成方法に関し、特に、イオン金属プラズマ(Ion Metal Plasma;ＩＭＰ)方式を用いた障壁金属層形成方法に関する。
【０００２】
【従来の技術】
最近、半導体素子において信号伝達及び電源印加などの目的で使用される金属配線は、素子の集積度増加によって配線自体の線幅及び配線間の間隔が段々狭くなっている。このような趨勢に伴って、金属配線形成方法も様々に試みられている。金属配線の材料としてはアルミニウム（Ａｌ）、銅（Ｃｕ）及びこれらの合金層が主に使用されている。所定の接合部を露出させるコンタクトホール内に金属配線材料を埋め込んで、所望の厚さ及び幅を有する金属配線を形成する。また、金属配線材料の不良なコンタクトホール埋め込み特性を改善するためにコンタクトホール内にタングステンプラグ(W plug)を形成した後、その上部に金属配線を形成する。
【０００３】
ところが、この場合、コンタクトホールの底面部においてアルミニウム金属層またはタングステンプラグと半導体基板のシリコンが反応して接合スパイキング(junction spiking)現象が発生する。このような接合スパイキングは半導体素子の電気的特性及び信頼性を低下させる原因として作用する。従って、このような接合スパイキング現象を防止するために、層間絶縁膜(Inter Layer Dielectric;ＩＬＤ)をエッチングして形成し、タングステン層によって埋め込まれるコンタクトホールの内部表面上に、半導体基板のシリコンイオンがタングステン層へ拡散することを防止するための障壁金属層(Barrier Metal;Ｂ／Ｍ)を形成する。このような障壁金属層はチタニウムＴｉとチタニウム窒化膜ＴｉＮの積層構造からなる。
【０００４】
Ｔｉ／ＴｉＮからなる積層構造で障壁金属層を形成する方法には、コンベンショナル(Conventional)Ｔｉ／ＴｉＮ、視準法(Collimated)Ｔｉ／コンベンショナルＴｉＮ方法、ＩＭＰ Ｔｉ／化学気相成長(Chemical Vapor Deposition;ＣＶＤ)ＴｉＮ方法、ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ（但し、ＡＣバイアス電力を加えない）またはＩＭＰ Ｔｉ／視準法ＴｉＮ方法が広く使用されている。
【０００５】
図１はコンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法を用いて障壁金属層を形成する場合に得られる障壁金属層のプロファイルを示す断面図である。
【０００６】
図１を参照すると、コンベンショナルＴｉ／ＴｉＮ方法の場合、ゲート及び接合領域を含んだ所定のメモリセル及びトランジスタが形成された半導体基板１０上に層間絶縁膜１２を形成した後、フォトリソグラフィ(Photolithography)及びエッチング工程を行って半導体基板１０の所定の部位がオープン(open)されるようにコンタクトホール１４を形成する。次に、アルゴンＡｒガスを用いてＴｉ／ＴｉＮ膜１６ａ及び１６ｂを打って蒸着するコンベンショナル方式でコンタクトホール１４を含んだ全体構造上にＴｉ膜及びＴｉＮ膜１６ａ及び１６ｂを順次蒸着して障壁金属層１６を形成する。一方、視準法Ｔｉ／コンベンショナルＴｉＮ方法の場合、半導体基板１０にコンタクトホール１４を形成した後、アルゴンガスを用いてＴｉを打って蒸着するが、アルゴンガスによって直進性を有するＴｉ粒子のみを蒸着させる視準法を用いてＴｉ膜１６ａを形成する。次に、コンベンショナル方式でＴｉ膜１６ａ上にＴｉＮ膜１６ｂを蒸着して障壁金属層１６を形成する。
【０００７】
上述したように、コンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法を用いる場合、障壁金属層１６は、半導体素子の集積度の増加によって層間絶縁膜１２に形成されたコンタクトホール１４の大きさが減少することにより、コンタクトホール１４の底面部の角部位Ａ１で十分なＴｉ膜１６ａのステップカバレッジ(Step coverage)特性が得られないため、コンタクト抵抗が増加して半導体素子の欠陥を誘発するという問題点が発生する。また、ＴｉＮ膜１６ｂの場合にも、コンタクトホール１４の底面部の角部位Ａｌで十分なステップカバレッジ特性が得られず、コンタクトホール１４の内部表面上に形成されたＴｉＮ膜１６ｂの側面上部におけるオーバーハング(Overhang)現象によって後続のタングステン層（図示せず）埋め込み時に内部にキーホール(key hole)が発生して素子の電気的特性及び信頼性が低下するという問題点が発生する。
【０００８】
従って、コンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法は、図３に示した「Ａ３」部位の如くコンタクトホール底面の角部位でＴｉ／ＴｉＮ膜のステップカバレッジが脆弱であって、タングステン蒸着時にフッ素(Fluorine;Ｆ)イオンが半導体基板のシリコンイオンと反応してタングステンが半導体基板に浸透するという問題が発生する。また、コンタクトホール底面のＴｉＳｉ２層の下部にフッ素イオンが浸透してその部位に非晶質層が形成されることにより、コンタクト抵抗の増加による素子のフェールが発生する。
【０００９】
図２はＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法とＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いて障壁金属層を形成する場合に得られる障壁金属層のプロファイルを示す断面図である。
【００１０】
図２を参照すると、ＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法は、半導体基板２０上に層間絶縁膜２２を形成した後、フォトリソグラフィ及びエッチング工程を行って半導体基板２０の所定の部位がオープン(open)されるようにコンタクトホール２４を形成する。次に、ＩＭＰ方式を用いてＴｉ膜２６ａを形成し、ＴＤＥＡＴ＋ＮＨ３ソースを用いたＣＶＤ方式でＴｉ膜２６ａ上にＴｉＮ膜２６ｂを形成した後、プラズマ処理(Plasma treatment)を行うことにより、層間絶縁膜２２に形成されたコンタクトホール２４の底面部位を結晶質化して各膜のステップカバレッジ特性を向上させる方法である。一方、ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法は、コンタクトホール２４の形成された半導体基板２０上にＩＭＰ方式でＴｉ膜２６a及びＴｉＮ膜２６ｂを順次蒸着して障壁金属層２６を形成する方法である。
【００１１】
上述したように、ＩＭＰ Tｉ／ＣＶＤ ＴｉＮ方法とＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いる場合、コンタクトホールの側壁(Side wall)が非晶質状にそのまま残り、後続の熱処理工程(Anneal)の際にコンタクトホール底面の角部位Ａ２のＴｉＮ膜２６ｂが連続的な膜を形成しなくなる。これにより、図４に示した「Ａ４」の如く後続のタングステン層蒸着時にフッ素がコンタクトホール底面の角部位に容易に浸透してフッ素イオンと半導体基板のシリコンイオンとが反応してその部位に誘電膜が形成されることにより、全体的にコンタクト抵抗が増加して素子フェールを誘発させる。また、コンタクトホールの側壁のステップカバレッジが非常に脆弱してタングステン層の蒸着時にフッ素イオンのラジカル(F-radical)が半導体基板のシリコンイオンと反応してＳｉＦ４を形成することにより、後続のタングステン層埋め込み工程を妨害する。
【００１２】
次に、上述したように、従来のコンベンショナルＴｉ／ＴｉＮ方法、視準法Ｔｉ ／コンベンショナルＴｉＮ方法及びＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法を用いる場合に発生する素子フェールを図５（ａ）及び図５（ｂ）に基づいて説明する。
【００１３】
図５（ａ）及び図５（ｂ）は、図３及び図４に示したフッ素イオンの浸透によるセル電流(Cell current)によって発生するトランスコンダクタンス（１／Ｒ）特性の悪化による素子の機能フェール(Function fail)を説明するために示す特性図である。
【００１４】
即ち、図５（ａ）に示すように、フッ素イオンの浸透によってフェールセル(FailCell;ＦＣ)が発生する場合にはセル電圧Ｖｐｘによるセルドレイン電流(Drain current)の変化が殆どなく、フッ素イオンの浸透が発生していないノーマルセル(Normal Cell;ＮＣ)の場合にはセルドレイン電流が所定のしきい値電圧で急激に変化することが分かる。一方、フッ素イオン浸透によるコンタクトホール底面のコンタクトホールの増加によってフェールセルＦＣが発生するが、セルゲート電圧をスウィーピング(sweeping)する場合、隣接したセルゲート電極に印加される電流量の変化幅が減少し、２ビットローＧＭ(Low Maximum Gradient)セルが発生する。また、図５（ｂ）に示すように、ノーマルセルＮＣの場合にはしきい値電圧が一定の範囲（４.５Ｖ〜５Ｖ）を維持し、これに対し、フェールセルＦＣの場合にはしきい値電圧が５.５Ｖから９.９Ｖまで増加することが分かる。
【００１５】
【発明が解決しようとする課題】
従って、本発明は、前記の問題点を解決するためのもので、その目的は、ＩＭＰ方式を用いたＴｉ／ＴｉＮの障壁金属層形成工程時に高い特定のＡＣバイアス電力を印加することによって、コンタクトホールの底面の角部位にＴｉ／ＴｉＮの蒸着厚さを強化して後続のタングステン層蒸着工程時にフッ素イオンが半導体基板に浸透することを防止することが可能な半導体素子の金属配線形成方法を提供することにある。
【００１６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、所定の構造が形成された半導体基板上に層間絶縁膜を形成する段階と、前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、前記コンタクトホールの内部表面上に障壁金属層をイオン金属プラズマ方式によりＴｉ膜及びＴｉＮ膜の積層構造で形成する段階であって、スパッタリングによって膜が形成される前記半導体基板からなる蒸着ターゲットに対して、チャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣ電力、ＲＦ電力及びＡＣバイアス電力をそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加する蒸着条件でもって前記Ｔｉ膜を蒸着し、次に、前記チャンバー内の条件が前記Ｔｉ膜の蒸着条件と同一の条件に維持された状態で、前記チャンバー内に追加的にＮ ２ ガスを注入して前記Ｔｉ膜上に前記ＴｉＮ膜を蒸着し、前記コンタクトホールの底面部の角部位における前記障壁金属層の厚さが底面部の中央部位よりも大きい断面凹形状のプロファイルを有する前記障壁金属層を形成する段階と、前記コンタクトホールを埋め込むようにコンタクトプラグを形成した後、全体構造上に金属配線を形成する段階と、を含んでなることを特徴とする。
【００１７】
【発明の実施の形態】
以下、添付図に基づいて本発明の好適な実施例を詳細に説明する。
【００１８】
図６（ａ）〜図６（ｃ）は、本発明の実施例に係る半導体素子の金属配線形成方法を説明するために示した半導体素子の断面図である。
【００１９】
図６（ａ）を参照すると、メモリセル及びトランジスタを形成するためのゲート電極及び接合領域（図示せず）が形成された半導体基板１００上に層間絶縁膜１０２を形成した後、平坦化工程（ＣＭＰ）を行って層間絶縁膜１０２を平坦化する。
【００２０】
次に、全体構造上にフォトレジストを塗布した後、フォトマスクを用いた露光工程を行って半導体基板１００の所定の部位をオープンするためのフォトレジストパターン（図示せず）を形成する。その後、フォトレジストパターンを用いたエッチング工程を行って半導体基板１００の所定の部位がオープンされるようにコンタクトホール１０４を形成する。
【００２１】
図６（ｂ）を参照すると、所定の洗浄工程を行ってコンタクトホール１０４の内部面に残在するパーティクル(Particle)を除去してコンタクトホール１０４の内部面の界面特性を向上させる。次に、後続の工程によってコンタクトホール１０４の内部表面及び層間絶縁膜１０２上にコンタクトホール１０４を埋め込むように形成される金属膜と半導体基板１００間の反応によってそれらの接合面で発生する接合スパイキング現象を防止するために、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを順次蒸着して障壁金属層１０６を形成する。
【００２２】
ここで、障壁金属層１０６は、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを単一チャンバーで蒸着して形成し、或いは２つのチャンバーでそれぞれ独立的に形成する。一般に、蒸着装備としてはＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮレシピチューニング(Recipe Tuning)を容易に使用することが可能なＡＭＡＴ社の「Endura System」を使用する。
【００２３】
この際、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを単一チャンバーで蒸着する場合、まずチャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣ電力、ＲＦ電力及びＡＣバイアス電力をそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加してＴｉ膜１０６ａを蒸着する。次に、チャンバー内の条件をＴｉ膜１０６ａの蒸着条件とほぼ同一の条件に維持する状態でチャンバー内にＮ２ガスを注入してＴｉ膜１０６ａ上にＴｉＮ膜１０６ｂを蒸着する。ＴｉＮ膜１０６ｂの蒸着工程時にチャンバー内に注入されるＮ２ガスによってチャンバーの圧力が２０〜１００ｍＴｏｒｒに維持される。ここで、Ｔｉ膜１０６ａの蒸着ターゲットを、コンタクトホール１０４の底面部を基準として５０〜１００Åとなるようにするために、半導体基板１００を基準として１００〜５００Åの厚さに蒸着する。
【００２４】
また、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを２つのチャンバーを用いて蒸着する場合、まず、第１チャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣパワー、ＲＦパワー及びＡＣバイアスパワーをそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加してＴｉ膜１０６ａを蒸着する。次に、第１チャンバーと同一の条件を有するが、追加的にＮ２ガスの注入された第２チャンバーへ半導体基板１００を移動させてＴｉ膜１０６ａ上にＴｉＮ膜１０６ｂを蒸着する。この際、第２チャンバーの圧力はＮ２ガスによって２０〜１００ｍＴｏｒｒに維持される。ここで、Ｔｉ膜１０６ａの蒸着ターゲットを、コンタクトホール１０４の底面部を基準として５０〜１００Åとなるようにするために、半導体基板１００を基準として１００〜５００Åの厚さに蒸着する。
【００２５】
一方、Ｔｉ膜１０６ａ及びＴｉＮ膜１０６ｂを単一チャンバーで蒸着する場合、チャンバー内で最終的に蒸着される膜はＴｉ膜／ＴｉＮ膜／Ｔｉ膜からなる。これは、前ウェーハ工程時にＮ２ガスで蒸着工程を仕上げると、障壁金属層１０６を形成するためにチャンバー内へ後続のウェーハ（即ち、新しいウェーハ）が引き込まれる際、新しいウェーハ上にはＴｉ膜よりＴｉＮ膜がまず蒸着され、電気的な特性を低下させる原因になるので、これを防止するために、ＴｉＮ膜を蒸着した後、Ｎ２ガスを遮断した状態で蒸着工程を仕上げるからである。ここで、ＴｉＮ膜上に蒸着されたＴｉ膜は後続のＮ２ガスを用いた熱処理工程によってＴｉＮ膜に全て変換される。
【００２６】
図６（ｃ）を参照すると、所定の熱処理工程を行って障壁金属層１０６を熱処理した後、コンタクトホール１０４が埋め込まれるようにコンタクトホール１０４及び障壁金属層１０６上にタングステン層１０８を蒸着する。その後、図示してはいないが、タングステン層１０８は層間絶縁膜１０２上に形成されたＴｉＮ膜１０６ｂが露出されるようにエッチバックされ、その後、ＴｉＮ膜１０６ｂ及びタングステン層１０８上にアルミニウム金属膜を蒸着した状態でアルミニウム金属膜、障壁金属層１０６をパターニングして金属配線を形成する。
【００２７】
上述したように、障壁金属層１０６を形成するためのＴｉ膜１０６ａ及びＴｉＮ膜１０６ｂの蒸着工程をＩＭＰ方式で実施するが、図６（ｂ）に示した「Ｂ１」のようなプロファイルを得るためには、蒸着工程時にＡＣバイアス電力を好適な大きさ以上に印加しなければならない。ここで、上記プロファイルを得るために好適なＡＣバイアス電力を印加する理由は、障壁金属層１０６の特性を強化させるとともに、コンタクトホール１０４の底面部の角部位に形成されるＴｉＮ膜１０６ｂの厚さを厚く形成して従来の技術の問題を解決するためである。
【００２８】
このように、ＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法において、ＡＣバイアス電力は障壁金属層のプロファイルを決定する重要な要素として作用するが、このようなバイアス電力の大きさによる障壁層のプロファイルの変化を図７（ａ）〜図７（ｃ）に基づいて詳細に説明すると、次の通りである。
【００２９】
図７（ａ）はＡＣバイアス電力を０〜５０Ｗで印加する場合の障壁金属層１０６のプロファイルを示す図である。図７（ａ）を参照すると、コンタクトホール１０４の底面部の角部位Ｂ２が一般的な物理気相蒸着(Physical Vapor Deposition;ＰＶＤ)法を用いた金属蒸着工程で蒸着される殆どの障壁金属層１０６のプロファイルと同一のプロファイルを有する。これにより、従来の障壁金属層と同一の問題が発生する。
【００３０】
図７（ｂ）はＡＣバイアス電力を１００〜１５０Ｗで印加する場合の障壁金属層１０６のプロファイルを示す図である。図７（ｂ）を参照すると、図７（ａ）に示すようにコンタクトホール１０４の底面部の凸状に突出する中央部位がＡＣバイアス電力を１００Ｗないし１５０Ｗに上昇させて印加することにより、図示された「Ｂ３」の如く均一の大きさで一定に形成される。
【００３１】
図７（ｃ）はＡＣバイアス電力を２００〜５００Ｗで印加する場合の障壁金属層１０６のプロファイルを示す図である。図７（ｃ）を参照すると、図７（ｂ）に示した「Ｂ３」とは異なり、コンタクトホール１０４の底面部の角部位Ｂ４が凹状に凹んだプロファイルを有する。これは、２００〜５００Ｗという高いＡＣバイアス電力によってＴｉイオンが高いエネルギーを有し、コンタクトホールの底面部のＴｉ膜またはＴｉＮ膜に衝突しながら既に蒸着された層を再蒸着(Re-sputtering)させるために、コンタクトホール１０４の底面部の角部位Ｂ４と側壁部位に障壁金属層１０６が厚く形成されるからである。すなわち、コンタクトホール１０４の内部表面上に障壁金属層１０６を形成するとき、ＡＣバイアス電力を順次増大させて好ましくは２００〜５００Ｗを印加する。その結果、コンタクトホール１０４の底面部の角部位における障壁金属層１０６の厚さが底面部の中央部位よりも大きくなるよう、断面凹形状のプロファイルを決定する。
【００３２】
【発明の効果】
本発明は、ＩＭＰ方式を用いたＴｉ／ＴｉＮの障壁金属層形成工程時にＡＣバイアス電力を増加させることにより、コンタクトホールの底面部の角部位にＴｉ／ＴｉＮの蒸着厚さを強化して後続のタングステン層蒸着工程時にフッ素イオンが半導体基板に浸透することを防止することができる。
【００３３】
また、本発明は、ＩＭＰ方式を用いた障壁金属層の形成工程時にＡＣバイアス電力を適切に調節し、有効な２００〜５００ＷのＡＣバイアス電力を印加することにより、タングステン層の蒸着工程時にフッ素イオンが半導体基板に浸透することを防止し、フッ素による素子のフェールを防止することができ、メモリ素子の特性及び収率増大を向上させることができる。
【図面の簡単な説明】
【図１】 コンベンショナルＴｉ／ＴｉＮ方法と視準法Ｔｉ／コンベンショナルＴｉＮ方法を用いて障壁金属層を形成する場合に得られる障壁金属層のプロファイル(profile)を示す断面図である。
【図２】 ＩＭＰ Ｔｉ／ＣＶＤ ＴｉＮ方法とＩＭＰ Ｔｉ／ＩＭＰ ＴｉＮ方法を用いて障壁金属層を形成する場合に得られる障壁金属層のプロファイルを示す断面図である。
【図３】 図１に示した障壁金属層のプロファイルによるフェールセル(Fail cell)のプロファイルを示すＴＥＭである。
【図４】 図２に示した障壁金属層のプロファイルによるフェールセルのプロファイルを示すＴＥＭである。
【図５】 図３及び図４に示したプロファイルによって発生するトランスコンダクタンス（１／Ｒ）特性の悪化による素子の機能フェールを説明するために示す特性図である。
【図６】 本発明の実施例に係る半導体素子の製造方法を説明するために示す半導体素子の断面図である。
【図７】 ＡＣバイアス電力による障壁金属層のプロファイルを示す半導体素子の断面図である。
【符号の説明】
１０、２０、１００…半導体基板
１２、２２、１０２…層間絶縁膜
１４、２４、１０４…コンタクトホール
１６ａ、２６ａ、１０６ａ…Ｔｉ膜
１６ｂ、２６ｂ、１０６ｂ…ＴｉＮ膜
１６、２６、１０６…障壁金属層
Claims (5)
- 所定の構造が形成された半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、
前記コンタクトホールの内部表面上に障壁金属層をイオン金属プラズマ方式によりＴｉ膜及びＴｉＮ膜の積層構造で形成する段階であって、スパッタリングによって膜が形成される前記半導体基板からなる蒸着ターゲットに対して、チャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣ電力、ＲＦ電力及びＡＣバイアス電力をそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加する蒸着条件でもって前記Ｔｉ膜を蒸着し、次に、前記チャンバー内の条件が前記Ｔｉ膜の蒸着条件と同一の条件に維持された状態で、前記チャンバー内に追加的にＮ ２ ガスを注入して前記Ｔｉ膜上に前記ＴｉＮ膜を蒸着し、前記コンタクトホールの底面部の角部位における前記障壁金属層の厚さが底面部の中央部位よりも大きい断面凹形状のプロファイルを有する前記障壁金属層を形成する段階と、
前記コンタクトホールを埋め込むようにコンタクトプラグを形成した後、全体構造上に金属配線を形成する段階と、
を含んでなることを特徴とする半導体素子の金属配線形成方法。 - 前記Ｔｉ膜は、１００〜５００Åの厚さに蒸着することを特徴とする請求項１記載の半導体素子の金属配線形成方法。
- 前記ＴｉＮ膜は、前記チャンバー内の条件が前記Ｔｉ膜の蒸着条件と同一の条件に維持された状態で、前記チャンバー内に追加的にＮ２ガスを注入して第１ＴｉＮ膜を蒸着する段階と、前記チャンバー内に注入されるＮ２ガスを遮断して前記第１ＴｉＮ膜上にＴｉ膜を蒸着する段階と、前記Ｎ２ガスを用いた熱処理工程を行って前記Ｔｉ膜を第２ＴｉＮ膜に変換する段階とによって、第１及び第２ＴｉＮ膜の積層構造で形成することを特徴とする請求項２記載の半導体素子の金属配線形成方法。
- 所定の構造が形成された半導体基板上に層間絶縁膜を形成する段階と、
前記層間絶縁膜をエッチングしてコンタクトホールを形成する段階と、
前記コンタクトホールの内部表面上に障壁金属層を第１及び第２チャンバーを用いたイオン金属プラズマ方式によりＴｉ膜及びＴｉＮ膜の積層構造で形成する段階であって、スパッタリングによって膜が形成される前記半導体基板からなる蒸着ターゲットに対して、前記第１チャンバーの圧力を１０〜５０ｍＴｏｒｒに維持する状態でＤＣ電力、ＲＦ電力及びＡＣバイアス電力をそれぞれ１.５〜３.０ＫＷ、１.５〜３.０ＫＷ及び２００〜５００Ｗで印加する蒸着条件でもって前記Ｔｉ膜を蒸着し、前記第１チャンバー内の蒸着条件と同一の条件に加えて追加的にＮ ２ ガスの注入された第２チャンバーへ前記Ｔｉ膜の蒸着された前記半導体基板を移動させて前記Ｔｉ膜上に前記ＴｉＮ膜を蒸着し、前記コンタクトホールの底面部の角部位における前記障壁金属層の厚さが底面部の中央部位よりも大きい断面凹形状のプロファイルを有する前記障壁金属層を形成する段階と、
前記コンタクトホールを埋め込むようにコンタクトプラグを形成した後、全体構造上に金属配線を形成する段階と、
を含んでなることを特徴とする半導体素子の金属配線形成方法。 - 前記Ｔｉ膜は、１００〜５００Åの厚さに蒸着することを特徴とする請求項４記載の半導体素子の金属配線形成方法。
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Family Cites Families (17)
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| US5712193A (en) * | 1994-12-30 | 1998-01-27 | Lucent Technologies, Inc. | Method of treating metal nitride films to reduce silicon migration therein |
| US5962923A (en) * | 1995-08-07 | 1999-10-05 | Applied Materials, Inc. | Semiconductor device having a low thermal budget metal filling and planarization of contacts, vias and trenches |
| JPH10237639A (ja) * | 1997-02-24 | 1998-09-08 | Anelva Corp | 集積回路用バリア膜を作成するスパッタリング装置 |
| KR100257154B1 (ko) * | 1997-06-25 | 2000-05-15 | 김영환 | 반도체 소자의 금속 배선 형성 방법 |
| KR100273989B1 (ko) * | 1997-11-25 | 2001-01-15 | 윤종용 | 반도체장치의콘택형성방법 |
| KR100484253B1 (ko) * | 1998-06-27 | 2005-07-07 | 주식회사 하이닉스반도체 | 반도체 장치의 타이타늄막 형성방법 |
| JP4074014B2 (ja) * | 1998-10-27 | 2008-04-09 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US6451181B1 (en) * | 1999-03-02 | 2002-09-17 | Motorola, Inc. | Method of forming a semiconductor device barrier layer |
| SG87187A1 (en) * | 1999-10-18 | 2002-03-19 | Applied Materials Inc | Pvd-imp tungsten and tungsten nitride as a liner, barrier and/or seed layer for tungsten, aluminium and copper applications |
| US6423636B1 (en) * | 1999-11-19 | 2002-07-23 | Applied Materials, Inc. | Process sequence for improved seed layer productivity and achieving 3mm edge exclusion for a copper metalization process on semiconductor wafer |
| US6387800B1 (en) * | 1999-12-20 | 2002-05-14 | Taiwan Semiconductor Manufacturing Company | Method of forming barrier and seed layers for electrochemical deposition of copper |
| US6294458B1 (en) * | 2000-01-31 | 2001-09-25 | Motorola, Inc. | Semiconductor device adhesive layer structure and process for forming structure |
| US6562715B1 (en) * | 2000-08-09 | 2003-05-13 | Applied Materials, Inc. | Barrier layer structure for copper metallization and method of forming the structure |
| US6652718B1 (en) * | 2001-01-30 | 2003-11-25 | Novellus Systems, Inc. | Use of RF biased ESC to influence the film properties of Ti and TiN |
| JP2003115535A (ja) * | 2001-10-04 | 2003-04-18 | Hitachi Ltd | 半導体集積回路装置 |
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