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JP4664771B2 - 半導体装置およびその製造方法 - Google Patents
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Description

本発明は半導体装置およびその製造方法に関する。
ＭＯＳトランジスタにおいては、キャリアの膜中での直接トンネリング現象に起因して、ゲート／基板間のリーク電流が増加することが問題とされている。こうしたトンネリング現象を回避すべく、ＳｉＯ2よりも比誘電率が飛躍的に大きい材料を用いてゲート絶縁膜を形成することが提案されている。具体的には、ＺｒＯ2やＨｆＯ2といった高誘電率金属の酸化物、あるいはそれとＳｉＯ2との化合物いわゆるシリケート等をはじめとする高誘電率の金属酸化膜である。さらに窒素を含有するシリケートは、１０００℃でもアモルファス状態を維持することができ、比誘電率は２０程度と高い。しかも、ホウ素などの不純物の膜中拡散が小さいことなどから、耐熱性を要求するＣＭＯＳ工程への応用が期待されている。
しかしながら、多結晶Ｓｉからなるゲート電極とＨｆやＺｒのような金属酸化物からなるゲート絶縁膜とを組み合わせた場合には、閾値が変動してしまう。この変動は非常に大きく、通常行なわれるような基板部の不純物濃度の調整により合わせ込むことは困難である。こうした現象は、ＳｉやＧｅといった純粋な半導体ゲート電極の場合のみならず、金属シリサイドあるいは金属ジャーマナイドでも起こりうる現象であることが確認されている。
そこで、Ｎ−ＭＩＳトランジスタに対して価数が１大きな添加元素を、Ｐ−ＭＩＳトランジスタに対して価数が１小さな添加元素を添加し、荷電状態を変化させることによって閾値の変動を抑えるという方法が提案されている（例えば、特許文献１参照）。
特開２００２−２８０４６１号公報
しかしながら、Ｎ−ＭＩＳトランジスタとＰ−ＭＩＳトランジスタとで異なる添加元素を添加することは製造工程の煩雑化につながり、全体として製造コストが増大する。
そして、閾値を低く抑えるには１０ａｔ（原子）％もの高濃度の添加元素を添加しなければならない。添加元素の濃度が高濃度になってしまうと、添加元素自体の特性が無視できなくなる。例えば、過剰な添加元素は誘電率の低下につながる。さらに、過剰な添加元素により絶縁膜中には多数の固定電荷が存在することになるため、トランジスタのキャリアとなる電子あるいは正孔が絶縁膜中の固定電荷により散乱され、電子移動度あるいは正孔移動度の低下につながる。このように、高濃度の添加元素を金属酸化物からなるゲート絶縁膜に導入すると、誘電率の低下や、電子または正孔の移動度の低下につながり、特性が劣化するという問題がある。
本発明は、上記事情を考慮してなされたものであって、素子特性の劣化を可及的に防止することのできる半導体装置およびその製造方法を提供することを目的とする。
本発明の第１の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられ金属および酸素を含むゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極の両側の前記半導体基板に設けられたソース／ドレイン領域と、を備え、前記ゲート絶縁膜は、添加元素として５族、６族、１５族、１６族元素のうちから選択された少なくとも１つの元素を０．００３ａｔ％以上３ａｔ％以下の濃度で含んでいることを特徴とする。
また、本発明の第２の態様による半導体装置は、半導体基板と、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた第１ゲート電極と、前記浮遊ゲート電極上に設けられ金属および酸素を含む電極間絶縁膜と、前記電極間絶縁膜上に設けられた第２ゲート電極と、前記第１および第２ゲート電極の両側の前記半導体基板に設けられたソース／ドレイン領域と、を備え、前記電極間絶縁膜は、添加元素として５族、６族、１５族、１６族元素のうちから選択された少なくとも１つの元素を０．００３ａｔ％以上３ａｔ％以下の濃度で含んでいることを特徴とする。
また、本発明の第３の態様による半導体装置の製造方法は、半導体基板上に、金属、酸素、および０．００３ａｔ％以上３ａｔ％以下の濃度の５族、６族、１５族、１６族元素のうちから選択された少なくとも１つの添加元素を含むゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして用いて、前記半導体基板の前記素子領域に不純物を導入して、ソース／ドレイン領域を形成する工程と、を備えていることを特徴とする。
本発明によれば、素子特性の劣化を可及的に防止することができる。
本発明の実施形態を以下に図面を参照して説明する。
（第１実施形態）
本発明の第１実施形態による半導体装置は、半導体基板上に設けられ高誘電体からなるゲート絶縁膜と、このゲート絶縁膜上に設けられたゲート電極と、ゲート電極の両側の上記半導体基板に設けられたソース・ドレイン領域とを備えているＭＩＳトランジスタを有している。そして、ゲート絶縁膜は、金属および酸素を備えているとともに添加元素として３ａｔ（原子）％以下の濃度の５族、６族、１５族、１６族から選択された少なくとも１つの元素を含んでいる。以下では、ゲート絶縁膜中に含有される金属としてハフニウム（Ｈｆ）、添加元素としてアンチモン（Ｓｂ）を例に挙げて説明する。
本実施形態による半導体装置のゲート絶縁膜を構成する金属および酸素は、ゲート絶縁膜中では、図１に模式的に示すように結合して金属酸化物を形成している。そして、図１に示すように、添加元素としてのＳｂはＨｆおよび酸素と置換してゲート絶縁膜中に含まれる。
上記した高誘電体としての金属酸化物には、酸素の欠損が成膜直後のみならず、半導体からなるゲート電極の形成工程あるいは活性化相当の熱処理工程において大量に形成される。その量はゲート絶縁膜の成膜条件あるいは半導体からなるゲート電極の形成条件あるいは活性化相当の熱処理条件によるが、欠損量の多い場合には０．１ａｔ％にも達する。しかし、添加元素としてＳｂを添加することによって、ゲート絶縁膜からの酸素の脱離を抑制することができる。図１に示すように添加元素として添加されたＳｂはＨｆと置換されても酸素と置換されてもよい。いずれにしても、添加されたＳｂは絶縁膜中の酸素と強い結合を形成して安定化し、酸素の脱離を抑制する効果がある。
図２は、本実施形態および比較例において添加されたＳｂの結合状態を示すＸＰＳ(X-ray Photoelectron Spectroscopy)によって測定されたスペクトルである。本実施形態において添加されたＳｂはおよそ１．０ａｔ％であり、比較例で添加されたＳｂはおよそ３．１ａｔ％であった。本実施形態および比較例とも、Ｓｂは主に酸素と結合しており、Ｈｆと置換して含まれていることがわかる。図２においてはＨｆ−Ｓｂ結合が検出されていないが、これは、酸素の欠損量が高々０．１ａｔ％であり、Ｈｆ−Ｓｂ結合はＸＰＳで検出できる量より少ないからである。こうした微量な元素の結合状態はＥＥＬＳ(Electron Energy Loss Spectroscopy)にて評価することができる。ＥＥＬＳは、原子番号の小さな元素の解析に優れる。したがって、リン、砒素、アンチモン、ビスマスなどを評価する際には、ＥＥＬＳを用いることが好ましい。
こうした過剰なＳｂの添加により懸念される点としては誘電率の低下によるリーク電流の低下である。ＨｆＯ2の誘電率がおよそ２０程度、Ｓｂ2Ｏ3の誘電率がおよそ８程度であるので、Ｓｂの過剰な添加は誘電率の低下によるリーク電流の増大を引き起こす可能性がある。
図３に本実施形態および比較例１，２におけるＳｂの添加濃度によるゲートリーク電流の変化を示す。Ｓｂを１．０ａｔ％添加した本実施形態の場合は、Ｓｂを添加しない比較例１の場合に比べてゲートリーク電流は大幅に減少した。この効果は、Ｓｂの添加による誘電率の低下よりも高誘電体絶縁膜中の酸素欠損サイトを補償し、電子および正孔の捕獲サイトが低減した効果である。ところがＳｂを３．１ａｔ％添加した比較例２の場合は、Ｓｂを１．０ａｔ％添加した本実施形態の場合に比べて、若干ゲートリーク電流が増加した。これは上記で述べたように、Ｓｂの過剰な添加による誘電率の低下によるリーク電流の増大と考えられる。
本実施形態の半導体装置と同様に、Ｓｂを１．０ａｔ％添加したＮ型シリコンゲート−ＭＯＳキャパシタと、Ｐ型シリコンゲート−ＭＯＳキャパシタとの容量−電圧特性を図４に示す。図４に示すように、本実施形態のように、Ｓｂを１．０ａｔ％添加したＮ型シリコンゲート−ＭＯＳキャパシタと、Ｐ型シリコンゲート−ＭＯＳキャパシタのフラットバンド電圧の差は０．７Ｖ程度あり、チャネル領域にイオン注入することで閾値を合わせることが可能であり、ＭＩＳＦＥＴとして実用可能な程度にフラットバンド電圧の変動が抑えられている。その結果、正常動作が可能なＭＩＳトランジスタを備えた半導体装置が得られる。
これに対して、図５に示すようにＳｂを添加しない従来の場合（Ｓｂ＝０％）は、Ｎ型シリコンゲート−ＭＯＳキャパシタと、Ｐ型シリコンゲート−ＭＯＳキャパシタとのフラットバンド電圧の差は０．３Ｖ程度しかなく、チャネル領域にイオン注入することで閾値を合わせようとしても困難であり、ＭＩＳＦＥＴとしては使用不可である。
また、図６に示すようにＳｂを３．１ａｔ％添加した比較例の場合は、フラットバンド電圧の差は０．６Ｖと十分であるが、誘電率の低下による容量の低下と、Ｓｂ自身が形成する固定電荷の増大による負方向へのフラットバンドシフトが見られる。
以上の説明および本発明者達の知見によれば、添加元素の量は０．００３ａｔ％以上３ａｔ％以下にするのが望ましい。また、添加元素を３ａｔ％以下に低減すれば、固定電荷量の増大によるトランジスタキャリアとなる電子あるいは正孔の散乱による電子移動度あるいは正孔移動度の低下も無視できる程度に抑えることができる。
以上説明したように、本実施形態によれば、閾値の変動を回避できるとともに特性の劣化を可及的に防止することができる。
また、本実施形態においては、Ｎ−ＭＩＳトランジスタとＰ−ＭＩＳトランジスタとで同じ添加元素を添加するが可能となり、製造工程が煩雑化するのを防止することができ、製造コストが増大するのを抑制することができる。
（第２実施形態）
次に、本発明の第２実施形態による半導体装置を図７に示す。図７は、本実施形態による半導体装置の断面図である。本実施形態による半導体装置は、ＭＩＳトランジスタを備え、このＭＩＳトランジスタのゲート絶縁膜は第１実施形態の半導体装置のゲート絶縁膜と同じ構成となっている。図７に示すように、ｐ型シリコン基板２１上に、素子分離のためのシリコン熱酸化膜２２が形成されている。シリコン基板表面には、砒素のイオン注入によってｎ型のソースおよびドレインとなる、浅い拡散層３０ａおよび深い拡散層３０ｂが形成されている。シリコン基板２１の表面には、ＨｆＳｉＳｂＯｘからなるゲート絶縁膜２４が形成されている。さらにゲート絶縁膜２４上には、多結晶シリコンからなるゲート電極２６が形成されている。また、ゲート電極２６の側部には例えばシリコン酸化膜からなる側壁２８が形成されている。ソース／ドレインの深い拡散層２７ｂの上にはＮｉＳｉ層２６が形成されている。このように構成された本実施形態のＭＩＳトランジスタは層間絶縁膜３４によって覆われている。
次に、本実施形態による半導体装置の製造工程を図８（ａ）乃至図１０（ｃ）を参照して説明する。図８（ａ）乃至図１０（ｃ）は、本実施形態による半導体装置の製造工程を示す断面図である。
まず、半導体基板２１に素子分離領域２２を形成する。ここでは、半導体基板としてはｐ型シリコン基板２１を用い、よく知られた方法により素子分離領域２２を形成した。すなわち、まず、基板２１にＳＴＩ(Shallow Trench Isolation)用の溝（例えば、深さが約０．４μｍ）を設けてＣＶＤ(Chemical Vapor Deposition)法によりシリコン酸化膜を全面に堆積した。続いて、ＣＭＰ(Chemo-Mechanical Polish)を行って上記溝内にシリコン酸化膜を埋め込んで、図８（ａ）に示すように素子分離領域２２を得た。
次に、素子を形成する領域に閾値調整のためのボロン（Ｂ）のイオン注入を行った後、図８（ｂ）に示すように絶縁膜２４としてのＨｆＳｉＳｂＯｘをスパッタリング法により成膜した。ＨｆターゲットとＳｉターゲット、さらに添加する不純物として用いるＳｂターゲットの３つのターゲットを用い、印加するパワー比を制御して絶縁膜２４中のＨｆとＳｉとの和に対するＨｆの比率（Ｈｆ／（Ｈｆ＋Ｓｉ））、および絶縁膜２４中に含まれる不純物Ｓｂの量を制御した。本実施形態では、比率Ｈｆ／（Ｈｆ＋Ｓｉ）は０．５としたが、０．３〜１．０の範囲内で任意の値とすることができる。また、Ｓｂの量は１．０ａｔ％としたが、第１実施形態で説明したように、０．００３ａｔ％〜３ａｔ％の範囲内の任意の値とすることができる。なお、不純物Ｓｂの量はＸＰＳを用いて評価を行った。また、スパッタリングの際に雰囲気に混入させる窒素および酸素の量を制御することによって、誘電体膜中に窒素を含んだ酸窒化膜もしくは、窒化膜にしてもよい。成膜時の基板温度は任意に設定することが可能であるが、本実施形態では室温で行った。絶縁膜２４の膜厚は、２ｎｍ〜５ｎｍの範囲内で適宜決定することができるが、本実施形態では、４ｎｍとした。
次に、Ｓｉ2Ｈ6ガスあるいはＳｉＨ4ガスを含む雰囲気においてＣＶＤ法によって、ゲート絶縁膜２４上に半導体ゲート電極２６となる多結晶シリコン膜を図８（ｃ）に示すように堆積した。
次に、多結晶シリコン膜上にレジストパターン４０を形成し、このレジストパターン４０をマスクとして、ＣＦxガスを用いた反応性イオンエッチングを用いて、多結晶シリコン膜をパターニングすることによって、図９（ａ）に示すようにゲート電極２６を形成した。続いて、上記レジストパターン４０を残置した状態で、絶縁膜２４をフッ化水素酸水溶液によりエッチングして、図９（ｂ）に示すようにゲート絶縁膜２４を形成する。このとき、ゲート絶縁膜２４の両側には基板２１の表面が露出する。
その後、図９（ｃ）に示すように、露出した基板２１に砒素（Ａｓ）をイオン注入して、浅い不純物領域３０ａを形成した。この際のイオン注入条件は、加速電圧２００ｅＶ、ドーズ量１×１０15ｃｍ-2程度とした。
次に、上記レジストパターン４０を除去した後、ＳｉＯ2またはＳｉＮをＣＶＤ法等により全面に堆積し、異方性エッチングを用いて全面エッチングすることによって、図１０（ａ）に示すように、ゲート電極２６の側面に１０ｎｍの膜厚でゲート側壁２８を残置した。
ゲート側壁２８およびゲート電極２６をマスクとして用いて、基板２１に砒素を例えば加速電圧１０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入して、図１０（ｂ）に示すように、深い不純物領域３０ｂを形成した。続いて、６００℃以上の温度で熱処理を行うことにより不純物を活性化し、エクステンション層３０ａおよびソース／ドレイン領域３０ｂを形成した。不純物を活性化するためには、１０００℃程度の温度で１０秒程度の短時間高温処理を施すことが好ましい。
次に、全面にＮｉ膜を形成して４００℃程度の温度で熱処理を行って露出しているシリコンとＮｉを反応させた後、硫酸と過酸化水素水との混合液体により未反応のＮｉをエッチングにより除去した。これにより、図１０（ｃ）に示すように、ソース／ドレイン領域３０ｂ上にＮｉシリサイド（ＮｉＳｉ）層３２が形成される。このとき、多結晶シリコンからなるゲート電極２６の上面にも図示しないがＮｉシリサイド層が形成される。その後、全面にシリコン酸化膜をＣＶＤ法により堆積し、図７に示す層間絶縁膜３４を形成した。
図示していないが、その後は、よく知られた方法により製造することにより、第一層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜３４に、ＮｉＳｉ層３２に通じるコンタクトホールを開口し、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｃｕ膜をパターニングすることによって、第一層配線までのＭＯＳ構造が得られる。
本実施形態の半導体装置も第１実施形態と同様に、閾値の変動を回避できるとともに特性の劣化を可及的に防止することができる。
また、第１実施形態と同様に、Ｎ−ＭＩＳトランジスタとＰ−ＭＩＳトランジスタとで同じ添加元素を添加するが可能となり、製造工程が煩雑化するのを防止することができ、製造コストが増大するのを抑制することができる。
（第３実施形態）
次に、本発明の第３実施形態による半導体装置を図１１に示す。図１１は本実施形態による半導体装置を示す断面図である。本実施形態の半導体装置は、図７に示す第２実施形態による半導体装置においてポリシリコンからなるゲート電極２６を、金属半導体化合物、例えばＮｉシリサイド（ＮｉＳｉ）からなるゲート電極２７に置き換えた構成となっている。
次に、本実施形態の半導体装置の製造工程を、図１２を参照して説明する。図１２は本実施形態の半導体装置の製造工程を示す断面図である。
まず、層間絶縁膜３４を形成する工程までは、前述した第２実施形態と同様に形成する。その後、図１２に示すように全面にＮｉ膜２９を堆積し、４００℃程度の温度で熱処理を施して、多結晶シリコン膜２６のシリコン全てとＮｉとを反応させてＮｉシリサイドを形成する。熱処理温度は４００℃程度の低温であるため、エクステンション層３０ａおよびソース／ドレイン領域３０ｂのプロファイルが変化することはない。多結晶シリコン膜２６中には、リン（Ｐ）、ヒ素（Ａｓ）やアンチモン（Ｓｂ）、あるいはボロン（Ｂ）を予め導入しておいてもよい。反応後、硫酸と過酸化水素水との混合液を用いて未反応のＮｉを除去することによって図１１に示すようにＮｉＳｉからなるゲート電極２７を形成する。
図示していないが、その後は、よく知られた方法により製造することにより、第一層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜３４に、ＮｉＳｉ層３２に通じるコンタクトホールを開口し、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｃｕ膜をパターニングすることによって、第一層配線までのＭＯＳ構造が得られる。
本実施形態の半導体装置も第１実施形態と同様に、閾値の変動を回避できるとともに特性の劣化を可及的に防止することができる。
また、第１実施形態と同様に、Ｎ−ＭＩＳトランジスタとＰ−ＭＩＳトランジスタとで同じ添加元素を添加するが可能となり、製造工程が煩雑化するのを防止することができ、製造コストが増大するのを抑制することができる。
（第４実施形態）
次に、本発明の第４実施形態による半導体装置を図１０に示す。本実施形態の半導体装置は、図７に示す第２実施形態の半導体装置において、ゲート絶縁膜２４を、ＨｆＳｉＳｂＯｘからなる絶縁膜２４ａと、ＨｆＳｉＯｘからなる絶縁膜２４ｂと、ＨｆＳｉＳｂＯｘからなる絶縁膜２４ｃとからなる３層構造のゲート絶縁膜２４に置き換えた構成となっている。
次に、本実施形態の半導体装置の製造方法を図１４（ａ）乃至図１６（ｃ）を参照して説明する。図１４（ａ）乃至図１６（ｃ）は、本実施形態の半導体装置の製造工程を示す断面図である。
まず、半導体基板２１に素子分離領域２２を設ける。ここでは、半導体基板としてはｐ型Ｓｉ基板を用い、よく知られた方法により素子分離領域２２を形成した。すなわち、まず、基板２１にＳＴＩ用の溝（例えば、深さ約０．４μｍ）を設けてＣＶＤ法によりシリコン酸化膜を全面に堆積した。続いて、ＣＭＰを行って溝内にシリコン酸化膜を埋め込んで、図１４（ａ）に示すように素子分離領域２２を得た。
続いて、素子を形成する領域に閾値調整のためにＢのイオン注入を行った後、図１４（ｂ）に示すように絶縁膜２４ａとしてのＨｆＳｉＳｂＯｘをスパッタリング法により成膜した。ＨｆターゲットとＳｉターゲット、さらに添加する不純物として用いるＳｂターゲットの３つのターゲットを用い、印加するパワー比を制御して絶縁膜２４ａ中のＨｆとＳｉとの比率（Ｈｆ／（Ｈｆ＋Ｓｉ））、および絶縁膜２４ａ中に含まれる不純物Ｓｂの量を制御した。本実施形態では、比率Ｈｆ／（Ｈｆ＋Ｓｉ）は０．５としたが、０．３〜１．０の範囲内で任意の値とすることができる。また、Ｓｂの量は１．０ａｔ％としたが、０．００３ａｔ％〜３ａｔ％の範囲内で任意の値とすることができる。なお、不純物Ｓｂの量はＸＰＳを用いて評価を行った。また、スパッタリングの際に雰囲気に混入させる窒素および酸素の量を制御することによって、絶縁膜２４ａ中に窒素を含んだ酸窒化膜もしくは、窒化膜にしてもよい。成膜時の基板温度は任意に設定することが可能であるが、本実施形態では室温で行った。ＨｆＳｉＳｂＯｘからなる絶縁膜２４ａの膜厚は、０．５ｎｍ〜１．５ｎｍの範囲内で適宜決定することができ、本実施形態では、１ｎｍとした。
次に、Ｓｂターゲットにかけるパワーを０にして、Ｓｂターゲットからのスパッタリングが起きないように設定してＨｆＳｉＯｘからなる絶縁膜２４ｂを形成した。ＨｆＳｉＯｘからなる絶縁膜２４ｂの膜厚は１ｎｍ〜３ｎｍの範囲内で適宜決定することができ、本実施形態では、２ｎｍとした。
続いて、絶縁膜２４ｂ上に、絶縁膜２４ａの堆積方法と同様にしてＨｆＳｉＳｂＯｘからなる絶縁膜２４ｃをスパッタリング法により成膜した。本実施形態では、比率Ｈｆ／（Ｈｆ＋Ｓｉ）は０．５としたが、０．３〜１．０の範囲内で任意の値とすることができる。Ｓｂの量は１．０ａｔ％としたが、０．００３ａｔ％〜３ａｔ％の範囲内で任意の値とすることができる。もちろんＨｆＳｉＳｂＯｘからなる絶縁膜２４ｃ中のＳｂの量は０．００３ａｔ％〜３ａｔ％の範囲内であれば、下部のＨｆＳｉＳｂＯｘからなる膜２４ａとＳｂの含有量は異なっていてもよい。
ゲート絶縁膜２４の堆積方法は上記の方法に限らない。例えば、ＣＶＤ法で堆積する場合は、例えば添加元素のソースガスであるＳｂＣｌ3等のガスを絶縁膜２４ａおよび絶縁膜２４ｃの堆積時のみ流すことによってＨｆＳｉＳｂＯｘからなる絶縁膜２４ａ、２４ｃを形成してもよい。
次に、図１４（ｃ）に示すように、Ｓｉ2Ｈ6あるいはＳｉＨ4を含む雰囲気でＣＶＤ法によって、ゲート絶縁膜２４上に半導体ゲート電極２６となる多結晶シリコン膜を堆積した。
次に、多結晶シリコン膜上にレジストパターン４０を形成し、このレジストパターン４０をマスクとして、ＣＦxガスを用いた反応性イオンエッチングを用いて、多結晶シリコン膜をパターニングすることによって、図１５（ａ）に示すようにゲート電極２６を形成した。続いて、上記レジストパターン４０を残置した状態で、絶縁膜２４をフッ化水素酸水溶液によりエッチングして、図１５（ｂ）に示すように加工し、絶縁膜２４ａ、２４ｂ、２４ｃからなる３層構造のゲート絶縁膜２４を得た。このとき、ゲート絶縁膜２４の両側の半導体基板２１の表面は露出している。
次に、図１５（ｃ）に示すように、露出した基板２１に砒素をイオン注入して、浅い不純物領域３０ａを形成した。この際のイオン注入条件は、加速電圧２００ｅＶ、ドーズ量１×１０15ｃｍ-2程度とした。
続いて、上記レジストパターン４０を除去した後、ＳｉＯ2またはＳｉＮをＣＶＤ法等により全面に堆積し、全面エッチングすることによって、図１６（ａ）に示すように、ゲート電極２６の側面に１０ｎｍの膜厚でゲート側壁２８を残置した。
ゲート側壁２８およびゲート電極２６をマスクとして用い、基板２１に砒素を例えば加速電圧１０ｋｅＶ、ドーズ量１×１０15ｃｍ-2の条件でイオン注入して、図１６（ｂ）に示すように、深い不純物領域３０ｂを形成した。続いて、６００℃以上の温度で熱処理してイオン注入した不純物を活性化し、エクステンション層３０ａおよびソース／ドレイン領域３０ｂを形成した。不純物の活性化するためには、１０００℃程度の温度で１０秒程度の短時間高温処理を施すことが好ましい。
次に、全面にＮｉ膜を形成して４００℃程度の温度で熱処理を行った後、硫酸と過酸化水素水との混合液体により未反応のＮｉをエッチングにより除去することにより、図１６（ｃ）に示すように、ソース／ドレイン領域３０ｂ上にＮｉシリサイド（ＮｉＳｉ）層３２を形成した。このとき、多結晶シリコンからなるゲート電極２６の上面にも図示しないがＮｉシリサイド層が形成される。その後、全面にシリコン酸化膜をＣＶＤ法により堆積して、図１３に示す層間絶縁膜３４を形成した。
図示していないが、その後は、よく知られた方法により製造することにより、第一層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜３４に、ＮｉＳｉ層３２に通じるコンタクトホールを開口し、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｃｕ膜をパターニングすることによって、第一層配線までのＭＯＳ構造が得られる。
本実施形態の半導体装置も第１実施形態と同様に、閾値の変動を回避できるとともに特性の劣化を可及的に防止することができる。
また、第１実施形態と同様に、Ｎ−ＭＩＳトランジスタとＰ−ＭＩＳトランジスタとで同じ添加元素を添加するが可能となり、製造工程が煩雑化するのを防止することができ、製造コストが増大するのを抑制することができる。
なお、ゲート絶縁膜２４は本実施形態のように３層である必要はなく、半導体基板との界面またはゲート電極との界面で添加元素の濃度が高ければよい。例えば、図１７に示すように、添加元素が添加された高誘電体金属酸化膜からなるゲート絶縁膜２４の添加元素の濃度は、ゲート絶縁膜中央部からゲート電極との界面および半導体基板との界面に向かってそれぞれ増大するように構成してもよい。また、ゲート絶縁膜中央部からゲート電極との界面および半導体基板との界面のうちの少なくとも一方の界面に向かって増大するように構成してもよい。なお、図１７では添加元素の濃度は、ゲート絶縁膜中央部からゲート電極との界面および半導体基板との界面に向かって直線的に増大したが、段階的に増大するように構成してもよい。さらに、添加元素の濃度を段階的に増大するように形成した後、６００℃程度の温度で熱処理を加えることによって、添加元素をゲート絶縁膜中央部に向かって拡散させてもよい。
本実施形態のように、ゲート電極との界面あるいは半導体基板との界面で添加元素の濃度が高くなるように構成することにより、電極あるいは半導体基板近傍で形成されやすい酸素欠損を効果的に補償することが可能となるとともに、ゲートリーク電流の増大や固定電荷の増大をより少なくすることができる。
上述した第２実施形態乃至第４実施形態は種々の変更が可能である。添加元素としてアンチモン（Ｓｂ）を用いて説明したが、添加元素はＳｂと同じ１５族元素であるリン（Ｐ）、砒素（Ａｓ）、ビスマス（Ｂｉ）を用いてもよい。また、１６族元素である硫黄（Ｓ）、セレン（Ｓｅ）、テルル（Ｔｅ）を用いてもよい。また、５族元素であるバナジウム（Ｖ）、ニオブ（Ｎｂ）、タンタル（Ｔａ）を用いてもよい。また、６族元素であるクロム（Ｃｒ）、モリブデン（Ｍｏ）、タングステン（Ｗ）を用いてもよい。添加元素として、Ｓｂ、Ｐ、Ａｓ、Ｂｉのいずれかを用いた場合は、ゲート電極の形成工程あるいは活性化相当の熱処理工程において形成された酸素の欠損を、上記元素がゲート絶縁膜中を拡散することによって効果的に補償するためには、０．１ａｔ％以上３ａｔ％以下であることが好ましい。また、添加元素として、Ｓ、Ｓｅ、Ｔｅ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗのいずれかを用いた場合は、ゲート電極の形成工程あるいは活性化相当の熱処理工程において形成された酸素の欠損を補償するために、０．００３ａｔ％以上３ａｔ％以下であることが好ましい。なお、添加元素は１種類である必要はなく複数の添加元素を同時に添加してもよい。しかし、第１実施形態で説明したように添加元素の合計濃度は３ａｔ％以下であることが望ましい。
また、ソース／ドレイン領域３０ｂの上に形成されるシリサイド層３２としては、ＮｉＳｉの代わりにＣｏＳｉ2またはＴｉＳｉ2を用いることもできる。
また、ＳｉＧｅをゲート電極として用いてもよい。ＳｉＧｅは、例えばＳｉＨ4またはＳｉ2Ｈ6のガスに、Ｇｅ2Ｈ6などのＧｅを含有するガスを混入して形成することができる。ゲート電極として、シリサイドおよび／またはジャーマナイドを用いてもよい。この場合、シリサイドとしてはＷＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＰｔＳｉ，およびＭｏＳｉ2などが挙げられる。ジャーマナイドとしては、ＷＧe2，ＮｉＧｅ，ＮｉＧｅ2，ＣｏＧｅ2，ＰｔＧｅ，およびＭｏＧｅ2などが挙げられる。あるいはランタノイド系金属のシリサイド、ジャーマナイドでもよい。
また、ゲート絶縁膜２４としては、ＨｆＯ2からなる膜あるいはＨｆＯ2とアルミニウムの酸化物との混合膜を用いることもでき、ＺｒＯ2からなる膜あるいはＺｒＯ2とシリコンの酸化物との混合膜、ＺｒＯ2とＡｌ2Ｏ3との混合膜でもよい。また、ＴｉＯ2からなる膜あるいはＴｉＯ2とシリコンの酸化物との混合膜、ＴｉＯ2とＡｌ2Ｏ3との混合膜でもよい。また、Ｌａ2Ｏ3に代表されるランタノイド系金属の酸化物あるいはこの酸化物とＳｉＯ2との混合物でもよい。Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂおよびＬｕといったランタノイド系金属の酸化物とＡｌ2Ｏ3との混合物でもよい。
ゲート絶縁膜２４の成膜には、ＭＯＣＶＤあるいはハライド系のＣＶＤ、アトミック層堆積法を用いてもよい。電極の活性化等の熱処理により膜の相分離や結晶化を生じて、リーク電流の増加を招いてしまうことから、ゲート絶縁膜を窒化することが望ましく、例えば、ＮＨ3を含有する雰囲気でのＣＶＤによって窒化することができる。あるいは、Ｎを含有する雰囲気、例えばＨｆの場合にはＨｆ（Ｎ（Ｃ2Ｈ5）2）4を用いたＣＶＤで行うこともできる。金属酸化物中の金属を変更する場合には、その金属を含有するプリカーサとして窒素を含有したものを選択すればよい。また、プラズマにより活性化された窒素を雰囲気に含有させることもできる。あるいは、成膜後にＮプラズマに曝してもよい。その際、添加元素の添加にはＳｂＣｌ３などの添加元素に対応する原料ガスを選択して同時に導入することによって添加すればよい。また、添加元素の添加方法は上記の成膜方法以外に、ゲート絶縁膜を堆積した後、添加元素をイオン注入することによって添加することも可能である。
なお、酸素（Ｏ）がゲート電極側に抜けるのを防止するために、図１８に示すようにゲート絶縁膜２４とゲート電極２６との間にＳｉ酸化物またはＳｉ酸窒化物からなる絶縁膜２５を設けてもよい。しかし、誘電率の低下によるリーク電流の増大を防ぐため、上記絶縁膜２５の膜厚は２ｎｍ以下であることが望ましい。
また、酸素（Ｏ）が半導体基板側に抜けるのを防止するために、図１９に示すように、ゲート絶縁膜２４と半導体基板２１との間にＳｉ酸化物またはＳｉ酸窒化物からなる絶縁膜２３を設けてもよい。しかし、誘電率の低下によるリーク電流の増大を防ぐため、上記絶縁膜２３の膜厚は２ｎｍ以下であることが望ましい。
上記第２乃至第４実施形態では、Ｓｉ基板の上に直接形成したＭＩＳトランジスタを例に挙げて説明したが、こうした構造に限定されるものではない。ＳＯＩ(Silicon ON Insulator)構造、基板に垂直方向に電流を流す縦型ＭＩＳトランジスタや、Ｓｉ柱の側面に電流を流す縦型ＭＩＳトランジスタに適用することもできる。
さらに、半導体基板として、シリコンの代わりにＧｅ、ＳｉＧｅ、歪みＳｉ、あるいは歪みＧｅを基板として用いた場合も、同様の効果が得られる。
（第５実施形態）
次に、本発明の第５実施形態による半導体装置を図２０乃至図２４（ｂ）を参照して説明する。
本実施形態の半導体装置は、不揮発性半導体メモリ装置であって、図２０にその断面図を示す。ｐ型シリコン基板５１上に、素子分離のためのシリコン熱酸化膜５２が設けられている。シリコン基板５１には、砒素のイオン注入によってｎ型のソースおよびドレインとなる浅い拡散層５８ａおよび深い拡散層５８ｂが形成されている。また、シリコン基板５１の表面には、トンネル酸化膜としてシリコン、酸素、窒素を主成分とするオキシナイトライドからなるトンネル酸化膜５３が設けられている。トンネル酸化膜５３上には、多結晶シリコンからなる浮遊ゲート電極５４ａが設けられている。さらに、この浮遊ゲート電極５４ａ上には、膜厚１５ｎｍのハフニウム酸化物（ＨｆＳｉＳｂＯｘ）からなる電極間絶縁膜５５が設けられている。さらに電極間絶縁膜５５上には、多結晶シリコンからなる制御ゲート電極５４ｂが設けられている。浮遊ゲート電極５４ａ、電極間絶縁膜５５、および制御ゲート電極５４ｂはゲート部５６を構成する。また、浮遊ゲート電極５４ａ、電極間絶縁膜５５、および制御ゲート電極５４ｂからなるゲート部５６の側部および上面にはシリコン酸化物からなる絶縁膜５７が設けられている。また、絶縁膜５７およびソースおよびドレイン領域５８ｂは、シリコン酸化物からなる層間絶縁膜５９によって覆われている。そして、この層間絶縁膜５９には、ソースおよびドレイン領域５８ｂと、制御ゲート電極５４ｂとそれぞれコンタクトを取るための開口（図示せず）が設けられ、これらの開口を埋め込むように、Ａｌからなる電極（図示せず）が設けられている。
次に、本実施形態による不揮発性半導体メモリ装置の製造方法を、図２１（ａ）乃至図２４（ｂ）を参照して説明する。
まず、図２１（ａ）に示すように、半導体基板５１に素子分離領域５２を設ける。ここでは、半導体基板５１としてはｐ型Ｓｉ基板を用い、よく知られた方法により素子分離領域５２を形成した。すなわち、まず、基板５１にＳＴＩ用の溝（例えば、深さ約０．４μｍ）を設けてＣＶＤ法によりシリコン酸化膜を全面に堆積した。続いて、ＣＭＰを行って溝内にシリコン酸化膜を埋め込んで、図２１（ａ）に示すように素子分離領域５２を得た。
次に、図２１(ｂ)に示すように、例えば乾燥酸素による熱酸化によって厚さ７ｎｍのシリコン酸化膜を形成し、例えばアンモニア(ＮＨ3)ガス雰囲気中にこのシリコン酸化膜を曝して窒素原子を導入したオキシナイトライドからなるトンネル酸化膜（ゲート絶縁膜）５３を形成する。
続いて、図２１(ｃ)に示すように、トンネル酸化膜５３上に厚さ２００ｎｍの、リンが添加されたｎ型多結晶シリコン膜５４ａを堆積する。
次に、図２２(ａ)に示すように、多結晶シリコン膜５４ａ上に例えば厚さ１５ｎｍの不純物としてアンチモン（Ｓｂ）が添加されたハフニウム酸化物（ＨｆＳｉＳｂＯｘ）からなる電極間絶縁膜５５をスパッタリング法により成膜した。ＨｆＳｉＳｂＯｘからなる電極間絶縁膜５５の成膜は、ＨｆターゲットとＳｉターゲット、さらに添加する不純物として用いるＳｂターゲットの３つのターゲットを用い、印加するパワー比を制御してＨｆＳｉＳｂＯｘからなる電極間絶縁膜５５中のＨｆとＳｉとの和に対するＨｆの比率（Ｈｆ／（Ｈｆ＋Ｓｉ））、およびＨｆＳｉＳｂＯｘ膜中に含まれる不純物Ｓｂの量を制御することによって行った。本実施形態では、比率Ｈｆ／（Ｈｆ＋Ｓｉ）は０．５としたが、０．３〜１．０の範囲内で任意の値とすることができる。また、Ｓｂの量は１．０ａｔパーセントとしたが、０．００３ａｔ％〜３ａｔ％の範囲内で任意の値とすることができる。
続いて、図２２(ｂ)に示すように、６５０℃の温度で乾燥酸素を用いて熱処理を行う。このとき導入される原子状酸素によって酸素欠損などの欠陥の修復が行われるとともにスパッタで堆積した際に導入されなかったＳｂ原子が効率的に酸素欠損サイトあるいはハフニウム欠損サイトに導入されるのを助ける。
次に、図２２(ｃ)に示すように、電極間絶縁膜５５上に厚さ２００ｎｍのリンが添加されたｎ型多結晶シリコン５４ｂを堆積する。
次に、図２３（ａ）に示すように、ｎ型多結晶シリコン５４ｂ上にレジストパターン６０を形成し、このレジストパターン６０をマスクとして、多結晶シリコン膜５４ｂ、電極間絶縁膜５５、多結晶シリコン膜５４ａ、およびトンネル酸化膜５３を反応性イオンエッチング法によりパターニングして、ゲート部５６およびゲート絶縁膜５３を形成する。このとき、ゲート部５６の両側には半導体基板５１の表面が露出する。
さらに、図２３（ｂ）に示すように、露出した基板５１の素子領域に砒素をイオン注入して、浅い不純物領域５８ａを形成した。この際の注入条件は、２００ｅＶ、ドーズ量１×１０15ｃｍ-2程度とした。その後、レジストパターンを除去する。
次に、図２４(ａ)に示すように、加工ダメージの回復等を目的として酸化雰囲気中で熱処理を行い、ゲート部５６の側面および上面を覆うように約３ｎｍの後酸化膜５７を形成する。
次に、図２４(ｂ)に示すように、例えばリンを全面にドーズ量３×１０15ｃｍ-2でイオン注入する。注入されたリンイオンはシリコン基板５１の内部で加速エネルギーに依存するピーク深さを中心にして分布する。その後、例えば、１０００℃で２０秒間の熱処理を行い、リンをシリコン基板５１中に拡散し活性化させ、ソース・ドレイン領域となる拡散層５９ｂを形成する。その後、全面に厚さ３００ｎｍのシリコン酸化膜をＣＶＤ法により堆積し、図２０に示す層間絶縁膜５８を形成する。
図示していないが、その後は、よく知られた方法により製造することにより、第一層配線までのＭＯＳ構造が得られる。例えば、層間絶縁膜５８に、ソース・ドレイン領域５７ｂに通じるコンタクトホールを開口し、コンタクトホールの底面にバリアメタルとしてのＴｉＮをＣＶＤで堆積した後、全面にプラグ材料としてのＷを堆積し、コンタクトホールを埋め込む。その後、全面をＣＭＰすることにより平坦化し、続いて配線材料としてＡｌ−Ｃｕ膜を堆積し、フォトリソグラフィによりＡｌ−Ｃｕ膜をパターニングすることによって、第一層配線までのＭＯＳ構造が得られる。
本実施形態によれば、浮遊ゲート電極５４ａと制御ゲート電極５４ｂとの間の電極間絶縁膜５５として、酸化ハフニウムにアンチモンを１％添加した材料から構成することにより、酸素欠損等の欠陥を補償することができ、リーク電流を低く抑えた不揮発性半導体メモリ装置を実現することができる。
以上説明したように、本実施形態によれば、素子特性の劣化を可及的に防止することができる。
本実施形態は種々の変更が可能である。添加元素としてＳｂを用いて説明したが、添加元素はＳｂと同じ１５族元素であるリン、砒素、ビスマスを用いてもよい。また、１６族元素である硫黄、セレン、テルルを用いてもよい。また、５族元素であるバナジウム、ニオブ、タンタルを用いてもよい。また、６族元素であるクロム、モリブデン、タングステンを用いてもよい。添加元素として、Ｓｂ、Ｐ、Ａｓ、Ｂｉのいずれかを用いた場合は、ゲート絶縁膜中を拡散することによって、効果的にゲート電極の形成工程あるいは活性化相当の熱処理工程において形成された酸素の欠損を補償するためには、０．１ａｔ％以上３ａｔ％以下であることが好ましい。また、添加元素として、Ｓ、Ｓｅ、Ｔｅ、Ｖ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗのいずれかを用いた場合は、ゲート電極の形成工程あるいは活性化相当の熱処理工程において形成された酸素の欠損を補償するために、０．００３ａｔ％以上３ａｔ％以下であることが好ましい。なお、添加元素は１種類である必要はなく複数の添加元素を同時に添加してもよい。しかし、第１実施形態で説明したように添加元素の合計濃度は３ａｔ％以下であることが望ましい。
また、浮遊ゲート電極５４ａと制御ゲート電極５４ｂとしてＳｉＧｅをゲート電極として用いてもよい。ＳｉＧｅは、例えばＳｉＨ4またはＳｉ2Ｈ6のガスに、Ｇｅ2Ｈ6などのＧｅを含有するガスを混入して形成することができる。浮遊ゲート電極５４ａと制御ゲート電極５４ｂとして、シリサイドおよび／またはジャーマナイドを用いてもよい。シリサイドとしてはＷＳｉ2，ＮｉＳｉ，ＣｏＳｉ2，ＰｔＳｉ，およびＭｏＳｉ2などが挙げられる。ジャーマナイドとしては、ＷＧe2，ＮｉＧｅ，ＮｉＧｅ2，ＣｏＧｅ2，ＰｔＧｅ，およびＭｏＧｅ2などが挙げられる。あるいはランタノイド系金属のシリサイド、ジャーマナイドでもよい。
電極間絶縁膜５５としては、ＨｆＯ2膜、あるいはＨｆＯ2とアルミニウムの酸化物との混合物を用いることもでき、ＺｒＯ2、あるいはＺｒＯ2とシリコンの酸化物との混合物、またはＺｒＯ2とＡｌ2Ｏ3との混合物でもよい。ＴｉＯ2、あるいはＴｉＯ2とシリコンの酸化物との混合物、またはＴｉＯ2とＡｌ2Ｏ3との混合物でもよい。Ｌａ2Ｏ3に代表されるランタノイド系金属の酸化物、あるいはこの酸化物とＳｉＯ2との混合物でもよい。Ｌａ，Ｃｅ，Ｐｒ，Ｎｄ，Ｐｍ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔｍ，ＹｂおよびＬｕといったランタノイド系金属の酸化物、あるいはこの酸化物とＡｌ2Ｏ3との混合物でもよい。
電極間絶縁膜５５の成膜には、ＭＯＣＶＤあるいはハライド系のＣＶＤ、アトミック層堆積法を用いてもよい。電極の活性化等の熱処理により膜の相分離や結晶化を生じて、リーク電流の増加を招いてしまうことから、こうした絶縁膜５５を窒化することが望ましく、例えば、ＮＨ3を含有する雰囲気でのＣＶＤによって窒化することができる。あるいは、Ｎを含有する雰囲気、例えばＨｆの場合にはＨｆ（Ｎ（Ｃ2Ｈ5）2）4を用いたＣＶＤで行うこともできる。金属酸化物中の金属を変更する場合には、その金属を含有するプリカーサとして窒素を含有したものを選択すればよい。また、プラズマにより活性化された窒素を雰囲気に含有させることもできる。あるいは、成膜後にＮプラズマに曝してもよい。その際添加元素の添加にはＳｂＣｌ３などの添加元素に対応する原料ガスを選択して同時に導入することによって添加すればよい。また、添加元素の添加方法は上記の成膜方法以外に、ゲート絶縁膜を堆積した後、添加元素をイオン注入することによって添加することも可能である。
また、図１８で説明した場合と同様に、電極間絶縁膜５５と浮遊ゲート電極５４ａと制御ゲート電極５４ｂとの間にＳｉ酸化膜またはＳｉ酸窒化膜を含んでいてもよい。しかし、誘電率の低下によるリーク電流の増大を防ぐため、上記Ｓｉ酸化膜またはＳｉ酸窒化膜の膜厚は２ｎｍ以下であることが望ましい。
さらに、Ｇｅ、ＳｉＧｅ、歪みＳｉ、あるいは歪みＧｅを半導体基板５１として用いた場合も、第５実施形態と同様に不揮発性半導体メモリ装置を製造することができ、同様の効果が得られる。
以上説明したように、本発明の各実施形態によれば、素子特性の劣化を可及的に防止することができる。
本発明の第１実施形態による半導体装置のゲート絶縁膜を構成する金属酸化膜中の結合状態を表わす模式図。 本発明の第１実施形態および比較例による半導体装置のゲート絶縁膜に添加されたＳｂの結合状態を表すＸＰＳによって測定されたスペクトル。 本発明の第１実施形態および比較例による半導体装置のゲートリーク電流特性。 本発明の第１実施形態による半導体装置の容量−電圧特性を示す図。 従来の半導体装置の容量−電圧特性を示す図。 比較例による半導体装置の容量−電圧特性を示す図。 本発明の第２実施形態による半導体装置を示す断面図。 本発明の第２実施形態による半導体装置の製造工程を示す断面図。 本発明の第２実施形態による半導体装置の製造工程を示す断面図。 本発明の第２実施形態による半導体装置の製造工程を示す断面図。 本発明の第３実施形態による半導体装置を示す断面図。 本発明の第３実施形態による半導体装置の製造工程を示す断面図。 本発明の第４実施形態による半導体装置を示す断面図。 本発明の第４実施形態による半導体装置の製造工程を示す断面図。 本発明の第４実施形態による半導体装置の製造工程を示す断面図。 本発明の第４実施形態による半導体装置の製造工程を示す断面図。 本発明の第４実施形態の変形例による半導体装置の製造工程を示す断面図。 本発明の第１乃至第４実施形態の変形例による半導体装置の断面図。 本発明の第１乃至第４実施形態の変形例による半導体装置の断面図。 本発明の第５実施形態の変形例による半導体装置の断面図。 本発明の第５実施形態による半導体装置の製造工程を示す断面図。 本発明の第５実施形態による半導体装置の製造工程を示す断面図。 本発明の第５実施形態による半導体装置の製造工程を示す断面図。 本発明の第５実施形態による半導体装置の製造工程を示す断面図。
符号の説明
２１ 半導体基板
２２ 素子分離領域
２４ ゲート絶縁膜
２４ａ 絶縁膜
２４ｂ 絶縁膜
２４ｃ 絶縁膜
２６ ゲート電極
２８ 側壁
３０ａ エクステンション層
３０ｂ ソース・ドレイン領域
３２ シリサイド層
３４ 層間絶縁膜

Claims (9)

  1. 半導体基板と、
    前記半導体基板上に設けられ金属および酸素を含むゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極の両側の前記半導体基板に設けられたソース／ドレイン領域と、
    を備え、
    前記ゲート絶縁膜は、リン、砒素、アンチモン、ビスマスのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．１ａｔ％以上３ａｔ％以下であることを特徴とする半導体装置。
  2. 半導体基板と、
    前記半導体基板上に設けられ金属および酸素を含むゲート絶縁膜と、
    前記ゲート絶縁膜上に設けられたゲート電極と、
    前記ゲート電極の両側の前記半導体基板に設けられたソース／ドレイン領域と、
    を備え、
    前記ゲート絶縁膜は、硫黄、セレン、テルルのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．００３ａｔ％以上３ａｔ％以下であることを特徴とする半導体装置。
  3. 前記ゲート絶縁膜は、前記金属元素と前記添加元素との結合を含むことを特徴とする請求項１または２記載の半導体装置。
  4. 前記ゲート絶縁膜は、前記酸素と前記添加元素との結合を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
  5. 前記ゲート絶縁膜と前記ゲート電極との間および前記ゲート絶縁膜と前記半導体基板との間のいずれか一方にＳｉ酸化物またはＳｉ酸窒化物からなる絶縁膜を備えていることを特徴とする請求項１乃至４のいずれかに記載の半導体装置。
  6. 前記添加元素の濃度が、前記ゲート絶縁膜中で低く、前記ゲート絶縁膜と前記ゲート電極との界面および前記ゲート絶縁膜と前記半導体基板との界面のうち少なくとも一方の界面で高くなっていることを特徴とする請求項１乃至５のいずれかに記載の半導体装置。
  7. 前記金属は、Ｈｆ、Ｚｒ、Ｔｉおよびランタノイド系元素からなる群から選択される少なくとも１種の元素であることを特徴とする請求項１乃至６のいずれかに記載の半導体装置。
  8. 半導体基板上に、金属、酸素、およびリン、砒素、アンチモン、ビスマスのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．１ａｔ％以上３ａｔ％以下であるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして用いて、前記半導体基板に不純物を導入して、ソース／ドレイン領域を形成する工程と、
    を備えていることを特徴とする半導体装置の製造方法。
  9. 半導体基板上に、金属、酸素、および硫黄、セレン、テルルのうちから選択された少なくとも１つの添加元素を含み、その含有量が０．００３ａｔ％以上３ａｔ％以下であるゲート絶縁膜を形成する工程と、
    前記ゲート絶縁膜上にゲート電極を形成する工程と、
    前記ゲート電極をマスクとして用いて、前記半導体基板に不純物を導入して、ソース／ドレイン領域を形成する工程と、
    を備えていることを特徴とする半導体装置の製造方法。
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