JP4673072B2 - 半導体素子の製造方法 - Google Patents
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Description
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板のＳＯＩ層にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法により素子分離層を形成する半導体素子の製造方法に関する。
ＳＯＩ基板は、支持基板、絶縁層（いわゆるＢＯＸ酸化膜）および単結晶シリコンからなるシリコン薄膜層（ＳＯＩ層という。）が順次積層されて形成されたものである。このようなＳＯＩ基板は、そのＳＯＩ層に形成される半導体素子の素子間をフィールド酸化膜で電気的に絶縁分離してソフトエラーやラッチアップを抑制することができる共にソース／ドレイン部の接合容量を低減することができるので、高速化、低消費電力化に貢献する技術として、多くの半導体装置の製造に用いられている。
素子間を分離するフィールド酸化膜の形成には、トレンチ構造やＬＯＣＯＳ法が用いられるが、トレンチ構造はＳＯＩ層をエッチングして溝を形成し、その溝に酸化膜を埋め込むのでＬＯＣＯＳ法に較べて工程数が増加して製造コストが増加するという短所を有している。
一方、ＬＯＣＯＳ法は製造コストの低減には有利であるが、ＬＯＣＯＳ法によるフィールド酸化膜の形成時に絶縁層とフィールド酸化膜とＳＯＩ層の境界部に三角形断面の薄いシリコン層（エッジ部という。）が形成され、これが寄生ＭＯＳＦＥＴ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成し、この寄生ＭＯＳＦＥＴがＮチャンネルＭＯＳ素子（ｎＭＯＳ素子という。）の電流特性に悪影響を及ぼして電流−電圧特性に瘤（ハンプ）が生じたハンプ特性となり、閾値電圧を低下させることが知られている。
一方、ＬＯＣＯＳ法は製造コストの低減には有利であるが、ＬＯＣＯＳ法によるフィールド酸化膜の形成時に絶縁層とフィールド酸化膜とＳＯＩ層の境界部に三角形断面の薄いシリコン層（エッジ部という。）が形成され、これが寄生ＭＯＳＦＥＴ（ＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ） Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を構成し、この寄生ＭＯＳＦＥＴがＮチャンネルＭＯＳ素子（ｎＭＯＳ素子という。）の電流特性に悪影響を及ぼして電流−電圧特性に瘤（ハンプ）が生じたハンプ特性となり、閾値電圧を低下させることが知られている。
このような閾値電圧の低下を防止する技術として、ＳＯＩ層に形成されたエッジ部のボロン濃度を高めることで、ハンプ特性を抑制できるというシミュレーション結果が報告されている（例えば、非特許文献１参照。）。
発明者は、非特許文献１の表１に示された条件を用いて実際にｎＭＯＳ素子を試作し、その電流−電圧特性を評価した。
発明者は、非特許文献１の表１に示された条件を用いて実際にｎＭＯＳ素子を試作し、その電流−電圧特性を評価した。
このときの工程は、ＳＯＩ基板のＳＯＩ層にパッド酸化膜を形成し、このパッド酸化膜上にＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりシリコン窒化膜を堆積した後にフォトリソグラフィおよびエッチングによりパターニングして素子分離領域のパッド酸化膜およびシリコン窒化膜を除去し、露出させたＳＯＩ層にＬＯＣＯＳ法によりフィールド酸化膜を形成する。
フィールド酸化膜形成後に、エッジ部のボロン濃度を上げるためにボロンイオンを注入した後にトランジスタ形成領域のパッド酸化膜およびシリコン窒化膜を除去する。
その後は、通常のｎＭＯＳ素子の製造工程と同様にしてゲート酸化膜形成、ゲート形成、ソース／ドレイン部形成を行い評価に用いるｎＭＯＳ素子を形成した。
このようにして試作したｎＭＯＳ素子の電流−電圧特性の測定結果を図１０に示す。
その後は、通常のｎＭＯＳ素子の製造工程と同様にしてゲート酸化膜形成、ゲート形成、ソース／ドレイン部形成を行い評価に用いるｎＭＯＳ素子を形成した。
このようにして試作したｎＭＯＳ素子の電流−電圧特性の測定結果を図１０に示す。
図１０はゲート電圧に対するソース、ドレイン間に流れる単位幅当りのドレイン電流を示している。図１０に示すように上記により試作したｎＭＯＳ素子の電流−電圧特性には円で囲った領域に瘤が発生し、ハンプ特性に改善の余地があることが判る。
このようなハンプ特性の改善のために、発明者はフィールド酸化膜を形成した後にボロン等のＰ型不純物イオンをＳＯＩ層に注入してエッジ部に高濃度不純物領域を形成し、トランジスタ形成領域のパッド酸化膜およびシリコン窒化膜を除去する前に高濃度不純物領域の不純物がチャンネル部に拡散しないような熱処理条件で高濃度不純物領域形成時のイオン注入によるフィールド酸化膜の損傷を回復させると共にフィールド酸化膜の削れ量を低減することを提案している（例えば、特許文献１参照。）。
このようなハンプ特性の改善のために、発明者はフィールド酸化膜を形成した後にボロン等のＰ型不純物イオンをＳＯＩ層に注入してエッジ部に高濃度不純物領域を形成し、トランジスタ形成領域のパッド酸化膜およびシリコン窒化膜を除去する前に高濃度不純物領域の不純物がチャンネル部に拡散しないような熱処理条件で高濃度不純物領域形成時のイオン注入によるフィールド酸化膜の損傷を回復させると共にフィールド酸化膜の削れ量を低減することを提案している（例えば、特許文献１参照。）。
また、特願２００３−３２８０９２号明細書において、素子分離領域を露出させたＳＯＩ層にＬＯＣＯＳ法によりフィールド酸化膜を形成する前に酸化アルミニウム等の金属酸化膜をエッジ部の傾斜部やＳＯＩ層の素子分離領域に形成し、その上にフィールド酸化膜を形成してＳＯＩ層と金属酸化膜との界面の反応により生ずる欠陥中に含まれる負の固定電荷を利用してハンプ特性を低減することを提案している。
Ｊ．Ｗ．Ｔｈｏｍａｓ他２名、「Ｃｈａｒａｃｔｅｒｒｉｓｔｉｃｓ ｏｆ Ｓｕｂｍｉｃｒｏｍｅｔｅｒ ＬＯＣＯＳ Ｉｓｏｌａｔｉｏｎ」、Ｐｒｏｃｅｅｄｉｎｇｓ １９９５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ、ＩＥＥＥ、１９９５年１０月、ｐ．１１６−１１７ 特開２００３−１２４３０３号公報（第４頁段落００１９−段落００２１、第２図、第３図）
Ｊ．Ｗ．Ｔｈｏｍａｓ他２名、「Ｃｈａｒａｃｔｅｒｒｉｓｔｉｃｓ ｏｆ Ｓｕｂｍｉｃｒｏｍｅｔｅｒ ＬＯＣＯＳ Ｉｓｏｌａｔｉｏｎ」、Ｐｒｏｃｅｅｄｉｎｇｓ １９９５ ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ ＳＯＩ Ｃｏｎｆｅｒｅｎｃｅ、ＩＥＥＥ、１９９５年１０月、ｐ．１１６−１１７
しかしながら、上述した非特許文献１の技術においては、ＳＯＩ層に形成されたエッジ部のボロン濃度を高めることでハンプ特性を抑制できるというシミュレーション結果が得られているものの、実際のｎＭＯＳ素子においては上記のようにハンプ特性が現出してしまうという問題がある。
つまり、エッジ部のボロン等の不純物濃度を高めることでハンプ特性を抑制できるというシミュレーション結果は正しいものと考えられるが、その後の工程で行われる熱処理によりエッジ部の不純物が拡散し、結果としてエッジ部の不純物濃度が低下してハンプ特性の抑制効果が低減するためと考えられる。このことは近年の半導体装置の多機能化に伴う熱処理工程の増加にとって特に重要な問題になる。
つまり、エッジ部のボロン等の不純物濃度を高めることでハンプ特性を抑制できるというシミュレーション結果は正しいものと考えられるが、その後の工程で行われる熱処理によりエッジ部の不純物が拡散し、結果としてエッジ部の不純物濃度が低下してハンプ特性の抑制効果が低減するためと考えられる。このことは近年の半導体装置の多機能化に伴う熱処理工程の増加にとって特に重要な問題になる。
本発明は、上記の問題点を解決するためになされたもので、ＳＯＩ層のエッジ部の不純物濃度を安定化させる手段を提供することを目的とする。
本発明は、上記課題を解決するために、ＳＯＩ層を積層したＳＯＩ構造からなる半導体素子の製造方法において、前記ＳＯＩ層にトランジスタ形成領域と素子分離領域とを設定し、前記ＳＯＩ層上にパッド酸化膜を形成し、該パッド酸化膜上に耐酸化性膜を形成する工程と、前記素子分離領域の前記耐酸化性膜とパッド酸化膜とをエッチングして前記素子分離領域のＳＯＩ層を露出させる工程と、前記耐酸化性膜をマスクとして前記露出したＳＯＩ層をＬＯＣＯＳ法により酸化してフィールド酸化膜を形成する工程と、ｎＭＯＳ素子を形成するｎＭＯＳ領域のＳＯＩ層にＰ型不純物イオンを注入してチャンネル部を形成する工程と、前記耐酸性膜を除去して前記パッド酸化膜を露出させる工程と、前記フィールド酸化膜の形成時に前記ｎＭＯＳ領域のＳＯＩ層に形成されたエッジ部を含む前記ｎＭＯＳ領域の前記ＳＯＩ層に、ゲルマニウムイオンを注入して前記エッジ部を非晶質化させると共に、前記ｎＭＯＳ領域の前記ＳＯＩ層の底層にＳｉＧｅ層を生成する工程とを有することを特徴とする。
これにより、本発明は、エッジ部の結晶構造が非晶質化により微細化してその構造を複雑にすることができ、そこに流入したＰ型不純物のその後の熱処理等による他の部位への拡散を防止してＳＯＩ層のエッジ部の不純物濃度を安定化させることができると共に、注入されるＰ型不純物イオンの固溶度を向上させてエッジ部の不純物濃度をより濃くすることができ、ハンプ特性を抑制してｎＭＯＳ素子のドレイン電流の閾値電圧を高めることができるという効果が得られる。
以下に、図面を参照して本発明による半導体素子の製造方法の実施例について説明する。
図１、図２は実施例１の半導体素子の製造工程を示す説明図、図３はＳＯＩ基板を示す上方から見た説明図である。
なお、図１および図２は、図３に示すＡ−Ａ断面線に沿った断面を示す。
図１、図２において、１はＳＯＩ基板であり、シリコン等からなる支持基板２と、支持基板２上に形成された２酸化珪素からなる埋め込み絶縁膜である絶縁層３および薄い単結晶シリコンからなるＳＯＩ層４を積層して形成される。
なお、図１および図２は、図３に示すＡ−Ａ断面線に沿った断面を示す。
図１、図２において、１はＳＯＩ基板であり、シリコン等からなる支持基板２と、支持基板２上に形成された２酸化珪素からなる埋め込み絶縁膜である絶縁層３および薄い単結晶シリコンからなるＳＯＩ層４を積層して形成される。
本実施例のＳＯＩ層４には、図３に示すようにトランジスタ形成領域５と素子分離領域６（図３に示すハッチング部）とが設定されており、トランジスタ形成領域５にはＭＯＳＦＥＴであるｎＭＯＳ素子やｐＭＯＳ素子（ＰチャンネルＭＯＳ素子）が形成され、素子分離領域６には後述するフィールド酸化膜９が形成される。
７はパッド酸化膜であり、熱酸化法等によりＳＯＩ層４上に形成される薄い２酸化珪素膜である。
７はパッド酸化膜であり、熱酸化法等によりＳＯＩ層４上に形成される薄い２酸化珪素膜である。
８は耐酸化性膜としてのシリコン窒化膜であり、ＣＶＤ法等によりパッド酸化膜７上に堆積された窒化珪素の膜であって、ＬＯＣＯＳ法によりフィールド酸化膜９を形成するときのマスクとして機能する。
上記のパッド酸化膜７は、シリコン窒化膜８と単結晶シリコンであるＳＯＩ層４との結晶構造の格子定数の差により生ずる応力を緩和する機能等を有している。
上記のパッド酸化膜７は、シリコン窒化膜８と単結晶シリコンであるＳＯＩ層４との結晶構造の格子定数の差により生ずる応力を緩和する機能等を有している。
フィールド酸化膜９は、ＳＯＩ層４の素子分離領域６のシリコンをＬＯＣＯＳ法によりドライ酸化させて形成された２酸化珪素の絶縁膜であって、ＳＯＩ層４のトランジスタ形成領域５の間を電気的に絶縁分離する。
１０はレジストマスクであり、フォトリソグラフィ等によりシリコン窒化膜８等の上に形成されるマスク部材であって、エッチング処理等のときにＳＯＩ層４のトランジスタ形成領域５等を覆ってマスクした領域をエッチングから保護する機能を有している。
１０はレジストマスクであり、フォトリソグラフィ等によりシリコン窒化膜８等の上に形成されるマスク部材であって、エッチング処理等のときにＳＯＩ層４のトランジスタ形成領域５等を覆ってマスクした領域をエッチングから保護する機能を有している。
１１はゲート酸化膜であり、トランジスタ形成領域５のＳＯＩ層４のチャンネル部５ｃとポリシリコン等のゲート１２との間に形成される２酸化珪素等の絶縁膜である。
１５はエッジ部であり、ＬＯＣＯＳ法のドライ酸化によりフィールド酸化膜９を形成するときに、フィールド酸化膜９の先端がシリコン窒化膜８とＳＯＩ層４の間のパッド酸化膜７に分け入って伸長するバーズビークにより絶縁層３とフィールド酸化膜９とＳＯＩ層４との境界部に形成される三角形断面の薄いシリコン層である。
１５はエッジ部であり、ＬＯＣＯＳ法のドライ酸化によりフィールド酸化膜９を形成するときに、フィールド酸化膜９の先端がシリコン窒化膜８とＳＯＩ層４の間のパッド酸化膜７に分け入って伸長するバーズビークにより絶縁層３とフィールド酸化膜９とＳＯＩ層４との境界部に形成される三角形断面の薄いシリコン層である。
図３に示すトランジスタ形成領域５には、ゲート１２の直下のＳＯＩ層４に所定の不純物を拡散させてチャンネル部５ｃが形成され、チャンネル部５ｃの両側のＳＯＩ層４にそれぞれ所定の不純物を拡散させてソース部５ｓおよびドレイン部５ｄが形成される。
１７はＳＯＩ基板１のｎＭＯＳ領域であり、図３において縦方向に区分された領域であって、そのトランジスタ形成領域５のチャンネル部５ｃにはＰ型拡散層が形成され、ソース部５ｓおよびドレイン部５ｄにはそれぞれＮ型拡散層が形成されてｎＭＯＳ素子が形成される。
１７はＳＯＩ基板１のｎＭＯＳ領域であり、図３において縦方向に区分された領域であって、そのトランジスタ形成領域５のチャンネル部５ｃにはＰ型拡散層が形成され、ソース部５ｓおよびドレイン部５ｄにはそれぞれＮ型拡散層が形成されてｎＭＯＳ素子が形成される。
１８はＳＯＩ基板１のｐＭＯＳ領域であり、ｎＭＯＳ領域１７と同様に区分された領域であって、そのトランジスタ形成領域５のチャンネル部５ｃにはＮ型拡散層が形成され、ソース部５ｓおよびドレイン部５ｄにはそれぞれＰ型拡散層が形成されてｐＭＯＳ素子が形成される。
なお、図３は説明の都合上ｎＭＯＳ領域１７とｐＭＯＳ領域１８とを隣接させて描いてあるが、ｎＭＯＳ領域１７とｐＭＯＳ領域１８の配置は、交互に隣接させて配置するようにしてもよく、複数のｎＭＯＳ領域１７または複数のｐＭＯＳ領域１８をまとめて配置するようにしてもよい。要は製造工程の都合によって適宜設定すればよい。
なお、図３は説明の都合上ｎＭＯＳ領域１７とｐＭＯＳ領域１８とを隣接させて描いてあるが、ｎＭＯＳ領域１７とｐＭＯＳ領域１８の配置は、交互に隣接させて配置するようにしてもよく、複数のｎＭＯＳ領域１７または複数のｐＭＯＳ領域１８をまとめて配置するようにしてもよい。要は製造工程の都合によって適宜設定すればよい。
以下に、図１、図２を用いてＰで示す工程に従って本実施例の半導体素子の製造方法について説明する。
Ｐ１（図１）、予め製作された支持基板２、絶縁層３および表面上にトランジスタ形成領域５と素子分離領域６とを設定したＳＯＩ層４を有するＳＯＩ基板１を準備し、そのＳＯＩ層４上に熱酸化法によりパッド酸化膜７を形成し、そのパッド酸化膜７上にＣＶＤ法によりシリコン窒化膜８を形成する。
Ｐ１（図１）、予め製作された支持基板２、絶縁層３および表面上にトランジスタ形成領域５と素子分離領域６とを設定したＳＯＩ層４を有するＳＯＩ基板１を準備し、そのＳＯＩ層４上に熱酸化法によりパッド酸化膜７を形成し、そのパッド酸化膜７上にＣＶＤ法によりシリコン窒化膜８を形成する。
Ｐ２（図１）、シリコン窒化膜８上にフォトリソグラフィによりＳＯＩ層４のトランジスタ形成領域５上を覆うレジストマスク１０を形成し、これをマスクとして異方性エッチングによりシリコン窒化膜８およびパッド酸化膜７をエッチングしてＳＯＩ層４を露出させ、その後にアセトン等の剥離剤を用いてレジストマスク１０を除去する。
Ｐ３（図１）、残留したシリコン窒化膜８をマスクとしてＬＯＣＯＳ法により、露出させたＳＯＩ層４（シリコン）をドライ酸化させて素子分離領域６にフィールド酸化膜９を形成する。このときバーズビークが生じて絶縁層３とフィールド酸化膜９とＳＯＩ層４との境界部にエッジ部１５が形成される。
Ｐ３（図１）、残留したシリコン窒化膜８をマスクとしてＬＯＣＯＳ法により、露出させたＳＯＩ層４（シリコン）をドライ酸化させて素子分離領域６にフィールド酸化膜９を形成する。このときバーズビークが生じて絶縁層３とフィールド酸化膜９とＳＯＩ層４との境界部にエッジ部１５が形成される。
Ｐ４（図１）、フォトリソグラフィによりｎＭＯＳ領域１７のトランジスタ形成領域５のチャンネル部５ｃが形成される領域を除く領域を覆うレジストマスク１０を形成し、これをマスクとして非晶質化イオンとしてのゲルマニウムイオンをエッジ部１５に向かうように斜めにイオン注入してＳＯＩ層４のエッジ部１５を非晶質化させる。ｎＭＯＳ領域１７のＳＯＩ層４の反対側のエッジ部１５にも同様にしてイオン注入し、エッジ部１５を非晶質化させる。
この場合のゲルマニウムイオンのイオン注入はドーズ量１０１３〜１０１５個／ｃｍ２、加速エネルギ７０〜１００ＫｅＶ程度の範囲であればよく、注入角度は４５度程度であればよい。本実施例ではドーズ量５ｘ１０１３個／ｃｍ２、加速エネルギ８０ＫｅＶ、注入角度４５度である。
Ｐ５（図１）、工程Ｐ４のレジストマスク１０をマスクとしてｎＭＯＳ領域１７のトランジスタ形成領域５にｎＭＯＳ素子のチャンネル部５ｃを形成するためのＰ型不純物イオン、例えばボロンイオンをイオン注入する。これによりｎＭＯＳ領域１７のトランジスタ形成領域５のＳＯＩ層４にＰ型拡散層が形成され、そこがｎＭＯＳ素子のチャンネル部５ｃとして機能する。
Ｐ５（図１）、工程Ｐ４のレジストマスク１０をマスクとしてｎＭＯＳ領域１７のトランジスタ形成領域５にｎＭＯＳ素子のチャンネル部５ｃを形成するためのＰ型不純物イオン、例えばボロンイオンをイオン注入する。これによりｎＭＯＳ領域１７のトランジスタ形成領域５のＳＯＩ層４にＰ型拡散層が形成され、そこがｎＭＯＳ素子のチャンネル部５ｃとして機能する。
Ｐ６（図２）、剥離剤を用いて工程Ｐ４で形成したレジストマスク１０を除去し、再度フォトリソグラフィによりｐＭＯＳ領域１８のトランジスタ形成領域５のチャンネル部５ｃが形成される領域を除く領域を覆うレジストマスク１０を形成し、これをマスクとしてｐＭＯＳ素子のチャンネル部５ｃを形成するためのＮ型不純物イオン、例えばリンイオンをイオン注入する。これによりｐＭＯＳ領域１８のトランジスタ形成領域５のＳＯＩ層４にＮ型拡散層が形成され、そこがｐＭＯＳ素子のチャンネル部５ｃとして機能する。
Ｐ７（図２）、剥離剤を用いて工程Ｐ６で形成したレジストマスク１０を除去し、熱燐酸およびフッ化水素酸を用いたウェットエッチングによりシリコン窒化膜８およびパッド酸化膜７を除去する。この場合にパッド酸化膜７は熱燐酸によるシリコン窒化膜８の除去の際の保護膜としても機能する。
そして、フォトリソグラフィによりｎＭＯＳ領域１７およびｐＭＯＳ領域１８のチャンネル部５ｃを除く領域を覆うレジストマスク１０を形成し、これをマスクとしてそれぞれのチャンネル部５ｃ上にゲート酸化膜１１を形成する。
そして、フォトリソグラフィによりｎＭＯＳ領域１７およびｐＭＯＳ領域１８のチャンネル部５ｃを除く領域を覆うレジストマスク１０を形成し、これをマスクとしてそれぞれのチャンネル部５ｃ上にゲート酸化膜１１を形成する。
Ｐ８（図２）、剥離剤を用いて工程Ｐ７で形成したレジストマスク１０を除去し、ゲート酸化膜１１等の上にポリシリコン層を形成し、フォトリソグラフィによりｎＭＯＳ領域１７およびｐＭＯＳ領域１８のゲート１２が形成される領域を覆うレジストマスク１０を形成し、これをマスクとしてポリシリコン層をエッチングしてそれぞれのゲート１２を形成する。
そして、通常のＭＯＳＦＥＴの工程と同様にしてそれぞれのトランジスタ形成領域５のチャンネル部５ｃの両側に各ＭＯＳＦＥＴの所定の不純物を拡散させたソース部５ｓおよびドレイン部５ｄを形成する。
上記のようにして、ＳＯＩ基板１のＳＯＩ層４のトランジスタ形成領域５にフィールド酸化膜９で囲まれた本実施例の半導体素子が形成される。
上記のようにして、ＳＯＩ基板１のＳＯＩ層４のトランジスタ形成領域５にフィールド酸化膜９で囲まれた本実施例の半導体素子が形成される。
このようにして形成されたｎＭＯＳ素子は、上記工程Ｐ４でのゲルマニウムイオンのイオン注入によりエッジ部１５が非晶質化され、エッジ部１５の結晶構造が微細化してその構造が複雑になり、そこに流入したボロンのその後の熱処理等によるチャンネル部５ｃ等の他の部位への拡散を防止することができると共に、注入されるボロンイオンの固溶度が向上して活性化率が上昇し、エッジ部のボロン濃度がより濃くなるので、エッジ部１５の抵抗が増加し、ドレイン電流のリークを防止してｎＭＯＳ素子の閾値電圧を高めることができる。
図４は実施例１のｎＭＯＳ素子の電流−電圧特性を示すグラフである。
図４に実線で示す本実施例のｎＭＯＳ素子のシミュレーションで予測した電流−電圧特性は、比較のために破線で示す試作したｎＭＯＳ素子の電流−電圧特性（図１０と同一）に較べ閾値電圧が上昇し、ハンプ特性が抑制されてｎＭＯＳ素子のリーク特性が改善されている。
図４に実線で示す本実施例のｎＭＯＳ素子のシミュレーションで予測した電流−電圧特性は、比較のために破線で示す試作したｎＭＯＳ素子の電流−電圧特性（図１０と同一）に較べ閾値電圧が上昇し、ハンプ特性が抑制されてｎＭＯＳ素子のリーク特性が改善されている。
なお、本実施例ではエッジ部１５の非晶質化のために注入する非晶質化イオンはゲルマニウムイオンであるとして説明したが、非晶質化イオンは前記に限らず、アルゴンイオン等であってもよい。
また、上記工程Ｐ４において、レジストマスク１０をｎＭＯＳ領域１７のチャンネル部５ｃが形成される領域を除く領域に形成するとして説明したが、ｎＭＯＳ領域１７のトランジスタ形成領域５を除く領域にレジストマスク１０を形成してそのＳＯＩ層４のエッジ部１５の全部を非晶質化するようにしてもよい。このようにしてもｎＭＯＳ素子の電流−電圧特性にハンプ特性が生じることはない。
また、上記工程Ｐ４において、レジストマスク１０をｎＭＯＳ領域１７のチャンネル部５ｃが形成される領域を除く領域に形成するとして説明したが、ｎＭＯＳ領域１７のトランジスタ形成領域５を除く領域にレジストマスク１０を形成してそのＳＯＩ層４のエッジ部１５の全部を非晶質化するようにしてもよい。このようにしてもｎＭＯＳ素子の電流−電圧特性にハンプ特性が生じることはない。
以上説明したように、本実施例では、フィールド酸化膜形成時にＳＯＩ層に形成されたエッジ部にゲルマニウムイオンを注入して非晶質化するようにしたことによって、エッジ部の結晶構造が微細化してその構造を複雑にすることができ、そこに流入したボロンのその後の熱処理等による他の部位への拡散を防止してＳＯＩ層のエッジ部の不純物濃度を安定化させることができると共に、注入されるボロンイオンの固溶度を向上させてエッジ部のボロン濃度をより濃くすることができ、ハンプ特性を抑制してｎＭＯＳ素子のドレイン電流の閾値電圧を高めることができる。
図５、図６は実施例２の半導体素子の製造工程を示す説明図である。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図５、図６を用いてＰＡで示す工程に従って本実施例の半導体素子の製造方法について説明する。
工程ＰＡ１〜ＰＡ３（図５）は、上記実施例１の工程Ｐ１〜Ｐ３と同様であるのでその説明を省略する。
なお、上記実施例１と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図５、図６を用いてＰＡで示す工程に従って本実施例の半導体素子の製造方法について説明する。
工程ＰＡ１〜ＰＡ３（図５）は、上記実施例１の工程Ｐ１〜Ｐ３と同様であるのでその説明を省略する。
ＰＡ４（図５）、フォトリソグラフィによりｎＭＯＳ領域１７のトランジスタ形成領域５のチャンネル部５ｃが形成される領域を除く領域を覆うレジストマスク１０を形成し、このレジストマスク１０をマスクとして上記実施例１の工程Ｐ５と同様にしてＰ型不純物イオン、例えばボロンイオンをイオン注入し、ｎＭＯＳ領域１７のトランジスタ形成領域５のＳＯＩ層４にｎＭＯＳ素子のチャンネル部５ｃとして機能するＰ型拡散層を形成する。
ＰＡ５（図５）、上記実施例１の工程Ｐ６と同様にしてＮ型不純物イオン、例えばリンイオンをイオン注入し、ｐＭＯＳ領域１８のトランジスタ形成領域５のＳＯＩ層４にｐＭＯＳ素子のチャンネル部５ｃとして機能するＮ型拡散層を形成する。
ＰＡ６（図６）、剥離剤を用いて工程ＰＡ５で形成したレジストマスク１０を除去し、熱燐酸用いたウェットエッチングによりシリコン窒化膜８を除去してパッド酸化膜７のトランジスタ形成領域５に対応する領域を露出させる。この場合にパッド酸化膜７は熱燐酸によるシリコン窒化膜８の除去の際の保護膜としても機能する。
ＰＡ６（図６）、剥離剤を用いて工程ＰＡ５で形成したレジストマスク１０を除去し、熱燐酸用いたウェットエッチングによりシリコン窒化膜８を除去してパッド酸化膜７のトランジスタ形成領域５に対応する領域を露出させる。この場合にパッド酸化膜７は熱燐酸によるシリコン窒化膜８の除去の際の保護膜としても機能する。
ＰＡ７（図６）、フォトリソグラフィによりｎＭＯＳ領域１７を除く領域を覆うレジストマスク１０を形成し、これをマスクとしてｎＭＯＳ領域１７のトランジスタ形成領域５のＳＯＩ層４に形成されたエッジ部１５を含むＳＯＩ層４にゲルマニウムイオンを上方からイオン注入し、その後に熱処理を行う。これによりＳＯＩ層４の絶縁層３との界面近傍の層（ＳＯＩ層４の底層２０という。）にシリコンの一部をゲルマニウムで置換したＳｉＧｅ層が生成され、ＳＯＩ層４の両側のエッジ部１５が非晶質化される。
この場合のゲルマニウムイオンのイオン注入におけるドーズ量および加速エネルギは、上記実施例１の工程Ｐ４と同様である。
ＰＡ８（図６）、フッ化水素酸を用いたウェットエッチングによりパッド酸化膜７を除去し、フォトリソグラフィによりｎＭＯＳ領域およびｐＭＯＳ領域のチャンネル部５ｃを除く領域を覆うレジストマスク１０を形成し、これをマスクとしてそれぞれのチャンネル部５ｃ上にゲート酸化膜１１を形成する。
ＰＡ８（図６）、フッ化水素酸を用いたウェットエッチングによりパッド酸化膜７を除去し、フォトリソグラフィによりｎＭＯＳ領域およびｐＭＯＳ領域のチャンネル部５ｃを除く領域を覆うレジストマスク１０を形成し、これをマスクとしてそれぞれのチャンネル部５ｃ上にゲート酸化膜１１を形成する。
ＰＡ９（図６）、上記実施例１の工程Ｐ８と同様にしてポリシリコン層を形成し、これをエッチングしてそれぞれのゲート１２を形成する。
そして、通常のＭＯＳＦＥＴの工程と同様にしてそれぞれのトランジスタ形成領域５のチャンネル部５ｃの両側に各ＭＯＳＦＥＴの所定の不純物を拡散させたソース部５ｓおよびドレイン部５ｄを形成する。
そして、通常のＭＯＳＦＥＴの工程と同様にしてそれぞれのトランジスタ形成領域５のチャンネル部５ｃの両側に各ＭＯＳＦＥＴの所定の不純物を拡散させたソース部５ｓおよびドレイン部５ｄを形成する。
上記のようにして、ＳＯＩ基板１のＳＯＩ層４のトランジスタ形成領域５にフィールド酸化膜９で囲まれた本実施例の半導体素子が形成される。
このようにして形成されたｎＭＯＳ素子は、上記工程ＰＡ７でのゲルマニウムイオンのイオン注入によりエッジ部１５が非晶質化されて上記実施例１と同様に作用する他、ＳＯＩ層４の底層２０にＳｉＧｅ層が生成され、このＳｉＧｅ層がｎＭＯＳ素子のチャンネル部５ｃに引張応力を発生させ、その歪によりチャンネル部５ｃの駆動力が向上してｎＭＯＳ素子の定格ドレイン電流が増加する。
このようにして形成されたｎＭＯＳ素子は、上記工程ＰＡ７でのゲルマニウムイオンのイオン注入によりエッジ部１５が非晶質化されて上記実施例１と同様に作用する他、ＳＯＩ層４の底層２０にＳｉＧｅ層が生成され、このＳｉＧｅ層がｎＭＯＳ素子のチャンネル部５ｃに引張応力を発生させ、その歪によりチャンネル部５ｃの駆動力が向上してｎＭＯＳ素子の定格ドレイン電流が増加する。
図７は実施例２のｎＭＯＳ素子の電流−電圧特性を示すグラフである。
図７に破線で示す本実施例のｎＭＯＳ素子のシミュレーションで予測した電流−電圧特性は、比較のために実線で示す試作したｎＭＯＳ素子の電流−電圧特性に較べ各ゲート電圧に対するドレイン電流が増加し、その定格ドレイン電流が増加している。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、ゲルマニウムイオンをｎＭＯＳ素子ＳＯＩ層にも注入してＳＯＩ層の底層にＳｉＧｅ層を生成するようにしたことによって、ｎＭＯＳ素子のチャンネル部に引張応力を発生させることができ、この引張応力による歪によりチャンネル部の駆動力を向上させてｎＭＯＳ素子の定格ドレイン電流を増加させることができる。
図７に破線で示す本実施例のｎＭＯＳ素子のシミュレーションで予測した電流−電圧特性は、比較のために実線で示す試作したｎＭＯＳ素子の電流−電圧特性に較べ各ゲート電圧に対するドレイン電流が増加し、その定格ドレイン電流が増加している。
以上説明したように、本実施例では、上記実施例１と同様の効果に加えて、ゲルマニウムイオンをｎＭＯＳ素子ＳＯＩ層にも注入してＳＯＩ層の底層にＳｉＧｅ層を生成するようにしたことによって、ｎＭＯＳ素子のチャンネル部に引張応力を発生させることができ、この引張応力による歪によりチャンネル部の駆動力を向上させてｎＭＯＳ素子の定格ドレイン電流を増加させることができる。
図８、図９は実施例３の半導体素子の製造工程を示す説明図である。
なお、上記実施例１および実施例２と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図８、図９を用いてＰＢで示す工程に従って本実施例の半導体素子の製造方法について説明する。
なお、上記実施例１および実施例２と同様の部分は、同一の符号を付してその説明を省略する。
以下に、図８、図９を用いてＰＢで示す工程に従って本実施例の半導体素子の製造方法について説明する。
工程ＰＢ１〜ＰＢ５（図８）は、上記実施例２の工程ＰＡ１〜ＰＡ５と同様であるのでその説明を省略する。
ＰＢ６（図９）、上記実施例２の工程ＰＡ６と同様にしてパッド酸化膜７を露出させ、フォトリソグラフィによりｐＭＯＳ領域１８を除く領域を覆うレジストマスク１０を形成し、ＣＶＤ法によりｐＭＯＳ領域１８のパッド酸化膜７上に酸化物（本実施例では２酸化珪素）を堆積し、ｐＭＯＳ領域１８のパッド酸化膜７を成長させてその膜厚をＳＯＩ層４の厚さの２／３程度に厚くする。
ＰＢ６（図９）、上記実施例２の工程ＰＡ６と同様にしてパッド酸化膜７を露出させ、フォトリソグラフィによりｐＭＯＳ領域１８を除く領域を覆うレジストマスク１０を形成し、ＣＶＤ法によりｐＭＯＳ領域１８のパッド酸化膜７上に酸化物（本実施例では２酸化珪素）を堆積し、ｐＭＯＳ領域１８のパッド酸化膜７を成長させてその膜厚をＳＯＩ層４の厚さの２／３程度に厚くする。
ＰＢ７（図９）、剥離剤を用いて工程ＰＢ６で形成したレジストマスク１０を除去し、ｎＭＯＳ領域１７のトランジスタ形成領域５のＳＯＩ層４に形成されたエッジ部１５を含むｎＭＯＳ領域１７とｐＭＯＳ領域１８のＳＯＩ層４にゲルマニウムイオンを上方からイオン注入し、その後に熱処理を行う。これにより薄いパッド酸化膜７で覆われたｎＭＯＳ領域１７のＳＯＩ層４にはその底層２０にＳｉＧｅ層が生成され、厚いパッド酸化膜７で覆われたｐＭＯＳ領域１８のＳＯＩ層４には、そのＳＯＩ層４の厚くしたパッド膜７との界面近傍の層（ＳＯＩ層４の表層２２という。）にＳｉＧｅ層が生成され、ｎＭＯＳ領域１７のＳＯＩ層４の両側のエッジ部１５が非晶質化される。
なお、ｐＭＯＳ領域１７のＳＯＩ層４の両側のエッジ部１５は非晶質化されても、されなくてもｐＭＯＳ素子の電流−電圧特性に影響を与えることはない。
この場合のゲルマニウムイオンのイオン注入におけるドーズ量および加速エネルギは、上記実施例１の工程Ｐ４と同様である。
ＰＢ８（図９）、上記実施例２の工程ＰＡ８と同様にしてパッド酸化膜７を除去し、それぞれのチャンネル部５ｃ上にゲート酸化膜１１を形成する。
この場合のゲルマニウムイオンのイオン注入におけるドーズ量および加速エネルギは、上記実施例１の工程Ｐ４と同様である。
ＰＢ８（図９）、上記実施例２の工程ＰＡ８と同様にしてパッド酸化膜７を除去し、それぞれのチャンネル部５ｃ上にゲート酸化膜１１を形成する。
ＰＢ９（図９）、上記実施例２の工程ＰＡ９と同様であるのでその説明を省略する。
そして、通常のＭＯＳＦＥＴの工程と同様にしてそれぞれのトランジスタ形成領域５のチャンネル部５ｃの両側に各ＭＯＳＦＥＴの所定の不純物を拡散させたソース部５ｓおよびドレイン部５ｄを形成する。
上記のようにして、ＳＯＩ基板１のＳＯＩ層４のトランジスタ形成領域５にフィールド酸化膜９で囲まれた本実施例の半導体素子が形成される。
そして、通常のＭＯＳＦＥＴの工程と同様にしてそれぞれのトランジスタ形成領域５のチャンネル部５ｃの両側に各ＭＯＳＦＥＴの所定の不純物を拡散させたソース部５ｓおよびドレイン部５ｄを形成する。
上記のようにして、ＳＯＩ基板１のＳＯＩ層４のトランジスタ形成領域５にフィールド酸化膜９で囲まれた本実施例の半導体素子が形成される。
このようにして形成されたｎＭＯＳ素子は、上記工程ＰＢ７でのゲルマニウムイオンのイオン注入によりｎＭＯＳ素子のＳＯＩ層４のエッジ部１５が非晶質化されて上記実施例１と同様に作用する他、ｎＭＯＳ領域１７のＳＯＩ層４の底層２０に生成されたＳｉＧｅ層が上記実施例２と同様に作用する。
また、ｐＭＯＳ領域１８のＳＯＩ層４の表層２２に生成されたＳｉＧｅ層が、ｐＭＯＳ素子のチャンネル部５ｃに圧縮応力を発生させ、その歪によりチャンネル部５ｃの駆動力が向上してｐＭＯＳ素子の定格ドレイン電流が増加する。
また、ｐＭＯＳ領域１８のＳＯＩ層４の表層２２に生成されたＳｉＧｅ層が、ｐＭＯＳ素子のチャンネル部５ｃに圧縮応力を発生させ、その歪によりチャンネル部５ｃの駆動力が向上してｐＭＯＳ素子の定格ドレイン電流が増加する。
以上説明したように、本実施例では、上記実施例２と同様の効果に加えて、ゲルマニウムイオンを注入するときにｐＭＯＳ素子ＳＯＩ層上のパッド酸化膜を厚くしてそのＳＯＩ層の表層にＳｉＧｅ層を生成するようにしたことによって、ｐＭＯＳ素子のチャンネル部に圧縮応力を発生させることができ、この圧縮応力による歪によりチャンネル部の駆動力を向上させてｐＭＯＳ素子の定格ドレイン電流を増加させることができる。
なお、上記各実施例においては、ｎＭＯＳ領域とｐＭＯＳ領域とを列状に配置するとして説明したが、一つのｎＭＯＳ素子やｐＭＯＳ素子を形成する領域をそれぞれ四角形状のｎＭＯＳ領域やｐＭＯＳ領域とし、これらを千鳥状に配置するようにしてもよい。
１ ＳＯＩ基板
２ 支持基板
３ 絶縁層
４ ＳＯＩ層
５ トランジスタ形成領域
５ｃ チャンネル部
５ｄ ドレイン部
５ｓ ソース部
６ 素子分離領域
７ パッド酸化膜
８ シリコン窒化膜
９ フィールド酸化膜
１０ レジスト
１１ ゲート酸化膜
１２ ゲート
１５ エッジ部
１７ ｎＭＯＳ領域
１８ ｐＭＯＳ領域
２０ 底層
２２ 表層
２ 支持基板
３ 絶縁層
４ ＳＯＩ層
５ トランジスタ形成領域
５ｃ チャンネル部
５ｄ ドレイン部
５ｓ ソース部
６ 素子分離領域
７ パッド酸化膜
８ シリコン窒化膜
９ フィールド酸化膜
１０ レジスト
１１ ゲート酸化膜
１２ ゲート
１５ エッジ部
１７ ｎＭＯＳ領域
１８ ｐＭＯＳ領域
２０ 底層
２２ 表層
Claims (3)
- ＳＯＩ層を積層したＳＯＩ構造からなる半導体素子の製造方法において、
前記ＳＯＩ層にトランジスタ形成領域と素子分離領域とを設定し、前記ＳＯＩ層上にパッド酸化膜を形成し、該パッド酸化膜上に耐酸化性膜を形成する工程と、
前記素子分離領域の前記耐酸化性膜とパッド酸化膜とをエッチングして前記素子分離領域のＳＯＩ層を露出させる工程と、
前記耐酸化性膜をマスクとして前記露出したＳＯＩ層をＬＯＣＯＳ法により酸化してフィールド酸化膜を形成する工程と、
ｎＭＯＳ素子を形成するｎＭＯＳ領域のＳＯＩ層にＰ型不純物イオンを注入してチャンネル部を形成する工程と、
前記耐酸性膜を除去して前記パッド酸化膜を露出させる工程と、
前記フィールド酸化膜の形成時に前記ｎＭＯＳ領域のＳＯＩ層に形成されたエッジ部を含む前記ｎＭＯＳ領域の前記ＳＯＩ層に、ゲルマニウムイオンを注入して前記エッジ部を非晶質化させると共に、前記ｎＭＯＳ領域の前記ＳＯＩ層の底層にＳｉＧｅ層を生成する工程と、を有することを特徴とする半導体素子の製造方法。 - ＳＯＩ層を積層したＳＯＩ構造からなる半導体素子の製造方法において、
前記ＳＯＩ層にトランジスタ形成領域と素子分離領域とを設定し、前記ＳＯＩ層上にパッド酸化膜を形成し、該パッド酸化膜上に耐酸化性膜を形成する工程と、
前記素子分離領域の前記耐酸化性膜とパッド酸化膜とをエッチングして前記素子分離領域のＳＯＩ層を露出させる工程と、
前記耐酸化性膜をマスクとして前記露出したＳＯＩ層をＬＯＣＯＳ法により酸化してフィールド酸化膜を形成する工程と、
ｎＭＯＳ素子を形成するｎＭＯＳ領域のＳＯＩ層にＰ型不純物イオンを注入してチャンネル部を形成する工程と、
前記耐酸性膜を除去して前記パッド酸化膜を露出させる工程と、
ｐＭＯＳ素子を形成するｐＭＯＳ領域のパッド酸化膜に酸化物を堆積して前記パッド酸化膜を成長させる工程と、
前記フィールド酸化膜の形成時に前記ｎＭＯＳ領域のＳＯＩ層に形成されたエッジ部を含む前記ｎＭＯＳ領域および前記ｐＭＯＳ領域の前記ＳＯＩ層に、ゲルマニウムイオンを注入して前記エッジ部を非晶質化させると共に、前記ｎＭＯＳ領域のＳＯＩ層の底層および前記ｐＭＯＳ領域のＳＯＩ層の表層にＳｉＧｅ層を生成する工程と、を有することを特徴とする半導体素子の製造方法。 - 請求項１または請求項２において、
前記ゲルマニウムイオンのドーズ量が、１０１３個／ｃｍ２以上であることを特徴とする半導体素子の製造方法。
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