JP4678720B2 - 回路基板およびその製造方法、半導体装置およびその製造方法 - Google Patents

Description

本発明は回路基板およびその製造方法に関し、特に、回路素子が実装されてインターポーザーとして用いられる回路基板およびその製造方法に関する。更に、本発明はこのようか回路基板が採用された半導体装置およびその製造方法に関する。

従来に於いて回路装置は、例えば表面に導電路が形成された実装基板に、ＩＣチップ等の半導体素子を搭載することにより形成されていた。実装基板上の導電路と、半導体素子とを接続する構造としては、フェイスアップおよびフェイスダウン（フリップチップ法）の２つの実装構造がある。

半導体素子が実装基板にフェイスアップで実装される場合は、半導体素子の裏面が実装基板に固着される。そして、半導体素子の上面に形成されたパッドと実装基板の導電路とは、金属細線によりワイヤボンディグされる。しかしながらワイヤボンディングを用いた接続方法では、金属細線を形成するための領域を半導体素子の周辺部に確保する必要があるため、半導体素子の実装に必要な面積が増大してしまう問題があった。

フェイスダウンにて半導体素子が実装基板に実装される場合は、下面に配置された半導体素子のパッド電極と実装基板上の導電路とは、半田バンプ等を用いて接続される。フェイスダウンにて半導体素子を実装することにより、実装に必要とされる面積を素子の大きさと同等にすることができる。しかしながら、実装基板と半導体素子とでは熱膨張係数が異なるので、両者を接合させる半田バンプには、温度変化に伴い熱応力が作用する。この熱応力により半田バンプにクラックが発生し、半導体素子の接続信頼性が低下してしまう問題があった。

この問題を解決するために、チップと同等の線膨張係数を持つインターポーザーを介して、半導体素子と実装基板とを接続する構造が提案されている。

図８の断面図を参照して、インターポーザーとしての回路基板を用いた半導体素子の接続構造を説明する。ここでは、多数のパッドを有するＬＳＩチップである半導体素子１０１が、回路基板１００を介して、実装基板１０４に実装されている。半導体素子１０１の裏面に位置するパッドと回路基板１００とは、接続電極１０２により接続されている。また、実装基板１０４の上面に形成された導電路１０５と回路基板１００とは、外部電極１０３により接続されている。更に、回路基板１００の上面および裏面には、絶縁層１０７により絶縁された導電パターン１０６が形成されている。

インターポーザーである回路基板１００の材料として、熱膨張係数が実装基板１０４よりも半導体素子１０１に近い材料を採用すると、接続電極１０２に採用する熱応力が低減される。従って、接続電極１０２の熱応力に対する接続信頼性を向上させることができる。回路基板１００の具体的な材料としては、樹脂、金属、セラミック等が採用される。回路基板１００の材料として、シリコン等の半導体を採用した技術が特許文献１に記載されている。
特開２００１−３２６３０５号公報

しかしながら、回路基板１００を用いた上述の構造では、導電パターン１０６と回路基板１００との間に寄生容量や電圧低下が発生し、グランドが不安定になる事により半導体素子１０１の誤動作等を招く恐れがあった。具体的には、回路基板１００はフローティング状態となっており、電位が固定されていない。従って、導電パターン１０６と回路基板１００との間に電位差が生じ易く、両者の間に寄生容量が発生する。特に半導体素子１０１が数ＧＨｚ程度の高周波にて動作する素子である場合、回路基板１００に発生する寄生容量により素子の性能が低下してしまう問題が発生する。

更に、回路基板１００ではノイズ対策が施されていないので、回路基板１００を透過したノイズが半導体素子１０１に侵入して、半導体素子１０１が誤動作してしまう問題があった。特に、ノイズに敏感なアナログ回路が半導体素子１０１に形成された場合、外部から侵入したノイズにより、半導体素子１０１が誤動作してしまう恐れがあった。更に、半導体素子１０１から発生するノイズが、回路基板１００を透過して外部に伝搬し、他の回路素子に悪影響を与えてしまう問題もあった。このような問題も、半導体素子１０１が高周波デバイスである場合顕著に発生する。

本発明は、上記問題点を鑑みてなされ、本発明の主な目的は、実装される回路素子との接続信頼性が確保され、更に、寄生容量の低減および、配線に依る電圧効果を抑止しノイズ対策が施された回路基板およびその製造方法、半導体装置およびその製造方法を提供することにある。

本発明の回路基板は、半導体基板と、前記半導体基板を厚み方向に貫通する貫通孔と、前記貫通孔の内部に設けられた貫通電極と、前記半導体基板を厚み方向に途中まで延在する接続孔と、少なくとも前記接続孔の側壁を被覆する絶縁膜と、前記接続孔の内部に形成されて前記半導体基板と電気的に接続された接続電極とを具備し、前記接続電極の内側の端部は、前記接続孔の底部に露出する前記半導体基板の半導体材料と接触することを特徴とする。

本発明の回路基板の製造方法は、半導体基板を貫通する貫通孔に埋設された貫通電極と、前記半導体基板を厚み方向に途中まで延在する接続孔に埋設されて前記半導体基板と電気的に接続された接続電極とを具備する回路基板の製造方法に於いて、前記貫通孔よび前記接続孔を、前記半導体基板の一方の主面から行うエッチングにより形成する工程と、前記貫通孔および前記接続孔の内壁を絶縁膜により被覆する工程と、前記貫通孔の内部に導電材料を形成することにより前記貫通電極を形成し、前記接続孔の底部に位置する前記絶縁膜を除去した後に、前記接続孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された前記接続電極を形成する工程と、を具備することを特徴とする。

本発明の回路基板の製造方法は、半導体基板を用意する工程と、第１の開口部および前記第１の開口部よりも小さい第２の開口部を有するエッチングマスクにより、前記半導体基板の一方の主面を被覆する工程と、前記エッチングマスクを介して前記半導体基板を一方の主面からエッチングすることにより、前記半導体基板を貫通する貫通孔を第１の開口部から形成し、更に、前記半導体基板を厚み方向に途中まで延在する接続孔を第２の開口部から形成する工程と、前記貫通孔および前記接続孔の内壁を絶縁膜により被覆する工程と、前記貫通孔の内部に導電材料を形成することにより貫通電極を形成し、前記接続孔の底部に位置する前記絶縁膜を除去した後に、前記接続孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された接続電極を形成する工程と、を具備することを特徴とする。

本発明の回路基板の製造方法は、半導体基板を貫通する貫通孔に埋設された貫通電極と、前記半導体基板を厚み方向に途中まで延在する接続孔に埋設されて前記半導体基板と電気的に接続された接続電極とを具備する回路基板の製造方法に於いて、前記半導体基板の両主面から行うエッチングにより、前記貫通孔および前記接続孔を形成する工程と、前記貫通孔および前記接続孔の内壁を絶縁膜により被覆する工程と、前記貫通孔の内部に導電材料を形成することにより前記貫通電極を形成すると共に、前記接続孔の底部に位置する前記絶縁膜を除去した後に、前記接続孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された前記接続電極を形成する工程と、を具備することを特徴とする。

本発明の回路基板の製造方法は、半導体基板を用意する工程と、前記半導体基板の一方の主面を、第１の開口部を設けた第１のエッチングマスクにより被覆し、前記半導体基板の他方の主面を、第２の開口部を設けた第２のエッチングマスクにより被覆する工程と、前記半導体を両主面からエッチングすることにより、前記第１の開口部および前記第２の開口部の両方からエッチングを進行させて前記半導体基板を貫通する貫通孔を形成し、前記第１の開口部または前記第２の開口部から進行するエッチングにより、前記半導体基板を厚み方向に途中まで延在する接続孔を形成する工程と、前記貫通孔および前記接続孔の内壁を絶縁膜により被覆する工程と、前記貫通孔の内部に導電材料を形成することにより貫通電極を形成すると共に、前記接続孔の底部に位置する前記絶縁膜を除去した後に、前記接続孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された接続電極を形成する工程と、を具備することを特徴とする。

本発明の半導体装置の製造方法は、半導体基板を用意する工程と、複数のサイズの異なるエッチング領域を介してエッチングし、エッチング領域のサイズに起因するエッチングスピードの差により、前記半導体基板を貫通する第１の孔と、前記半導体基板を貫通しない第２の孔を形成する工程と、前記第１の孔および前記第２の孔を、絶縁膜により被覆する工程と、前記第１の孔の内部に導電材料を形成することにより貫通電極を形成すると共に、前記第２の孔の底部に位置する前記絶縁膜を除去した後に、前記第２の孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された接続電極を形成する工程と、を備えることを特徴とする。

本発明は、半導体実装基板に半導体素子が実装された半導体装置であり、前記半導体実装基板は、前記半導体素子と実質的に同一材料から成る半導体基板と、前記半導体基板を厚み方向に貫通して設けられた貫通電極と、前記貫通電極を介して接続されると共に、前記半導体基板の表面および裏面に設けられた表面電極および裏面電極と、前記半導体基板を厚み方向に途中まで延在する接続孔と、少なくとも前記接続孔の側壁を被覆する絶縁膜と、前記接続孔の内部に形成されて前記半導体基板と電気的に接続された接続電極とを具備し、前記接続電極の内側の端部は、前記接続孔の底部に露出する前記半導体基板の半導体材料と接触することを特徴とする。

本発明の回路基板および半導体装置によれば、半導体基板を厚み方向に途中まで貫通して設けた接続電極により、半導体基板とその表面に形成された導電パターンとを同電位にすることができる。従って、半導体基板と導電パターンとの間に発生する寄生容量を低減させることができる。そして、半導体全面を用いた接地により、接地インピーダンスを低減させる事ができる。加えて、接地回路を半導体基板とする事で導電路の配線密度を抑制し、信号伝播に伴う遅延を抑制できる。例えば、接続電極を介して半導体基板が接地電位に固定された場合は、接地電位に接続された導電パターンと半導体基板の間に寄生容量が発生することを防止することができる。更に、接続電極を介して半導体基板を接地電位等に接続可能なので、回路基板のシールド効果を向上させることができる。従って、外部からのノイズを遮断して、回路基板に実装される回路素子の動作を安定させることができる。そして、接地の安定は電気的動作を安定させ、高速動作の信頼性を向上する事ができる。その上、配線密度の抑制は等長配線などのタイミング調整の為に必要なエリアを確保し、さらなる高い信頼性を持った電気回路を実現できる。

本発明の製造方法によれば、接続電極および貫通電極が内部に形成される接続孔および貫通孔を、基板の一方の主面から行うエッチングにより形成することができる。具体的には、平面的な大きさの異なる第１の開口部および第２の開口部が設けられたエッチングマスクを用いて半導体基板をエッチングすることで、半導体基板に同時に貫通孔および接続孔が形成される。第１の開口部に対応する箇所に、半導体基板を貫通する貫通孔が形成される。第１の開口部よりも平面的に小さい第２の開口部に対応する箇所には、半導体基板を厚み方向に途中まで延在する接続孔が形成される。

更に、本発明の製造方法によれば、基板の両方の主面からエッチングを行うことにより、接続孔および貫通孔を同時に形成することが可能となる。具体的には、第１の開口部を設けた第１のエッチングマスクにより基板の一主面を被覆し、第２の開口部を設けた第２のエッチングマスクにより基板の他主面を被覆する。第１の開口部および第２の開口部の両方から進行するエッチングにより、基板を貫通する貫通孔が形成される。また、第１の開口部または第２の開口部のいずれから進行するエッチングにより、接続孔が形成される。

＜第１の実施の形態＞
本形態では、図１および図２を参照して、回路基板および半導体装置の構造を説明する。

図１を参照して、インターポーザーである回路基板１０の構成を説明する。図１（Ａ）は回路基板１０の断面図であり、図１（Ｂ）は接続電極１６が設けられた領域の拡大断面図であり、図１（Ｃ）は貫通電極１３が設けられた領域の拡大断面図である。

図１（Ａ）を参照して、本形態の回路基板１０は、半導体基板１１と、半導体基板１１を厚み方向に貫通して形成された貫通電極１３と、半導体基板１１を厚み方向に途中まで延在して半導体基板１１と電気的に接続された接続電極１６とを具備する。更に、半導体基板１１の上面および裏面には、第1の導電パターン１４および第２の導電パターン１５が形成されている。本形態に於いて回路基板１０はインターポーザーとして用いられる。インターポーザーとは、半導体素子等の回路素子と実装基板との間に位置して、回路装置等を構成するために用いられる基板である。

半導体基板（半導体実装基板）１１は、シリコン等の半導体から成る。半導体基板１１の厚みは、例えば１００μｍ〜２００μｍ程度である。半導体基板１１の材料としては、真性半導体または不純物半導体を採用することができる。特にＰ型またはＮ型の不純物で拡散された半導体基板を採用すれば、その基板の電気導電性や熱伝導性が高まり、金属基板の機能に近づく。つまりシールド機能、放熱機能等の色々な機能を半導体基板１１に持たせることが可能となる。またグランド配線が設けられた場合、グランド配線と基板とを同電位にするができ、グランド配線に寄生する容量を無くすることも可能である。不純物半導体としては、ボロン等のＰ型不純物が導入されたＰ型半導体、リン等のＮ型不純物が導入されたＮ型半導体が採用される。不純物半導体を半導体基板１１の材料として用いることで、半導体基板１１の電気抵抗が低くなり電流が流れやすくなるので、接続電極１６と半導体基板１１との導通を容易にすることができる。

更に、シリコンから成る半導体基板１１は、ＬＳＩチップ等の半導体素子と同じ材料から成る。従って、実装される半導体素子の熱膨張係数と、回路基板１０の熱膨張係数とは等しくなるので、両者の接続信頼性を向上させることができる。例えば、半導体チップは、フェイスアップ、フェイスダウンどちらでも実装が可能である。フェイスアップの場合は、金属細線やリード板等の接続手段を使って接続するため、接続手段と半導体素子との接続箇所の信頼性が向上する。例えばバンプ電極を用いて半導体素子をフリップチップ法により回路基板１０の上面に実装する場合を考えると、両者を接続するバンプ電極に作用する熱応力は極めて小さくなり、接続信頼性が向上される。

絶縁膜１２は、シリコン酸化膜、シリコン窒化膜またはポリイミド等の樹脂膜から成り、半導体基板１１の上面及び裏面を被覆している。絶縁膜１２により、第１の導電パターン１４および第２の導電パターン１５と、半導体基板１１とが絶縁されている。また、貫通孔３２の側面も絶縁膜１２により被覆されている。更に、接続孔２７、３２に関しては、側面は絶縁膜１２により被覆され、底面は半導体基板が露出するため、絶縁膜１２により覆われていない。

第１の導電パターン（表電極）１４および第２の導電パターン（裏電極）１５は、半導体基板１１の上面および裏面に形成されている。これらの導電パターンは、銅を主材料とする金属から成る。またＡｌ、Ａｕ等の他の金属材料でこれらの導電パターンを構成しても良い。第１の導電パターン１４は、半導体基板１１の上面に形成されて、半導体素子等が接続されるパッド（例えばダイパッドまたはボンディングパッド）や、パッドどうしを接続する配線等を形成している。第２の導電パターン１５は、半導体形成領域の外から半導体基板１１の裏面に延在されて、実装基板等との接続に用いられるパッドや、これらのパッドどうしを接続する配線等を形成している。２層からなる導電パターンが形成されるので、クロスオーバーも可能である。

ここでは、単層の第１の導電パターン１４および第２の導電パターン１５が形成されているが、これらの導電パターンを多層に形成することも可能である。

貫通電極１３は、半導体基板１１を厚み方向に貫通して設けた貫通孔２３に設けられた導電材料から成る。貫通電極１３により、第１の導電パターン１４と第２の導電パターン１４とが接続される。貫通電極１３と半導体基板１１とは、貫通孔２３の内壁に設けた絶縁膜１２により絶縁されている。貫通電極１３は、例えば、後述するメッキ法で形成され、第１の導電パターン１４および第２の導電パターン１５と電気的に接続された金属膜により形成することができる。ここでは、幅（Ｗ１）が４０μｍ程度の貫通孔２３の内壁に、厚みが数μｍ程度の金属膜から成る貫通電極１３が形成されている。また、貫通電極１３に埋め込まれた導電材料により、貫通電極１３を構成しても良い。

接続電極１６は、半導体基板１１の上面から厚み方向に途中まで延在する接続孔３２に埋め込まれた導電材料から成る。接続電極１６の最下部が、接続孔２３の底面に露出する半導体基板１１にオーミック接触することで、接続電極１６と半導体基板１１とは電気的に接続される。接続電極１６を介して、第１の導電パターン１４と半導体基板１１とが電気的に接続される。接続電極１６の幅Ｗ２は、貫通電極１３と同等かそれ以下が好ましく、例えば４０μｍ〜１０μｍ程度に設定される。接続電極１６の深さは、半導体基板１１を貫通しない程度であれば良く、例えば１００μｍ程度である。接続電極１６は、第１の導電パターン１４と一体に形成される金属膜により形成することができる。更に、接続孔３２に導電材料が埋め込まれ、接続電極１６が形成されている。例えば、図１（Ａ）の貫通孔２３の様に、側壁に薄膜を被着させる構造でも良い。接続電極１６は、図１（Ｂ）に示すように接続孔３２を完全に埋め込むタイプでも良いし、接続孔３２の側壁に設けた金属膜から成るタイプでも良い。

更に図１（Ｂ）を参照して、接続電極１６は、バリヤ膜３５を介して半導体基板１１と接続される。バリヤ膜３５を形成することにより、接続電極１６の材料である銅（Ｃｕ）が、シリコンから成る半導体基板１１に拡散してしまうのを防止することができる。バリヤ層３５の材料としては、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）等の高融点金属や高融点金属を含んだ化合物が採用される。

接続電極１７は、半導体基板１１を裏面から厚み方向の途中まで延在して、半導体基板１１と電気的に接続されている。接続電極１７を介して、半導体基板１１と第２の導電パターンとは電気的に接続されている。接続孔２７の内部に形成される接続電極１７の構造は、上述した接続電極１６と同様である。

ここでは、２つの接続電極１６、１７が、半導体基板１１の両主面から形成されているが、何れか一方の主面からのみ接続電極が形成されても良い。即ち、半導体基板１１の上面から接続電極１６のみが形成されても良いし、半導体基板１１の裏面から接続電極１７のみが形成されても良い。

また接続電極１６の構造は、後述するプロセスにより構成されるものであるが、通常の半導体プロセスで採用するコンタクトの如き構造でも良い。即ち、絶縁膜１２のみが除去される程度の深さの接続孔３２に、接続電極１６Ａが形成されても良い。

図１（Ｃ）を参照して、貫通電極１３の構造を更に説明する。ここでは、貫通孔２３下端付近の内壁に、内壁から半導体基板１１の内部に向かった凹部２４が形成されている。この構造は、後に示す図６に於いて、貫通孔２３の内壁がオーバーエッチングされることにより形成される。この凹部２４が設けられた部分の貫通孔２３は、他の部分よりも幅が広くなっている。この凹部２４にも充填されるように、貫通孔２３の内部に貫通電極１３が形成されることで、貫通電極１３と貫通孔２３内部の間にアンカー効果が発生し、貫通電極１３が半導体基板１１から剥がれにくい構造となっている。

本形態では、接続電極１６を介して第１の導電パターン１４と半導体基板１１とを電気的に接続することで、第１の導電パターン１４と半導体基板１１との間に発生する寄生容量を低減させることができる。具体的には、第１の導電パターン１４は、絶縁膜１２を介して半導体基板１１の上面に形成されている。換言すると、第１の導電パターン１４と半導体基板１１との間には、誘電体としての絶縁膜１２が位置している。従って、導電パターン１４と半導体基板１１との電位が異なると、電位差に応じた寄生容量が発生する。そこで、本形態では、半導体基板１１と導電パターン１４とを電気的に接続することで、両者の電位を等しくて寄生容量の発生を抑止している。寄生容量が低減されることにより、回路基板１０に実装される回路素子の誤動作を防止することができる。以上の事項は、接続電極１７を介して接続される半導体基板１１と第２の導電パターン１５についても同様である。

更に、半導体基板１１は、接続電極１７を介して接地電位に固定されることが好ましい。このことにより、接地電位と接続された第１の導電パターン（ＧＮＤライン）１４と、半導体基板１１との間に生じる寄生容量が無くなる。更にまた、半導体基板１１を接地電位に接続すると、半導体基板１１の電位を常に同電位（０Ｖ）に固定することができるので、半導体基板１１の電位が変動することを防止することもできる。また、接地電位の替わりに、電源電位（Ｖｃｃ）を採用しても良い。

また外部のＧＮＤを半導体基板１１に接続すれば、半導体基板１１と接続される導電パターンが、安定してＧＮＤ電位を維持できる。更にまた、半導体基板１１のまとまった領域を接地電位にできるので、シールド効果が向上され、回路基板１１を透過するノイズの伝搬が防止されている。特に半導体基板１１全体をＧＮＤに落とせば、ノイズの吸収、遮断に効果を有する。

図２（Ａ）を参照して、本形態の回路基板がインターポーザーとして用いられたモジュール（半導体装置）を説明する。ここでは、回路基板１０の上面に回路素子１８が実装されることで、回路装置２０Ａが構成されている。回路基板１１の裏面は、外部電極２１を介して実装基板３０の上面に形成された導電路３１に固着されている。

回路基板１０の上面及び裏面に形成された第１の導電パターン１４および第２の導電パターン１５は、電気的に接続される領域を除いて、被覆層２２により被覆されている。回路基板１０の上面に於いては、回路素子１８と接続される領域の第１の導電パターン１４が、被覆層２２から露出している。回路基板１０の裏面に於いては、外部電極２１が付着される箇所の第２の導電パターン１５が被覆層２２から露出している。

回路素子１８は回路基板１０に実装される素子であり、抵抗、コンデンサまたは/およびコイル等の受動素子や、ダイオード、トランジスタ、ＩＣ、ＬＳＩ等の能動素子を全般的に採用することができる。更に、複数個の回路素子１８が回路基板１０に実装されて、システム機能を一つの回路装置２０Ａで実現しても良い。また光センサ、圧力センサ、磁気センサ等のセンサ類が実装されても良い。

半導体素子１８Ｂは、フリップチップ法により、回路基板１０の上面に形成された第１の導電パターン１４に、バンプ電極１９を介して接続されている。上述したように、回路基板１０の基材である半導体基板１１は、半導体素子の材料と同じようにシリコンから成る。従って、回路基板１０と半導体素子１８Ｂとの熱膨張係数は等しいことから、両者を接続するバンプ電極１９に作用する熱応力は極めて小さくなり、接続信頼性が向上されている。また、半導体素子１８Ｂと回路基板１０との間には、両者の接続信頼性を更に向上される為に、アンダーフィル３６が充填されても良い。

本形態では、高周波で動作する半導体素子１８Ｂの特性を劣化させずに、回路基板１０の上面にて動作させることができる。高周波（例えば数ＧＨｚ）で動作する半導体素子は寄生容量の悪影響を受けやすく、寄生容量により信号の遅延や劣化が発生する恐れがある。本形態では、上述した構成により、回路基板に発生する寄生容量を低減させることで、高周波の半導体素子にも対応可能となっている。また、このような形態の導電路（マイクロ・ストリップ・ライン）では、高速伝送で一般的な特性インピーダンスと整合する事で誘電損失を防止する事が可能になる。

更に、半導体素子１８Ｂと回路基板１０との間に位置する絶縁材料を、低誘電材料とすることにより、半導体素子１８Ｂと回路基板１０との間に発生する寄生容量を低減させることが可能となる。ここでは、両者の間に位置している被覆層２２およびアンダーフィル３６を、低誘電材料であるブラックダイヤモンドまたはフッ化ポリイミドにて構成することで、寄生容量を低減させ、特性インピーダンスを整合させている。

また、実装基板のＧＮＤラインが接続電極１６を介して半導体基板１１を安定したＧＮＤ電位に固定したり、または外部からのＧＮＤが直接半導体基板１１に接続されることで半導体基板１１を安定したＧＮＤ電位に固定することができる。

また、実装基板３０の配線等から発生する不要輻射また半導体素子１８から発生する不要輻射は、半導体基板１１にて遮断することができる。例えばノイズに対して敏感なアナログ回路が設けられた半導体素子１８Ｂも安定した動作を実現できる。

図２（Ｂ）を参照して、他の形態の回路装置２０Ｂの構成を説明する。回路装置２０Ｂでは、フェイスアップの状態で半導体素子１８Ｂが回路基板１０の上面に実装されている。また、半導体素子１８Ｂが封止されるように回路基板１０の上面に封止樹脂３７が形成されている。このようにフェイスアップにて半導体素子１８Ｂを実装した場合でも、上記した効果を得ることができる。

半導体素子１８Ｂの裏面は、接合材２６を介して、回路基板１０の上面に固着されている。半導体素子１８Ｂの上面に形成された電極は、第１の導電パターン１４と金属細線２５を介して接続されている。

半導体素子１８Ｂの固着に用いる接合材２６としては、上述したように低誘電材料が好ましい。このことにより、半導体素子１８Ｂとその下方に位置する第１の導電パターン１４との間に発生する寄生容量を低減させることができる。

ここで、図２（Ａ）に於いて、実装基板３０として、ガラスエポキシ基板、セラミック基板、ガラス基板、金属基板、フレキシブル基板等が考えられる。しかしながら半導体基板１１と半導体素子１８Ｂは、Ｓｉにより構成され、Ｓｉの構成比率が高いことを考えると、実装基板３０としては、フレキシブル基板が好ましい。更に、本図は、半導体基板１１に回路素子が実装されたモジュールであるが、図２（Ｂ）の如く、樹脂で封止しても良い。

更には、半導体素子１８としてメモリチップを採用し、メモリ容量の拡大を考慮し、チップを上層に何枚も積層したスタック構造でも良い。この際、メモリチップは、貫通電極でチップの表面からチップ裏面に電極が延在されたものを採用してスタックさせれば、コンパクトで信頼性の高いモジユールが実現できる。以上の点は、図２（Ｂ）でも同様である。

＜第２の実施の形態＞
本形態では、図３および図４を参照して、半導体基板１１の一方の主面のみからエッチングを行うことで、上記した接続孔３２および貫通孔２３を同時に形成する回路基板の製造方法を説明する。

図３（Ａ）を参照して、先ず、半導体基板１１を用意して、開口部（エッチング領域）を設けたエッチングマスク４０により半導体基板１１の上面を被覆する。

半導体基板１１は、シリコン等の半導体から成る厚みが１００μｍから４００μｍ程度の基板である。上述したように、半導体基板１１としては、不純物が基板内に拡散されたものが採用できる。

エッチングマスク４０は、一般には、ホトレジストを採用するが、シリコン酸化膜、シリコン窒化膜を採用することができる。後のエッチング方法としてリアクティブイオンエッチング（ＲＩＥ）を行う場合は、耐エッチング性に優れたシリコン酸化膜またはレジストが好適である。ここで、前もって半導体装置１１の外周面を酸化膜により被覆しても良い。

第１の開口部４１からは、貫通孔２３が形成される領域が露出される。第１の開口部４１の平面的な形状は、例えば円形または矩形であり、その幅Ｗ１は例えば４０μｍ程度に形成される。

第２の開口部４２からは、接続孔２７が形成される領域が露出される。第２の開口部４２の幅Ｗ２は、第１の開口部Ｗ１よりも狭く、例えば１０μｍ〜２０μｍ程度である。

図３（Ｂ）および図３（Ｃ）を参照して、次に、エッチングマスク４０を介して半導体基板１１をエッチングすることで、貫通孔２３および接続孔２７を形成する。本工程で行うエッチングとしては、プラズマエッチング、スパッタエッチング、ＲＩＥ、ＥＣＲ等のドライエッチングが採用される。これらのドライエッチングには、ＳＦ_６、Ｏ_２、Ｃ_４Ｆ_８等を含むエッチングガスが用いられる。ここでは、エッチングを半導体基板１１の上面から下方に進行させている。また、ウェットエッチングにより、貫通孔２３および接続孔２７を形成しても良い。

図３（Ｂ）にエッチングの途中段階に於ける半導体基板１１の断面を示す。上述したように、第２の開口部４２の幅は、第１の開口部４１の１／４程度である。つまりサイズの大小により、エッチングスピードが異なり、狭い開口部４２が浅く、広い開口部４１が深くなる。

図３（Ｃ）を参照して、半導体基板１１を厚み方向に貫通する貫通孔２３が形成されるまで、エッチングマスク４０を介して半導体基板１１をエッチングする。前述したように、この段階では、第２の開口部４２のエッチングレートが遅いために、接続孔２７は半導体基板１１の下面まで到達しない。即ち、接続孔２７は、半導体基板１１の厚み方向の途中まで延在している。

本工程は、本発明のポイントであり、まず接続孔２７として基板の途中で止めることで、半導体基板を所定の電位に固定する接続電極が形成できる。また第１の開口部４１と第２の開口部４２との大きさを異ならせることにより、深さ方向の進むエッチングレートが異なり、貫通孔２３と接続孔２７とを、一度のエッチングにより形成することができる。従って、貫通孔２３と接続孔２７とを別々の工程にて形成する必要が無いことから、製造コストを安くすることができる。

図４（Ａ）を参照して、前記エッチングマスク４０を取り除いた後、貫通孔２３および接続孔２７の内壁も含む半導体基板１１の表面に、シリコン酸化膜またはシリコン窒化膜等から成る絶縁膜１２を形成する。

図４（Ｂ）を参照して、次に、接続孔２７の底部を被覆する絶縁膜１２を除去することにより、半導体基板１１が接続孔２７の内部に露出する露出部２８を形成する。接続孔２７の底部を被覆する絶縁膜１２のエッチングには、異方性エッチングが好ましい。つまり接続孔２７の側壁よりも底部をエッチングするため、底部のみを露出させることができる。またエッチング方法によっては、表面の絶縁膜１２を残し、接続孔２７の底部及び側壁を被覆する絶縁膜１２を取り除いても良い。このようにすれば後の接続電極のコンタクト抵抗を大きく低下できる。

エッチングマスクを用いる場合は、半導体基板１１の主面に形成された絶縁膜１２をエッチングマスク（不図示）にて被覆した後に、異方性ドライエッチングを行うことで、接続孔２７の底部に位置する絶縁膜１２を除去する。

エッチングマスクを用いない場合は、以下の方法が好ましい。つまり図面では絶縁膜１２の膜厚は均一に示されているが、実際は、接続孔２７の内部に形成される絶縁膜１２は、半導体基板１１の上面に形成される絶縁膜１２よりも薄い。例えば、接続孔２７の底部を被覆する絶縁膜１２の厚みは、半導体基板１１の上面に形成される絶縁膜１２の半分程度である。従って、エッチングマスクを用いずにドライエッチングを半導体基板１１の上面から一様に行うと、半導体基板１１の上面に形成された絶縁膜１２が除去される前に、接続孔２７底部の絶縁膜１２を除去することができる。

図４（Ｃ）を参照して、貫通孔２３および接続孔２７の内部、半導体基板１１の上面および裏面が被覆されるように例えば銅（Ｃｕ）から成る金属膜２９を形成する。

具体的には、先ず、銅（Ｃｕ）の拡散を防止するために、貫通孔２３および接続孔２７の内壁および半導体基板１１の上面及び裏面にバリヤ層を形成する。このバリヤ層は、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）等からなり、スパッタ法またはＣＶＤ法等により形成される。更に、このバリヤ層の上面に、スパッタ法またはＣＶＤ法等により、厚みが数百ｎｍ程度の金属膜から成るシード層を形成し、このシード層を電極として用いて電解メッキを行うことで、厚みが数μｍ程度の金属膜２９を形成する。

ここでは、接続孔２７は金属膜により埋め込まれているが、図４（Ｃ）の貫通孔１３に示すように、接続孔２７の側壁に薄膜の状態で形成されても良い。即ち、接続孔２７の内壁が金属膜により被覆されて内部に空洞が形成されている状態でも良い。フィリングメッキ法を行うことにより、貫通孔２３を金属膜２９により埋め込んでも良い。また、内部に空洞が形成されている状態では、表面にＣｕ膜があるため、Ｃｕから成る金属膜２９とは異なる導電材料（半田、ＷまたはＡｌ）を、接続孔２７および貫通孔２３に埋め込んでも良い。

図４（Ｄ）を参照して、次に、半導体基板１１の上面および裏面に形成された金属膜２９をエッチング等によりパターニングすることで、第１の導電パターン１４および第２の導電パターン１５を形成する。更に、電気的接続箇所を除いて、第１の導電パターン１４および第２の導電パターン１５は、被覆樹脂により被覆される。上記の工程により、インターポーザーとして使用可能な回路基板が形成される。

ここでは、導電パターンが１層で構成されているが、この後絶縁膜の形成、導電材料の形成、パターニングを何回か繰り返し、積層された複数層の導電パターンを形成しても良い。

＜第３の実施の形態＞
本形態では、図５を参照して、他の形態の回路基板の製造方法を説明する。具体的には、半導体基板１１の上面から内部に延在する接続電極１６および下面から内部に延在する接続電極１７を有する回路基板の製造方法を説明する。即ち、図１（Ａ）に示す構造の回路装置１０の製造方法を説明する。ここで、基本的な製造方法は、上述した第２の実施の形態と同様であるので、相違点を中心に説明する。

図５（Ａ）を参照して、先ず、半導体基板１１の一方の主面から貫通孔２３および接続孔２７を形成する。ここは、第２の実施の形態、特に図３（Ａ）〜（Ｃ）の方法と同様であるので、省略する。

図５（Ｂ）を参照して、次に、半導体基板１１の他の主面から接続孔３２を形成する。ここでは、半導体基板１１の表裏を反転させて、上記の工程にて形成された接続孔２７が半導体基板１１の下面に位置している。そして、半導体基板１１の下面は、エポキシ樹脂等から成る接着剤４３を介して、ガラス等から成る支持基板４４に接着される。

更に、開口部３３を有するエッチングマスク３４により、半導体基板１１の上面を被覆する。ここでは、貫通孔２３もエッチングマスク３４により被覆され、本工程のエッチングから保護されている。エッチングマスク３４に形成される開口部３３の幅は、上記した第２の開口部４２と同様に１０μｍ程度である。

エッチングマスク３４を介して半導体基板１１をエッチングすることで、開口部３３からエッチングが進行して、接続孔３２が形成される。貫通孔３２の深さは半導体基板１１を貫通しない程度に設定される。本工程では、貫通孔２３を形成する際に行うエッチングと同様のドライエッチングが採用される。本工程が終了した後に、半導体基板１１は支持基板４４から分離される。

図５（Ｃ）を参照して、次に、半導体基板１１の表面にシリコン酸化膜またはシリコン窒化膜から成る絶縁膜１２を形成する。具体的には、半導体基板１１の上面および裏面が絶縁膜１２により被覆されると共に、接続孔２７、接続孔３２および貫通孔２３の内壁も絶縁膜１２により被覆される。

一般に絶縁膜１２を形成する場合は、例えばＣＶＤ法等の被膜が一般的である。この場合、チャンバー内のウェハテーブルに前記半導体基板１１と成るウェハが載置されるため裏面には、膜が着かない。よってこの場合は、表と裏に分けて２回の成膜工程が必要になる。実質同じ条件で成膜すれば、接続孔２７、３２の側壁に形成される膜は、実質同じ膜厚で、表面と裏面の絶縁膜１２の膜厚も実質同じである。しかし貫通孔２３の側壁は、二度の成膜を経るため、接続孔２７、２８の膜厚よりも厚く形成される。

そして図４（Ｂ）で説明したように、接続孔２７および接続孔３２の底部を被覆する絶縁膜１２は、エッチングにより除去される。従って、接続孔２７および接続孔３２の底部には、半導体基板１１が露出する。

続いて図５（Ｄ）の如く貫通孔２３および接続孔２７、３２の内部、半導体基板１１の上面および裏面が被覆されるように、バリヤ層と金属膜を形成する。この具体的方法は、図４（Ｃ）の場合と同様である。

ここでも、前述したように、チャンバー内のウェハテーブルに置いて、バリヤ膜を形成する場合は、貫通孔２３に形成されるバリヤ膜は、接続孔２７,３２に形成されるバリヤ膜よりも厚く形成される。

またメッキで金属膜を形成する場合は、メツキ液に浸漬されるため、実質同じ膜厚で形成できる。そして金属膜およびバリヤ膜をパターニングすることで、半導体基板１１の上面および裏面に、第１の導電パターン１４および第２の導電パターン１５を形成する。本工程では、接続孔２７、接続孔３２および貫通孔２３の内部にも導電膜が形成され、接続電極１７、接続電極１６および貫通電極１３が形成される。

＜第４の実施の形態＞
本形態では、図６を参照して、部分的に幅が広く形成された貫通電極１３を有する回路基板の製造方法を説明する。

図６（Ａ）を参照して、先ず、半導体基板１１をエッチングすることで、一方の端部、またはその近傍の幅が広く形成された貫通孔２３と、実質ストレートの接続孔２７を形成する。

本工程では、半導体基板１１の上面は、第１の開口部４１および第２の開口部４２が形成されたエッチングマスク４０により被覆されている。また、半導体基板１１の下面は、接着剤４３を介して支持基板４４が接着されている。この状態で、エッチングマスク４０を介して半導体基板１１をエッチングすると、第１の開口部４１および第２の開口部４２を介してエッチングが進行する。このエッチングにより半導体基板１１を貫通する貫通孔２３が接着剤に到達した後に、更にオーバーエッチングを行うと、接着剤がエッチングマスクとなり、エッチングが横方向に進行し、貫通孔２３の下端およびその近傍に凹部２４が形成される。凹部２４が形成された箇所の貫通孔２３は、他の箇所よりも幅が広くなっている。また、第２の開口部４２から進行するエッチングは、第１の開口部４１から進行するエッチングよりもエッチングレートが低いので、半導体基板１１の下面まで到達しない。またオーバーエッチングをしても接続孔２７が半導体基板の下面に到達しない様な基板厚みに成っている。

図６（Ｂ）を参照して、まずエッチングマスク４０を取り除いてから、接着剤を溶かして支持基板４４を剥がす。その後に、接続孔２７および貫通孔２３の内壁を含む半導体基板１１の表面に、絶縁膜１２を形成する。全実施例に言える事であるか、絶縁膜１２は、一般的にはＣＶＤ法で形成されるが、別の方法として熱酸化法で形成してもよい。

続いて、図４（Ｂ）で説明したように、エッチングにより、接続孔２７の底部に位置する絶縁膜１２を除去して、露出部２８から半導体基板１１を露出させる。

図６（Ｃ）を参照して、次に、半導体基板１１の表面に金属膜２９を形成する。接続孔２７内部に金属膜２９が形成されて接続電極１６が形成される。

ここでは、まず半導体基板１１を成膜チャンバーのテーブルに設け、上面からバリヤ層を形成する。ここでバリヤ層は、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンタングステン（ＴｉＷ）、タンタルナイトライド（ＴａＮ）等からなり、スパッタ法またはＣＶＤ法等により形成される。よって半導体基板１１の裏面を除いてバリヤ膜が形成される。

続いて、ウェハテーブルに於いて、半導体基板１１を反転させ、基板１１の裏面からバリヤ膜を形成する。よって接続孔２７、貫通孔２３、基板の表、裏全てにバリヤ膜が形成される。しかし裏と表でバリヤ膜の成膜が実施されるので、貫通孔２３内のバリヤ膜は、接続孔２７よりも厚く形成される。

続いて、バリヤ層をシード層として、Ｃｕを電解メッキし、金属膜２９を成膜する。そしてホトエッチンク法を採用して、所望のパターニングを行う。このとき、凹部２４にも金属膜２９が形成されるので、アンカー効果が発生し、貫通電極１３と半導体基板１１との密着強度が向上されている。

最後に、図６（Ｄ）を参照して、半導体基板１１の上面及び裏面に形成された金属膜２９をパターニングすることで、第１の導電パターン１４および第２の導電パターン１５が形成される。ここも表、裏同時にパターニングは、実質不可能であるため、表と裏の二度に分けて行う。

＜第５の実施の形態＞
図７を参照して、第５の実施の形態を説明する。本形態では、半導体基板１１の両主面からエッチングを行うことで、貫通孔および接続孔を形成する回路基板の製造方法を説明する。

図７（Ａ）を参照して、先ず、半導体基板１１の表面および裏面を、第１のエッチングマスク４５および第２のエッチングマスク４６により被覆する。

第１のエッチングマスク４５には、２つの第１の開口部４７、４８が設けられ、第２のエッチングマスク４６には、第２の開口部４９、５０が設けられる。第１の開口部４７は、半導体基板１１を貫通する貫通孔を形成するために設けられる。また、第１の開口部４８は、半導体基板１１の上面から途中まで延在する接続孔を形成するために設けられる。

第１の開口部４７の幅（Ｗ１）と第１の開口部４８の幅（Ｗ２）は同程度でよく、例えば１０〜４０μｍである。本形態では、半導体基板１１の上面及び裏面の両方から行うエッチングにより貫通孔を形成するので、半導体基板１１の上面から進行するエッチングは、半導体基板１１の厚み方向の中央部付近まで到達すればよい。

第２のエッチングマスク４６には、２つの第２の開口部５０、４９が設けられている。第２の開口部５０は、半導体基板１１を貫通する貫通孔を設けるために形成され、その平面的な位置は、第１のエッチングマスク４５に設けられた第１の開口部４７と重畳している。このことにより、第１の開口部４７から下方に進行するエッチングと、第２の開口部５０から上方に進行するエッチングにより、貫通孔を形成することができる。

第２の開口部５０の幅（Ｗ３）と第２の開口部４９の幅（Ｗ４）は、同程度に形成され、例えば、１０〜４０μｍである。更にまた、第２のエッチングマスク４６に設けられる第２の開口部４９、５０の平面的な大きさは、第１のエッチングマスク４５に設けられる第１の開口部４７、４８と同等でよい。

図７（Ｂ）を参照して、次に、第１のエッチングマスク４５および第２のエッチングマスク４６を介して半導体基板１１をエッチングし、貫通孔２３と、途中まで延在する接続孔２７、３２を形成する。

本形態では、半導体基板１１の上面および裏面から同時にエッチングを行っても良いし、半導体基板１１の一方の主面からエッチングを行った後に他方の主面からエッチングを行っても良い。

上述したように、第１のエッチングマスク４５に設けた第１の開口部４７と、第２のエッチングマスクに設けた第２の開口部５０とは、平面的な位置が一致している。従って、半導体基板１１の上面及び裏面からエッチングを行うと、第１の開口部４７から下方に進行するエッチングと、第２の開口部５０から上方に進行するエッチングにより、半導体基板１１を貫通する貫通孔２３が形成される。第１の開口部４７と第２の開口部５０との大きさが等しく、両者の平面的な位置が一致している場合は、側面がストレート形状の貫通孔２３が形成される。しかしながらホトマスクのずれで、貫通孔がずれて形成される場合がある。

ここで、第１の開口部４７または第２の開口部５０のいずれ一方を、他方よりも大きく形成することで、両開口部の位置がずれて形成された場合でも貫通孔２３を形成することができる。例えば、第１の開口部４７の幅を１００μｍに形成し、第２の開口部５０の幅を５０μｍに形成すると、両者の相対的な位置が４０μｍ程度ずれて形成されても、第２の開口部５０は、第１の開口部４７の下方に位置する。従って、両開口部から進行するエッチングにより貫通孔２３を形成することができる。

接続孔２７は、第１のエッチングマスク４５に設けた第１の開口部４８から半導体基板１１をエッチングして形成されている。接続孔２７、３２の深さは、基板１１の厚みの半分よりも若干深くなる。

図７（Ｃ）を参照して、次に、半導体基板１１の表面に絶縁膜１２を形成する。具体的には、接続孔２７、接続孔３２および貫通孔２３の内壁も被覆されるように、半導体基板１１の表面に絶縁膜１２を形成する。更に、接続孔２７および接続孔３２の底面を被覆する絶縁膜１２を除去して、それそれの底面から半導体基板１１を露出させる。

図７（Ｄ）を参照して、次に、半導体基板１１の表面に金属膜を形成して、この金属膜をパターニングすることで、半導体基板１１の上面および裏面に、第１の導電パターン１４および第２の導電パターン１５を形成する。接続孔２７内部に金属膜が形成されることで、第１の導電パターン１４と半導体基板１１とを接続する接続電極１６が形成される。接続孔３２内部に金属膜が形成されることで、第２の導電パターン１５と半導体基板１１とを接続する接続電極１７が形成される。更に、貫通孔２３の内部には、第１の導電パターン１４と第２の導電パターン１５とを接続する貫通電極１３が形成される。

本発明の回路基板を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の回路回路基板が採用された回路装置を示す図であり、（Ａ）および（Ｂ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｃ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 本発明の回路基板の製造方法を示す図であり、（Ａ）−（Ｄ）は断面図である。 従来の回路基板を示す断面図である。

符号の説明

１０ 回路基板
１１ 半導体基板
１２ 絶縁膜
１３ 貫通電極
１４ 第１の導電パターン
１５ 第２の導電パターン
１６ 接続電極
１７ 接続電極
１８ 回路素子
１８Ａ チップ素子
１８Ｂ 半導体素子
１９ バンプ電極
２０Ａ、２０Ｂ 回路装置
２１ 外部電極
２２ 被覆層
２３ 貫通孔
２４ 凹部
２５ 金属細線
２６ 接合剤
２７ 接続孔
２８ 露出部
２９ 金属膜
３０ 実装基板
３１ 導電路
３２ 接続孔
３３ 開口部
３４ エッチングマスク
３５ バリヤ膜
３６ アンダーフィル
３７ 封止樹脂
４０ エッチングマスク
４１ 第1の開口部
４２ 第２の開口部
４３ 接着剤
４４ 支持基板
４５ 第１のエッチングマスク
４６ 第２のエッチングマスク
４７、４８ 第１の開口部
４９、５０ 第２の開口部

Claims (26)

1. 半導体基板と、
   前記半導体基板を厚み方向に貫通する貫通孔と、
   前記貫通孔の内部に設けられた貫通電極と、
   前記半導体基板を厚み方向に途中まで延在する接続孔と、
   少なくとも前記接続孔の側壁を被覆する絶縁膜と、
   前記接続孔の内部に形成されて前記半導体基板と電気的に接続された接続電極とを具備し、
   前記接続電極の内側の端部は、前記接続孔の底部に露出する前記半導体基板の半導体材料と接触することを特徴とする回路基板。
2. 前記接続電極は、前記貫通電極よりも細く形成されることを特徴とする請求項１記載の回路基板。
3. 前記半導体基板は、不純物が導入された半導体から成ることを特徴とする請求項１記載の回路基板。
4. 前記半導体基板は、前記接続電極を介して接地電位と接続されることを特徴とする請求項１記載の回路基板。
5. 前記貫通電極は、前記貫通孔の内壁に設けた絶縁膜により前記半導体基板と絶縁されていることを特徴とする請求項１記載の回路基板。
6. 前記半導体基板の少なくとも一方の主面には、絶縁層を介して導電パターンが形成され、
   前記接続電極を介して、前記導電パターンと前記半導体基板とを同電位にすることを特徴とする請求項１記載の回路基板。
7. 前記接続電極と前記半導体基板とは、バリヤ膜を介して電気的に接続されることを特徴とする請求項１記載の回路基板。
8. 前記回路基板の一方の主面には、高周波で動作する半導体素子が固着され、
   前記回路基板の他方の主面は実装基板に固着されることを特徴とする請求項１記載の回路基板。
9. 半導体基板を貫通する貫通孔に埋設された貫通電極と、前記半導体基板を厚み方向に途中まで延在する接続孔に埋設されて前記半導体基板と電気的に接続された接続電極とを具備する回路基板の製造方法に於いて、
   前記貫通孔よび前記接続孔を、前記半導体基板の一方の主面から行うエッチングにより形成する工程と、
   前記貫通孔および前記接続孔の内壁を絶縁膜により被覆する工程と、
   前記貫通孔の内部に導電材料を形成することにより前記貫通電極を形成し、前記接続孔の底部に位置する前記絶縁膜を除去した後に、前記接続孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された前記接続電極を形成する工程と、
   を具備することを特徴とする回路基板の製造方法。
10. 半導体基板を用意する工程と、
    第１の開口部および前記第１の開口部よりも小さい第２の開口部を有するエッチングマスクにより、前記半導体基板の一方の主面を被覆する工程と、
    前記エッチングマスクを介して前記半導体基板を一方の主面からエッチングすることにより、前記半導体基板を貫通する貫通孔を第１の開口部から形成し、更に、前記半導体基板を厚み方向に途中まで延在する接続孔を第２の開口部から形成する工程と、
    前記貫通孔および前記接続孔の内壁を絶縁膜により被覆する工程と、
    前記貫通孔の内部に導電材料を形成することにより貫通電極を形成し、前記接続孔の底部に位置する前記絶縁膜を除去した後に、前記接続孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された接続電極を形成する工程と、
    を具備することを特徴とする回路基板の製造方法。
11. 前記第２の開口部から進行するエッチングのエッチングレートは、前記第１の開口部から進行するエッチングのエッチングレートよりも小さいことを特徴とする請求項１０記載の回路基板の製造方法。
12. 半導体基板を貫通する貫通孔に埋設された貫通電極と、前記半導体基板を厚み方向に途中まで延在する接続孔に埋設されて前記半導体基板と電気的に接続された接続電極とを具備する回路基板の製造方法に於いて、
    前記半導体基板の両主面から行うエッチングにより、前記貫通孔および前記接続孔を形成する工程と、
    前記貫通孔および前記接続孔の内壁を絶縁膜により被覆する工程と、
    前記貫通孔の内部に導電材料を形成することにより前記貫通電極を形成すると共に、前記接続孔の底部に位置する前記絶縁膜を除去した後に、前記接続孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された前記接続電極を形成する工程と、
    を具備することを特徴とする回路基板の製造方法。
13. 半導体基板を用意する工程と、
    前記半導体基板の一方の主面を、第１の開口部を設けた第１のエッチングマスクにより被覆し、前記半導体基板の他方の主面を、第２の開口部を設けた第２のエッチングマスクにより被覆する工程と、
    前記半導体を両主面からエッチングすることにより、前記第１の開口部および前記第２の開口部の両方からエッチングを進行させて前記半導体基板を貫通する貫通孔を形成し、前記第１の開口部または前記第２の開口部から進行するエッチングにより、前記半導体基板を厚み方向に途中まで延在する接続孔を形成する工程と、
    前記貫通孔および前記接続孔の内壁を絶縁膜により被覆する工程と、
    前記貫通孔の内部に導電材料を形成することにより貫通電極を形成すると共に、前記接続孔の底部に位置する前記絶縁膜を除去した後に、前記接続孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された接続電極を形成する工程と、
    を具備することを特徴とする回路基板の製造方法。
14. 前記半導体基板の両主面を同時にエッチングすることで、前記接続孔および前記貫通孔を同時に形成することを特徴とする請求項１２または請求項１３記載の回路基板の製造方法。
15. 前記半導体基板の一方の主面から行うエッチングと、他方の主面から行うエッチングとを個別に行うことを特徴とする請求項１２または請求項１３記載の回路基板の製造方法。
16. 前記第１の開口部と前記第２の開口部との平面的な位置を重畳させることで、前記半導体基板の両主面から行うエッチングにより前記貫通孔を形成することを特徴とする請求項１３記載の回路基板の製造方法。
17. 前記第１の開口部と前記第２の開口部との平面的な大きさを異ならせることを特徴とする請求項１３記載の回路基板の製造方法。
18. 半導体基板を用意する工程と、
    複数のサイズの異なるエッチング領域を介してエッチングし、エッチング領域のサイズに起因するエッチングスピードの差により、前記半導体基板を貫通する第１の孔と、前記半導体基板を貫通しない第２の孔を形成する工程と、
    前記第１の孔および前記第２の孔を、絶縁膜により被覆する工程と、
    前記第１の孔の内部に導電材料を形成することにより貫通電極を形成すると共に、前記第２の孔の底部に位置する前記絶縁膜を除去した後に、前記第２の孔の内部に導電材料を形成することにより、前記半導体基板と電気的に接続された接続電極を形成する工程と、
    を備えることを特徴とする半導体装置の製造方法。
19. 前記第１の孔、前記第２の孔の少なくとも側壁は絶縁処理され、
    前記第１の孔には、半導体基板の表および裏に形成予定のデバイス電極を電気的に接続する導電被膜が形成され、
    前記第２の孔には、半導体基板の表または裏のＧＮＤまたはＶｃｃ電極を半導体基板に接続する導電被膜が形成されることを特徴とする請求項１８記載の半導体装置の製造方法。
20. 前記半導体基板の少なくとも一方の面には、配線が複数層に渡り形成され、この半導体基板を実装基板として用いて回路素子を実装することを特徴とする請求項１８記載の半導体装置の製造方法。
21. 前記半導体基板は、電極を有するフレキシブルシートに実装されることを特徴とする請求項１８記載の半導体装置の製造方法。
22. 半導体実装基板に半導体素子が実装された半導体装置であり、
    前記半導体実装基板は、
    前記半導体素子と実質的に同一材料から成る半導体基板と、
    前記半導体基板を厚み方向に貫通して設けられた貫通電極と、
    前記貫通電極を介して接続されると共に、前記半導体基板の表面および裏面に設けられた表面電極および裏面電極と、
    前記半導体基板を厚み方向に途中まで延在する接続孔と、
    少なくとも前記接続孔の側壁を被覆する絶縁膜と、
    前記接続孔の内部に形成されて前記半導体基板と電気的に接続された接続電極とを具備し、
    前記接続電極の内側の端部は、前記接続孔の底部に露出する前記半導体基板の半導体材料と接触することを特徴とする半導体装置。
23. 前記半導体実装基板には、少なくとも前記半導体素子を覆う封止材料が設けられることを特徴とする請求項２２記載の半導体装置。
24. 前記半導体実装基板の裏面には、更に電極を有するフレキシブル基板が設けられることを特徴とする請求項２２記載の半導体装置。
25. 前記半導体実装基板を露出し、ＧＮＤまたはＶｃｃに固定する電極が設けられることを特徴とする請求項２２記載の半導体装置。
26. 前記ＧＮＤまたはＶｃｃに固定する電極は、前記半導体実装基板の凹み部から成る露出部と接続されることを特徴とする請求項２５に記載の半導体装置。
    

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