JP4679178B2

JP4679178B2 - 通信装置及びメモリ装置

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Publication number: JP4679178B2
Application number: JP2005055245A
Authority: JP
Inventors: 幸貴志垣; 恭弘黒木; 昭一浦田; 秀夫大川
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2005-03-01
Filing date: 2005-03-01
Publication date: 2011-04-27
Anticipated expiration: 2025-03-01
Also published as: JP2006243852A

Description

本発明は、通信装置及びメモリ装置に関し、特に運用系と待機系のメモリ冗長構造を持つ通信装置及び運用系及び待機系の両機能を有して、データの格納処理を行うメモリ装置に関する。

近年、インターネットに代表される通信ネットワークは大容量化、広域化が著しく、サービスも多様化してきている。このような状況の中で、バックボーンとなるネットワークを構成して事業者によって管理される交換システムは、取り扱うデータ量が増大しており、さらなる高機能化・信頼性が要求されている。

交換システムでは、障害が発生して復旧が遅れると、サービスへの被害が重篤なものになるため、装置内では、各種パッケージやパス等の二重化といった冗長構成が採用されており、障害検出時には冗長系側にすみやかに切り替えを行うことで耐障害性の向上を図っている。

特に交換システムでは、何らかの原因でシステムに障害が発生した場合、またはメンテナンスによるユニット交換作業時においても、呼制御（通話に関する制御）を正常に継続させなければならない。このため、呼制御等に関連するデータを記憶するメモリについても、運用系／待機系の二重化構成をとるようにして障害発生に備えている。

また、運用系メモリから待機系メモリへ切り替わった際は、即時に待機系メモリが正常動作可能なように、あらかじめシステム動作中に、運用系メモリ内のデータを待機系メモリへコピーしておく必要がある。

図９は交換システムの構成を示す図である。交換システム１００は、ＣＰＵ１０１〜１０４、運用系メモリ１０５、待機系メモリ１０６、バス調停部１０７、共通バス１０８から構成され、複数のＣＰＵで処理負荷を分散させて交換制御を行う分散システム構成をとっている。

システムの通常運用時は、ＣＰＵ１０１〜１０４は、運用系メモリ１０５へアクセスして、データのＲ／Ｗ（読み出し／書き込み）を行う。この場合、ＣＰＵ１０１〜１０４と運用系メモリ１０５は、共通バス１０８を介して接続しているため、ある瞬間に共通バス１０８を使用できるのは１つのＣＰＵだけである。

このため、バス調停部１０７は、アービトレーション（Arbitration）を行って、ＣＰＵ１０１〜１０４それぞれに共通バス１０８の使用権を順次割り振り、使用権を得たＣＰＵが運用系メモリ１０５へアクセスすることになる。

ここで、運用系メモリ１０５から待機系メモリ１０６へのデータコピー動作について説明する。運用系メモリ１０５内に格納されているデータによってシステム稼動中に、待機系メモリ１０６をシステムに実装した場合を考える。

待機系メモリ１０６が共通バス１０８に接続すると、運用系メモリ１０５内のデータが待機系メモリ１０６へコピーされるコピー制御が開始する。コピー制御時では、ある１つのＣＰＵ（ＣＰＵ１０１とする）が、共通バス１０８を介して運用系メモリ１０５にリードアクセスしてすべてのデータを逐一読み出す。

待機系メモリ１０６は、共通バス１０８上に現れるデータを監視し（スヌープ（snoop）と呼ばれる）、ＣＰＵ１０１から運用系メモリ１０５へのリードアクセス内容を自メモリ領域に書き込む。

このようなコピー制御が行われることで、運用系メモリ１０５のアドレスＡに格納されていたデータａは、待機系メモリ１０６のアドレスＡにも格納されることになり、運用系メモリ１０５と全く同じデータを、同じ格納領域に格納した待機系メモリ１０６が生成する。これにより、運用系→待機系への移行時においてのメモリ切り替えが可能になる。

従来のメモリ冗長化技術としては、運用系メモリと待機系メモリとの間にデータコピーの専用バスを設けてデータ転送を行う技術が提案されている（例えば、特許文献１）。
特開平５−２６５７８９号公報（段落番号〔００１４〕〜〔００２０〕，第１図）

上記のような、任意のＣＰＵから運用系メモリ１０５にアクセスする内容を監視し、待機系メモリ１０６に書き込むといった従来のコピー制御では、ＣＰＵから運用系メモリ１０５へのアクセスを実施しないと待機系メモリ１０６へのコピーは行われないため、ＣＰＵが運用系メモリ１０５へのアクセスを繰り返し行う必要がある。このため、運用系メモリ１０５の内容をすべて待機系メモリ１０６へコピーし終わるまでには、非常に多くの時間を要してしまう。

また、１つのＣＰＵがコピーを行うために処理を占有してしまうため、交換制御としての処理能力の低下が発生してしまう。さらにはＣＰＵから運用系メモリ１０５へのアクセス中は、共通バス１０８を占有することになるので、運用系メモリの全領域分の（膨大な）アクセスが繰り返し発生し、その間、他の複数ＣＰＵの運用系メモリ１０５へのアクセスが制限されてしまう。

以上のことから従来のコピー制御では、新規に待機系メモリ１０６を組み込んだ際には、運用系メモリ１０５／待機系メモリ１０６の一致性を保証できるまでに時間がかかる上に、運用中の交換システム全体の能力を低下させるといった問題があった。

一方、上記の従来技術（特開平５−２６５７８９号公報）では、運用系メモリと待機系メモリとの間に、専用バスを設けてデータ転送を行うので、ＣＰＵとメモリ間の共通バスを使用しないため、交換処理性能低下は回避することができる。

しかし、専用バスで運用系メモリから待機系メモリ装置へのデータコピーを行うと、運用中の本来のＣＰＵから運用系メモリへのアクセスが発生した場合、その内容をいかにして待機系メモリ装置にも反映できるかが問題になってくる。

一般的には、メモリコピー動作中はＣＰＵからのアクセスを一時的に抑止した状態にして、コピーを行う方法や、既にコピー領域として通過した領域にＣＰＵからの書き込みアクセスがあった場合には、再度その領域を待機系メモリにコピーする方法がある。

しかし、それらの方法では、システムの性能低下などの影響や、待機系メモリへのリアルタイムなデータの反映ができなくなってしまう。また、コピー完了後の領域に何度もＣＰＵからのアクセスが発生した場合、待機系メモリへのデータ反映がいつまでも終了できないことになってしまう。

本発明はこのような点に鑑みてなされたものであり、システム動作に影響を及ぼさずに、運用系メモリに格納されているデータを待機系メモリへ高速にコピーして、運用系から冗長系へのすみやかな切り替えを可能にした通信装置を提供することを目的とする。

また、本発明の他の目的は、システム動作に影響を及ぼさずに、運用系メモリに格納されているデータを待機系メモリへ高速にコピーして、運用系から冗長系へのすみやかな切り替えを可能にしたメモリ装置を提供することである。

本発明では上記課題を解決するために、図１に示すような、運用系と待機系のメモリ冗長構造を持つ通信装置１０において、共通バス１４を介して、運用系側のメモリユニット１２と待機系側のメモリユニット１３に接続して、通信制御の分散処理を行う複数の通信部１１−１〜１１−ｎと、運用系側のメモリユニット１２と待機系側のメモリユニット１３とを接続するメモリコピーバス１５と、データを格納する運用系メモリ１２ａと、待機系側のメモリユニット１３が実装されたことを認識すると、運用系メモリ１２ａ内に格納されているデータを読み出して、メモリコピーバス１５を介して待機系側のメモリユニット１３へ転送するデータ転送部１２ｂと、通信部１１−１〜１１−ｎから運用系メモリ１２ａへのアクセスと、データ転送部１２ｂから運用系メモリ１２ａへのアクセスとの調停を行うアクセス調停部１２ｃと、から構成される運用系メモリ制御部１２と、データを格納する待機系メモリ１３ａと、メモリコピーバス１５を介して運用系メモリ制御部１２から転送されたデータを、待機系メモリ１３ａへ書き込んで、メモリコピーを行うメモリコピー部１３ｂと、通信部１１−１〜１１−ｎからの運用系メモリ制御部１２への書き込みアクセスを監視して、待機系メモリ１３ａへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、共通バス１４上に現れた書き込みアドレス及び書き込みデータを一時記憶し、メモリコピー終了後に、一時記憶した書き込み内容を待機系メモリ１３ａへ書き込む書き込み制御部１３ｃと、から構成される待機系メモリ制御部１３と、を有することを特徴とする通信装置１０が提供される。

ここで、通信部１１−１〜１１−ｎは、共通バス１４を介して、運用系側のメモリユニット１２と待機系側のメモリユニット１３に接続して、通信制御の分散処理を行う。メモリコピーバス１５は、運用系側のメモリユニット１２と待機系側のメモリユニット１３とを接続する。運用系メモリ１２ａは、データを格納する。データ転送部１２ｂは、待機系側のメモリユニット１３が実装されたことを認識すると、運用系メモリ１２ａ内に格納されているデータを読み出して、メモリコピーバス１５を介して待機系側のメモリユニット１３へ転送する。アクセス調停部１２ｃは、通信部１１−１〜１１−ｎから運用系メモリ１２ａへのアクセスと、データ転送部１２ｂから運用系メモリ１２ａへのアクセスとの調停を行う。待機系メモリ１３ａは、データを格納する。メモリコピー部１３ｂは、メモリコピーバス１５を介して運用系メモリ制御部１２から転送されたデータを、待機系メモリ１３ａへ書き込んで、メモリコピーを行う。書き込み制御部１３ｃは、通信部１１−１〜１１−ｎからの運用系メモリ制御部１２への書き込みアクセスを監視して、待機系メモリ１３ａへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、共通バス１４上に現れた書き込みアドレス及び書き込みデータを一時記憶し、メモリコピー終了後に、一時記憶した書き込み内容を待機系メモリ１３ａへ書き込む。

本発明の通信装置は、運用系メモリ制御部では、運用系メモリ内に格納されているデータを読み出して、メモリコピーバスを介して待機系側のメモリへ転送する。待機系メモリ制御部では、転送されたデータを、待機系メモリへ書き込んで、メモリコピーを行い、待機系メモリへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合には、メモリコピー終了後に、一時記憶した書き込み内容を待機系メモリへ書き込む構成とした。これにより、システム動作に影響を及ぼさずに、運用系メモリに格納されているデータを待機系メモリへ、高速にコピーすることができ、運用系から冗長系へのすみやかな切り替えが可能になる。

以下、本発明の実施の形態を図面を参照して説明する。図１は通信装置の原理図である。通信装置１０は、通信部１１−１〜１１−ｎ、運用系メモリ制御部１２、待機系メモリ制御部１３から構成された運用系と待機系のメモリ冗長構造を持つ装置であり、交換システムなどに適用される。

通信部１１−１〜１１−ｎ、運用系メモリ制御部１２及び待機系メモリ制御部１３は、共通バス１４で互いに接続し、運用系メモリ制御部１２と待機系メモリ制御部１３は、メモリコピーバス１５で互いに接続する。

通信部１１−１〜１１−ｎは、運用系メモリ制御部１２にアクセスしてデータのＲ／Ｗを行い、呼制御等の通信制御の分散処理を行う。
運用系メモリ制御部１２は、運用系メモリ１２ａ、データ転送部１２ｂ、アクセス調停部１２ｃから構成される。運用系メモリ１２ａは、データを格納する。データ転送部１２ｂは、待機系側のメモリユニットである待機系メモリ制御部１３が実装されたことを認識すると、自律的に運用系メモリ１２ａ内に格納されているデータを読み出して、メモリコピーバス１５を介して、待機系メモリ制御部１３へ転送する。

アクセス調停部１２ｃは、通信部１１−１〜１１−ｎから運用系メモリ１２ａへのアクセスと、データ転送部１２ｂから運用系メモリ１２ａへのアクセスとの調停を行う。
待機系メモリ制御部１３は、待機系メモリ１３ａ、メモリコピー部１３ｂ、書き込み制御部１３ｃから構成される。待機系メモリ１３ａは、データを格納する。メモリコピー部１３ｂは、メモリコピーバス１５を介して運用系メモリ制御部１２から転送されたデータを受信すると、自律的に待機系メモリ１３ａへ書き込んで、メモリコピーを行う。

書き込み制御部１３ｃは、一時記憶部１３ｃ−１を含み、通信部１１−１〜１１−ｎからの運用系メモリ制御部１２への書き込みアクセスを監視して、待機系メモリ１３ａへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、共通バス１４上に現れた書き込みアドレス及び書き込みデータを一時記憶部１３ｃ−１に対して格納する。そして、メモリコピー終了後に、一時記憶した書き込み内容を待機系メモリ１３ａへ書き込む。

なお、運用系メモリ制御部１２と待機系メモリ制御部１３の各構成要素は、実質的には同一の１枚のメモリ装置として基板に実装されており、図ではわかりやすいように機能を分けて示した。

次に通信装置１０の具体的な構成について説明する。図２は通信装置の構成を示す図である。通信装置１０ａは、ＣＰＵ１１−１〜１１−４、運用系メモリ制御部１２、待機系メモリ制御部１３、バス調停部１６から構成される。

ＣＰＵ１１−１〜１１−４は、呼制御を負荷分散して行う。運用系メモリ制御部１２は、それぞれのＣＰＵ１１−１〜１１−４が共有して使用するデータを格納した運用系メモリユニットである。待機系メモリ制御部１３は、運用系メモリ制御部１２が障害となった場合に備えて設けられる待機系メモリユニットである。バス調停部１６は、ＣＰＵ１１−１〜１１−４が共通バス１４を使用するための調停制御を行う。

通常の運用において、ＣＰＵ１１−１〜１１−４は、運用系メモリ制御部１２内の運用系メモリ１２ａに格納されたデータのＲ／Ｗを行う。このアクセスにより、運用系メモリ１２ａには、複数のＣＰＵ１１−１〜１１−４が共有する最新のデータが常に格納され、運用系メモリ１２ａの最新データを各々のＣＰＵが使用して呼制御を行う。

一方、待機系メモリ制御部１３内の待機系メモリ１３ａにも同様のデータを格納し、運用系メモリ１２ａの異常時には、すみやかに待機系メモリ１３ａに切り替わり、引き続き複数のＣＰＵ１１−１〜１１−４が待機系メモリ１３ａに格納された最新データを基に呼制御を継続する。

次に運用系メモリ１２ａを使用して通常運用している際に、待機系メモリ制御部１３をシステムに新規に組み込んで、メモリコピーされる動作について図３〜図５を用いて詳しく説明する。

図３〜図５は通信装置１０ａのメモリコピー動作の流れを示す図である。なお、図３はステップＳ１〜ステップＳ６を、図４はステップＳ７を、図５はステップＳ８を示している。

〔Ｓ１〕待機系メモリ制御部１３が実装する。このとき、待機系メモリ制御部１３は、共通バス１４と接続し、さらにメモリコピーバス１５により運用系メモリ制御部１２と接続する。

〔Ｓ２〕運用系メモリ制御部１２内のデータ転送部１２ｂは、待機系メモリ制御部１３からのメモリコピー開始指示を受信すると、運用系メモリ１２ａに格納されているデータを先頭アドレスから最終アドレスまで順に、メモリコピーバス１５を介して、待機系メモリ制御部１３内のメモリコピー部１３ｂへ転送する（待機系メモリ１３ａには全くデータが存在しないため、運用系メモリ１２ａに格納されているデータをすべて、待機系メモリ１３ａにコピーする必要がある）。

〔Ｓ３〕メモリコピー部１３ｂは、転送されたデータを受信して、待機系メモリ１３ａにコピーする。このとき、運用系メモリ１２ａに格納されていた同じアドレスに同じデータを格納コピーする。

〔Ｓ４〕運用系→待機系のメモリコピー中であっても、ＣＰＵ１１−１〜１１−４は、共通バス１４を介して、任意に運用系メモリ１２ａにＲ／Ｗアクセスを行う。
〔Ｓ５〕書き込み制御部１３ｃは、ＣＰＵ１１−１〜１１−４からの運用系メモリ制御部１２への書き込みアクセスを監視する（スヌープを行う）。待機系メモリ１３ａへのメモリコピーを実施している最中に、すでにコピーを完了した運用系メモリ１２ａの領域への書き込みがあった場合、共通バス１４上に現れた書き込みアドレス及び書き込みデータを一時記憶部１３ｃ−１に格納する。

〔Ｓ６〕アクセス調停部１２ｃは、運用系メモリ１２ａに対する同一アドレスに対するアクセス調停を行う。例えば、ＣＰＵ１１−１に対する運用系メモリ１２ａへのアドレスＡに対するアクセスと、データ転送部１２ｂから運用系メモリ１２ａへのアドレスＡに対するアクセスとが同時に発生した場合には、ＣＰＵ側のアクセスを優先的に選択して、互いの競合を防止する。

〔Ｓ７〕運用系メモリ１２ａ内のデータがすべて待機系メモリ１３ａにコピーされたとする。書き込み制御部１３ｃは、メモリコピー終了後に、一時記憶部１３ｃ−１に格納されている書き込み内容を待機系メモリ１３ａへ書き込む（運用系メモリ１２ａのアドレスＡにデータａが書かれたならば、待機系メモリ１３ａのアドレスＡにもデータａが格納される）。この時点で、運用系メモリ１２ａと待機系メモリ１３ａには、互いに同じアドレスに同じデータが格納される状態となる。

〔Ｓ８〕書き込み制御部１３ｃでの待機系メモリ１３ａに対するデータ格納更新処理が終了したら（一時記憶部１３ｃ−１に記憶されていたデータをすべて待機系メモリ１３ａに書き込んだら）、ＣＰＵ１１−１〜１１−４がメモリリードアクセスを行う場合は、運用系メモリ１２ａにアクセスしてデータを読み出す。また、メモリライトアクセスを行う場合は、運用系メモリ１２ａと待機系メモリ１３ａの両方にアクセスしてデータを書き込み反映させていく。

なお、書き込み制御部１３ｃでは、一時記憶している書き込み内容に対して、しきい値を設けており、一時記憶部１３ｃ−１から待機系メモリ１３ａへ一時記憶した内容を書き込んでいるときに、一時記憶部１３ｃ−１の格納量がしきい値以下になった時点で、あらたな一時記憶処理を停止する（すなわち、しきい値以下になった時点で、ＣＰＵ１１−１〜１１−４が運用系メモリ１２ａに書き込みアクセスをしても、そのアクセス内容を一時記憶部１３ｃ−１には取り込まないようにする）。

そして、一時記憶部１３ｃ−１に現在記憶されている内容をすべて待機系メモリ１３ａへ書き込み、書き込み終了後にＣＰＵ１１−１〜１１−４からの運用系メモリ制御部１２への書き込みアクセスがあった場合には、一時記憶せずに待機系メモリ１３ａに直接書き込むことにする。

ＣＰＵ１１−１〜１１−４から運用系メモリ１２ａへの書き込みアクセスは任意に行われるので、運用系メモリ１２ａ→待機系メモリ１３ａへのメモリコピーバス１５を介したメモリコピーの終了後も、ＣＰＵ１１−１〜１１−４から運用系メモリ１２ａへ幾度となく書き込みアクセスが行われることがある。

このような状態で、書き込み内容を一時記憶して、待機系メモリ１３ａの格納データを更新していると、いつまでたっても待機系メモリ制御部１３がスタンバイ状態とならない可能性があるため（一時記憶部１３ｃ−１が空にならない）、一時記憶部１３ｃ−１に格納されているデータを吐き出しているときに、格納量がしきい値以下になったら、一時記憶処理は停止し、待機系メモリ１３ａに書き込み内容をすべて書き込み、その後の書き込みアクセスは待機系メモリ１３ａに直接書き込むようにして、待機系メモリ制御部１３を早期にスタンバイ状態にさせる。

次に通信装置１０ａのメモリコピー動作シーケンスを説明する。図６はメモリコピー動作シーケンスを示す図である。
〔Ｓ１１〕ＣＰＵ１１は、共通バス１４を介して、運用系メモリ１２ａに任意にＲ／Ｗのアクセスを行う。

〔Ｓ１２〕メモリコピー部１３ｂは、メモリコピー開始指示をデータ転送部１２ｂへ送信する。
〔Ｓ１３〕データ転送部１２ｂは、運用系メモリ１２ａから先頭アドレスのデータを読み出す。

〔Ｓ１４〕データ転送部１２ｂは、先頭アドレスと、先頭アドレスに格納されていたデータとを、メモリコピーバス１５を介して、メモリコピー部１３ｂへ転送する。
〔Ｓ１５〕メモリコピー部１３ｂは転送されたデータを、待機系メモリ１３ａに書き込みメモリコピーする（このような動作は最終アドレスまで行われる）。

〔Ｓ１６〕書き込み制御部１３ｃは、ＣＰＵ１１が運用系メモリ１２ａに行った書き込みアクセスを監視し、共通バス１４を介して書き込み内容（書き込みアドレスと、その書き込みアドレスに格納されていたデータ）を一時記憶する。

〔Ｓ１７〕データ転送部１２ｂは、運用系メモリ１２ａから最終アドレスのデータを読み出す。
〔Ｓ１８〕データ転送部１２ｂは、最終アドレスと、最終アドレスに格納されていたデータとを、メモリコピーバス１５を介して、メモリコピー部１３ｂへ転送する。

〔Ｓ１９〕メモリコピー部１３ｂは転送されたデータを、待機系メモリ１３ａに書き込みメモリコピーする。運用系メモリ１２ａから待機系メモリ１３ａへのメモリコピーが完了する。

〔Ｓ２０〕運用系メモリ１２ａから待機系メモリ１３ａへのメモリコピーが完了すると、メモリコピー部１３ｂと待機系メモリ１３ａとの論理的な接続が切り離され、書き込み制御部１３ｃと待機系メモリ１３ａとが論理的に接続する。

〔Ｓ２１〕書き込み制御部１３ｃは、一時記憶した書き込み内容を待機系メモリ１３ａに書き込む（書き込み内容が、アドレスＡと、アドレスＡに格納されているデータａならば、待機系メモリ１３ａのアドレスＡにデータａを書き込む）。

〔Ｓ２２〕一時記憶した内容を待機系メモリ１３ａに書き込んでいるときに、一時記憶部１３ｃ−１の格納量がしきい値以下になったら（しきい値は例えば、１アクセス分の蓄積量）、書き込み制御部１３ｃと待機系メモリ１３ａの論理的な接続を切り離す。

〔Ｓ２３〕ＣＰＵ１１が書き込みアクセスを行う場合は、運用系メモリ１２ａと待機系メモリ１３ａの両方に行う。
次にメモリ競合について説明する。アクセス調停部１２ｃは、ＣＰＵ１１−１〜１１−４から運用系メモリ１２ａへのアクセスと、データ転送部１２ｂから運用系メモリ１２ａへのアクセスとの調停を行うが、運用系メモリ１２ａに工夫を施すことでさらに競合を抑制し、より確実にＣＰＵ動作継続中のコピー動作をスムーズに実行することができる。

１つには、運用系メモリ１２ａを小さなブロックに分割することで実現できる。すなわち、小さなブロックに区切って、ＣＰＵ１１−１〜１１−４とデータ転送部１２ｂの調停をとることにより、ＣＰＵ１１−１〜１１−４からアクセスするアドレスと、データ転送部１２ｂがアクセスするアドレスが異なる可能性が大きくなり、ＣＰＵ１１−１〜１１−４とデータ転送部１２ｂとのアクセスは、同時に実施することが可能になる。

運用系メモリ１２ａの領域が非常に大きな領域で、これを細かなブロックに区切れば、ＣＰＵ１１−１〜１１−４とデータ転送部１２ｂとが全く同じエリアをアクセスする確率は非常に低くなり、ＣＰＵ１１−１〜１１−４とデータ転送部１２ｂとが同時に運用系メモリ１２ａへのアクセスが可能となり、よりリアルタイムなメモリコピー動作が可能となる。

また、別の方法として、運用系メモリ１２ａをデュアルポートのメモリ素子にしてもよい。一方のポートからＣＰＵ１１−１〜１１−４からの書き込み動作を行い、他方のポートからデータ転送部１２ｂの読み出し動作を同時に行うことができる。

次に通信装置１０ａが実現するリアルタイムなメモリコピー動作の効果について説明する。通信装置１０ａでは、運用系メモリ１２ａから待機系メモリ１３ａへデータをコピーしている最中に、ＣＰＵ１１−１〜１１−４から運用系メモリ１２ａの既にコピーを完了した領域に対してデータの書き込みが発生した場合、運用系メモリ１２ａから再度データを送り直すのではなく、待機系メモリ１３ａ側でその内容を一時保持しておき、後に待機系メモリ１３ａを最新化することにより、リアルタイムな一致性を保証する。

また、従来技術（特開平５−２６５７８９号公報）では、単純に専用のメモリコピーバスを設けて転送するものなので、ＣＰＵからのアクセスが絶え間なく発生した場合には、いつまでたっても、待機系メモリ１３ａへのコピーが終わらないという問題があるが、通信装置１０ａでは、コピー中に発生した書き込みデータを待機系メモリ１３ａに反映するためには、同一プリント基板上に実装されるデバイス間の転送となるので（一時記憶部１３ｃ−１→待機系メモリ１３ａへの転送）、デバイス動作速度であるナノオーダーでの転送になり、ＣＰＵ１１−１〜１１−４から待機系メモリ１３ａへのデータ書き込みよりも、一時記憶部１３ｃ−１から待機系メモリ１３ａへのデータ書き込みのほうが遥かに高速であるため、一時記憶部１３ｃ−１から待機系メモリ１３ａへの反映は速やかに完了することが非常に優位な点である。

一方、ＣＰＵ１１−１〜１１−４から一時記憶部１３ｃ−１に対するアクセスと、一時記憶部１３ｃ−１から待機系メモリ１３ａへのデータ書き込みは非同期で発生するため、一時記憶部１３ｃ−１が全て空になるという保証はない。

そのために、書き込み制御部１３ｃでは、しきい値を設けて、一時記憶部１３ｃ−１から待機系メモリ１３ａへのデータ書き込みを行っているときに、一時記憶部１３ｃ−１の蓄積量がしきい値以下になったら、一時記憶部１３ｃ−１と共通バス１４との接続と、一時記憶部１３ｃ−１と待機系メモリ１３ａとの接続を切り離し、一時記憶部１３ｃ−１に現在蓄積されているデータを待機系メモリ１３ａにすべて書き込む。

その後、ＣＰＵ１１−１〜１１−４からの書き込みアクセスがあった場合は、共通バス１４から待機系メモリ１３ａへデータが流れ込むようにする。そして、これと同時に、組み込んだ待機系メモリ制御部１３を、コピー中というオフラインモードから、切り替え可能なオンラインモードに状態を切り替え、二重化運転に移行する。

次に従来と本発明との性能比について説明する。図７、図８は性能比を説明するための図である。図７に対し、従来装置２００はＣＰＵ＃１〜＃５、運用系メモリ装置２０１、待機系メモリ装置２０２、バス調停部１６から構成され、それぞれ共通バスＢ１で接続する。

図８に対し、本発明の通信装置１０ｂはＣＰＵ＃１〜＃５、運用系メモリ制御部１２、待機系メモリ制御部１３、バス調停部１６から構成され、それぞれ共通バスＢ１で接続し、運用系メモリ制御部１２と待機系メモリ制御部１３は、メモリコピーバスＢ２で接続する。なお、バス調停部１６は、ＣＰＵ＃１〜＃５のメモリアクセスに対し平等に調停する（ラウンドロビン方式）。

最初に処理能力について説明する。従来装置２００では、メモリコピー専用のＣＰＵ（ＣＰＵ＃１とする）から運用系メモリ装置２０１へのアクセスが必要になり、メモリコピー処理を行うＣＰＵ＃１は、本来の処理を中断することになる。したがって、メモリコピー処理中に本来の処理を続行できるＣＰＵは１台減少し、４台で処理することになる。

一方、通信装置１０ｂでは、メモリコピーバスＢ２を経由して自律的にメモリコピーを実行するので、メモリコピー中においても５台で処理継続可能となるため、メモリコピー中のシステムとしての処理能力比は４台から５台、すなわち２５％従来よりも処理能力が向上する。

次にメモリコピー時間について説明する。共通バスＢ１とメモリコピーバスＢ２のデータ転送能力が同等とした場合、従来装置２００では、あるＣＰＵが共通バスＢ１を使用してメモリコピーを行うため、他のＣＰＵとシェアし、コピーデータの転送能力は共通バスＢ１の転送能力の１／５となる。

一方、通信装置１０ｂでは、メモリコピーバスＢ２の専用ルートを使うため、コピーデータの転送能力はメモリコピーバスＢ２の転送能力そのものであり、従来の構成と単純比較して５倍の転送能力となり、時間としては１／５に短縮されることがわかる。

以上説明したように、本発明によれば、待機系メモリ組み込み時の膨大なデータのコピー時においても、ＣＰＵから運用系メモリへのアクセスを妨げることなく高速にデータコピーできる。そのため、システムとしての性能を劣化させることなく、通常通りの運用を継続しながらも、すみやかに待機系メモリに対して、切り替え可能なオンライン状態に遷移させることができ、性能・信頼性の向上を図ることが可能になる。

（付記１）運用系と待機系のメモリ冗長構造を持つ通信装置において、
共通バスを介して、運用系側のメモリユニットと待機系側のメモリユニットに接続して、通信制御の分散処理を行う複数の通信部と、
運用系側のメモリユニットと待機系側のメモリユニットとを接続するメモリコピーバスと、
データを格納する運用系メモリと、待機系側のメモリユニットが実装されたことを認識すると、前記運用系メモリ内に格納されているデータを読み出して、前記メモリコピーバスを介して待機系側のメモリユニットへ転送するデータ転送部と、前記通信部から前記運用系メモリへのアクセスと、前記データ転送部から前記運用系メモリへのアクセスとの調停を行うアクセス調停部と、から構成される運用系メモリ制御部と、
データを格納する待機系メモリと、前記メモリコピーバスを介して前記運用系メモリ制御部から転送されたデータを、前記待機系メモリへ書き込んで、メモリコピーを行うメモリコピー部と、前記通信部からの前記運用系メモリ制御部への書き込みアクセスを監視して、前記待機系メモリへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、前記共通バス上に現れた書き込みアドレス及び書き込みデータを一時記憶し、メモリコピー終了後に、一時記憶した書き込み内容を前記待機系メモリへ書き込む書き込み制御部と、から構成される待機系メモリ制御部と、
を有することを特徴とする通信装置。

（付記２）前記書き込み制御部は、前記待機系メモリへ一時記憶した内容を書き込んでいるときに、一時記憶している内容がしきい値以下になったら、あらたな一時記憶処理を停止して、現在記憶されている内容をすべて前記待機系メモリへ書き込み、書き込み終了後に前記通信部からの前記運用系メモリ制御部への書き込みアクセスがあった場合には、一時記憶せずに前記待機系メモリに直接書き込むことを特徴とする付記１記載の通信装置。

（付記３）前記通信部から前記運用系メモリへのアクセスと、前記データ転送部から前記運用系メモリへのアクセスとの競合が低減化するように、前記運用系メモリのデータ格納領域は、細かいブロックに区切られていることを特徴とする付記１記載の通信装置。

（付記４）運用系及び待機系の両機能を有して、データの格納処理を行うメモリ装置において、
データを格納する運用系メモリと、待機系側のメモリユニットが実装されたことを認識すると、前記運用系メモリ内に格納されているデータを読み出して、運用系側のメモリユニットと待機系側のメモリユニットとを接続するメモリコピーバスを介して待機系側のメモリユニットへ、読み出したデータを転送するデータ転送部と、共通バスを介して接続する通信制御を行う通信部から前記運用系メモリへのアクセスと、前記データ転送部から前記運用系メモリへのアクセスとの調停を行うアクセス調停部と、から構成されて、システム実装時に運用系として機能する運用系メモリ制御部と、
データを格納する待機系メモリと、前記メモリコピーバスを介して前記運用系メモリ制御部から転送されたデータを、前記待機系メモリへ書き込んで、メモリコピーを行うメモリコピー部と、前記通信部からの前記運用系メモリ制御部への書き込みアクセスを監視して、前記待機系メモリへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、前記共通バス上に現れた書き込みアドレス及び書き込みデータを一時記憶し、メモリコピー終了後に、一時記憶した書き込み内容を前記待機系メモリへ書き込む書き込み制御部と、から構成されて、システム実装時に待機系として機能する待機系メモリ制御部と、
を有することを特徴とするメモリ装置。

（付記５）前記書き込み制御部は、前記待機系メモリへ一時記憶した内容を書き込んでいるときに、一時記憶している内容がしきい値以下になったら、あらたな一時記憶処理を停止して、現在記憶されている内容をすべて前記待機系メモリへ書き込み、書き込み終了後に前記通信部からの前記運用系メモリ制御部への書き込みアクセスがあった場合には、一時記憶せずに前記待機系メモリに直接書き込むことを特徴とする付記４記載のメモリ装置。

（付記６）前記通信部から前記運用系メモリへのアクセスと、前記データ転送部から前記運用系メモリへのアクセスとの競合が低減化するように、前記運用系メモリのデータ格納領域は、細かいブロックに区切られていることを特徴とする付記４記載のメモリ装置。

通信装置の原理図である。通信装置の構成を示す図である。通信装置のメモリコピー動作の流れを示す図である。通信装置のメモリコピー動作の流れを示す図である。通信装置のメモリコピー動作の流れを示す図である。メモリコピー動作シーケンスを示す図である。性能比を説明するための図である。性能比を説明するための図である。交換システムの構成を示す図である。

符号の説明

１０通信装置
１１−１〜１１−ｎ通信部
１２運用系メモリ制御部
１２ａ運用系メモリ
１２ｂデータ転送部
１２ｃアクセス調停部
１３待機系メモリ制御部
１３ａ待機系メモリ
１３ｂメモリコピー部
１３ｃ書き込み制御部
１３ｃ−１一時記憶部
１４共通バス
１５メモリコピーバス

Claims

運用系と待機系のメモリ冗長構造を持つ通信装置において、
共通バスを介して、運用系側のメモリユニットと待機系側のメモリユニットに接続して、通信制御の分散処理を行う複数の通信部と、
運用系側のメモリユニットと待機系側のメモリユニットとを接続するメモリコピーバスと、
データを格納する運用系メモリと、待機系側のメモリユニットが実装されたことを認識すると、前記運用系メモリ内に格納されているデータを読み出して、前記メモリコピーバスを介して待機系側のメモリユニットへ転送するデータ転送部と、前記通信部から前記運用系メモリへのアクセスと、前記データ転送部から前記運用系メモリへのアクセスとの調停を行うアクセス調停部と、から構成される運用系メモリ制御部と、
データを格納する待機系メモリと、前記メモリコピーバスを介して前記運用系メモリ制御部から転送されたデータを、前記待機系メモリへ書き込んで、メモリコピーを行うメモリコピー部と、前記通信部からの前記運用系メモリ制御部への書き込みアクセスを監視して、前記待機系メモリへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、前記共通バス上に現れた書き込みアドレス及び書き込みデータを一時記憶し、メモリコピー終了後に、一時記憶した書き込み内容を前記待機系メモリへ書き込む書き込み制御部と、から構成される待機系メモリ制御部と、
を有することを特徴とする通信装置。
前記書き込み制御部は、前記待機系メモリへ一時記憶した内容を書き込んでいるときに、一時記憶している内容がしきい値以下になったら、あらたな一時記憶処理を停止して、現在記憶されている内容をすべて前記待機系メモリへ書き込み、書き込み終了後に前記通信部からの前記運用系メモリ制御部への書き込みアクセスがあった場合には、一時記憶せずに前記待機系メモリに直接書き込むことを特徴とする請求項１記載の通信装置。
前記通信部から前記運用系メモリへのアクセスと、前記データ転送部から前記運用系メモリへのアクセスとの競合が低減化するように、前記運用系メモリのデータ格納領域は、細かいブロックに区切られていることを特徴とする請求項１記載の通信装置。
運用系及び待機系の両機能を有して、データの格納処理を行うメモリ装置において、
データを格納する運用系メモリと、待機系側のメモリユニットが実装されたことを認識すると、前記運用系メモリ内に格納されているデータを読み出して、運用系側のメモリユニットと待機系側のメモリユニットとを接続するメモリコピーバスを介して待機系側のメモリユニットへ、読み出したデータを転送するデータ転送部と、共通バスを介して接続する通信制御を行う通信部から前記運用系メモリへのアクセスと、前記データ転送部から前記運用系メモリへのアクセスとの調停を行うアクセス調停部と、から構成されて、運用系としてシステムに実装された時に機能する運用系メモリ制御部と、
データを格納する待機系メモリと、前記メモリコピーバスを介して前記運用系メモリ制御部から転送されたデータを、前記待機系メモリへ書き込んで、メモリコピーを行うメモリコピー部と、前記通信部からの前記運用系メモリ制御部への書き込みアクセスを監視して、前記待機系メモリへのメモリコピーを実施している最中に、すでにコピーを完了した領域への書き込みがあった場合、前記共通バス上に現れた書き込みアドレス及び書き込みデータを一時記憶し、メモリコピー終了後に、一時記憶した書き込み内容を前記待機系メモリへ書き込む書き込み制御部と、から構成されて、待機系としてシステムに実装された時に機能する待機系メモリ制御部と、
を有することを特徴とするメモリ装置。
前記書き込み制御部は、前記待機系メモリへ一時記憶した内容を書き込んでいるときに、一時記憶している内容がしきい値以下になったら、あらたな一時記憶処理を停止して、現在記憶されている内容をすべて前記待機系メモリへ書き込み、書き込み終了後に前記通信部からの前記運用系メモリ制御部への書き込みアクセスがあった場合には、一時記憶せずに前記待機系メモリに直接書き込むことを特徴とする請求項４記載のメモリ装置。