JP4679750B2 - Devices that make up digital video frames - Google Patents

Description

【００１９】
上の表においてライン番号ｎからｎ＋１４までを示し、それぞれの入力ラインを出力する際にはＩＴＵ−Ｒ ＢＴ．６５６に準拠した８５８クロックとして出力すること、その場合のクロックの差分、そしてクロック差分の累計を表している。
【００２０】
本発明は、上述したように入力信号とそれをサンプルするクロックとの関係が変動する場合においても、ＩＴＵ−Ｒ ＢＴ．６５６に準拠した信号を出力することを開示する。具体的には。出力信号のクロックとして、入力信号から生成したクロック、すなわち入力信号をサンプリングしたクロックを使用している。
【００２１】
この場合、上表は、ライン番号ｎから開始したものとして、ライン番号ｎ＋１４の入力ラインが完了した時点で、１出力ラインで８５８クロック数を有するラインの１５ライン分を出力することができず、９クロック数の不足を生じさせていることを示している。
【００２２】
言いかえれば、上表で差分の累計の欄の数値は入力ラインの位相と出力ラインの位相差をクロック数で表したもの、と捉えることが出きる。
【００２３】
また、上表で８５６のクロック数でそのラインをサンプリングした場合、そのサンプリング値に含まれる水平同期信号を基準に算定した有効画素の領域は少なくとも１クロック分、すなわち１ピクセル分減少していることになる。このラインの有効画素数は全体で７１９となる。しかし、ＩＴＵ−Ｒ ＢＴ．６５６に準拠する場合は、７２０としなければ成らない。
【００２４】
また、ＮＴＳＣ規格のテレビジョン信号の水平同期周波数は４．５ＭＨｚ／２８６であり、スタジオ規格ＥＩＡ ＲＳ−１７０Ａにおいて水平ブランキング幅は、１０．９±０．２μｓであるので、ここからは水平ブランキング領域は、１４７．１５±２．７ピクセルと計算される。したがって、有効画像領域は、７１０．８５±２．７ピクセルとなる。また、有効画像領域の開始点は水平同期信号の０_Ｈ基準点から９．４±０．１μｓとされているので、同じように１２６．９±１．３５ピクセルとなる。
【００２５】
しかしながら、ＩＴＵ−Ｒ ＢＴ．６５６に準拠する場合は、水平ブランキング幅は、１３８ピクセル相当とされている。したがって、ＲＳ−１７０Ａに準拠して生成される信号の場合は、水平ブランキングの幅を規格値のミニマムとしても。１４４．４５ピクセルとなり、少なくとも、１４４．４５−１３８＝６．４５ピクセルは、映像を表す信号ではなく黒のペデスタルレベル表していることに成る。通常においては、このように余裕値がある場合は、その前後に振り分けることをするので、水平同期信号の０_Ｈのポイントをサンプリングした場合は、１２２（≒１２６．９−１．３５−６．４５／２=１２２．３２５）クロック後のサンプル値を有効画像の開始ポイントとし、計７２０のサンプル値を有効画像として抽出することになる。この場合、入力信号がＲＳ−１７０Ａに準拠している限り、７２０個目のピクセルは、黒画像となっている。細かく言えば、多分、７１８、７１９個目のピクセルも黒画像と想定され、同様に７２１、７２２個目のピクセルも黒画像と想定される。
【００２６】
以上の考察から、ラインのクロック数に関係なく、有効画像領域の開始点から７１９サンプルを有効画像とすべきであるが、７２０個目のサンプルを加えて、計７２０としても黒のピクセルに続いて新たに黒のピクセルを追加するのみであり、実質的な違いは無いと言うことができる。
【００２７】
以上を念頭にして、以下、図面を参照して本発明の実施例について説明する。
【００２８】
図１は、本発明のデジタル・ビデオフレームを構成する装置の一実施形態を示す図であり、符号１０１は複合映像信号を、同期成分を含めてＡ／Ｄ変換するＡ／Ｄ変換部、符号１０２はＡ／Ｄ変換されたデータから同期成分を分離し、各種の処理上で必要とする各種のタイミング信号を生成する同期装置、符号１０２は、Ａ／Ｄ変換部の出力を、同期装置１０３からのタイミング信号を受けて信号処理して輝度信号と色信号を出力する信号処理装置、符号１１１はＩＴＵ−Ｒ ＢＴ．６５６に準拠した出力信号とするために使用されるバッファ、符号１１４は各種の情報やタイミング信号を付加し、ＩＴＵ−Ｒ ＢＴ．６５６に準拠した出力信号を構成するタイミング付加装置１１４を含んで構成されている。
【００２９】
ここで、バッファ１１１は、入力信号に位相ロックされた同期装置１０２からのクロック信号に基づいて動作する入力処理タイミング生成部１０４から生成されるピクセル・カウント値、ライン・カウント値を入力してバッファ１１１への書き込みアドレス等を制御するＷアドレス生成部１０５と、同様に、入力信号に位相ロックされた同期装置１０２からのクロック信号に基づいて動作する出力処理タイミング生成部１１２からのピクセル・カウント値、ライン・カウント値を入力してバッファ１１１の読出しアドレス等を制御するＲアドレス生成部１１３によって制御される。
【００３０】
また、上述したそれぞれのピクセル・カウント値とライン・カウント値を入力することによりバッファ１１１の状態を検出し、出力タイミング生成部１１２を制御するバッファ状態検出部１１５を備えている。また、出力処理タイミング生成部１１２は、タイミング付加装置１１４を駆動している。これらは、全て入力信号に位相ロックされた同期装置１０２からのクロック信号に基づいて各種の処理を実行する。
【００３１】
本実施形態ではデジタル・ビデオ信号の出力として国際電気通信連合の勧告ＩＴＵ−Ｒ ＢＴ．６５６にしたがった出力形式を想定する。入力ビデオ信号の規格は我が国で標準的に使われているＮＴＳＣ方式（走査線数５２５本、フレームレート約３０Ｈｚ）を想定する。
【００３２】
入力処理タイミング生成部１０４は、分離した水平同期信号から、有効画像領域における画面水平方向の座標情報となるピクセル・カウントと画面垂直方向の座標情報となるライン・カウント（）を生成する。ピクセル・カウントは入力ビデオ信号に同期するようにして生成したクロックでカウントされ、水平同期信号を表す信号によって０値にセットされる。また、水平同期信号を表す信号によって０値にセットされない場合は、８５７カウントまで数えた後、０に戻る。ラインカウンタは水平同期を表す信号によって１つずつ増加していき、５２５カウント後は１に戻る。
【００３３】
入力されたビデオ信号は、ビデオ信号に同期するように生成されたクロックでサンプリングされてＡ／Ｄ変換される。これを信号処理装置にて輝度信号と２種類の色差信号に分離される。
【００３４】
ところで、Ａ／Ｄ変換されたビデオ信号は有効な画面情報を持つ部分とそうでない部分が存在する。バッファ１１１に格納するのは有効な画面情報を持つ部分だけに限定する。ＩＴＵ−Ｒ ＢＴ．６５６にしたがった出力を想定する場合、１ライン当たり８５８サンプル中の７２０サンプルが有効な画面情報として扱われる。
【００３５】
バッファ１１１は、入力ビデオ信号に同期するように生成されたクロックが入力ビデオ信号に完全に同期せず、完全に同期した際に得られる周波数近傍の周波数を生成している際に、この周波数のクロックで出力信号を生成すると、表１で示したように入力信号と出力信号との間に位相差が生じてしまうので、この位相差を吸収するために設けられている。
【００３６】
想定される位相差は継続的なものではなく、少なくともその位相差を平均すれば０に収束する性質を有するので、実施形態においては、１０２４アドレスの容量を有するＲＡＭとしている。この量は、１ラインの有効画素が７２０であるので、約１．４２（＝１０２４／７２０）ライン分に相当する。
【００３７】
したがって、このバッファ１１１を上述したピクセル・カウントとライン・カウントのアドレス・データを使用して駆動するために、アドレス変換回路が必要になる。
【００３８】
以下の表は、ピクセル・カウントとライン・カウントのアドレス・データを入力して、バッファ・アドレスに変換する変換表である。ここでは、水平同期信号の前縁を０としたピクセル・カウント値が１２２〜８４１の７２０サンプルを有効画素としている。
【００３９】
【表２】

【００４０】
上表で、ライン番号ｎにおけるピクセル番号１２２のバッファ・アドレスは、ライン番号ｎに７２０を乗算したものをバッファの容量値１０２４で除算したその余り（剰余）である。このようなアドレス生成法により、バッファ１１１はリング・バッファとして扱われることになる。つまり、読み出しが終わった領域は新たに別の情報が書き込まれるといったことが繰り返される。上表では、ライン・アドレス１、ピクセル・アドレス１２２で特定されるアドレスを０としているが、リング・バッファとしての使用でもあり、とくに０である必要もない、たとえば、１２２として、上表のライン・アドレス１の数値０〜７１９を１２２〜８４１とした数値であっても良い。
【００４１】
上表では、ライン番号６６以降について省略しているが、ライン番号６５〜１２８は、ライン番号１からライン番号６４までと同一である。その後も同様に繰り返される。したがって、５２５ラインを計数するために１０ビット構成となるライン・カウント部の下位６ビットを使用して、バッファ１１１のアドレス制御をすることができる。
【００４２】
バッファ１１１の書き込み側（write）の入力処理タイミング生成部１０４において、入力した信号の水平同期信号によってそのピクセル・カウントの開始点が固定され、クロック信号にしたがってカウント・アップする。このことはクロックの周波数とは無関係であり、入力信号の水平同期信号間隔をクロック周波数で測った場合の数値が８５８からずれていた場合も同様である。したがって、ピクセル・カウントが８４１を示すタイミングと、入力信号の水平同期が現れるタイミングの差は周波数のずれに応じて変動することになる。また、ライン・カウントは、入力した信号の水平同期信号によってカウント・アップされ、垂直同期信号によって所定のカウント値にセットされる。
【００４３】
一方、バッファの読み出し側の出力タイミング生成部１１２においては、入力の水平同期信号の変動に影響されずに、入力信号に同期するようにして生成されたクロックのみにしたがってカウント・アップする８５８進のピクセル・カウントと、このピクセル・カウントから繰り上げ（桁上げ）信号によってカウント・アップする５２５進のライン・カウンタを備えた出力タイミング生成装置を備えている。
【００４４】
ただし、この装置の電源投入時や、入力信号の有無チェックで信号の非存在から存在を検出した後の初期化時においては、入力信号の有効映像成分のピクセル・データをたとえば５８１ピクセル量まで、フレームの最初から書き込んだ時点で、出力フレームにおける最初の有効画像データを出力するように、出力タイミング生成部は同期装置から制御を受ける。この制御は入力信号が継続する限り、あるいは入力信号の同期分離が正常状態を維持する限り、再び行われることは無い。この初期化制御以後、出力タイミング制御は、同期装置からのクロック信号（ピクセル・クロック信号）を受けるのみでバッファ１１１を制御するためのピクセル・カウントをカウント・アップする。
【００４５】
バッファ１１１への書き込みは、有効画像を有する連続するラインで、７２０のピクセルを書き込むと１３８クロックの水平ブランキング期間は書き込みを停止し、再び７２０ピクセルの書き込みが行われる。このことは、１０２４のアドレスを有するバッファ１１１をピクセル・データで満たすクロック期間は、１０２４＋１３８＝１１６２クロック期間とする。入力ビデオ信号とタイミング付加装置１１４の出力信号の相対的な位相変化として、初期化後の進み方向と遅れ方向の許容量を等しくする場合は、この１１６２の半分の５８１とすることで実施できる。この設定の場合で、クロック信号が規格に合致した入力信号に完全に位相同期して生成されている場合のバッファ量を次に考察する。
【００４６】
バッファ１１１に１ピクセルを書き込んだ場合を＋１とし、１ピクセルを読み出した場合を−１とした場合、最初のバッファ状態数値５８１であり、書き込み側が水平ブランキング期間に入ると読出しのみが行われて、４４３まで減少する。ここで、１０２４−５８１＝４４３であり、最初の段階では、入力ビデオ信号に対して出力の進み方向の余裕は５８１クロックであり、逆に遅れ方向にかんしては４４３クロックの余裕があることになる。書き込み側が水平ブランキング期間に入ると読出しのみが行われて４４３まで減少するということは、進み方向余裕が４４３クロックまで減少し、逆に遅れ方向は５８１クロックまで増大すると言うことになる。これらの平均値は１０２４の半分の５１２である。
【００４７】
図２は、クロックの変動がなく、書き込み側に５８１クロック遅れて読み出した場合のバッファ内に書き込まれたがまだ読み出されていないピクセル数（Ｗ−Ｒで示す）と、新たにバッファ内に書き込み可能でしかも読み出されていないピクセルを上書きしない範囲のピクセル数（Ｒ−Ｗ＋１０２４で示す）をクロック単位の時間経過とともに表したグラフである。Ｙ軸は、バッファ１１１への書き込んだピクセル数の積算値である。書き込み側の積算値を書き込みＷ、読出し側の積算値を読出しＲと標記している。また書き込み積算値からバッファの容量１０２４を減算したグラフをＷ−１０２４で表している。書き込み積算値から読出し積算値を減算した値をＷ−Ｒでしめし、読出し積算値からＷ−１０２４を減算した値をＲ−Ｗ＋１０２４で示している。
【００４８】
ここで、Ｗ−ＲおよびＲ−Ｗ＋１０２４のグラフは、それぞれ出力の進み方向の余裕と遅れ方向の余裕を表している。
【００４９】
入力するクロックの周波数が変動した場合は、書き込みＷのグラフが変化し、読出しＲとの位相関係が変化することになる。
【００５０】
ここで、上述したバッファの状態数値が変化して最大値の５８１となるタイミングは読出し側の水平ブランキング終了時であり、最小値の４４３になるタイミングは、書き込み側の水平ブランキング終了時である。
【００５１】
バッファ状態検出部１１５は、書き込み側のピクセル・カウントとライン・カウントそして読出し側のピクセル・カウントとライン・カウントのデータを入力し、その間のピクセル単位の差を求める。基本的には書き込み側の方が進相しているので、書き込み側のライン・カウント値から読出し側のライン・カウント値を減算した結果値に７２０を乗算し、さらに書き込み側ピクセル・カウント値から読出し側ピクセル・カウント値を減算した値との和を演算する。この結果値が、読出し側の進み余裕となり、１０２４以上になればオーバーフローとなる。
【００５２】
また、読出し側ライン・カウント値に７２０を乗算し、さらに読出し側ピクセル値を加算した結果から、カウント値書き込み側のライン・カウント値に７２０を乗算してさらに書き込み側ピクセル・カウント値−１０２４を減算した結果を減算する。この結果値が読出し側の遅れ余裕となり、０以下になればアンダーフローとなる。
【００５３】
バッファのオーバーフローは、書き込んだデータが読み出される前に別の新しいデータが書き込まれてしまうことであり、オーバーフローが生じた直後の水平画像は、上述した例においてはバッファ・アドレスを１０２４（＝７２０＋３０４）としているので、画像を左右２分割して、右側の画像が左側に、左側の画像が右側に表示されてしまうことになる。バッファのアンダーフローは、読み出すべきデータがまだ書き込まれていない、すなわち過去のデータを読み出すことである。
【００５４】
図３は、バッファ状態検出部１１５が入力するバッファ１１１の書き込み側と読出し側のライン・カウント値とピクセル・カウント値とバッファ状態との関係を表す図である。
【００５５】
図の縦軸は、入力側、すなわち書き込み側のライン・カウントＮにおけるピクセル・カウント値として０〜８５７まで、水平軸は、出力側、すなわち読出し側のライン・カウント値Ｎ−２の場合、Ｎ−１の場合そしてＮのそれぞれの場合のピクセル・カウント値０〜８５７を示している。
【００５６】
ここでピクセル書き込み（入力）側のピクセル・アドレスをＷとし、読出し（出力）側の読出しアドレスをＲとする。
【００５７】
図において、Ｒ＝Ｗのラインは、双方共に出力ライン・カウントはＮであり、等しいピクセル・カウント値を表すラインである。このＲ＝Ｗのラインの上方は、Ｗ−Ｒ＞０となる領域であり、Ｒ＝Ｗのラインより下方はＷ−Ｒ＜０となる領域であり、アンダーフローとなる領域である。
【００５８】
図において、Ｒ＝Ｗ−８５８のラインは、出力ライン・カウントがＮ−１であるが、ピクセル・カウント値は双方等しい場合のラインである。見かけ上は等式に表されたとおり、出力側は入力側よりも８５８クロック遅れている。また、Ｒ＝Ｗ−１０２４のラインは見かけ上入力側から１０２４クロック遅れたライン、Ｒ＝Ｗ−７２０は見かけ上入力側から７２０クロック遅れたラインを表している。Ｒ＝Ｗ−１０２４のラインの上方（あるいは左方）は、Ｒ−Ｗ＋１０２４＞０、すなわちＷ−Ｒ＞１０２４となる領域であり、オーバーフローとなる領域である。
【００５９】
したがって、Ｒ＝Ｗと、Ｒ＝Ｗ−１０２４のラインに挟まれた領域が、正常なバッファとして機能する領域となる。この領域は、正確には１０２４≧Ｗ−Ｒ＞０と表すことができる。
【００６０】
ここで、Ｗ−Ｒの演算は以下の様に行われる。
Ｗ−Ｒ＝（入力側ライン・カウント値−出力側ライン・カウント値）×８５８＋（入力側ピクセル・カウント値−出力側ピクセル・カウント値）
【００６１】
図３において、実線で囲まれるＢの領域はＲ＝Ｗ−８５８とＲ＝Ｗ−７２０のラインに囲まれた領域であり、有効ビデオ領域のクロック数以上、１ライン以下のクロック数の領域である。したがって、この領域はバッファの残容量が一定量、すなわち、７２０となる領域である、この両側のＡ、Ａ’、Ｃの領域は、その位置にしたがってバッファ残容量が変化する領域である。
【００６２】
ここで、バッファの状態について、図４を使用して詳細に説明する。図４は、あるフレームの水平ラインＮ−１からＮそしてＮ＋１に移る場合の入力側と出力側の位相関係を例示している。ケースＡの場合、入力のピクセル・カウントが１００で出力側のピクセル・カウントが３０のときを示している。共にブランキング領域を対象として、ピクセル・カウントの差が７０もあるが、バッファの残容量としては０である。
【００６３】
しかし、時間が経過してケースＢになるとこの領域は有効ビデオ領域であり、バッファはクロックにしたがって書き込まれ、かつ読み出されている。このケースにおけるバッファの残容量は５００−４３０＝７０となる。この状態で時間が経過した場合、入力側がブランキング領域に入ると残容量が７０から減少し、出力側がブランキング領域に入る時点に０になる。また、入力側がブランキング領域から抜けて有効ビデオ領域に入りバッファに書き込み始めると、バッファ残容量は０から増加して、出力側がブランキング領域を抜け出す時点で７０となる。
【００６４】
以上から、ブランキング領域に基づく実質のバッファ残容量の問題は、入力側の出力側のピクセル・アドレスの演算結果に差がある限り、無視することが可能である。したがって、図３においては、ブランキング領域に基づくバッファ残容量の減少は無視し、入力側の出力側のピクセル・アドレスの演算結果からのみ判断している。
【００６５】
本実施形態では、入力側の出力側のピクセル・アドレスの演算結果からのオーバーフローとアンダーフローをバッファ状態検出部１１５で検出し、オーバーフローになったときには読み出し側のラインカウンタを１つ進めている。この場合、１ライン欠落して出力される。図３において、出力ラインがＮ−２の場合はＮ−１に、Ｎ−１の場合はＮとすることを意味する。図３を使用して説明すると、オーバーフロー領域にから、この措置後にＡあるいはＡ’の領域内でアンダーフロー領域に近い領域に移ることになる。
【００６６】
また、アンダーフローになったときには読み出し側のラインカウンタを１つ戻すように出力タイミング１１２を制御している。これにより、同一ラインが２度繰り返して出力される。図３において、出力ラインをＮからＮ−１にすることを意味する。図３を使用して説明すると、アンダーーフロー領域にから、この措置後にＣあるいはＣ’の領域内でオーバーフロー領域に近い領域に移ることになる。
【００６７】
上述したオーバーフローとアンダーフローの検出のための演算算出は、出力側の水平部ランキングが終了する直前で完了され、その結果に基づいて、出力側のラインカウンタの値を操作して、操作された結果のラインの最初の画像データをバッファ１１１から読み出すようにしている。
【００６８】
上述したように出力タイミング生成部のライン・カウント部を制御することは、出力する画像の忠実な再現の視点からは好ましくはないが、通常のテレビジョン画像の場合、影響を受ける画像は、通常１フィールドのみ、時間にして１／６０秒の期間である。また、オーバーフローとアンダーフローの発生時点前後の上部と下部の出力画像の上下の接続は滑らかとはならない、たとえば斜め線が有った場合は段付きが生じてその時点で若干ずれることが生ずるが、これ以降の画面に異常を生じさせない。このような結果を生じさせる入力信号においては、この程度の変化は、入力信号そのものに起因する変化に隠れるので、画面によっては目立たず、視聴者に対して余り違和感を与えないようにすることができる。
【００６９】
すなわち、入力信号の同期周波数が変動して、その変動に追従してクロック発生することができないような場合、あるいは入力信号に含まれるノイズによってクロック発生の安定度が乱されるような入力信号の場合でも、また、入力信号の周波数変動が大きくてその変動をバッファ１１１が吸収する。またこのバッファ容量の限界を超えた場合でも、出力信号のフレームを規定のフォーマットに合致させて出力することができると共に、視聴者に違和感を与えない画像とすることができる。
【００７０】
以上、実施形態を基に本発明を説明してきたが、本発明の趣旨を逸脱することなく、たとえば、ピクセル・カウントやライン・カウントの動作形態を変えたり、バッファ容量を替えたり、あるいは、バッファ・アドレス生成部の構成を替えたりすることが可能である。また、ＮＴＳＣ規格の場合、あるいは１３．５ＭＨｚのクロックの場合を例として説明したが、ＰＡＬ方式に対しても、他のクロック周波数に対しても適用できることは、当業者には容易に理解されることである。
【００７１】
【発明の効果】
以上説明したように本発明によれば、入力信号に追従してクロック信号を生成することができず、１水平走査線期間のクロック数が変動してしまうような入力信号に対しても、入力したアナログ・タイミングを有する映像信号から複合同期信号を分離し、分離した同期信号に基づいてクロック信号を含む各種のタイミング信号を生成する同期生成部と、クロック信号で駆動され、ピクセル単位のデータを出力するＡ／Ｄ変換部と、同期生成部において生成された各種タイミング信号に基づいて、前記ピクセル・データを処理する信号処理部と、信号処理部の出力データを入力して格納する、あらかじめ定められた容量を有するバッファと、同期生成部からの前記信号を受けて、前記バッファに格納するピクセルの水平ピクセル位置と走査ライン位置を表すアドレス・データを生成する入力処理タイミング生成部１０４と、同期信号生成装置からのクロック信号を受けて、出力信号の有効画素位置を表す水平位置と走査ライン位置を表すアドレス・データを生成して前記バッファに格納されたピクセルを読み出す出力タイミング生成部と、出力タイミング生成部から制御され、前記バッファから読み出されたデータを処理してデジタル・ビデオ信号規格に合致したデジタル・ビデオフレームを構成するタイミング付加装置を備えたので、タイミング付加装置がデジタル・ビデオ信号規格に合致した形式のデジタル信号を出力することによって生ずる、入力したアナログ・タイミングを有する映像信号との位相差を前記バッファによって吸収することができる。
【００７２】
また、少なくとも１ライン分の小容量のバッファでデジタル映像出力の１ライン当たりのサンプル数を一定数に保つことができる。たとえばデジタル・ビデオ信号規格のＩＴＵ−Ｒ ＢＴ．６５６に合致した形式の信号とすることができる。これにより、これを受けるデジタル映像機器の誤動作あるいは拒絶状態を防ぐことができる。
【００７３】
さらに、本発明により、入力ビデオ信号に同期したクロックを生成する装置において、位相同期の追随速度をわざと遅くしてクロック周波数の変動を抑え、かつ、長期的には同期が取れているクロックを使用することが可能となる。これにより、ビデオ信号に含まれている色信号をデジタル信号処理にて再生する場合、クロックの変動によるカラー・サブキャリアの見かけの周波数変動を抑えることが可能になり、色の再生能力が向上させることができる。
【図面の簡単な説明】
【図１】本発明のデジタル・ビデオフレームを構成する装置の一実施形態を示す図である。
【図２】クロックの変動がなく、書き込み側に５８１クロック遅れて読み出した場合のバッファ内に書き込まれたがまだ読み出されていないピクセル数（Ｗ−Ｒで示す）と、新たにバッファ内に書き込み可能でしかも読み出されていないピクセルを上書きしない範囲のピクセル数（Ｒ−Ｗ＋１０２４で示す）をクロック単位の時間経過とともに表した図である。
【図３】バッファ状態検出部が入力するバッファ１１１の書き込み側と読出し側のライン・カウント値とピクセル・カウント値からバッファの状態を表す図である。
【図４】バッファの入力側と出力側の位相関係を例示する図である。
【符号の説明】
１０１ Ａ／Ｄ変換部
１０２ 同期装置
１０３ 信号処理装置
１０４ 入力処理タイミング生成部
１０５ Ｗアドレス生成部
１１１ バッファ
１１２ 出力タイミング生成部
１１３ Ｒアドレス生成部
１１４ タイミング付加装置
１１５ バッファ状態検出部[0001]
BACKGROUND OF THE INVENTION
The present invention relates to an apparatus and method for forming a digital video frame in a digital format by inputting an analog video signal such as a television signal, and more particularly, has a variable element or has a variable element. The present invention relates to an apparatus for constructing a digital video frame for converting an analog video signal regarded as such into a digital format that strictly defines the number of samples of video data of a horizontal scanning line.
[0002]
[Prior art]
Conventional format conversion, for example, analog signals are A / D converted for digital processing, and NTSC standard television signals are converted to PAL standard television signals, or high-definition video signals are converted to normal NTSC standard television signals. What converts to a television signal is known.
[0003]
In addition, a time axis correction apparatus can be cited as a thing similar to the buffering system of the present invention. This device has a large-capacity buffer that can hold several screens for a general time axis correction device, the writing side is written with a clock synchronized with the input video signal, and the reading side is read with another stable clock. The jitter contained in the input video signal is removed.
[0004]
Although not called format conversion, for example, a television image monitor or a television receiver can display a signal that conforms to the standard, as a matter of course, a compliant signal or a horizontal synchronization signal that does not conform to the standard, If the vertical sync signal is not so consistent, the display operation is performed normally. For example, it is well known that display operations for home VCR (video cassette recorder) playback, trick play, fast-forward during playback, and display of playback images during rewinding are performed without any particular sense of incongruity. It has been.
[0005]
[Problems to be solved by the invention]
If format conversion is for display purposes only and the output after format conversion is an analog video signal, this method helps prevent image quality degradation, but it requires a large amount of capacity to perform the process. Requires memory. If you only need to change the analog amount to a digital amount and output a digital signal that has analog timing as the timing, it is only necessary to exchange data in synchronization with the clock, so absolute time jitter degrades image quality. It is irrelevant to prevention. In such a case, a large-capacity memory is not necessary. In recent years, LSIs have been increased in scale, but it is costly to incorporate such a large-capacity memory in one LSI.
[0006]
By the way, regarding the format of the digital video signal, the International Telecommunication Union (ITU) has decided on ITU-R BT. Recommendation 656 (formerly CCIR656) is issued. This recommendation is based on ITU-R BT. 601 is an interface for digital component video signals in 525 line and 625 line television systems operating at 4: 2: 2 levels. ITU-R BT. 601 is a digital television studio encoding parameter for standard 4: 3 aspect ratio and wide screen 16: 9.
[0007]
According to this recommendation, it is necessary to generate a clock (hereinafter abbreviated as fc) of 525 lines, that is, 1716 times the horizontal synchronization frequency of the television signal of the NTSC standard and a frequency of 27 MHz. This frequency is determined in consideration of mutual conversion between the PAL and NTSC television signals, and is not an integral multiple of the color subcarrier signal frequency of the NTSC television signal. The ratio of fsc to fc is 455/3432 = 35/264.
[0008]
Therefore, assuming that digital signal processing according to the above-mentioned recommendation is performed, and a case where a clock signal for digital processing of the input video signal has to be extracted from the input signal itself, the horizontal synchronization signal of the input signal is assumed. A clock generation method called so-called H-LOCK or line lock (herein, a line means a scanning line) is used. In some cases, when clock signal generation by H-LOCK is impossible, for example, there is a lot of noise mixing, and the output of the PLL oscillator of V (vertical synchronization signal) -LOCK is more stable than the output of the PLL oscillator of H-LOCK. It is also assumed that a clock can be obtained.
[0009]
On the other hand, when a clock synchronized with the input video signal is used, particularly when the S / N ratio of the input signal is poor, a playback image of a video device, for example, for home use, where the input signal has fluctuations in the time axis, is input. When selected as a signal, the number of samples between adjacent horizontal sync signals cannot be kept constant.
[0010]
However, a digital format video signal requires that the number of samples per line be constant. For example, the digital video signal standard ITU-R BT. 656 defines the number of samples per line as 858 samples in the 525/50 Hz system or 864 samples in the 625/50 Hz system.
[0011]
The present invention has been made in view of such problems, and its object is to formally input a television signal or a video signal even when the input signal deviates from the standard value. Another object of the present invention is to provide a buffering method for outputting a digital format of a video signal as a signal (data) conforming to the digital video signal standard. A method of outputting a digital video signal in a state in which the number of samples per line is kept constant with a small capacity memory that can be integrated in one LSI, in other words, the number of samples per scanning line is set to a specified number. An object of the present invention is to provide an apparatus for constructing a digital video frame that requires a small buffer capacity for outputting in a digital format in which the number of samples per scanning line is equal to a specified number at an input that cannot be maintained.
[0012]
[Means for Solving the Problems]
In order to achieve the above object, the present invention provides an apparatus for constructing a digital video frame, wherein a composite sync signal is separated from an input video signal having analog timing. A synchronization generation unit that generates various timing signals including a clock signal based on the separated synchronization signal, an A / D conversion unit that is driven by the clock signal and outputs pixel-unit data, and the synchronization generation A signal processing unit for processing the pixel data based on various timing signals generated by the unit, a buffer having a predetermined capacity for inputting and storing output data of the signal processing unit, and the synchronization In response to the signal from the generation unit, address data representing the horizontal pixel position and scan line position of the pixel stored in the buffer. In response to the clock signal from the input signal generation unit and the synchronization signal generator, the address data representing the horizontal position and the scanning line position representing the effective pixel position of the output signal are generated and stored in the buffer. An output timing generation unit that reads out the read pixels, and a timing addition device that is controlled by the output timing generation unit and processes data read from the buffer to form a digital video frame that conforms to a digital video signal standard The timing adding device absorbs a phase difference from an input video signal having analog timing, which is generated by outputting a digital signal in a format conforming to the digital video signal standard, by the buffer. It is characterized by.
[0013]
Further, the invention described in claim 2 is an apparatus constituting the digital video frame according to claim 1, wherein addresses from the input processing timing generator and the output timing generator are input, and the buffer Further, an address control unit for controlling the writing and reading of the address is provided, and the address control unit converts the address so that the RAM operates as a ring buffer. .
[0014]
According to a third aspect of the present invention, there is provided the digital video frame forming apparatus according to the first or second aspect, wherein the addresses from the input processing timing generation unit and the output timing generation unit are input. A buffer state detection unit that outputs a signal indicating an underflow or overflow of the buffer from the difference to the output timing generation unit, and the output timing generation unit receives a signal from the buffer state detection unit. Thus, the line timing output from the output timing generator is controlled.
[0015]
According to a fourth aspect of the present invention, there is provided the digital video frame forming apparatus according to any one of the first to third aspects, wherein the synchronization signal generator scans based on the input separated synchronization component. A signal representing a starting point of an effective image for each line is generated, and the input processing timing generation unit inputs the signal and a pixel in accordance with an output signal format determined in advance by a pixel row starting from the pixel of the starting point A number of pixel columns are written into the buffer.
[0016]
The invention described in claim 5 is an apparatus constituting the digital video frame described in claim 1 or 2, wherein the address control unit includes the input processing timing generation unit and the output timing generation unit. The address data representing the line address in the frame and the pixel address representing the pixel position in the scanning line are input and converted into the address of a buffer for storing at least one line worth of pixel values. To do.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
Before describing the embodiments of the present invention, the background of the invention will be described. The following table shows an example of the number of clocks for one line when each line of the input signal is sampled with a clock generated by a clock signal generator synchronized with the input signal. ITU-R BT. In an apparatus conforming to 601, when the input signal conforming to the signal standard is free from noise and the number of clocks of each scanning line should be 858 clocks, it is affected by noise or depending on the nature of the input signal. A state in which the number of clocks per line varies is shown.
[0018]
[Table 1]

[0019]
In the table above, line numbers n to n + 14 are shown. When outputting each input line, ITU-R BT. It shows that 858 clocks conforming to 656 are output, the clock difference in that case, and the total of the clock differences.
[0020]
As described above, even when the relationship between the input signal and the clock for sampling the input signal varies, the present invention can perform the ITU-R BT. It is disclosed that a signal conforming to 656 is output. In particular. As a clock for the output signal, a clock generated from the input signal, that is, a clock obtained by sampling the input signal is used.
[0021]
In this case, it is assumed that the above table starts from line number n, and when the input line of line number n + 14 is completed, it is not possible to output 15 lines of 858 clock lines in one output line, It shows that the shortage of 9 clocks is caused.
[0022]
In other words, it can be understood that the numerical value in the column of accumulated difference in the above table represents the phase difference between the input line and the output line as the number of clocks.
[0023]
In addition, when the line is sampled at 856 clocks in the above table, the effective pixel area calculated based on the horizontal synchronization signal included in the sampling value is reduced by at least one clock, that is, by one pixel. become. The total number of effective pixels in this line is 719. However, ITU-R BT. If it conforms to 656, it must be 720.
[0024]
Further, the horizontal synchronization frequency of the NTSC standard television signal is 4.5 MHz / 286, and the horizontal blanking width in the studio standard EIA RS-170A is 10.9 ± 0.2 μs. The ranking area is calculated as 147.15 ± 2.7 pixels. Therefore, the effective image area is 710.85 ± 2.7 pixels. The starting point of the effective image area is 0 of the horizontal synchronization signal. _H Since it is 9.4 ± 0.1 μs from the reference point, 126.9 ± 1.35 pixels are obtained in the same manner.
[0025]
However, ITU-R BT. In the case of conforming to 656, the horizontal blanking width is equivalent to 138 pixels. Therefore, in the case of a signal generated in conformity with RS-170A, the horizontal blanking width can be set to the standard value minimum. 144.45 pixels, and at least 144.45-138 = 6.45 pixels represent a black pedestal level rather than a signal representing the video. Normally, when there is such a margin value, it is distributed before and after that, so the horizontal synchronization signal 0 _H Sampled points of 122 (≈126.9-1.35-6.45 / 2 = 122.325), the sample value after the clock is set as the effective image start point, and a total of 720 sample values are used as the effective image. Will be extracted as. In this case, as long as the input signal conforms to RS-170A, the 720th pixel is a black image. In detail, the 718th and 719th pixels are assumed to be black images, and similarly, the 721st and 722nd pixels are also assumed to be black images.
[0026]
From the above considerations, 719 samples from the start point of the effective image area should be the effective image regardless of the number of clocks of the line, but after adding the 720th sample, a total of 720 follows the black pixels. It can be said that only a new black pixel is added and there is no substantial difference.
[0027]
With the above in mind, embodiments of the present invention will be described below with reference to the drawings.
[0028]
FIG. 1 is a diagram showing an embodiment of an apparatus constituting a digital video frame according to the present invention. Reference numeral 101 denotes an A / D converter that performs A / D conversion on a composite video signal including a synchronous component. Reference numeral 102 denotes a synchronizer that separates synchronization components from A / D converted data and generates various timing signals required for various processes. Reference numeral 102 denotes an output of the A / D converter, and synchronizer 103. A signal processing apparatus that receives a timing signal from the signal and outputs a luminance signal and a chrominance signal, denoted by ITU-R BT. A buffer 114 used to make an output signal conforming to 656, various information and timing signals are added, and ITU-R BT. The timing adding device 114 that constitutes an output signal conforming to 656 is included.
[0029]
Here, the buffer 111 receives the pixel count value and the line count value generated from the input processing timing generation unit 104 that operates based on the clock signal from the synchronization device 102 phase-locked to the input signal, and buffers it. Similarly, the pixel count value from the W address generation unit 105 that controls the write address to the 111 and the output processing timing generation unit 112 that operates based on the clock signal from the synchronization device 102 that is phase-locked to the input signal. Control is performed by the R address generator 113 which inputs the line count value and controls the read address of the buffer 111 and the like.
[0030]
In addition, a buffer state detection unit 115 that detects the state of the buffer 111 by inputting the pixel count value and the line count value described above and controls the output timing generation unit 112 is provided. The output processing timing generation unit 112 drives the timing adding device 114. These all perform various processes based on the clock signal from the synchronizer 102 phase-locked to the input signal.
[0031]
In this embodiment, an international telecommunications union recommendation ITU-R BT. Assume an output format according to 656. The standard of the input video signal is assumed to be NTSC system (525 scanning lines, frame rate of about 30 Hz) that is used in Japan.
[0032]
The input processing timing generation unit 104 generates a pixel count that is coordinate information in the horizontal direction of the screen and a line count () that is coordinate information in the vertical direction of the screen from the separated horizontal synchronization signal. The pixel count is counted by a clock generated so as to be synchronized with the input video signal, and is set to a zero value by a signal representing a horizontal synchronization signal. If the signal representing the horizontal synchronizing signal is not set to 0 value, it counts up to 857 counts and then returns to 0. The line counter is incremented by 1 according to a signal indicating horizontal synchronization, and returns to 1 after 525 counts.
[0033]
The input video signal is sampled and A / D converted by a clock generated so as to be synchronized with the video signal. This is separated into a luminance signal and two types of color difference signals by a signal processing device.
[0034]
By the way, the A / D converted video signal includes a portion having effective screen information and a portion not. The buffer 111 is limited to a portion having valid screen information. ITU-R BT. When an output according to 656 is assumed, 720 samples out of 858 samples per line are treated as valid screen information.
[0035]
The buffer 111 generates a frequency in the vicinity of the frequency obtained when the clock generated to synchronize with the input video signal is not completely synchronized with the input video signal and is completely synchronized with the input video signal. When the output signal is generated by the clock, a phase difference is generated between the input signal and the output signal as shown in Table 1, and therefore, it is provided to absorb this phase difference.
[0036]
The assumed phase difference is not continuous, and has the property of converging to 0 if at least the phase difference is averaged. Therefore, in the embodiment, the RAM has a capacity of 1024 addresses. This amount corresponds to about 1.42 (= 1024/720) lines since the effective pixels of one line are 720.
[0037]
Therefore, an address conversion circuit is required to drive the buffer 111 using the pixel count and line count address data described above.
[0038]
The following table is a conversion table for inputting pixel count and line count address data and converting them into buffer addresses. Here, 720 samples having pixel count values of 122 to 841 with the leading edge of the horizontal synchronization signal being 0 are effective pixels.
[0039]
[Table 2]

[0040]
In the above table, the buffer address of the pixel number 122 in the line number n is the remainder (remainder) obtained by dividing the line number n multiplied by 720 by the capacity value 1024 of the buffer. By such an address generation method, the buffer 111 is handled as a ring buffer. That is, it is repeated that another information is newly written in the area where the reading is finished. In the above table, the address specified by the line address 1 and the pixel address 122 is 0, but it is also used as a ring buffer and does not need to be 0 in particular. A numerical value in which the numerical value 0 to 719 of the address 1 is changed to 122 to 841 may be used.
[0041]
In the above table, the line numbers 66 and later are omitted, but the line numbers 65 to 128 are the same as the line numbers 1 to 64. The same is repeated thereafter. Therefore, it is possible to control the address of the buffer 111 by using the lower 6 bits of the 10-bit line count unit for counting 525 lines.
[0042]
In the input processing timing generation unit 104 on the write side (write) of the buffer 111, the start point of the pixel count is fixed by the horizontal synchronization signal of the input signal, and counts up according to the clock signal. This is irrelevant to the clock frequency, and the same applies to the case where the numerical value when the horizontal synchronizing signal interval of the input signal is measured by the clock frequency deviates from 858. Therefore, the difference between the timing at which the pixel count indicates 841 and the timing at which the horizontal synchronization of the input signal appears varies depending on the frequency shift. The line count is counted up by the horizontal synchronizing signal of the input signal, and set to a predetermined count value by the vertical synchronizing signal.
[0043]
On the other hand, the output timing generation unit 112 on the reading side of the buffer is not affected by fluctuations in the input horizontal synchronization signal, and counts up according to only the clock generated so as to be synchronized with the input signal. An output timing generation device having a pixel count and a 525-ary line counter that counts up from the pixel count by a carry (carry) signal is provided.
[0044]
However, at the time of turning on the power of this device or at the time of initialization after detecting the presence or absence of a signal by the presence / absence check of the input signal, the pixel data of the effective video component of the input signal is, for example, up to 581 pixel amount, At the time of writing from the beginning of the frame, the output timing generator is controlled by the synchronizer so that the first valid image data in the output frame is output. This control is not performed again as long as the input signal continues or as long as the synchronization separation of the input signal maintains a normal state. After this initialization control, the output timing control counts up the pixel count for controlling the buffer 111 only by receiving the clock signal (pixel clock signal) from the synchronizer.
[0045]
Writing to the buffer 111 is a continuous line having a valid image. When 720 pixels are written, writing is stopped during the horizontal blanking period of 138 clocks, and writing of 720 pixels is performed again. This means that the clock period for filling the buffer 111 having 1024 addresses with pixel data is 1024 + 138 = 1116 clock periods. As the relative phase change between the input video signal and the output signal of the timing adding device 114, when the allowable amounts in the advance direction and the delay direction after initialization are made equal, 581 which is half of this 1162 can be used. Next, the buffer amount when the clock signal is generated in complete phase synchronization with the input signal conforming to the standard in this setting will be considered.
[0046]
When 1 pixel is written to the buffer 111 and -1 is read, and 1 is read, it is the first buffer state value 581. When the writing side enters the horizontal blanking period, only reading is performed. , 443. Here, 1024-581 = 443, and in the first stage, the margin in the output advance direction is 581 clocks with respect to the input video signal, and conversely, there is a margin of 443 clocks in the delay direction. Become. When the writing side enters the horizontal blanking period, only reading is performed and the time is reduced to 443, which means that the advance direction margin is reduced to 443 clocks and the delay direction is increased to 581 clocks. Their average value is 512, which is half of 1024.
[0047]
FIG. 2 shows the number of pixels (indicated by WR) that have been written into the buffer when there is no clock fluctuation and is read out with a delay of 581 clocks on the writing side, but are not yet read out. 6 is a graph showing the number of pixels (indicated by R−W + 1024) in a range where writing is possible and pixels that are not read are not overwritten, with the passage of time in clock units. The Y axis is an integrated value of the number of pixels written to the buffer 111. The integrated value on the writing side is labeled W and the integrated value on the reading side is labeled R. A graph obtained by subtracting the buffer capacity 1024 from the integrated write value is represented by W-1024. A value obtained by subtracting the read integrated value from the write integrated value is indicated by WR, and a value obtained by subtracting W-1024 from the read integrated value is indicated by RW + 1024.
[0048]
Here, the graphs of WR and RW + 1024 represent the margin of the output advance direction and the margin of the delay direction, respectively.
[0049]
When the frequency of the input clock fluctuates, the write W graph changes and the phase relationship with the read R changes.
[0050]
Here, the timing at which the state value of the buffer changes to reach the maximum value of 581 is at the end of horizontal blanking on the reading side, and the timing at which the minimum value of 443 is reached is at the end of horizontal blanking on the writing side. is there.
[0051]
The buffer state detection unit 115 inputs the pixel count and line count on the writing side and the pixel count and line count on the reading side, and obtains a difference in pixel units between them. Basically, the writing side is advanced in phase, so the result of subtracting the reading side line count value from the writing side line count value is multiplied by 720, and further from the writing side pixel count value. The sum is calculated by subtracting the readout pixel count value. This result value is a margin for advancement on the reading side, and overflows when it reaches 1024 or more.
[0052]
Further, the read side line count value is multiplied by 720, and the read side pixel value is added. From the result of adding the read side pixel count value, the count value write side line count value is multiplied by 720, and the write side pixel count value −1024 is further obtained. Subtract the subtraction result. The resulting value becomes a delay margin on the reading side, and underflow occurs when it becomes 0 or less.
[0053]
The overflow of the buffer means that another new data is written before the written data is read out. In the above-described example, the horizontal image immediately after the overflow has a buffer address of 1024 (= 720 + 304). Therefore, the image is divided into left and right parts, and the right side image is displayed on the left side and the left side image is displayed on the right side. The underflow of the buffer is that the data to be read has not been written yet, that is, the past data is read.
[0054]
FIG. 3 is a diagram illustrating the relationship between the line count value, the pixel count value, and the buffer state on the write side and the read side of the buffer 111 input by the buffer state detection unit 115.
[0055]
In the figure, the vertical axis represents 0 to 857 as the pixel count value in the line count N on the input side, that is, the write side, and the horizontal axis represents N in the case of the line count value N-2 on the output side, that is, the read side. Pixel count values 0 to 857 are shown for -1 and N respectively.
[0056]
Here, the pixel address on the pixel writing (input) side is W, and the reading address on the reading (output) side is R.
[0057]
In the figure, the R = W lines are both lines with an output line count of N and representing equal pixel count values. Above this R = W line is a region where WR> 0, and below the R = W line is a region where WR <0, which is an underflow region.
[0058]
In the figure, the line R = W-858 is a line when the output line count is N-1, but the pixel count values are both equal. As is apparent from the equation, the output side is 858 clocks behind the input side. The line R = W−1024 is a line that is apparently delayed by 1024 clocks from the input side, and R = W−720 is a line that is apparently delayed by 720 clocks from the input side. Above (or to the left of) the line R = W−1024 is an area where RW + 1024> 0, that is, WR> 1024, and an overflow area.
[0059]
Therefore, the region sandwiched between the lines R = W and R = W−1024 is a region that functions as a normal buffer. This region can be expressed exactly as 1024 ≧ W−R> 0.
[0060]
Here, the calculation of WR is performed as follows.
WR = (input side line count value−output side line count value) × 858 + (input side pixel count value−output side pixel count value)
[0061]
In FIG. 3, the area B surrounded by the solid line is an area surrounded by the lines R = W-858 and R = W-720, and is an area having a clock number equal to or greater than the number of clocks in the effective video area and equal to or less than one line. is there. Therefore, this area is an area where the remaining capacity of the buffer becomes a fixed amount, that is, 720. The areas A, A ′, and C on both sides are areas where the remaining buffer capacity changes according to the position.
[0062]
Here, the state of the buffer will be described in detail with reference to FIG. FIG. 4 illustrates the phase relationship between the input side and the output side when moving from horizontal lines N-1 to N and N + 1 in a certain frame. In case A, the input pixel count is 100 and the output pixel count is 30. In both blanking areas, there are 70 pixel count differences, but the remaining buffer capacity is zero.
[0063]
However, when time elapses and Case B is reached, this area is an effective video area, and the buffer is written and read according to the clock. The remaining buffer capacity in this case is 500-430 = 70. When time elapses in this state, when the input side enters the blanking region, the remaining capacity decreases from 70, and becomes zero when the output side enters the blanking region. When the input side leaves the blanking area and enters the effective video area and starts writing to the buffer, the remaining buffer capacity increases from 0 and reaches 70 when the output side exits the blanking area.
[0064]
From the above, the problem of the actual buffer remaining capacity based on the blanking region can be ignored as long as there is a difference in the calculation result of the pixel address on the input side. Therefore, in FIG. 3, the decrease in the remaining buffer capacity based on the blanking region is ignored, and the determination is made only from the calculation result of the pixel address on the output side on the input side.
[0065]
In this embodiment, overflow and underflow from the calculation result of the pixel address on the output side on the input side are detected by the buffer state detection unit 115, and when the overflow occurs, the line counter on the reading side is advanced by one. In this case, one line is missing and output. In FIG. 3, when the output line is N-2, it means N-1, and when it is N-1, it means N. If it demonstrates using FIG. 3, after this measure, it will move to the area | region close | similar to an underflow area | region within the area | region of A or A 'after this measure.
[0066]
Further, the output timing 112 is controlled so that the line counter on the reading side is returned by one when underflow occurs. As a result, the same line is output twice. In FIG. 3, this means that the output line is changed from N to N-1. If it demonstrates using FIG. 3, after this measure, it will move to the area | region close | similar to an overflow area | region in the area | region of C or C 'after this measure.
[0067]
The calculation for detecting the overflow and underflow described above is completed immediately before the output-side horizontal portion ranking is completed, and is operated by operating the value of the line counter on the output side based on the result. The first image data of the result line is read from the buffer 111.
[0068]
As described above, controlling the line count unit of the output timing generation unit is not preferable from the viewpoint of faithful reproduction of the output image, but in the case of a normal television image, the affected image is usually Only one field is 1/60 second in time. In addition, the upper and lower output images before and after the occurrence of overflow and underflow are not smoothly connected to each other. For example, when there is an oblique line, a step is generated and slightly shifted at that time. , Do not cause any abnormalities in subsequent screens. In the input signal that causes such a result, such a change is hidden in the change caused by the input signal itself, so that it does not stand out depending on the screen and does not give the viewer a sense of incongruity. it can.
[0069]
That is, when the synchronization frequency of the input signal fluctuates and the clock cannot be generated following the fluctuation, or when the stability of the clock generation is disturbed by noise contained in the input signal Even in this case, the frequency variation of the input signal is large, and the buffer 111 absorbs the variation. Even when the limit of the buffer capacity is exceeded, the frame of the output signal can be output in conformity with a prescribed format, and an image that does not give the viewer a sense of incongruity can be obtained.
[0070]
As described above, the present invention has been described based on the embodiment, but without departing from the spirit of the present invention, for example, the operation mode of pixel count or line count is changed, the buffer capacity is changed, or the buffer is changed. -It is possible to change the configuration of the address generator. Moreover, although the case of the NTSC standard or the case of a 13.5 MHz clock has been described as an example, those skilled in the art can easily understand that the present invention can be applied to the PAL system and other clock frequencies. That is.
[0071]
【The invention's effect】
As described above, according to the present invention, it is not possible to generate a clock signal following the input signal, and even an input signal in which the number of clocks in one horizontal scanning line period fluctuates is input. The composite synchronization signal is separated from the video signal having the analog timing, and the synchronization generation unit that generates various timing signals including the clock signal based on the separated synchronization signal, and the clock signal to drive the pixel unit data. An A / D converter to be output, a signal processor for processing the pixel data based on various timing signals generated by the synchronization generator, and input data stored in the signal processor for storage. A buffer having a predetermined capacity, and a horizontal pixel position and a scan line of a pixel stored in the buffer in response to the signal from the synchronization generation unit. The input processing timing generation unit 104 that generates address data representing the position and the clock signal from the synchronization signal generation device, and generates address data representing the horizontal position and the scanning line position representing the effective pixel position of the output signal An output timing generation unit that reads out the pixels stored in the buffer, and a digital video frame that is controlled by the output timing generation unit and processes the data read from the buffer to match the digital video signal standard. Since the timing adding device is provided, the phase difference between the input video signal having the analog timing generated by the timing adding device outputting a digital signal in a format conforming to the digital video signal standard is output by the buffer. Can be absorbed.
[0072]
In addition, the number of samples per line of digital video output can be kept constant with a small-capacity buffer for at least one line. For example, ITU-R BT. The signal can be in a format conforming to 656. As a result, it is possible to prevent malfunction or rejection of the digital video equipment that receives this.
[0073]
Furthermore, according to the present invention, in a device that generates a clock synchronized with an input video signal, the follow-up speed of the phase synchronization is intentionally slowed to suppress fluctuations in the clock frequency, and a clock that is synchronized in the long term is used. It becomes possible to do. As a result, when the color signal included in the video signal is reproduced by digital signal processing, the apparent frequency variation of the color subcarrier due to the variation of the clock can be suppressed, and the color reproduction capability is improved. be able to.
[Brief description of the drawings]
FIG. 1 is a diagram showing an embodiment of an apparatus constituting a digital video frame of the present invention.
FIG. 2 shows the number of pixels (indicated by WR) that have been written into the buffer but have not yet been read out when there is no clock fluctuation and the reading is delayed by 581 clocks on the writing side; It is the figure which represented the number of pixels (it shows by RW + 1024) of the range which does not overwrite the pixel which can be written but is not read with the time passage of a clock unit.
FIG. 3 is a diagram illustrating a buffer state based on line count values and pixel count values on a write side and a read side of a buffer 111 input by a buffer state detection unit.
FIG. 4 is a diagram illustrating a phase relationship between an input side and an output side of a buffer.
[Explanation of symbols]
101 A / D converter
102 Synchronizer
103 Signal processing apparatus
104 Input processing timing generator
105 W address generator
111 buffers
112 Output timing generator
113 R address generator
114 Timing adding device
115 Buffer state detection unit

Claims (5)

A synchronization generation unit that separates a composite synchronization signal from an input video signal having analog timing and generates various timing signals including a clock signal based on the separated synchronization signal;
An A / D converter that is driven by the clock signal and outputs data in pixel units;
A signal processing unit that processes the pixel data based on various timing signals generated in the synchronization generation unit;
A buffer having a predetermined capacity for inputting and storing output data of the signal processing unit;
An input processing timing generation unit that receives the signal from the synchronization generation unit and generates address data representing a horizontal pixel position and a scan line position of a pixel to be stored in the buffer;
An output timing generation unit that receives a clock signal from the synchronization signal generation device, generates address data indicating a horizontal position and a scanning line position of an output signal, and reads out a pixel stored in the buffer; ,
Controlled from the output timing generation unit, comprising a timing addition device that processes data read from the buffer and constitutes a digital video frame that conforms to a digital video signal standard,
A phase difference from an input video signal having analog timing generated by the timing adding device outputting a digital signal in a format conforming to the digital video signal standard is absorbed by the buffer. A device that composes digital video frames. An address control unit that inputs addresses from the input processing timing generation unit and the output timing generation unit and performs address control of writing and reading to the buffer is further provided, and the address control unit uses the RAM as a ring buffer. 2. The apparatus for constructing a digital video frame according to claim 1, wherein the apparatus converts the address so as to operate. A buffer state detection unit that inputs addresses from the input processing timing generation unit and the output timing generation unit and outputs a signal representing an underflow or overflow of the buffer to the output timing generation unit based on the difference between the addresses; The digital timing according to claim 1, wherein the output timing generation unit controls the update of the line counter output from the output timing generation unit in response to a signal from the buffer state detection unit. A device that composes a video frame. The synchronization signal generation unit generates a signal representing a start point of an effective image for each scanning line based on the input separated synchronization component, and the input processing timing generation unit inputs the signal and starts from a pixel at the start point. 4. The apparatus for constructing a digital video frame according to claim 1, wherein a pixel sequence having a number of pixels in accordance with an output signal format predetermined in the pixel sequence is written to the buffer. The address control unit inputs address data representing a line address in a frame and a pixel address representing a pixel position in a scanning line from the input processing timing generation unit and the output timing generation unit, and at least 1 3. The apparatus for constructing a digital video frame according to claim 1, wherein the apparatus converts the pixel value of a line or more into an address of a buffer for storing the pixel value.

Images