JP4699953B2 - マルチチップモジュールとその製造方法 - Google Patents

Description

本発明は、シリコンプロセス技術における多層配線、平坦化技術、チップの３次元化技術とＳＩＰ(システムインパッケージ)、ＰＯＰ(パッケージオンパッケージ)又はマルチチップパッケージ等の３次元化パッケージ技術に関するものである。

従来及び現在において半導体の集積化はシリコンプロセスによって為されてきており、パッケージ技術とは役割区分が明確にされてきた。例えば、半導体の集積化、機能の追加、価値創造は主としてシリコンプロセスによって為されてきた。しかし、集積回路プロセスの開発費、製造費用は巨額の一途をたどり、例えば６５nmノードの開発費は世界全体で９０億ドルに達し、一部のメーカーしか負担できなくなってきており、一部メーカーの寡占化の傾向に拍車がかかっている。
シリコンプロセスの微細化はいわゆるムーアの法則で示されているように、１シリコンテクノロジーノード（３０％の微細化即ちセルサイズは半分になりチップ集積は倍となる集積）を２年毎に更新し、過去１０年間で１０分の１．７に縮小されてきているのに対し、パッケージ技術はワイアボンドの径について言えば１００μmピッチが３０μmピッチに、フリップチップ接続について言えば２５０μmピッチが１５０μmピッチに、配線板技術においては７５μm幅が２５μm幅程度であり、せいぜい１０分の３程度であって縮小スピードに差があり、将来トレンドは更に縮小の度合いの差が開くものと推定されている。

集積化について、従来のパッケージ技術においてもＳＩＰやＰＯＰに見られる小規模の集積化技術はあっても、その技術の延長上に現在の数倍以上の高密度集積化を目標とする事は極めて困難である。又、最終製品の中におけるチップの集積化はパッケージ、実装技術によって限定されているのが現状である。今、時代はより高度な情報化技術、携帯化、小型化、低コスト化を具現化できる、シリコンプロセス以外の大規模集積化、実装の配線接続微細化のブレイクスルーを望んでいると思われる。

従来のＳＩＰ、ＰＯＰ、３次元チップモジュールに見られる技術は以下の文献において特徴付けられている。
従来技術の第１の例として、チップを接続した薄い配線フィルムと接着フィルムを交互に積層し、両フィルムに形成したバイアホールを接続してなる構成が知られている。（特許文献１、図４参照）
従来技術の第２の例として、ビア接続電極を備えたＰＴＰ（Paper Thin Package）基板上に半導体チップを搭載し、これをビア接続電極を備えたコア基板に接合したものを重ね合わせ熱プレスにより積層した構成が開示されている。（特許文献２、図５参照）
従来技術の第３の例として導電回路や層間導通部を備えた基板を複数用意し、基板に形成しておいた穴にＩＣチップを搭載し、これらを重ね合わせ圧着積層してなる構成が開示されている。（特許文献３：図６、図９、図１２参照）
従来技術の第４の例として、複数のチップに貫通孔を空け、導電性樹脂を埋め接続して積層化する構成が知られている。（特許文献４：図１参照）
また、他に、チップに作られた電極貫通孔の上下にバンプを形成し、複数チップの積層をバンプの接合によって行う方法、あるいは、配線基板の中に複数のＷＬＰ（Wafer Level Package）を１層埋め込み、モジュール実装密度を上げる構成が知られている。
特開平９−２３２５０３号公報 特開２００２−３４３９３４号公報 特開２００３−３０３９３８号公報 特許第２８７１６３６号公報

従来技術の特徴、限界、問題点について、下記の如く要約することができる。
（１）ベアチップ使用の問題点
従来技術の積層構造においては、ウエハー上でプローブテストされたベアチップを単に基板に装着して積層構造としたものが主流である。また、近年の小型化、薄型化の要求から、ベアチップは薄型化される傾向にあり、ベアチップに形成されている端子群においても狭ピッチ化される傾向にある。しかしながら、近年のウエハーレベルの電気特性テスト、バーンインテスト技術の発達は目覚ましくも、未だ未完成品（パッケージ品）に適応される電気特性テスト、及びバーンインテスト技術に比べて不完全である。例えば、半導体検査装置のプローバは、その検査用針の長さ、小径、小ピッチの制約のため、量産では数１００MＨｚ以上の高周波測定が困難な問題があり、また、ロジック品に見られる千ピン以上の多ピンテストも対応するプローバが高価格になる等の問題があり、ベアチップの電気特性良品の選別性能及びコストによる検査限界の問題がある。更に、バーンインテストによる初期不良除去にも限界がある。
そのような電気特性及び信頼性において不完全な部品で大きな集積化を行えば、集積された製品の歩留まり、最終テストの負担で、コスト上の大きな問題を持つことになり、集積化密度が限られているのが現状のＳＩＰ、マルチチップモジュールの最大の問題となっている。

また、高集積化の為には集積回路チップの厚みを極薄（近年厚さ１００μｍ以下から、更に１０μｍ以下に進化する方向にある）にしなければならないが、薄くすると機械強度不足、集積回路チップにかかる応力及び表裏面の応力の不均等の問題によりベアチップ自体にソリ、ユガミ、ワレ、ヒビ等の問題が発生し、また、むき出しのベアダイの弱耐湿性、弱耐化学性等の問題もあり、製造、ハンドリングの際のチップの品質劣化のリスクが生じる。

（２）パッケージした製品を構成要素として使用する場合の問題点
パッケージとした製品を構成要素として使う場合、上記問題を解決する為、パッケージして最終テストを行い選別した素子を集積化に使えばベアチップのテストに関する問題は解決するが、別の問題として、インターポーザー（再配線基板）自体の厚み（数１０μｍ以上）、チップのインターポーザーの配線接続に微細化の限界があり、（下記（３）参照）小型化、薄型化、高集積化に障害となる。又パッケージするベアチップ自体も上述した如く極薄化に限界があり、又コスト的にもパッケージとした製品を更にパッケージ化するので２重にコストがかかる問題がある。また、パッケージした製品を配線基板に埋め込む構造の例も知られているが、パッケージ製品では基本的に１層のみしか埋め込めず、埋め込んだパッケージした製品間を配線することは難しく、その配線コストを考えると、他の既存技術（SiP：System in Package）に比べ競争力にかける問題がある。

（３）配線接続技術、ワイヤボンド、バンプの限界
ワイアボンドはキャピラリーの制約から１５μｍ以下のワイアー径には出来ず、又ボンディングパッドも２５μｍピッチ以下は実現困難な問題がある。配線は基本的に上下のチップ間、チップとインターポーザー間の接続のみであるから、大きな集積化（１０層以上）は難しくなる問題がある。
また、バンプ形成はコストが高く、２０μｍピッチ、１０μｍ径以下にすることは困難な問題がある。
積層構造の場合、いずれも配線は基本的に積層のみ上下のチップ間、チップとインターポーザー間の接続のみであるから、配線されるベアチップに加工も必要であり、配線は複雑になるという制約をもっていて、水平方向にも直接配線接続を行うことは途中配線基板無しに困難な為、大規模な３次元集積化は限られる問題がある。
（４）ベアチップを配線基板内又は上に配置して配線基板を接着又は熱圧着によって積層する技術の限界
ベアチップ集積には前述の基本的な問題があり、ベアチップを実装した個別基板を重ねて接着による結合は、重ね合わせ精度、基板のそり、ゆがみ等の限界から微細パターンには限界があり、熱圧着は更に特に薄いベアチップに対する応力ダメージが発生するから、小型、薄型の集積モジュールには適さず、適応分野は限られる。

（５）ベアチップに貫通孔を空け、導電性樹脂等で埋め、上下チップの接着でチップ積層を行う場合、形状を小さくして高集積化は可能になるが、ベアチップとして基本的な問題を持っていて、更にベアチップに貫通孔を設けることによる歩留まり低下、品質低下、コスト上昇の問題を持ち、接着による位置合わせ精度、接着の信頼性の問題もあり、高集積化には限界がある。また、貫通電極上下にバンプを形成し、バンプ接続によってチップ積層をする場合は多層バンプの信頼性、製造コストが問題となる。更に、基本的にチップ内貫通孔を経由して積層する場合、配線が限られチップの選択性が確保できない為、選択性を確保する為の追加回路を別途チップに作成するコストも問題となり、制限された配線機能ではモジュールの集積度向上に限界がある。その為の専用チップ製造も大きなコスト増になる。
(６)従来技術では、集積回路チップを組み込む応用製品の短期的要求を満たす観点から構造、製造方法も種々あり、将来の微細化、集積化まで含んだ一貫した統一された構造、製造方法が提供されていない。その為、技術目標設定、開発量産の工程、装置、材料、治工具の開発、標準化、改善等に無駄が多く、開発速度は遅くコスト高となるという問題も抱えている。

以上の背景から、現状では、集積回路チップの超集積を行う為の、インターポーザーを使わず、ＫＧＤ（Known Good Die）即ち完成品に匹敵する電気特性及び信頼性の保証を示し、ベアチップの極薄化（２００μｍ以下から、数μｍまで）に対応できる基本素子構造及びその基本素子を高密度配線を有して３次元に配置し、将来更なる極薄化、微細化の技術進化に対して基本的に同じ構造、製造方法を維持出来る方法が提供されていないのが実情である。
本発明は、シリコンプロセスに匹敵する集積をシリコンプロセス以外のプロセスと構造で、しかも低コストで実現できるものであり、同時にシリコンプロセスの集積と相乗して更に高度な集積をなし、集積回路チップの高密度集積分野において価値創造を加速するブレイクスルーを実現するものである。

本発明は、以上のような従来技術に鑑み、新知見に基づいて構築された、従来にはない全く新規な構造とその製造方法であり、その要旨とするところは以下の通りである。
１）．本発明のマルチチップモジュールは、端子部を備えた集積回路チップの少なくとも端子部形成面が、該端子部形成面よりも面積の大きな絶縁材からなる保護層により覆われ、前記集積回路チップが前記保護層の内部に埋設されるとともに、前記端子部形成面よりも上に形成された前記保護層の一部に、前記端子部を接続する拡張配線部及び再配置された再配置端子部が形成され、該拡張配線部が、前記再配置端子部から前記保護層の厚さ方向に延出形成された内部側上下導体部と、前記内部側上下導体部から前記保護層の面方向に延出形成された導体部と該導体部を前記保護層の外部側に引き出すための外部側上下導体部と、前記保護層の外部側に前記外部側上下導体部に接続されて設けられてなる端子部形成面積拡張型の１つまたは複数の集積回路チップ部品が、前記端子部形成面積拡張型の集積回路チップ部品の端子部を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態で、前記集積回路チップ部品を囲む保護層を相互に一体化させて３次元的に配置されてなり、前記保護層中に３次元的に配置された前記複数の集積回路チップ部品を任意に接続するための水平配線及び垂直配線が形成されてなり、前記集積回路チップ部品の外側脇の保護層を上下導通した上下導体部により下層側の集積回路チップ部品用のテスト端子と上層側の集積回路チップ部品用のテスト端子とが電気的に接続され、前記テスト合格後に３次元的に集積された集積回路チップ部品の電気的接続状態、集積回路チップ部品間配線の電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズの特性テストおよび配線の機能テストがこれらのテスト端子を介し実施可能とされてなることを特徴とする。

２）．本発明のマルチチップモジュールは、前記３次元的に配置された前記複数の集積回路チップ部品のいずれかに対し、前記水平配線又は垂直配線を介して外部から接続自在に構成されることを特徴とする。
３）．本発明のマルチチップモジュールは、前記保護層中に単一の集積回路チップ部品を配置してなるシングルチップモジュール又は前記マルチチップモジュールが配線基板上に形成され、前記シングルチップモジュール又はマルチチップモジュールと前記配線基板の電極接合が、電気メッキにより行われ、前記シングルチップモジュール又はマルチチップモジュールの保護層が前記配線基板に密着され、前記シングルチップモジュール又はマルチチップモジュールが配線基板と一体化されてなることを特徴とする。
４）．本発明のマルチチップモジュールは、前記集積回路チップ部品が、前記保護層の中に並列配置又は積層配置されて被覆され、内部側の集積回路チップ部品の端子を互いに接続する配線が前記保護層の中に設けられ、前記保護層上に接続延長して別の端子が配置され、互いの保護層が一体化されて該保護層内に前記複数の集積回路チップ部品が離間配置されてなることを特徴とする。
５）．本発明のマルチチップモジュールは、端子部を備えた集積回路チップの端子部形成面が、該端子部形成面と同一面積の絶縁材からなる保護層により覆われ、前記保護層に前記集積回路チップの端子部から前記保護層の外部側に設けられた端子部に接続された配線部が設けられて端子部形成面積同一型の集積回路チップ部品が構成され、前記端子部形成面積拡張型の集積回路チップ部品が、端子部形成面積同一型の集積回路チップ部品と集積回路チップ又は受動素子と混在状態で、複数、互いの保護層を一体化し、内部側の集積回路チップ又は受動素子に配線された状態で集合されてなることを特徴とする。
６）．本発明のマルチチップモジュールは、１）〜５）のいずれかに記載のマルチチップモジュールにおいて、前記保護層の内部の集積回路チップ部品と端子部形成面積同一型の集積回路チップ部品、集積回路チップと受動部品のいずれかの端子を選択的に接続する垂直配線または水平配線が、前記集積回路チップ部品と端子部形成面積同一型の集積回路チップ部品、集積回路チップと受動部品のいずれかの外側の保護層に配置されてなることを特徴とする。

７）．本発明のマルチチップモジュールは、１）〜６）のいずれかに記載のマルチチップモジュールにおいて、前記マルチチップモジュールの外部端子と、マルチチップモジュール内の任意の集積回路チップ部品又は集積回路チップ又は受動部品の任意の接続端子より、前記マルチチップモジュール内の任意の集積回路チップ部品と端子部形成面積同一型の集積回路チップ部品と集積回路チップと受動部品のいずれかの接続端子への接続が該集積回路チップ部品と端子部形成面積同一型の集積回路チップ部品と集積回路チップと受動部品以外の接続端子に経由接続される配線を有することを特徴とする。
８）．本発明のマルチチップモジュールの製造方法は、基盤又は配線基板上に、１）に記載の複数の集積回路チップ部品であって、集積回路チップ部品用のテスト端子を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態の集積回路チップ部品を用い、前記集積回路チップ部品を覆う保護層及び前記保護層中に前記集積回路チップ部品の端子に接続される配線及び同層の集積回路チップ部品を接続する水平配線又は層間を接続するビア配線の形成と、前記集積回路チップ部品の外側脇の保護層を上下導通した上下導体部であって下層側の集積回路チップ部品用のテスト端子と上層側の前記集積回路チップ部品用のテスト端子を電気的に接続するための上下導体部の形成によって１層のチップモジュールを造り、前記１層のチップモジュールの製造工程の繰り返しによって下層側の集積回路チップ部品用のテスト端子と上層側の集積回路チップ部品用のテスト端子を電気的に接続しながら積層し、前記集積回路チップ部品単位で行ったテスト合格後に３次元的に集積された集積回路チップ部品の電気的接続状態、集積回路チップ部品間配線の電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズの特性テストおよび配線の機能テストが前記テスト端子を介し実施可能となるように製造することを特徴とする。
９）．本発明のマルチチップモジュールの製造方法は、１）に記載の集積回路チップ部品であって、集積回路チップ部品用のテスト端子を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態の集積回路チップ部品を前記端子部を上に向けて基盤上の絶縁材下部保護層上に設置した後、前記下部保護層上に前記集積回路チップ部品を覆うように絶縁材の上部保護層を形成し、前記上部保護層に前記集積回路チップ部品の端子部に接続して前記上部保護層上に露出する内部側上下導体部を形成し、この後、次の集積回路チップ部品積層用の下部保護層の上面に前記内部側上下導体部に接続する拡張配線部を形成し、集積回路チップ部品を搭載の後、前記下部保護層の上に前記拡張配線部を覆う上部保護層を形成するとともに、前記上部保護層に前記拡張配線部に接続して前記上部保護層の上面側に達する外部側上下導体部を形成し、その後、前記外部側上下導体部の上部側に前記上部保護層の上面に位置する端子部と、前記集積回路チップ部品の外側脇の保護層を上下導通した上下導体部であって下層側の集積回路チップ部品用のテスト端子と上層側の前記集積回路チップ部品用のテスト端子を電気的に接続するための上下導体部を形成して１層のチップモジュールを造り、これを３次元的に積層し、前記集積回路チップ部品単位で行ったテスト合格後に３次元的に集積された集積回路チップ部品の電気的接続状態、集積回路チップ部品間配線の電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズの特性テストおよび配線の機能テストが前記テスト端子を介し実施可能となるように製造することを特徴とする。
１０）．１）に記載の集積回路チップ部品であって、集積回路チップ部品用のテスト端子を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態の集積回路チップ部品を、配線基板上に形成された絶縁材下部保護層上に前記集積回路チップ部品の端子部を上に向けて設置した後、前記下部保護層に配線基板端子に連結するビア配線及び端子を形成し、さらに、前記集積回路チップ部品を覆うように絶縁材の上部保護層を形成し、前記上部保護層に前記下部保護層上端子に連結するビア配線及び前記上部保護層上に露出する端子を形成し、前記端子に前記集積回路チップ部品の端子部が接続される内部側上下導体部及び前記上部保護層の上面に前記内部側上下導体部に接続する拡張配線部を形成し、前記集積回路チップ部品の外側脇の保護層を上下導通した上下導体部であって下層側の集積回路チップ部品用のテスト端子と上層側の前記集積回路チップ部品用のテスト端子を電気的に接続するための上下導体部を形成して１層のチップモジュールを造り、これを３次元的に積層することを特徴とする。
１１）．本発明のマルチチップモジュールの製造方法は、前記下部保護層上に水平方向に並ぶ複数の集積回路チップ部品を配置するとともに、これら複数の集積回路チップ部品の前記拡張配線部どうしを水平方向に接続する水平配線を形成することを特徴とする。

１２）．本発明のマルチチップモジュールの製造方法は、８）〜１１）のいずれかに記載の製造方法により、チップモジュールを複数得るとともに、これらのチップモジュールを積層し、上層側のチップモジュールの配線部と下層側のチップモジュールの配線部との接続は、最終的なチップモジュール内の任意のチップモジュールの任意の接続端子と該チップモジュール内の任意のチップモジュールの任意の接続端子又は該チップモジュールの外部端子とが該チップモジュール内の他のチップモジュールの任意の接続端子に接続することを選択して行うことを特徴とする。

本発明によれば、以下に説明する効果を得ることができる。
１）．集積回路チップを集積する為の素子を、微小、極薄かつＫＧＤ（Known Good Die）として保証し、即ちパッケージ品並みに数百ＭＨｚ以上の高周波、多ピンテストを可能にして電気特性テスト適用範囲を上げ、初期信頼性不良を除去するバーンインテストも適用できて、素子の良品性を判別し、従来パッケージ品よりはるかに小型で、インターポーザーなく薄く作ることが出来る。該素子のテスト端子ピッチは従来パッケージ品の３００μｍに対しソケット技術に合わせて最適なピッチを例えば８０μｍ〜１５０μｍの間で、又、最適径レイアウトと共に選択できる。また、将来の技術の進展に合わせて現状ボンディングやバンプ接合の制約のための２０〜３０μｍレベルの端子ピッチを更に縮小し、チップ面外に端子を配置し、テスト接触時のチップに対する機械的圧力を回避することも可能になる。
２）．前記素子は集積回路チップ表裏面にかかる応力を絶縁体で緩和、集積回路チップを保護する為、集積回路チップの薄型化１００μｍ以下より数μｍまでに対応出来、集積製造過程での損傷が極めて少ない。即ち、極めて薄い素子を損傷なく製造できる。
３）．３次元集積製造工程は、埋没される素子の保護層と埋没する絶縁体とが１層毎に素子間を接続する配線と共に積み上げ密着一体化される為、重ね合わせ圧着による積層より素子に与える応力が少なく、高密度高集積が可能となる。又集積する集積回路チップは薄くても保護層で被覆、保護されているので機械的強度に加えて耐化学性、耐湿性も増し、製造工程中の品質低下を防止できる。

４）．３次元集積工程のパターニングはリソグラフィーにより、配線は基本的にメッキによる為、重ね合わせの場合の合わせ精度の問題なく、配線にボンディング、半田等の金属接合がなく、配線の微細化がシリコンプロセスの技術の展開で容易に進行できる。
配線基板上にメッキ配線によってモジュールが配線接続でき、絶縁層が密着一体化できるから、極薄の集積回路チップ部品に熱ストレスを与えなく微細加工が精度良くできる。また、モジュール製造過程で配線基板に一体化されるから、実装工程を省略でき、コスト品質上有利となる。
５）．又、配線微細化による高密度配線能力を図ることができ、複数電源ラインが可能であり、グランド線を自在に作ることができ、配線パターンの精度向上を図ることができ、コンデンサー、コイル等の受動素子も容易に組み込める。また、モジュール内配線能力も、構成する素子を配線基板上に１層に配置した状態（平置き）と同レベル、即ちモジュール内外よりモジュール内素子に対して、他の素子の経由配線無く接続出来、モジュールの能力が一段と増す。モジュールの形状は小さく高周波要求に対応できるから、モジュールの高周波時の要求ＳＩ（シグナルインテグリティー）に対応出来、モジュールの高性能化、高機能化を図ることができる。
６）．発熱の放熱も放熱用ラインの形成によりある程度熱拡散を行うことができる。
７）．３次元集積工程を構成する集積回路チップを覆う絶縁体の面積及び該絶縁体上に形成される接続端子の面積がいずれも該チップの面積及びチップ上の接続端子より大きい、即ちチップ上の端子が拡張配線された素子も、高周波テスト、多ピン等のテスト要求を必要としない該絶縁体の面積及び絶縁体上の接続端子の面積が同一の素子、即ちチップ上の端子が同一面積型で延出配線された素子も同様に組み込むことが出きるので様々な集積回路チップを集積でき、モジュールの自由度、汎用性が増す。

８）．マルチチップモジュールの構造も、集積回路チップを、集積回路チップ間を取り囲み接続する配線と共に絶縁体の中に３次元的に整列配置出来るので、チップの薄型化、リソグラフィー、平坦化技術の進展に合わせ、同一形状で高密度の集積が出来、開発、量産の無駄がない。従って仕様の標準化形成が容易となり、設計、製造、製品の応用に寄与する。
９）．マルチチップモジュールを構成する素子（集積回路チップ部品）が端子部を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態で完全に良品性を保証されているので、組み込まれる該素子に歩留まりの問題が無く、高集積化が出来る。従来マルチチップモジュールの電気特性を保証する電気特性テストは構成する素子のテストも含め素子の増える毎に莫大な工数を要して高コストの一因をなしていたが、今回の発明によればマルチチップモジュールの量産時における電気特性保証は、一旦システム評価を行った後、配線の機能及び品質検査を中心に行うことが出来るのでテスト負担コストが大幅に軽減できる。
即ち、素子（集積回路チップ部品）の段階で前記テスト合格後、３次元的に集積された集積回路チップ部品の電気的接続状態、集積回路チップ部品間配線の電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズの特性テストおよび配線の機能テストが更にテスト端子を介し実施可能とされてなるので、マルチチップモジュールの量産時における電気特性保証は、一旦システム評価を行った後、配線の機能及び品質検査を中心に行うことが出来るのでテスト負担コストが大幅に軽減できることになる。
１０）．従来技術よりはるかに高密度なマルチチップモジュール、例えば１ｍｍ厚の中に１６−３２以上の積層、３次元的に集積すればその水平個数倍の集積が先端集積回路チップを構成素子として使え、この事はシリコンテクノロジーのノード数世代先以上の集積を意味してその開発、製造コストはシリコンプロセス開発及び製造に比べはるかに少ない。

１１）．応用製品として例えばＤＲＡＭ，ＦＬＡＳＨメモリーのような一般メモリーチップの大規模集積はそれだけで大きな用途がある。又、高性能であるがセルの微細化の困難なＭＲＡＭやＦＲＡＭの様なメモリーチップはセル部分と周辺回路を別チップに分けて高密度集積することによってメモリーの高集積化が効率良くなされる。同一シリコンプロセスで作るのが技術上又は経済上困難集積回路チップの集積は非常に効果的なモジュールとなる。携帯電話等の携帯機器の高機能化、フラッシュメモリーの大容量化かつＨＤＤの代替等においてモバイルＰＣの進展に大きく寄与する。基本的に、アナログＩＣやデジタルＩＣの混在等、同一シリコンプロセスで製造困難が、高コスト又は製造困難な製品要求を満たす。高性能ＣＰＵも大きなキャッシュメモリーをモジュールの中で別分離する事ができれば、高性能ＣＰＵの大きなコスト削減となる。又階層的大規模集積の可能性から現状の相当の部分の配線ボード上の集積回路チップその他受動部品も含めて小型一体化出来、携帯製品のみならず全ての集積回路チップを必要としている機器に高性能化、高機能化、低コスト化をもたらす。
１２）．集積モジュールは、配線基盤上に形成して、マルチチップモジュールとして、又マルチチップモジュールの最外部上に接続端子を生成しより高集積かつ高機能のデバイスに出来る。又該マルチチップモジュールを更に複数個集積して更なる高集積化が可能となるから、即ちマルチチップモジュールの階層化が行え、異なる厚さの集積回路チップや受動素子も一体化してモジュールにできるから、自由度、汎用性が一段と増す。
１３）．マルチチップモジュール内の配線機能は、外部配線又はモジュール内の任意のチップの任意の接続端子より、任意のチップの任意の接続端子に、他のチップの接続端子に接続すること無く直接接続できるので、積層構造ながら平置き配線機能を有し柔軟性がある。

以下に本発明の最良の形態について説明する。
なお、以下に説明する実施形態は、本発明の趣旨をより良く理解させるために詳細に説明するものであるから、特に指定の無い限り、本発明を限定するものではない。
図１〜図９は本発明の端子部形成面積拡張型の集積回路チップ部品を製造する方法を工程順に説明するための断面図であり、図４〜図７は単一の集積回路チップ部品製造工程を拡大図として示す。図面における符号１０は、図１〜図９に示す工程を経て製造される本発明の第１実施形態の端子部形成面積拡張型の集積回路チップ部品の断面図である。なお、これらの断面図あるいは後に示す断面図においては、内部配線や内部構造などが見やすいように各部の縮尺や寸法比、配線本数などを適宜調整して示す。
「集積回路チップ部品の構成」
図７に示す本発明の第１実施形態の端子部形成面積拡張型の集積回路チップ部品（Integrated Circuit Chip Component）Ａは、基盤１の上に絶縁材からなる保護層２が積層形成され、この保護層２の内上部側に基盤１にほぼ並行に集積回路チップ（Integrated Circuit Chip Module）３が埋設され、該集積回路チップ３の上部側に集積回路チップ３よりも縦幅または横幅の拡張された拡張配線部５が前記集積回路チップ３の端子部３ａに電気的に接続するように形成され、保護層２の上面に先の拡張配線部５を介して集積回路チップ３の端子部３ａに電気的に接続する面拡張端子部（再配置端子部）６が形成されている。

図７に示す集積回路チップ３とは、内部に各種の半導体素子を利用した集積回路を備え、該集積回路の各入出力端子をワイヤボンディング、バンプなどの接合部材により端子部３ａに接続したものを絶縁材の封止樹脂で封止してなる構造のＬＳＩ、ＩＣなどのベアチップである。このような集積回路チップ３の一例としてはＣＰＵ（中央演算装置）と称される高機能型の集積回路を備えたものから、メモリと称される記憶素子まで種々のものを採用できるが、１０００を超えるような端子数の大規模なＣＰＵから、メモリにおいて端子数１００以下程度のものまで種々のものを使用することができる。従って図７においては説明の簡略化のために集積回路チップ３の上面（端子部形成面）側に６個の端子部３ａが記載された例を示しているが、実際に適用する集積回路チップにおいては少ないものでも数１０、多いものでは１０００以上の端子部３ａを備えたものが適用される。勿論、本発明においてこの範囲外の端子数を有するものを適用しても良い。

前記基盤１は絶縁性のものあるいは導電性のもの、いずれのものを用いても差し支えないが、ハンドリングが可能な程度の強度及び平坦性を有し、その上に形成される保護層２を塗布又は貼り付け、ある程度の密着性を有しかつ剥離できるものが必要となる。
前記保護層２は、ＰＩ（ポリイミド）樹脂、フェノール樹脂、ＢＣＢ、ＯＸＡＺＯＬＥ等の光感光熱硬化性樹脂あるいは一般の光非感光有機系、熱又は光等の硬化性樹脂などの絶縁材から、ＳＯＧ（スピンオングラス）等に代表される無機系材料、及び、有機系、無機系の混合材料またはＴＥＯＳ系、その他のＣＶＤ用絶縁材料からＣＶＤ工程にて、または、塗布系材料の硬化との混合により生成されるものなどからなり、内部に集積回路チップ３を埋設することができる程度の厚さに形成されている。従って保護層２の厚さは集積回路チップ３の厚さに応じて適宜変更可能である。保護層２を構成する樹脂は前述した光感光熱硬化性樹脂、光火感光熱硬化性樹脂などに限るものではないが、熱硬化性樹脂では熱収縮率が大きく、１００μｍ程度あるいはそれよりも薄いタイプの集積回路チップ３を適用した場合に熱硬化性樹脂の熱収縮により集積回路チップ３に熱応力が作用し、チップ割れや欠けの原因となるおそれがあるので、極薄型の集積回路チップ３を用いる場合は収縮率の小さい樹脂を用いることが好ましい。又、この点、該集積回路チップ部品Ａにおいてはチップの上下面に保護層が被覆され、チップにかかる応力のバランスが取られ、チップの薄型対策になっている。

前記保護層２は下部保護層７と上部保護層８からなり、下部保護層７は集積回路チップ３の全体を覆うとともに、集積回路チップ３の上面および上面側に設けられている端子部３上に数μｍ程度の厚さで被さる被覆部７ａを有するように形成されている。集積回路チップ３の上に位置する被覆部７ａには該被覆層７ａをその厚さ方向に貫通するビアホールが形成され、該ビアホールの内部に集積回路チップ３の端子部３ａに接続し被覆部７ａの上面側に達する導電材料製の下部ビア配線（内部側上下導体部）７ｂが各端子部３ａに位置を合わせて形成され、更に被覆部７ａの上面側には先の複数の下部ビア配線７ｂに個々に接続される配線部７ｃが複数形成された拡張配線部５が形成されている。これらの配線部７ｃは集積回路チップ３の端子部３ａが形成された領域の平面形状の縦幅または横幅よりも広く形成されている。図７の例では集積回路チップ３の横幅の２倍程度に拡張した例として示したが、拡張する大きさは高周波テストも含めて全ての電気特性電気試験が出来るテスト及びバーンインテストのソケット又はプローバの端子に合わせて任意で良く、例えば現状の先端のテスト及びバーンインテストのソケットの端子のピッチは現状８０−９０μｍであり、これは現状パッケージ品の最狭ピッチ３００μｍよりはるかに小さいがチップ上の最狭ピッチ２０μｍよりは大きい。

前記上部保護層８は、前記下部保護層７とその上に形成されている拡張配線部５を覆って形成され、その厚さが数μｍ程度とされている。拡張配線部５の上に位置する上部保護層８には該上部保護層８をその厚さ方向に貫通して拡張配線部５の配線部７ｃに接続し上部保護層８の上面側に達するビアホールが形成され、該ビアホール内に導電材料製の上部ビア配線（外部側上下導体部）９が各配線部７ｃに合わせて複数形成され、更に上部保護層８の上面側には先の複数の上部ビア配線９に個々に接続された端子部（面拡張端子部）１０が複数形成されている。

前記構成の端子部形成面積拡張型の集積回路チップ部品Ａにあっては、内部に収容されている集積回路チップ３が薄型、小型のものであり、その端子部３ａが、一般的な検査装置のプローバの探触針が低コスト、量産性を目的には配置できないような微細な領域または微細ピッチに、例えば、数１００ＭＨｚ以上の高周波域の検査ができる汎用の検査装置のプローバの探触針が配置できない、又は、バーンインテストができないような微細な領域または微細ピッチに配置されている構造であっても、面積拡張して広い領域に形成し、それ自身も面積を大きくした端子部１０を用いて十分な電気特性及びバーンイン検査ができる。又、将来のソケット技術の進展に合わせ集積回路チップ３の端子面積よりも小さくも出来、ソケット接触時の集積回路チップ３上にかかる機械的圧力を避ける為、集積回路チップ３周辺に端子を配置する事も出来る。
なお、集積回路チップ３の端子部３ａの配置レイアウトと部品の端子部１０の配置レイアウトは必ずしも同一とは限らない。部品の端子部１０の配置レイアウトは電気特性テスト及び集積する集積回路チップ部品Ａの配線に最適になるよう決められる。
集積回路チップ部品Ａのサイズについては、薄いほど積層の集積密度が上がる。例えば全体合わせて３０μｍ以下ではモジュールの集積工程におけるビア配線部の太さ１５μｍ程度以下とすることが可能であり、エッチングが出来なくともビア配線部形成用のホールはレーザにて容易に形成できる。更に薄くなれば全てのパターンニングがヴィア配線部分を含めて現像（光感光樹脂の場合）又はエッチングで出来るようになる。なお、集積回路チップ部品Ａの形状は、図１４に示されるように側面が樹脂によって完全に覆われるように側面に若干の勾配、テーパーをつけている。

前記構成の端子部形成面積拡張型の集積回路チップ部品Ａにあっては、検査工程が最終工程となるため、検査工程後の損傷及び歩留まりロスがなく、集積回路チップ３を更に絶縁材の保護層２で覆っているので、集積回路チップ３の内部に設けられている半導体回路や部品は２重に封止された構造となっており、信頼性に優れ、その製品テストも面積拡張した端子部１０により容易に汎用の検査装置で高周波特性まで含めて検査できるので、完全に良品と判定できる状態の集積回路チップ３を備えた良品の集積回路チップ部品Ａを提供できる。そして、この良品と判定できる集積回路チップ部品Ａのみを後述の集積化に用いることで、不良の発生する確率の極めて低い後述のマルチチップモジュールを得ることができる。
また、これらのモジュールを更に集積化することができるが、その構成については後述する。

「集積回路チップ部品の製造方法」
次に、図７に示す構成の端子部形成面積拡張型の集積回路チップ部品Ａの製造方法について、図１〜図９を基に説明する。
前記集積回路チップ部品Ａを製造するには、基盤１の上に図１に示す如くインシュレーターとしての樹脂フィルムあるいは塗布型の樹脂絶縁層１２を形成し、その上に集積回路チップ３を所定の間隔で端子部が上を向くようにして必要個数設置する。ここで用いる集積回路チップ３は予め通常の検査装置によるプローブテストを経て一般的な通電テストなどの検査を行い、良品と判定されたものを用いる。ただしここで、数１００ＭＨｚ以上の高周波域におけるテストは、検査装置のプローバが高周波対応できない、または高周波対応の検査装置が高価すぎて通常使用は難しいものとして、高周波テスト及びその他プローバで困難なテストやウェハ上で困難なバーンインテストは行っていない状態の集積回路チップ３で良い。なお、集積回路チップ３は通常バックグラインダー又はエッチング液で薄くされるが、厚さが１００μｍ以下になるとソリ等が大きくなる為裏面にフィルムか樹脂を張りつける場合もある。
なお、図１〜図３においては説明の簡略化のために集積回路チップ３の端子部を略し、基盤１上に集積回路チップ３を３つ製造する場合について説明するが、基盤１上には基盤１の面積の大きさに応じて製造しようとする必要個数の集積回路チップ３を設置することができる。
次に、樹脂絶縁層１２の上と集積回路チップ３の上を覆うようにフェノール系の感光性樹脂などの樹脂を塗布して図２に示すように被覆絶縁層１３を形成する。
ここで形成する被覆絶縁層１３は集積回路チップ３の上面（端子部形成面）を数μｍ程度覆うような厚さとすることができる。例えば、フェノール系の光感光樹脂を用いるならば、Ｈ、Ｇ、Ｉ線にて感光させることができる。この系の樹脂であるならば、高温耐性３００℃、誘電率３．７、キュア温度１９０℃、硬化時の収縮率１０％、アスペクト比１．０〜２．０、ケミカル耐性に優れ、厚みの範囲は３〜２５μｍの範囲で容易に調整できるので、本発明の目的に好適に用いることができる。
被覆絶縁層１３をプリベーク及び熱処理して硬化させることにより、その下部側の樹脂絶縁層１２との接合一体化を行い、集積回路チップ３を覆う保護層７を形成し、この保護層７を加工して拡張配線部５を形成する。また、先の被覆部７ａの厚さは後述する上下導通用のビア配線を形成できる程度の厚さに形成する。

先の状態から図３に示すように各集積回路チップ３の上部側に拡張配線部５を形成するが、この拡張配線部５の形成方法について図４〜図６に示す部分拡大図を基に以下に説明する。
拡張配線部５を形成するには、図４に１つの集積回路チップ３の周囲部分を拡大して示すように、集積回路チップ３の周囲の保護層７において、集積回路チップ３の端子部３ａの上方側にこれを覆うように被覆部７ａが形成されているので、被覆部７ａに図示略のマスクを施し、露光とエッチングを行うフォトリソ工程を施して、図５に示すように各端子部３ａに連通するビアホール１５を形成し、このビアホール１５内にシード層スパッタ及びメッキあるいは蒸着などの成膜法により、あるいはメッキにより導電材料層を形成して下部ビア配線（内部側上下導体部）７ｂを形成する。例えば１つの例として、下部ビア配線７ｂを形成する際、ビアホール１５とその周囲に成膜後、あるいはメッキした後、これらの膜やメッキ層の上にレジスト材を被覆形成し、レジスト材を部分露光して現像し、ビアホール１５に導電材料を充填した部分を除く部分のレジスト材をエッチングにより除去することでビアホール１５の内部側のみに導電材料製の下部ビア配線７ｂを形成することができる。
前記フェノール系の樹脂を用いた場合の典型的なフォトリソグラフィ工程を述べると、保護層７を構成する樹脂層を塗布後、プリベーク１１０℃／３分、光照射３００ｍＪ／ｃｍ^２、ポストエクスポージャーベーク１１０℃／３分、現像２．３８％／６０分、リンス３０秒、ポストベーク１９０℃／６０分の一連の工程により環境対策混みで低温プロセスにて実現できる。以下に述べるフォトリソグラフィ工程においても用いるベアチップの厚みによって時間が変わる程度であり、基本的には同じ工程で処理できる。

下部ビア配線７ｂを形成後、下部保護層７の上面に先の下部ビア配線７ｂに接続する配線部７ｃを形成することで拡張配線部５を形成することができる。配線部７ｃを形成するには、下部保護層７の上面にマスク材を形成後、露光と、現像、選択的エッチングを行うフォトリソグラフィ工程を施しても良いし、メッキ層を形成して配線回路としても良いし、導電材料製の薄体を圧着して配線回路を形成するなど、基盤上に配線回路を形成する際に利用する一般的な方法を採用すればよい。
なお、配線はメッキにて行うことが基本であり、下地にＴｉ、Ｃｒ等のシード層をスパッタにて打ち込み、配線パターンは耐メッキレジストで行い、メッキ後においてレジスト剥離、シード層エッチングを行い、絶縁材で埋めることで配線ができる。
配線部７ｃを形成したならば、下部保護層７上に下部保護層７の上面と配線部７ｃを覆うように樹脂のコーティング、塗布、あるいは樹脂フィルムの貼り付けなどの方法を用いて上部保護層８を形成し、プリベークや熱処理を行って下部保護層７と上部保護層８を接合する。
この後、先の下部ビア配線７ｂを形成した場合と同じ手法を用いて上部ビア配線９を形成し、更に上部保護層８の上面に端子部（面拡張端子部）１０を形成することにより、図７に示す構成の端子部形成面積拡張型の集積回路チップ部品Ａを得ることができる。
以上は詳細を示したものであるが、実際の製造では生産性向上のため、レジストパターニング及び現像、下地メッキエッチング及び絶縁層塗布工程で下部ビア配線７b、配線部７c、上部ビア配線９及び端子部１０を同時のプロセスで作ることもありえる。又、水平方向配線は単層のみならず多層配線もありうる。工程は現状ウェハーレベル上で量産されている再配線工程と似た工程を基盤上で行う事になる。

以上説明した方法により端子部形成面積拡張型の集積回路チップ部品Ａを製造するならば、基盤１上に樹脂絶縁層１２を形成し、集積回路チップ３をその上に設置し、被覆絶縁層１３を形成し、フォトリソグラフィ工程を利用してビアホール１５を形成し、その内部に上下導通用の導電材料の下部ビア配線７ｂを形成し、拡張配線部５を形成し、更に上部保護層８を形成し、そこに上部ビア配線９と端子部１０を形成するという、個別的には半導体回路製造において一般的に行われている方法を組み合わせることにより容易に実現できる。従って集積回路チップ部品Ａを製造する工程が一般的な回路形成に比べて煩雑になることはない。

図７に示す構成の集積回路チップ部品Ａを製造したならば、これを全ての電気特性即ち機能、高周波、ＡＣ、パラメーター等の電気特性テスト及び初期信頼性不良を除く場合バーンインテストを行う。
図８はイラスト的に単純に基盤上に連続した状態を示しているが、実際には上記テストが可能なプローバーがなければ、個別分離してテストソケット及びバーンインソケットを用いて、集積回路チップ部品Ａの端子部１０に対してソケットの端子に合わせる事により完全なテストを行い、良品判定を行う。ここでは端子部１０の形成ピッチや形成領域は、内部に収容されている集積回路チップ３の端子部３ａの形成ピッチや形成領域よりも拡大形成されている（拡張配線（ファンアウト）されている）ので、高周波も含めて全てのテスト項目をテストすることができる。
即ち、本発明の集積回路チップ部品Ａであるならば、信頼性及び高周波特性を含めた全ての機能を発揮する完全な良品であるか、あるいは不良品であるか、判別することができる。

図８に示す基盤１上の全ての集積回路チップ部品Ａに対して行い、良品であるか、不良品であるか判定した結果、全て良品判別された部品のみを、集積を行っていく第１層のマルチチップモジュール製造の為として、基盤上の絶縁体保護層上に配置する。
図１０に示す構成の端子部形成面積拡張型の集積回路チップ部品Ａであるならば、集積回路チップ３が極薄型の例えば厚さ１０μｍ以下程度のものであって、割れや欠けなどのおそれがあり、ハンドリング不能なものであっても、その周囲を絶縁材の保護層２が覆っているので、ハンドリング可能であり、割れや欠けの危険性が少ないという特徴を有する。又検査工程が最終工程となる為、検査工程後の損傷及び歩留まりロスがない。
次に、集積する集積回路チップの保護層上のテスト端子が同一面積で延出配線されている状態の場合、即ち集積回路チップのテスト端子より接続された保護層中の再配線を通して接続されているテスト端子が、集積回路チップの表面積と同等の保護層の表面積上にある場合で、ウェハー上でのプロービング及びウェハーレベルバーンイン成熟品でバーンインテストなくても初期信頼性不良が出ない。更に検査後の工程（切断等）を追加してＫＤＧが保証される場合は、図１０（Ｂ）に示す端子部形成面積同一型集積回路チップ部品Ｂがモジュールの構成素子として示される。
この例の端子部形成面積拡張型の集積回路チップ部品Ｂはウェハーレベル上で絶縁体保護層に集積回路チップ端子の再配線及び端子を配置した後プローブテスト及び省略される場合もあるがウェハーレベルバーンイン及び切断工程によって製作される。但し、保護層状にウェハーレベルパッケージに見られるバンプやソルダー等の端子接続部分の形成は必要が無く、メッキ配線接続用端子で良い。チップの厚みはチップ厚５０μｍ以下であればチップの下面にも端子部形成面積拡張型集積回路チップ部品と同様の理由で絶縁体の下部保護層７が必要となる。なお、品質向上の為側面に下部保護層を覆う場合もある。このため、図１０（Ｂ）に示す如く集積回路チップ３‘が集積回路チップ部品Ｂの側面側に露出していなくとも集積回路チップ３’の両側面側を適切な厚みで下部保護層７が覆う構造でも良い。

「１層シングルチップモジュール及びマルチチップモジュールと積層されたマルチチップモジュール」
次に、基盤１から分離した状態の図１０に示す集積回路チップ部品Ａを用いて１層のシングルチップモジュール及びマルチチップモジュールを構成し、更に積層して３次元化し、積層マルチチップモジュールを製造する方法について説明する。なお、以下では構成素子として端子部形成面積拡張型の集積回路チップ部品Ａを主に説明するが、端子部形成面積同一型の集積回路チップ部品Ｂでも良いし、それらの混合でも良い。
先の工程により製造した良品判定済みの集積回路チップ部品Ａを用い、別途用意した基盤１の上に塗布樹脂層あるいは樹脂フィルムなどの樹脂層を介して必要個数の集積回路チップ部品Ａを間隔をあけて１層分配置する。この形態では図１１に示すように集積回路チップ部品Ａ１、Ａ２、Ａ３を基盤１上に配列形成し、それらの集積回路チップ部品Ａ１、Ａ２、Ａ３のうち、接続の必要なものどうしの各端子部を必要に応じて水平配線２２にて接続し、１層マルチチップモジュールＣを構成してから積層マルチチップモジュールとする例として説明する。
これらの集積回路チップ部品Ａ１、Ａ２、Ａ３を囲むように、しかもこれらの上に数１０μｍ程度覆う程度の厚さに樹脂を塗布し、この樹脂層を硬化させて集積回路チップ部品Ａ１、Ａ２、Ａ３を覆う保護層２０を構成し、この保護層２０のうち、集積回路チップ部品Ａ１、Ａ２、Ａ３の上部側を覆っている被覆層２１に対して先の集積回路チップ部品Ａの製造工程において行ったフォトリソグラフィ工程と同等のフォトリソグラフィ工程を施して集積回路チップ部品Ａ１、Ａ２、Ａ３を接続する水平配線部２２及びＡ１、Ａ２、Ａ３の端子１０を垂直方向に引き出す配線を形成し、被覆層２１の上面に露出するように端子部２３を個々に形成する。
以上は詳細を示したものであるが、実際の製造では生産性向上のため、レジストパターニング及び現像、下地メッキエッチング、絶縁層塗布工程で水平配線部２２と垂直方向の配線と端子部２３を同時のプロセスで作ることもあり得る。又、単層のみならず多層配線もありうる。工程は現状ウェハーレベル上で量産されている再配線工程と似た工程を基盤１上で行う事になる。集積回路チップ部品Ａ１、Ａ２、Ａ３のモジュールへの密着一体化は基本的に各々配線（メッキ）パターン形成前の樹脂のハードベイクによる熱硬化でなされる。このように複数の集積回路チップ部品Ａ１、Ａ２、Ａ３を１層になるように並べて構成したものを１層マルチチップモジュール（1 layer Multi Chip Module）Ｃと称することができる。なお、集積回路チップ部品Ａ１のみを単一に１層配置すれば、１層シングルチップモジュール（1 layer Single Chip Module）と称することができる

次に、２層目の集積回路チップ部品積層のため、先の被覆層２１の上面と端子部２３とを覆うように塗布樹脂層あるいは樹脂フィルムなどの中間層２５を下層のマルチチップモジュールと積層する集積回路チップ部品の一体化を行うために図１１に示すように形成し、プリベークする。その上に、別途先の製造方法と同じように製造した良品検査済みの集積回路チップ部品Ａ４、Ａ５、Ａ６を図１２に示すように１層目の集積回路チップ部品Ａ１、Ａ２、Ａ３の上に平面視重なる位置となるように配置する。
次いで先に集積回路チップ部品Ａ１、Ａ２、Ａ３の周囲に保護層２６を上面側に被覆層２７を図１３に示すように形成し、次に、保護層２６と被覆層２７を上下貫通するビアホールをフォトリソグラフィ工程あるいはレーザ照射により形成すると同時に下層マルチチップモジュール及び保護層２６、被覆層２７が一体化され集積回路チップ部品Ａ４、Ａ５、Ａ６も一体化される。次いで、導電材料製の上下導体部２８を形成するとともに、集積回路チップ部品Ａ１、Ａ２、Ａ３の上の被覆層２７にも先の工程と同等の方法で行ったフォトリソグラフィ工程あるいはレーザ照射を施してビアホールを形成し、そこに導電材料製の上下導体部３０を形成する。
これらの上下導体部２８、３０により１層目の集積回路チップ部品Ａ１、Ａ２、Ａ３と２層目の集積回路チップ部品Ａ４、Ａ５、Ａ６を最上層の被覆層２７上に導出することができる。更に被覆層２７上に形成された端子と集積回路チップＡ４、Ａ５、Ａ６からの上下導体部３０を選択的に接続する水平再配線、及び更に次の積層又は外部接続用の端子を保護層上に形成する（第１層の水平配線部２２、２３の様に）。ここでも２層目の集積回路チップ部品Ａ４、Ａ５、Ａ６のモジュールへの密着一体化はそれぞれの保護層の配線（メッキ）パターン形成前の樹脂のハードベイクによる熱硬化でなされる。
以上の工程により、図１３に示すように集積回路チップ部品Ａ１〜Ａ３を１層目に有し、集積回路チップ部品Ａ４〜Ａ６を２層目に有する２層構造の多層モジュールＤ、２層マルチチップモジュール（2 Layer Single Chip Module）を得ることができる。この多層モジュールＤは、各々層に用いる集積回路チップ部品がＡ１、Ａ４のみシングルチップである場合は、シングルチップ２層モジュール（Single Chip 2 Layer layer Module）と称することができる。

以上の工程説明について図１１〜図１３では集積回路チップ部品Ａ１〜Ａ６をチップ状に略記したが、これらの集積回路チップ部品Ａ１〜Ａ６の構造をより詳しく図１４〜図１６に記載しておく。
図１２と同じ段階の状態を図１４に示し、２層目の集積回路チップ部品Ａ４、Ａ５の周囲と上に保護層２６と被覆層２７を形成した状態を図１５に示し、２層目の保護層２６と被覆層２７に上下導体部２８、３０を形成した状態を図１６に示す。更に被覆層２６上に形成された上下導体部２８とＡ４、Ａ５、Ａ６の上下導体部３０を選択的に接続する配線、及び更に次の積層又は外部接続用の端子を保護層上に形成する（第１層の水平配線部２２の様に形成）。
以上は詳細を示したものであるが、実際の製造では生産性向上のため、レジストパターニング及び現像、下地メッキエッチング、絶縁層塗布工程で水平配線部２２、２３を同時のプロセスで作ることもあり得る。又、単層のみならず多層配線もありうる。工程は現状ウェハーレベル上で量産されている再配線工程と似た工程を基盤上で行う事になる。

図１４と図１６に示す２層構造のマルチチップモジュールＤに対し、更に積層して多層化する場合、図１７に示すように目標の積層数まで集積回路チップ部品の積層を繰り返し行えば良い。それにより、集積回路チップ部品Ａ１、Ａ２、Ａ３…Ａｎ−２、Ａｎ−１、Ａｎ（ｎは用いる集積回路チップ部品の数に合わせた自然数）を備えた保護層２０、２６…２６ｎを備えた多層構造の多層モジュールＥを得ることができる。
この構造の多層モジュールＥにおいては、１層目の集積回路チップ部品Ａ１、Ａ２、Ａ３の各端子部が水平配線部２２を介して上下導体部２８に接続され、保護層２６を上下に貫通する形で１つ上層側の上下導体部２８に接続されて順次上層側の上下導体部２８を介して最上層２６ｎの上下導体部２８まで到達されて多層モジュールＥの上面側にまで配線が延出されている。

図１８は図１７に示す多層構造の多層モジュールＥの上面に端子接続のための中間層３６を形成した状態を示すもので、この中間層３６をフォトリソグラフィ工程により必要な回路形状や端子形状に加工することで多層モジュールＥとしての外部接続端子や接続回路を多層モジュールＥの上面側に形成することができる。
図１９（Ａ）は端子部形成面積拡張型の集積回路チップ部品Ａにより構成されたマルチチップモジュールＦの製品構造を示し、図１９（Ｂ）は端子部形成面積拡張型の集積回路チップ部品Ａと端子部形成面積同一型集積回路チップ部品Ｂの混合又はいずれかの集積回路チップ部品で構成されたマルチチップモジュールＦ２の製品構造を示す。
図１９（Ａ）、（Ｂ）及び図２０は、図１９（Ｂ）に示される集積回路チップ部品Ａ１〜Ａｎ、Ｂ１〜Ｂｎの集積が図２０で示されるように集積回路チップ３の集積となる事を示している。図２０の如く集積回路チップ３を内蔵積層した多層モジュールＧの構造を採用しても良い。

図２１〜図２６は、これまでの実施形態において用いてきた基盤１に代えて予め配線回路が形成されている配線基盤４０を本発明に用いた形態を示す。
上面側に予め配線回路３９が形成された配線基盤４０を用い、この配線基盤４０上に先の実施形態において用いたものと同等の中間層２５を形成し、中間層２５の上に先の形態の集積回路チップ部品Ａ１〜Ａｎを設置し、これらの集積回路チップ部品Ａ１〜Ａｎを覆うように先の実施形態の場合と同様に保護層２０、被覆層２７を形成し、これらのうち、集積回路チップ部品Ａ…の上部側を覆っている被覆層２７に対して先の集積回路チップ部品Ａの製造工程において行ったフォトリソグラフィ工程と同等のフォトリソグラフィ工程を施して横方向に配列されている集積回路チップ部品Ａ１〜Ａｎを接続する水平配線部２２を形成し、被覆層２１の上面に露出するように端子部を形成する。
これらの工程により複数の集積回路チップ部品Ａを備えたマルチチップモジュールＨを得ることができる。
なお、この形態において、端子部形成面積拡張型の集積回路チップ部品Ａを適宜選択して端子部形成面積同一型の集積回路チップ部品Ｂと混合して適用しても良い。
例えば図１９（Ｂ）又は図２５において、１層目を端子部形成面積同一型の集積回路チップ部品Ｂとして２層目を端子部形成面積拡張型の集積回路チップ部品Ａとしたり、必要位置のモジュールのみを端子部形成面積同一型にあるいは端子部形成面積拡張型に適宜置き換えても良い。あるいは、１層目の１つを端子部形成面積拡張型の集積回路チップ部品Ａ１としたり、２層目の１つを拡張配線型の集積回路チップ部品Ａ２としても良い。その場合に多層モジュールの内部には拡張配線型と面積同一型の集積回路チップ部品が混在する構成となる。チップ多層型の場合は、例えばマルチチップ多層モジュール（Multi Chip Multi layer Module）と称することができ、例えば１チップ複数チップ混合積層の場合は、例えば１チップ複数チップ混合多層モジュール（Single and Multi Chip Mixed Multi layer Module）と称することができる。

図２１、図２２、図２３においては、図３あるいは図７を基に先に説明した集積回路チップ部品Ａの構造において、基盤１を配線基盤４０に置き換えることにより形成された集積回路チップ部品Ａを内蔵化したマルチチップモジュールＪとされている。即ち、まず図２１に示すように、配線基盤上に配線基盤と集積回路チップ部品を密着一体化する為の中間層２５を塗布又は張り、その上に集積回路チップ部品Ａを配置し、図１４、図１５、図１６で示される場合と同様に樹脂で覆い、硬化し、一体化し、配線を行う。ただこの場合配線基盤上の端子から垂直配線を立ち上げる。

先の図２３に示す積層回路マルチチップモジュールＨを基に、その上に順次集積回路チップ部品Ａを設置して保護層を形成してゆく工程を繰り返し行うことにより、図２５に示す積層構造の多層モジュールＫとすることができる。
又この形態においては端子部形成面積拡張型の集積回路チップ部品Ａを適宜選択して端子部形成面積同一型の集積回路チップ部品Ｂと混合又は端子部形成面積同一型の集積回路チップ部品Ｂのみによる構成も可能である。

例えば、図２５において、１層目を端子部形成面積同一型の集積回路チップ部品Ｂとして２層目を端子部形成面積拡張型の集積回路チップ部品Ａとしたり、必要位置のモジュールのみを端子部形成面積同一型にあるいは端子部形成面積拡張型に適宜置き換えても良い。あるいは、１層目の１つを端子部形成面積拡張型の集積回路チップ部品Ａ１としたり、２層目の１つを拡張配線型の集積回路チップ部品Ａ２としても良い。その場合に多層モジュールの内部には拡張配線型と面積同一型の集積回路チップ部品が混在する構成となる。チップ多層型の場合は、例えばマルチチップ多層モジュール（Multi Chip Multi layer Module）と称することができ、例えば１チップ複数チップ混合積層の場合は、例えば１チップ複数チップ混合多層モジュール（Single and Multi Chip Mixed Multi layer Module）と称することができる。

図２６は、集積回路チップ部品の集積が、集積回路チップ３の集積になっていることを、即ち、該集積回路チップ部品３が２重の絶縁体保護層で被覆されつつ、外部の絶縁体の中に一体化され埋め込まれていることを示している。

図２７は、図２０あるいは図２６に示す多層構造のマルチチップモジュールにおいて、水平方向に複数の集積回路チップ部品を設置し、厚さ方向に複数の拡張配線型あるいは面積同一型の集積回路チップ部品を任意に積層した構造の一例、並びに、それらの積層方向の１列の回路配線の一例を示したものである。
先の例の拡張配線型の集積回路チップ部品Ａ１〜Ａｎ、あるいは、面積同一型の集積回路チップ部品Ｂ１〜Ｂｎを接続する配線パターンとして、上下に配置されている集積回路チップ部品を１つおき、あるいは複数おいて配線しても良いし、層毎に順次接続しても差し支えない。
例えば、１層目の集積回路チップ部品Ａ１を２層目の集積回路チップ部品Ａ２に接続する配線ＹＩｂ１、１層目の集積回路チップ部品Ａ１を３層目の集積回路チップ部品Ａ２に接続する配線ＹＩｂ２、１層目の集積回路チップ部品Ａ１をｎ層目の集積回路チップ部品Ａｎに接続する配線ＹＩｂｎとして配線することができる。また、これらの集積回路チップ部品Ａ１〜Ａｎに対して個々に外部配線するための垂直配線として外部接続配線Ｙ⊥ｂ１〜Ｙ⊥ｂｎを設けることができる。
また、これらの配線とは別に、集積回路チップ部品Ａ１〜Ａｎに対して相互接続するために、共通に使用するアドレス配線、共通電源配線などのような配線ＹIａを設けることができる。

図２８は、図２０あるいは図２６に示す多層構造のマルチチップモジュールにおいて、水平方向配線構造の他の例を示す。
図２８では、集積回路チップ部品Ａ１〜Ａｎ、あるいは、面積同一型の集積回路チップ部品Ｂ１〜Ｂｎを接続する配線パターンに加え、他の部品、例えば、コントロールチップＣＴ１〜ＣＴｎ、プロセッサチップＰＴ１〜ＰＴｎ、バッファチップＢＴ１〜ＢＴｎを積層した例である。
図２８に示す構造において、各層に水平方向に設置されている集積回路チップ部品Ａ１〜ＡｎとコントロールチップＣＴ、プロセッサチップＰＴ１〜ＰＴｎ、バッファチップＢＴの全てに共通で配線されるアドレス配線、共通電源配線などのような配線Ｘａ１〜Ｘａｎを設け、更に、集積回路チップ部品Ａ１〜ＡｎとコントロールチップＣＴ、バッファチップＢＴを適宜必要な物のみ接続する選択配線Ｘｂ１〜Ｘｂｎを設けた構成とすることができる。
以上説明した如く、図２７と図２８に図示した如く、本発明に係る多層構造のマルチチップモジュールにおいて、水平方向あるいは垂直方向のいずれの方向においても、共通配線、あるいは個別配線、更には外部配線を任意の組み合わせで用いることができる。
勿論これらの各種配線は、この構成の積層構造のみに適用するものではなく、これら配線（配線Ｘａ１〜Ｘａｎ、選択配線Ｘｂ１〜Ｘｂｎ）のいずれかを図１１に示すマルチチップモジュールＣ、図１６に示すマルチチップモジュールＤ、図１７、図１８に示すマルチチップモジュールＥ、図１９、図２０に示すマルチチップモジュールＦ、Ｆ２、Ｇに適用しても良い。
なお、この種の半導体積層基板の電気信号は、電源信号、グランド信号、クロック信号、アドレス信号、チップセレクト信号、各種制御信号、データ信号、命令信号等になるので、これら各信号を伝達するための必要な配線を上記から選択して必要数設けることで実際のメモリ基板、ビデオボード基板、マザーボード基板等の種々の基板に本発明構造を適用することができる。

以上説明した如く本発明によれば、特別なシリコンプロセスを要することなく、例えば、１ｍｍ厚の多層モジュール構造にシリコンテクノロジー第５世代の集積に相当する３２個以上の集積回路チップ３を多層集積化することが可能となり、その製造コストはシリコンテクノロジーの開発製造にかかる費用よりも遙かに少ない。また、既存量産中のメモリーのみでなく、性能は良いがセル構造の微細化が難しいメモリーの多層高集積化、シリコンプロセスが異なり、単一ウェハ上では高集積化が困難なシステムデバイスを高集積に低コストで可能とする特徴を有する。また、前述の構造の保護層２、２０の内部に集積回路チップ３とは異なる受動部品などを組み込むこともでき、応用範囲を拡張できる。

本発明の集積構造は、従来技術にない微小の集積回路チップ部品が３次元に整列配置された構造をとり、将来世代においても、集積密度、チップの厚みにかかわらず基本的に同一であり、製造方法も基本的に同一かつシリコンプロセスで既に使われている多層メッキ配線、平坦化、リソグラフィーの技術を使用する為開発製造及び応用に関してコスト負担及びリスクが少ない。
更に、構成される基本素子である集積回路チップ部品Ａ及びＢは、ベアチップに比較して製品規格テスト選別され、封止されている為、歩留まりという最大の集積上の問題が最小化される。即ち、モジュールの量産時の最終電気特性保証テストもマルチチップモジュールのシステム及びプロセスの評価後は基本的に配線の機能及び特性テスト（接続状態、電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズ等）のみとすることが出来、負担が大幅に減り、低コスト化、高品質、高信頼に直結できる。又集積工程もチップ面に対して応力不均衡解消を行い、封止保護されているから出荷後の信頼性が向上される。
また、本発明は、配線も基本的にメッキ、パターンもリソグラフィーにより、金属接合を有しないので、従来技術になくはるかに微細化、高密度、配線品質、多様性を持つ配線が出来る。配線基板、３次元的に配置された素子間、配線基盤間を任意に接続出来、配線径は数μｍ以下を達成できる。複数電源、グラウンド、信号ライン任意に配置できるから、パターン精度、信号品質（ＳＩ）も向上され、高周波チップ、デジタル、アナログ、ロジック、メモリー等の異種のチップ集積も容易となり、より高度高集積の最終製品の製作が可能となる。更に、アンテナ、コイル等の機能部品の製作、厚いメッキによる放熱機能も可能となる。即ち、本発明は高密度高機能のチップモジュールに対する要求項目全てを満たしている。
以上総合して、本発明によれば、従来技術をはるかに凌駕する能力を有する多層モジュールの提供が可能となり、産業界、消費者に大きな貢献を為す。

基盤上の絶縁下部保護層上に集積回路チップを配置した状態を示す断面図。 基盤上の集積回路チップの周囲に上部保護層を形成した状態を示す断面図。 基盤上に集積回路チップ搭載したテスト前の集積回路チップ部品の断面図。 基盤上の保護層内部に１つの集積回路チップを埋設した状態を示す断面図。 集積回路チップ上の被覆層に上下導体部を形成した状態を示す断面図。 被覆層上に拡張配線部を形成した状態を示す断面図。 拡張配線部上に上下導体部と端子部を形成した状態を示す断面図。 端子部を介してプローバ（又はソケット）により集積回路チップを検査している状態を示す断面図。 基盤上の保護層内に設けた集積回路チップを切り取る位置を示す断面図。 図１０（Ａ）は保護層内部に集積回路チップを備えた端子部形成面積拡張型の集積回路チップ部品の断面図、図１０（Ｂ）は保護層内部に集積回路チップを備えた端子部形成面積同一型の集積回路チップ部品の断面図。 基盤上の保護層内部に集積回路チップ部品を設けた状態を示す断面図。 基盤上に集積回路チップ部品を２層積層した状態を示す断面図。 基盤上の２段目の集積回路チップ部品を保護層で囲んで配線した状態を示す断面図。 基盤上に集積回路チップ部品を２層積層した状態を示す断面図。 基盤上の２段目の集積回路チップ部品を保護層で囲んで配線した状態を示す断面図。 ２段目の集積回路チップ部品の周囲に配線した状態を示す断面図。 多層マルチチップモジュールの一例の断面図。 多層マルチチップモジュール上に外部接続層及び端子が配置された断面図。 図１９（Ａ）は多層マルチチップモジュールの基盤から分離された状態を示す断面図、図１９（Ｂ）は端子部形成面積拡張型の集積回路チップ部品A1−An、端子部形成面同一型の集積回路チップ部品,B1−Bn の混在状態を示す断面図。 多層マルチチップモジュールの断面図。 配線基板上に絶縁層を形成した状態を示す断面図。 絶縁層上に端子部形成面積拡張型の集積回路チップ部品を配置した状態を示す断面図。 端子部形成面積拡張型の集積回路チップ部品の上に水平配線を形成した状態の一例を示す断面図。 配線基板上に端子部形成面積拡張型の集積回路チップが１層のマルチチップモジュールとして示されている断面図。 図２５は配線基板上に端子部形成面積拡張型の集積回路チップ部品A1〜An、端子部形成面同一型の集積回路チップ部品,B1〜Bn の混在状態を示す断面図。 配線基板上に集積回路チップが多層のマルチチップモジュールとして示されている断面図。 上下多層積層された集積回路チップ部品を選択的に接続する配線部を備えたマルチチップモジュールの断面図。 上下多層積層された集積回路チップ部品のうち、水平方向に配置された集積回路チップ部品を選択的に接続する配線部を備えたマルチチップモジュールの断面図。

符号の説明

Ａ、Ａ１、Ａ２、Ａ３、Ａ４、Ａｎ…端子部形成面積拡張型の集積回路チップ部品、
Ｂ、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂｎ…端子部形成面積同一型の集積回路チップ部品、
Ｃ、Ｄ、Ｈ、Ｊ…シングルチップモジュール又はマルチチップモジュール、
Ｅ、Ｆ、Ｇ、Ｋ…多層モジュール、
１…基盤、２…保護層（下部保護層７と上部保護層８が合体した保護層）、
３…集積回路チップ、５…拡張配線部、６…面拡張端子部、
７…保護層（絶縁体下部保護層１２と上部保護層１３が一体化された保護層）、
７ａ…被覆層、７ｂ…下部ビア配線部（内部側上下導体部）、
８…（再配線用）上部保護層、９…上部ビア配線（外部側上下導体部）、２０…保護層、
１０…端子部（面拡張端子部）、１２…絶縁体下部保護層、１３…上部保護層、
１８…集積回路チップ部品を配置する絶縁体下部保護層、
１９…集積回路チップ部品再配線被覆保護層、
２０…集積回路チップ部品を覆う更なる保護層（１８，１９と合体した保護層）、
２２…水平配線、２５…配線基板上の絶縁材、
２６、２６ｎ…積層される保護層、２７…積層される再配線被覆保護層、
２８…上下集積回路チップ部品層間導体部、
３０…集積回路チップ部品上の上下導体部、
３６…外部接続保護層及び外部接続端子、３９…配線基板上の端子、４０…配線基板、
Ｙta, …配線基板端子より上下全ての集積回路チップ部品間を接続するビア配線
Ｙtb1, Ｙtb2, Ｙtb3, Ｙtbn,…配線基板端子より上下の集積回路チップ部品を選択的接続
するビア配線、
Ｙia, …モジュール内集積回路チップ部品より上下全ての集積回路チップ部品間を接続す
るビア配線
Ｙib1, Ｙib2, Ｙibn,…モジュール内集積回路チップ部品より上下の集積回路チップ部品を
選択的に接続するビアＡ配線
Ｘa１, Ｘan …モジュール内集積回路チップ部品より横方向全ての集積回路チップ部品間
を接続する水平配線
Ｘb1, Xb2, Xb3, Xbn,…モジュール内集積回路チップ部品より横方向の集積回路チップ部
品を選択的に接続する配線

Claims (12)

1. 端子部を備えた集積回路チップの少なくとも端子部形成面が、該端子部形成面よりも面積の大きな絶縁材からなる保護層により覆われ、前記集積回路チップが前記保護層の内部に埋設されるとともに、前記端子部形成面よりも上に形成された前記保護層の一部に、前記端子部を接続する拡張配線部及び再配置された再配置端子部が形成され、該拡張配線部が、前記再配置端子部から前記保護層の厚さ方向に延出形成された内部側上下導体部と、前記内部側上下導体部から前記保護層の面方向に延出形成された導体部と該導体部を前記保護層の外部側に引き出すための外部側上下導体部と、前記保護層の外部側に前記外部側上下導体部に接続されて設けられてなる端子部形成面積拡張型の１つまたは複数の集積回路チップ部品が、前記端子部形成面積拡張型の集積回路チップ部品の端子部を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態で、前記集積回路チップ部品を囲む保護層を相互に一体化させて３次元的に配置されてなり、前記保護層中に３次元的に配置された前記複数の集積回路チップ部品を任意に接続するための水平配線及び垂直配線が形成されてなり、
   前記集積回路チップ部品の外側脇の保護層を上下導通した上下導体部により下層側の集積回路チップ部品用のテスト端子と上層側の集積回路チップ部品用のテスト端子とが電気的に接続され、前記テスト合格後に３次元的に集積された集積回路チップ部品の電気的接続状態、集積回路チップ部品間配線の電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズの特性テストおよび配線の機能テストがこれらのテスト端子を介し実施可能とされてなることを特徴とするマルチチップモジュール。
2. 前記３次元的に配置された前記複数の集積回路チップ部品のいずれかに対し、前記水平配線又は垂直配線を介して外部から接続自在に構成されたことを特徴とする請求項１に記載のマルチチップモジュール。
3. 前記保護層中に単一の集積回路チップ部品を配置してなるシングルチップモジュール又は前記マルチチップモジュールが配線基板上に形成され、前記シングルチップモジュール又はマルチチップモジュールと前記配線基板の電極接合が、電気メッキにより行われ、前記シングルチップモジュール又はマルチチップモジュールの保護層が前記配線基板に密着され、前記シングルチップモジュール又はマルチチップモジュールが配線基板と一体化されてなることを特徴とする請求項１または２に記載のマルチチップモジュール。
4. 前記集積回路チップ部品が、前記保護層の中に並列配置又は積層配置されて被覆され、内部側の集積回路チップ部品の端子を互いに接続する配線が前記保護層の中に設けられ、前記保護層上に接続延長して別の端子が配置され、互いの保護層が一体化されて該保護層内に前記複数の集積回路チップ部品が離間配置されてなることを特徴とする請求項１〜３のいずれかに記載のマルチチップモジュール。
5. 端子部を備えた集積回路チップの端子部形成面が、該端子部形成面と同一面積の絶縁材からなる保護層により覆われ、前記保護層に前記集積回路チップの端子部から前記保護層の外部側に設けられた端子部に接続された配線部が設けられて端子部形成面積同一型の集積回路チップ部品が構成され、前記端子部形成面積拡張型の集積回路チップ部品が、端子部形成面積同一型の集積回路チップ部品と集積回路チップ又は受動素子と混在状態で、複数、互いの保護層を一体化し、内部側の端子部形成面積同一型の集積回路チップ部品と集積回路チップ又は受動素子に配線された状態で集合されてなることを特徴とする請求項１〜４のいずれかに記載のマルチチップモジュール。
6. 請求項１〜５のいずれかに記載のマルチチップモジュールにおいて、前記保護層の内部の集積回路チップ部品と端子部形成面積同一型の集積回路チップ部品、集積回路チップと受動部品のいずれかの端子を選択的に接続する垂直配線または水平配線が、前記集積回路チップ部品と端子部形成面積同一型の集積回路チップ部品、集積回路チップと受動部品のいずれかの外側の保護層に配置されてなることを特徴とするマルチチップモジュール。
7. 請求項５または６に記載のマルチチップモジュールにおいて、前記マルチチップモジュールの外部端子と、マルチチップモジュール内の任意の集積回路チップ部品又は集積回路チップ又は受動部品の任意の接続端子より、前記マルチチップモジュール内の任意の集積回路チップ部品と端子部形成面積同一型の集積回路チップ部品と集積回路チップと受動部品のいずれかの接続端子への接続が該集積回路チップ部品と端子部形成面積同一型の集積回路チップ部品と集積回路チップと受動部品以外の接続端子に経由接続される配線を有することを特徴とするマルチチップモジュール。
8. 基盤又は配線基板上に、請求項１に記載の複数の集積回路チップ部品であって、集積回路チップ部品用のテスト端子を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態の集積回路チップ部品を用い、前記集積回路チップ部品を覆う保護層及び前記保護層中に前記集積回路チップ部品の端子に接続される配線及び同層の集積回路チップ部品を接続する水平配線及び層間を接続するビア配線の形成と、前記集積回路チップ部品の外側脇の保護層を上下導通した上下導体部であって下層側の集積回路チップ部品用のテスト端子と上層側の前記集積回路チップ部品用のテスト端子を電気的に接続するための上下導体部の形成によって１層のチップモジュールを造り、前記１層のチップモジュールの製造工程の繰り返しによって下層側の集積回路チップ部品用のテスト端子と上層側の集積回路チップ部品用のテスト端子を電気的に接続しながら積層し、前記集積回路チップ部品単位で行ったテスト合格後に３次元的に集積された集積回路チップ部品の電気的接続状態、集積チップ部品間配線の電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズの特性テストおよび配線の機能テストが前記テスト端子を介し実施可能となるように製造することを特徴とするマルチチップモジュールの製造方法。
9. 請求項１に記載の集積回路チップ部品であって、集積回路チップ部品用のテスト端子を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態の集積回路チップ部品を用い、を前記端子部を上に向けて基盤上の絶縁材下部保護層上に設置した後、前記下部保護層上に前記集積回路チップ部品を覆うように絶縁材の上部保護層を形成し、前記上部保護層に前記集積回路チップ部品の端子部に接続して前記上部保護層上に露出する内部側上下導体部を形成し、この後、次の集積回路チップ部品積層用の下部保護層の上面に前記内部側上下導体部に接続する拡張配線部を形成し、集積回路チップ部品を搭載の後、前記下部保護層の上に前記拡張配線部を覆う上部保護層を形成するとともに、前記上部保護層に前記拡張配線部に接続して前記上部保護層の上面側に達する外部側上下導体部を形成し、その後、前記外部側上下導体部の上部側に前記上部保護層の上面に位置する端子部と、前記集積回路チップ部品の外側脇の保護層を上下導通した上下導体部であって下層側の集積回路チップ部品用のテスト端子と上層側の前記集積回路チップ部品用のテスト端子を電気的に接続するための上下導体部を形成して１層のチップモジュールを造り、これを３次元的に積層し、前記集積回路チップ部品単位で行ったテスト合格後に３次元的に集積された集積回路チップ部品の電気的接続状態、集積回路チップ部品間配線の電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズの特性テストおよび配線の機能テストが前記テスト端子を介し実施可能となるように製造することを特徴とするマルチチップモジュールの製造方法。
10. 請求項１に記載の集積回路チップ部品であって、集積回路チップ部品用のテスト端子を介して必要要求を満たす、１００ＭＨｚ以上の高周波、機能、ＡＣ、パラメータ等の電気特性テスト及びバーンインテストに合格された状態の集積回路チップ部品を用い、配線基板上に形成された絶縁材下部保護層上に前記集積回路チップ部品の端子部を上に向けて設置した後、前記下部保護層に配線基板端子に連結するビア配線及び端子を形成し、さらに、前記集積回路チップ部品を覆うように絶縁材の上部保護層を形成し、前記上部保護層に前記下部保護層上端子に連結するビア配線及び前記上部保護層上に露出する端子を形成し、前記端子に前記集積回路チップ部品の端子部が接続される内部側上下導体部及び前記上部保護層の上面に前記内部側上下導体部に接続する拡張配線部を形成し、前記集積回路チップ部品の外側脇の保護層を上下導通した上下導体部であって下層側の集積回路チップ部品用のテスト端子と上層側の前記集積回路チップ部品用のテスト端子を電気的に接続するための上下導体部を形成して１層のチップモジュールを造り、これを３次元的に積層し、前記集積回路チップ部品単位で行ったテスト合格後に３次元的に集積された集積回路チップ部品の電気的接続状態、集積回路チップ部品間配線の電気抵抗、インピーダンス、インダクタンス、キャパシタンス、ノイズの特性テストおよび配線の機能テストが前記テスト端子を介し実施可能となるように製造するすることを特徴とするマルチチップモジュールの製造方法。
11. 前記下部保護層上に水平方向に並ぶ複数の集積回路チップ部品を配置するとともに、これら複数の集積回路チップ部品の前記拡張配線部どうしを水平方向に接続する水平配線を形成することを特徴とする請求項８〜１０のいずれかに記載のマルチチップモジュールの製造方法。
12. 請求項８〜１１のいずれかに記載の製造方法により、チップモジュールを複数得るとともに、これらのチップモジュールを積層し、上層側のチップモジュールの配線部と下層側のチップモジュールの配線部との接続は、最終的なチップモジュール内の任意のチップモジュールの任意の接続端子と該チップモジュール内の任意のチップモジュールの任意の接続端子又は該チップモジュールの外部端子とが該チップモジュール内の他のチップモジュールの任意の接続端子に接続することを選択して行うことを特徴とするマルチチップモジュールの製造方法。

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