JP4707446B2 - 半導体装置 - Google Patents

Description

本発明は半導体装置に係り、特に複数の半導体素子とそれらに必要な容量素子（コンデンサ）とを一つのパッケージ内に収容した半導体装置に関する。

電子機器に適用される電子回路基板にあっては、ＭＰＵ（Micro Processing Unit）などのロジック素子からなる制御用半導体素子が搭載され、当該制御用半導体素子は、記憶素子（メモリ）と協働して動作することが多い。すなわち、ロジック素子が搭載された回路基板（マザーボード）には、複数の記憶素子が搭載され、当該記憶素子内のデータをロジック素子により処理するシステムが構築される場合が多い。

複数個の記憶素子は、一つの基板に搭載されてＤＩＭＭ（Ｄｕａｌ Ｉｎｌｉｎｅ Ｍｅｍｏｒｙ Ｍｏｄｕｌｅ）のようなメモリモジュールとして構成され、当該メモリモジュールはマザーボード上に配設されたソケットに挿入されて搭載される。

ロジック素子が搭載された半導体装置とメモリモジュールとは、マザーボードを介してデータのやりとりを行なう。

メモリモジュールとロジック素子とを別個にマザーボードに搭載する場合、マザーボード上にメモリモジュールとロジック素子とを配置する領域を別個に設けることが必要である。また、メモリモジュールとロジック素子との間を接続する配線を、マザーボード上に形成する必要がある。このため、マザーボードを含めたシステム全体が大型化し、マザーボード内の配線が複雑化し、マザーボードの配線層数が増大してしまう。

そこで、ロジック素子と複数の記憶素子とにより構成されるシステムを一つのモジュールに組み込み、高集積化・小型形並びに処理の高速化を実現する半導体装置として、マルチチップモジュール（ＭＣＭ）が提案されている。当該ＭＣＭの構造として、例えば基板のほぼ中央にロジック素子を搭載し、その周囲に記憶素子のような周辺素子を複数個搭載したものが知られている。ロジック素子の周囲に配置された複数の周辺素子をロジック素子に接続する際には、各周辺素子とロジック素子との間の配線長を等しくしてインピーダンスの整合を図り、信号の入出力タイミングを調整する必要がある。

そこで、平面形状が四辺形（矩形）のロジック素子の各辺の近傍に周辺素子を配置し、ロジック素子のクロック信号出力端子から各周辺素子のクロック端子への配線長を等しくしてなるＭＣＭの構成が提案されている（例えば、特許文献１参照。）。

一方、上述のようなＭＣＭには、通常、ロジック素子及び周辺素子の各々に対して電源ノイズ低減用のデカップリングコンデンサが搭載される。一つの半導体素子（ロジック素子）とこれに必要な複数個の容量素子（周辺素子）を基板上に搭載してなる半導体装置が知られている。かかる半導体装置にあっては、基板のほぼ中央に半導体素子が搭載され、当該半導体素子を囲むように半導体素子の周囲に複数個の容量素子が配置される。したがって、基板上の配線は、半導体素子から周囲に放射状に延在する、いわゆるファンアウト型の配線となることが多い。

一方、基板の裏面にはハンダボール等により外部接続端子が配設され、当該半導体装置はマザーボード等の基板に搭載される。上記半導体装置は、図１に示されるような平面配置構造を有し、図２に示される断面構造を有する。図２は図１のII−II断面を示す。かかる構造に於いて、半導体素子１は基板２のほぼ中央に搭載され、半導体素子１の四辺の周囲に、容量素子３が搭載されている。容量素子３は、半導体素子１の電源ラインと接地ラインとの間に接続されてノイズ除去を行なうためのデカップリングコンデンサである。

図２に示すように、半導体素子１は基板２に対してフリップチップ実装され、容量素子３は基板２の電極に対してはんだ接続されている。また、半導体素子１の背面にはヒートスプレッダ４が搭載されている。（図１は、ヒートスプレッダ４を取り除いた状態を示す。）また、基板２の裏面には、外部接続端子を構成するハンダボール５が複数個配設されている。当該半導体装置は、当該ハンダボール５を介してマザーボード等に搭載される。

かかる半導体装置にあっては、図１に点線で示されるように、前記基板２の表面が半導体素子１の四辺から放射状に延在する領域に分割され、各領域に容量素子３が配置されると共に、半導体装置１とハンダボール５とを接続する配線は、領域内に於ける多層配線を介して放射状に配設される。

かかる構造にあっては、半導体素子１の周囲に容量素子３を配置しているため、基板２はその面積が大きくなってしまう。従って、ロジック素子の周囲に記憶素子などの周辺素子を配置してなるＭＣＭにおいては、ロジック素子と周辺素子との間にデカップリングコンデンサ搭載用の領域を設けることとなり、やはりＭＣＭ自体のサイズが大きくなってしまう。

そこで、半導体素子が搭載される基板において、半導体素子の直下の基板内に容量素子
などの周辺素子を埋め込むことにより、基板上における周辺素子の搭載領域を削減した半導体装置が提案されている（例えば、特許文献２参照。）。
特開２００１−１７７０４６号公報 特開２００５−１１８３７号公報

上述の特許文献１に記載された半導体装置にあっては、配線基板２に搭載されたロジック素子７の周囲に４個の記憶素子が配設され、当該４個のメモリ素子それぞれに対するロジック素子７からのクロック配線長を等長にする構成が開示されている。

近年は、電子機器に於けるデータの処理量が増加する一方当該データの処理の更なる高速化が求められており、この為一つのロジック素子に接続される記憶素子の大容量化、複数個化が図られる傾向にある。

一つのロジック素子に接続される記憶素子の個数を増やし、例えば一つのロジック素子に８個のメモリ素子を接続する場合、特許文献１に記載された配線構成では困難である。また、特許文献１に開示される技術にあっては、等長配線の対象がクロック信号配線であって、他の信号端子への配線については考慮されていない。

一方、特許文献２に開示される半導体装置にあっては、基板に搭載された一つの半導体素子の直下に容量素子を配設することが開示されているが、ロジック素子並びにその周囲に配設される記憶素子のそれぞれに対応する容量素子の配置については考慮されていない。また、通常、ＭＣＭの基板は多層基板であり、内部に配線が多層に施されているため、基板内に多数の周辺素子を埋め込むことは困難である。

本発明は上述の問題に鑑みなされたものであり、基板の一方の主面に搭載されたロジック素子等の半導体素子の周囲に複数個の記憶素子を配置して構成される半導体装置に於いて、より小面積の基板上にロジック素子、記憶素子などの半導体素子を効果的に高い集積度をもって搭載し得る構成を提供するものである。

また、本発明は、当該基板上に搭載されたロジック素子と記憶素子との間の信号の授受を、より高速に行うことができる配線構成を提供するものである。

更に、本発明は、前記ロジック素子に適用される容量素子並びに記憶素子に適用される容量素子を、当該ロジック素子及び記憶素子の配置・実装に制限を与えず、しかもそれぞれが対象となるロジック素子、記憶素子のより近傍に搭載・配置される構造を提供するものである。本発明は、かかる構成をもって、大容量記憶素子部を構成する複数個の記憶素子と、ロジック素子を小面積の基板上に高い実装密度をもって搭載・配置し、且つ当該ロジック素子と記憶素子との間の信号の授受が高速に行うことができる半導体装置を提供するものである。

上述の目的を達成するために、本発明によれば、基板と、前記基板の一方の主面に搭載された第一の半導体素子と、前記基板の一方の主面にあって、前記第一の半導体素子の周囲に搭載された複数個の記憶素子と、前記基板に配設され、前記第一の半導体素子と前記記憶素子とを電気的に接続する配線とを具備し、前記第一の半導体素子の周囲に於いて、当該第一の半導体素子の外周４辺の外側で各辺に平行して設定された４つの仮想領域のそれぞれに、前記記憶素子が２のｎ乗個（ｎは１以上の自然数）ずつ配設され、前記基板の他方の主面にあって、前記第一の半導体素子に対応する領域に凹部が配設され、当該凹部の中央部には前記第一の半導体素子に電気的に接続された複数の第一の容量素子が配設され、当該第一の容量素子の周囲には前記記憶素子に電気的に接続された複数の第二の容量素子が配設されてなることを特徴とする半導体装置が提供される。

本発明による半導体装置において、前記仮想領域のそれぞれに配設された記憶素子のアドレス端子と前記第一の半導体素子のアドレス制御端子とが互いに等長の配線により接続されることが好ましい。また、前記仮想領域のそれぞれに配設された記憶素子のコマンド入力端子と前記第一の半導体素子のコマンド出力端子とが互いに等長の配線により接続されることが好ましい。さらに、前記記憶素子は、アドレス入力端子、コマンド入力端子が、前記第一の半導体素子から遠い位置に置かれて配設されることとしてもよい。

以上のように、本発明によれば、一つの半導体素子と複数の記憶素子とを効率的に配置して終端抵抗素子を用いずに星型配線で接続することができ、プロセッサを含む機能的なメモリモジュールとして小型化された一つメモリシステムとした半導体装置を提供することができる。これにより、半導体装置が搭載されるマザーボード等の基板における配線を簡略化したり、基板の層数を削減したりすることができ、電子機器の基板の設計を簡略化してコスト削減に寄与する。

また、プロセッサとしての半導体素子とメモリとしての記憶素子との間の接続は、マザーボード等の基板配線を介さずに半導体装置の基板内の配線だけで達成できるので、配線長が非常に短くなり、半導体素子から記憶素子への書き込みや読み出しのアクセス時間が短縮される。したがって、高速データ転送により処理速度が向上し、スループットが向上する。

さらに、基板の裏面に凹部を設けてコンデンサ素子のような容量素子を搭載することで、基板の表側に搭載された半導体素子の直下に容量素子を配置することが可能となり、容量素子を半導体素子及び記憶素子に対して近接して配置することができる。凹部を設けることで、容量素子が外部接続端子より突出することを防止し、外部接続端子を介して半導体装置の実装を行なう際に容量素子は邪魔にならない。また、凹部を設けることにより、容量素子を半導体素子及び記憶素子により一層近接させることができる。

次に、本発明の実施の形態について図面を参照しながら説明する。

本発明の第１の実施形態による半導体装置１０を、図３及び図４に示す。図４は図３のＸ−Ｘ断面を示す。

半導体装置１０は、基板１１の一方の主面に搭載された半導体素子１２と、当該一方の主面上にあって前記半導体素子１２の周囲に配置された複数個の記憶素子（メモリ素子）１３を具備し、当該基板１１の他方の主面にあって前記半導体素子１２の直下に位置する領域に配置された凹部１４内に配置された容量素子（コンデンサ）１５Ａ，１５Ｂを具備し、更に基板１１の他方の主面にあって前記凹部１４の周囲には外部接続用端子１６を具備している。

前記基板１１は、ガラスエポキシなどからなる絶縁基板であり、内部に多層配線が形成されている。当該基板１１の一方の主面（表面）に搭載される半導体素子１２は、例えばＭＰＵ（Micro Processing Unit）或いは所謂ＡＳＩＣ(Application Specific Integrated Circuit, 特定用途向け集積回路)等のロジック素子であり、基板１１のほぼ中央の領域においてフリップチップ実装されている。

また、前記記憶素子１３は、例えばＤＲＡＭ（Dynamic Random Access Memory）、フラッシュメモリのような半導体記憶素子であり、半導体素子１２の周囲に近接して配置され、半導体素子１２と同様に基板１１にフリップチップ実装されている。当該記憶素子１３の端子は、基板１１内に配設された配線層を介して半導体素子１２の対応する端子に電気的に接続されている。記憶素子１３と半導体素子１２との間の信号の入出力は、基板１１の内部の配線を介して行なわれる。

一方、基板１１の他方の主面（裏面）に於いて、前記半導体素子１２に対応する対応する領域（直下の領域）に配設された凹部１４内には、複数個の容量素子（コンデンサ）１５Ａ，１５Ｂが搭載・固着されている。容量素子１５Ａは、半導体素子１２用の容量素子であり、容量素子１５Ｂは記憶素子１３用の容量素子である。凹部１４内に於ける容量素子１５Ａ，１５Ｂの配置構成については後述する。

更に、基板１１の他方の主面に於いて、前記凹部１４を除く領域には、外部接続端子となるハンダボール１６がアレイ状の配列で形成されており、前記半導体素子１２及び記憶素子１３の端子は基板１１中の配線層を介して対応するハンダボール１６に電気的に接続されている。

したがって、半導体装置１０が、ハンダボール１６を介してマザーボードに搭載・接続されると、ハンダボール１６（実際には溶融して再度固化したハンダボール）を介して半導体素子１２及び記憶素子１３に対する信号の入・出力、及び／或いは電源の供給が行なわれる。なお、半導体素子１２の背面には放熱板（ヒートスプレッダ）１７が取り付けられており、半導体素子１２の動作時に発生する熱を周囲に放出する。

このような構成を有する半導体装置１０においては、前記基板１１の第一の主面（表面）にあって、前記半導体素子１２の周囲の領域が、図３に示されるように４つの領域５１〜５４に分割され、各領域にはそれぞれ偶数個（本実施形態においては２個）の記憶素子１３が配置・搭載される。当該記憶素子１３の搭載・配設される領域を、（ｂ）〜（ｉ）に示す。

図３に示す構成にあっては、半導体素子１２が配置される矩形状の領域ａの一辺（第１の辺１２−１）に接する領域５１は、当該第１の辺１２−１に近接して平行に延在すると共に、第１の辺１２−１を挟む２辺（第２の辺１２−２及び第４の辺１２−４）のうち、第２の辺１２−２の延長線部分から第４の辺１２−４の方向に、当該第４の辺１２−４を越えて延在する。

同様に、半導体素子１２が配置される矩形状の領域ａの一辺（第２の辺１２−２）に接する領域５２は、当該第２の辺１２−２）に近接して平行に延在すると共に、第２の辺１２−２を挟む２辺（第１の辺１２−１及び第３の辺１２−３）のうち、第３の辺１２−３の延長線部分から第１の辺１２−１の方向に、当該第１の辺１２−１を越えて延在する。

前記矩形状の領域ａに於ける辺１２−３に接する領域５３、並びに辺１２−４に接する領域５４についても同様の配置とされている。なお、これら４つの領域の設定は物理的な分割ではなく、あくまで記憶素子１３の配置を目的として行なわれる仮想的な分割であり、従って領域５１〜５４は仮想領域である。

当該半導体装置１０において、各領域５１〜５４にはそれぞれ２個の記憶素子１３が搭載され（例えば、領域５１には、記憶素子１３の（ｂ），（ｃ）が搭載されている）、半導体装置１０全体としての記憶素子１３の数は、４×２＝８個となる。なお、本発明にかかる記憶素子１３の配置構成において、一つの領域に配置する記憶素子１３の数は２のｎ乗個であり、図３に示す例は２個とした場合の構成を示している。各領域５１〜５４に２のｎ乗個、即ち偶数個の記憶素子１３を搭載・配置する理由は、一つの領域内において２個の記憶素子１３を配設することにより記憶容量を増加させることにある。

また、当該２個の記憶素子を一対としていわゆる星型結線により半導体素子１２へ接続することにより、当該複数個の記憶素子１３のそれぞれと半導体素子１２とが実質的に等しい長さの配線（等長配線）により接続するためである。

前記図３に示す半導体素子１２及び記憶素子１３の配置において、当該記憶素子１３間並びに半導体素子１２との間の電気的接続構成を図５に模式的に示す。

同図において、領域５１に於ける２個の記憶素子１３（ｂ）及び（ｃ）は、それぞれ対応する電極端子間が領域５１内に於いて、配線１８−１により相互に接続される。

また、領域５１に隣接する領域５２における２個の記憶素子１３（ｄ）及び（ｅ）は、それぞれ対応する電極端子間が、領域５２内に於いて、配線１８−２により相互に接続される。そして、領域５１おける一対の記憶素子１３（ｂ）及び（ｃ）を接続する配線１８−１の中点Ｃ５と、領域５２における一対の記憶素子１３（ｄ）及び（ｅ）を接続する配線１８−２の中点Ｃ６とが配線１８−３により接続される。そして、配線１８−３の中点Ｃ７が配線１８−４により、半導体素子１２の所定の端子に電気的に接続される。このように、記憶素子１３（ｂ）〜（ｅ）の各々は、配線１８−１，１８−２，１８−３，１８−４により、半導体素子１２の対応する一つの端子に接続される。

かかる構成に於いて、一対の記憶素子１３（ｂ）及び（ｃ）を接続する配線１８−１と、他の一対の記憶素子１３（ｄ）及び（ｅ）を接続する配線１８−２とは実質的に等しい配線長とされる。また、配線１８−１と配線１８−３の一端との接続点Ｃ５は、配線１８−１の中点であり、従ってＣ５からみて配線１８−１の一端側の記憶素子１３（ｂ）の接続点Ｃ１までの距離ｌ_１と、配線１８−１の他端側の記憶素子１３（ｃ）の接続点Ｃ２までの距離ｌ_２とは、等しい長さに設定されている。

同様に、配線１８−２と配線１８−３の他端との接続点Ｃ６は、配線１８−２の中点であり、接続点Ｃ６からみて配線１８−２の一端側の記憶素子１３（ｄ）の接続点Ｃ３までの距離ｌ_３と、配線１８−２の他端側の記憶素子１３（ｅ）の接続点Ｃ４までの距離ｌ_４とは、等しい長さに設定されている。よって、配線長ｌ_１，ｌ_２，ｌ_３，ｌ_４は、実質的に等しく設定されている。

更に、配線１８−３と配線１８−４の一端との接続点Ｃ７は、配線１８−３の中点であり、接続点Ｃ７からみて配線１８−３の一端で配線１８−１との接続点Ｃ５までの距離Ｌ_１は、配線１８−３の他端で配線１８−２との接続点Ｃ６までの距離Ｌ_２と等しい長さに設定されている。そして、当該配線１８−４の他端は、半導体素子１２（ａ）の所定の端子に電気的に接続されている。

このような配線・接続構成は星型結線と称され、半導体素子１２（ａ）の所定の端子から、それに接続される複数個の記憶素子１３（ｂ）〜（ｅ）それぞれに至る配線長は等しい。従って、各記憶素子１３（ｂ）〜（ｅ）に対する配線のインピーダンスも等しくなり、半導体素子１２（ａ）への配線のインピーダンスを調整するための終端抵抗素子の設置は不要となる。

他の領域５３，５４に配設される記憶素子１３（ｆ）〜（ｉ）に対しても、同様の等長配線構成をもって、半導体素子１２（ａ）の対応する端子に接続される。従って、図５に示すように、全ての記憶素子１３（ｂ）〜（ｉ）に関して、半導体素子１２（ａ）に対して等長配線とすることができ、終端抵抗素子を省略しても半導体素子１２と記憶素子１３とを含む半導体装置１０を動作させることができる。

図５に示される接続構成にあっては、半導体素子１２内の機能ブロックと記憶素子１３の（ｂ）〜（ｅ）からなるユニットが一つの単位で動作し、また半導体素子１２内の他の機能ブロックと記憶素子１３の（ｆ）〜（ｉ）からなるユニットとが一つの単位で動作する。二つのユニットは、それぞれ個別に動作するが、勿論両ユニットが協働する場合もある。

尚、前述の如く、半導体素子１２（ａ）の第２の辺１２−２に接する領域５２は、第２の辺１２−２に近接して平行に延在すると共に、第２の辺１２−２を挟む２辺（第１の辺１２−１及び第３の辺１２−４）のうち、第３の辺１２−３の延長線から第１の辺１１−１の方向に、第１の辺１１−１を越えて延在する。すなわち領域５２は、領域５１を半導体装置１２に関して時計方向に９０度回転させた領域に相当する。領域５３及び領域５４も同様に９０度の回転対称を構成する。勿論、これらの領域５１〜５４について、図６に示すように、時計回り方向に延在させることとしてもよい。

本実施形態によれば、一つの基板上に一つの半導体素子１２と複数個（８個）の記憶素子１３とを効率的に配置している。一方、当該半導体素子１２と複数個の記憶素子１３間とを、星型結線をもって形成される等長配線を介して接続することにより、半導体素子１２内に終端抵抗を配設する必要を生じない。従って、当該半導体素子の大型化を招くことなく、当該半導体素子１２を含む機能的なメモリモジュールとして、より小型化されたメモリシステムとしての半導体装置１０を提供することができる。これにより、当該半導体装置１０が搭載されるマザーボード等の基板における配線を簡略化することができ、また当該基板の層数を削減することができ、電子機器の基板の設計を簡略化してコスト削減に寄与する。

また、ロジック素子としての半導体素子１２と記憶素子１３との間の電気的接続は、基板１１内の配線により行われるため、両者の間の配線長は非常に短く、半導体素子１１から記憶素子１３へのデータの書き込み、或いは読み出しに要するアクセス時間が大幅に短縮される。したがって、高速データ転送が可能となり、処理速度が向上してスループットが大幅に向上する。

次に、前期第１の実施形態による半導体装置の構成を、メモリモジュールに適用した例について説明する。当該メモリモジュールにあっては、半導体素子１２としてＡＳＩＣ素子を適用し、記憶素子１３として、ＳＤＲＡＭ（Synchronous ＤＲＡＭ，Synchronous
Dynamic Random Access Memory）を８個適用した。尚、本半導体装置の基板１１の平面外形寸法を標準的な４７．５ｍｍ×４７．５ｍｍとし、ＡＳＩＣ素子１２の平面外形寸法は１３．７２ｍｍ×１３．７２ｍｍである。

前述の如く、ＡＳＩＣ素子１２と複数個の記憶素子１３との間を等長配線をもって接続することにより、ＡＳＩＣ素子１２内に終端抵抗素子を配設する必要が無くなることから、当該ＡＳＩＣ素子１２の小型化が図れ、記憶素子１３を配置する領域をより広く設定することができる。

ここで、ＳＤＲＡＭ１３の端子配列の概要を図７に示す。 当該ＳＤＲＡＭは平面形状が長方形であって、その外形寸法は、１３．８ｍｍ×１１．３ｍｍである。

同図に示されるように、ＳＤＲＡＭ１３の端子配列は、アドレス入力端子（Ａ０〜Ａ１６）及びコマンド入力端子（／ＲＡＳ，／ＣＡＳ，／ＷＥ）が、長方形の一方の短辺側に配置され、その他の差動クロック入力端子（ＣＫ，／ＣＫ）、データ入出力端子（ＤＱ０〜ＤＱ１５）、差動データ・ストローブ端子（ＤＱＳ，／ＤＱＳ）、書き込みデータ・マスク端子（ＵＤＭ，ＬDM）等は反対側の短辺側に配置されている。

本実施態様にあっては、各メモリ素子１３のアドレス入力端子（Ａ０〜Ａ１６）及びコマンド入力端子（／ＲＡＳ，／ＣＡＳ，ＯＤＴ，ＣＫＥ，／ＣＳ）に関し、ＡＳＩＣ素子１２のアドレス出力端子、コマンド出力端子との間が等長配線により接続される構成とすることで、ＡＳＩＣ素子１２内に於いて終端抵抗素子が省略されている。また、本実施形態にあっては、当該ＳＤＲＡＭ１３は、前記アドレス入力端子（Ａ０〜Ａ１６）及びコマンド入力端子（／ＲＡＳ，／ＣＡＳ，ＯＤＴ，ＣＫＥ，／ＣＳ）が設けられた側が、半導体素子１２から遠くなるように、基板１１上に配置される。

従って、等長の差動配線が求められる差動クロック入力端子（ＣＫ，／ＣＫ）、データ入出力端子（ＤＱ０〜ＤＱ１５）、差動データ・ストローブ端子（LＤＱＳ，／LＤＱＳ）、（ＵＤＱＳ，／ＵＤＱＳ）、書き込みデータ・マスク端子（ＵＤＭ，ＬDM）等は、アドレス入力端子（Ａ０〜Ａ１６）及びコマンド入力端子（／ＲＡＳ，／ＣＡＳ，ＯＤＴ，ＣＫＥ，／ＣＳ）に対して、ＡＳＩＣ素子１２に近い側に位置する。

このようにＳＤＲＡＭ１３の端子配列を考慮して基板１１上へ配置することにより、ＡＳＩＣ１２とＳＤＲＡＭ１３の対応する端子間との配線を、より短い配線長をもって容易に形成することができる。しかも、かかる配置構成によれば、ＳＤＲＡＭ１３の一方の短辺がＡＳＩＣ素子１２の一辺と対向する。従って当該ＳＤＲＡＭ１３の長辺は、ＡＳＩＣ素子１２の前記一辺に対し直角方向に延在する。このため、当該ＳＤＲＡＭ１３の存在がＡＳＩＣ素子１２に対する横方向からの気流の流れを制限する恐れは殆ど無く、ＡＳＩＣ素子１２の放熱を妨げるものではない。

以下に、ＡＳＩＣ素子１２の所定の端子と、これに対応するＳＤＲＡＭ１３の端子との間を電気的に接続する配線の形態について説明する。

図８は、アドレス入力端子（Ａ０〜Ａ１６）及びコマンド入力端子（／ＲＡＳ，／ＣＡＳ，ＯＤＴ，ＣＫＥ，／ＣＳ）に関する配線を示す図である。

アドレス入力端子（Ａ０〜Ａ１６）及びコマンド入力端子（／ＲＡＳ，／ＣＡＳ，ＯＤＴ，ＣＫＥ，／ＣＳ）に関する配線トポロジーは、図９に示すモデルの如くであり、３０ｍｍ〜３５ｍｍの配線長（マンハッタン長）で、各端子までの配線長（マンハッタン長）が等しくなるように星型結線とした。この結果、ＡＳＩＣ素子内への終端抵抗素子の配設は省略される。

かかる配線長で１個のＡＳＩＣ素子と８個のＤＲＡＭとを一つの多層基板内の配線により接続し、動作試験を行なった結果、８個のＳＤＲＡＭを良好に動作させることができた。

データ入出力端子（ＤＱ０〜ＤＱ１５）、差動データ・ストローブ端子（ＬＤＱＳ，／ＬＤＱＳ），（ＵＤＱＳ，／ＵＤＱＳ）、書き込みデータ・マスク端子（ＵＤＭ，ＬＤＭ）に関する配線を図１０に示す。

データ入出力端子（ＤＱ０〜ＤＱ１５）、差動データ・ストローブ端子（ＬＤＱＳ，／ＬＤＱＳ）、（ＵＤＱＳ，／ＵＤＱＳ）書き込みデータ・マスク端子（ＵＤＭ，ＬＤＭ）に関する配線トポロジーは、図１１に示すモデルの如くであり、５〜３０ｍｍの配線長（マンハッタン長）で、ＤＲＡＭ側に終端抵抗素子を設けて配線インピーダンスを調節した。

また、差動クロック入力端子（ＣＫ，／ＣＫ）に関する配線を図１２に示す。差動クロック入力端子（ＣＫ，／ＣＫ）に関する配線トポロジーは、図１３に示すモデルの如くであり、１５ｍｍ〜２５ｍｍの配線長（マンハッタン長）で、差動対の一方に対してＡＳＩＣ素子側に終端抵抗素子を設けて配線インピーダンスが等しくなるように調節した。

一方、半導体装置に搭載される各半導体素子の電源ライン及び接地ラインには、ノイズ低減のためにデカップリングコンデンサと称される容量素子を接続する必要がある。本実施態様にあっては、図４に示すように、基板１１の他方の主面（裏面）にあって、前記半導体素子１２の直下に位置して設けられた凹部１４内に、チップ状の容量素子１５Ａ，１５Ｂが配設される。

当該容量素子１５は、凹部１４内に於いて基板１１の表面に導出された半導体素子用電源配線層と接地配線層（いずれも図示せず）との間に接続される。当該容量素子１５は、接続される半導体素子及び記憶素子の電極に対してできるだけ短い距離をもって電気的に接続される必要があり、従って当該半導体素子に対してより近い位置に配置することが望ましい。

本実施態様に於いては、かかる凹部１４の平面寸法を、前記半導体素子１２の平面寸法よりも大なる寸法をもって形成している。上述の如く、半導体素子１２をＡＳＩＣ素子とした場合、当該ＡＳＩＣ素子の外形寸法が１３．７２ｍｍ×１３．７２ｍｍであるのに対し、凹部１４の開口寸法を２０．５ｍｍ×２０．５ｍｍとしている。

かかる凹部１４内に搭載される複数個の容量素子１５は、図１４に示されるように、接続される半導体素子により近接するよう、その配置が選択される。即ち、半導体素子１２に接続される容量素子１５Ａは、当該半導体素子１２の直下に位置して配置され、一方記憶素子１３に対応する容量素子１５Ｂは、容量素子１５Ａの周囲即ち当該凹部１４の開口周縁部の近傍に配設される。容量素子１５Ａの個数は、半導体素子１２の有する機能ブロックの数に対応してその数が決定され、一方容量素子１５Ｂは搭載される記憶素子１３の個数に対応して決定される。

容量素子１５Ａは、当該凹部１４内にあって且つ半導体素子１２の直下に位置することにより、当該半導体素子１２との間の距離が小とされ、一方容量素子１５Ｂも当該凹部１４内にあって且つ凹部１４の開口周縁部に近接して配置されることにより、対応する記憶素子１３との間の距離がより小とされている。

基板１１の厚さに対し、凹部１４の深さをより深くすれば、半導体素子１２或いは記憶素子１３と、容量素子１５との間の距離を減じることはできるが、容量素子の高さ(厚さ)、基板１１の機械的強度、並びに配線間容量などを考慮して当該凹部１４の深さは決定される。かかる凹部１４の深さを、収容される容量素子１５の高さ（厚さ）よりも大とすることにより、当該容量素子１５は基板１１の他方の主面（裏面）より突出しない。従って、当該基板１１の他方の主面に配設される外部接続端子１６の高さを選択する際にも制限を生ぜず、当該外部接続端子１６をハンダボールにより構成する際、その寸法（高さ・径）及び配置するピッチの選択に影響を与えない。

次に、本発明の第２の実施形態による半導体装置について説明する。

本発明の第２実施形態による半導体装置は、第１実施態様に於ける半導体装置１０と同様に、記憶素子１３を星型接続により接続するものであるが、半導体素子１２に於ける記憶素子接続用端子が４個であって、かかる４個の端子それぞれに記憶素子１３を４個接続して構成される。即ち、記憶素子１３は計１６個が適用され、また当該記憶素子接続用端子は、半導体素子１２の４辺それぞれの近傍に配設される。

なお、本実施形態による半導体装置の断面構造は、前記図４に示した断面構造と同様の構成となるため図示することを省略する。

図１５は、１６個の記憶素子１３を配置する際の領域の構成を示す。基板１１上の領域は、前記第１の実施形態と同様に、半導体素子１２の周囲に於いて４つの領域５１〜５４に分割され、各領域内にそれぞれ４個の記憶素子１３が配置される。すなわち本実施形態にあっては、ｎ＝２であり、２^２＝４個のメモリ素子が各領域に配置され、半導体装置全体の記憶素子１３の数は、４×２^２＝１６個となっている。

本実施形態にあっては、各領域内の４個の記憶素子１３は、当該４個の記憶素子１３が星型接続されて一つのモジュールとされている。当該モジュールは半導体素子１２に設けられた制御端子に接続されて、一つのユニットを構成している。当該制御端子は半導体素子１２に於ける機能ブロックに対応して設けられている。従って、本実施態様にあっては、機能プロックとこれに対応する記憶素子とからなるユニットが４個形成されている。これらのユニットとは個別に動作するが、勿論複数のユニットが協働する場合もある。

図１６は、本実施形態における配線接続構成を模式的に示す。領域５１に配設された４個の記憶素子１３（ｂ）〜(ｅ)は、星型接続により半導体素子１２の一つの端子に対して等長配線をもって接続されている。他の３つの領域５２〜５４においても同様に４個の記憶素子１３は半導体素子１２の対応する端子に対して等長配線をもって接続される。

図１６に示される接続構成にあっては、半導体素子１２内の第一の機能ブロックと記憶素子１３の（ｂ）〜（ｅ）からなるユニットが一つの単位で動作し、また半導体素子１２内の第二の機能ブロックと記憶素子１３の（ｆ）〜（ｉ）からなるユニットとが一つの単位で動作する。また、半導体素子１２内の第三の機能ブロックと記憶素子１３の（ｊ）〜（ｍ）からなるユニットが一つの単位で動作し、更に半導体素子１２内の第四の機能ブロックと記憶素子１３の（ｎ）〜（ｑ）からなるユニットとが一つの単位で動作する。４個のユニットは、それぞれ個別に動作するが、勿論複数のユニットが協働する場合もある。なお、各領域５１〜５４を、図１５に示すように半導体素子１２を中心に時計回り方向に延在させる構成に限らず、図１７に示すように反時計回り方向に延在させることとしてもよい。

このように、一つの基板１１上に一つの半導体素子１２と複数個（１６個）の記憶素子１３とを効率的に配置している。一方、当該半導体素子１２と複数個（１６個）の記憶素子１３とを、星型接続をもって形成される等長配線を介して接続することにより、半導体素子１２内に終端抵抗素子を配設する必要を生じない。従って、半導体素子１２の大型化を招くことなく、当該半導体素子１２を含む機能的なメモリモジュールとして、より小型化されたメモリシステムとしての半導体装置１０を提供することができる。これにより、当該半導体装置１０が搭載されるマザーボード等の基板における配線の簡略化することができ、また当該基板の層数を削減することができ、電子機器の基板の設計を簡略化してコスト削減を図ることができる。

また、ロジック素子としての半導体素子１２と記憶素子１３との間の電気的接続は、基板１１内の配線により行われるため、両者の間の配線長は非常に短く、半導体素子１１から記憶素子１３へのデータの書き込み、或いは読み出しに要するアクセス時間が大幅に短縮される。したがって、高速データ転送が可能となり、処理速度が向上してスループットが大幅に向上する。

なお、本実施形態においても、基板１１の他方の周面（裏側）に凹部１４を形成し、半導体素子１２と記憶素子１３の各々に必要なコンデンサ素子１５Ａ，１５Ｂを凹部１４内に配置する。

また、図１５及び図１７に示す例では、一つの領域内に４個の記憶素子１３を並べて配置したが、互いに対となる２個の記憶素子１３を積層して配置することもできる。

図１８は２個の記憶素子１３を積層して配置してなる半導体装置を示す。１３Ａはかかる半導体素子１３の積層体を示す。図１８において、前記図４に示す構成部品と同等な部品には同じ符号を付し、その説明は省略する。

各領域５１〜５４において、互いに対になる記憶素子１３は積層されるため、図１９或いは図２０に示すように、例えば一つの領域５１に於いて、２個の記憶素子１３の積層体１３Ａを、２個並べて搭載した構成となる。なお積層した２個の記憶素子１３には、分岐点から等長配線されて接続された共通の端子が設けられている。

尚、前記図１５〜図１７、図１９，図２０に示す実施態様にあっては、基板１１の一方の主面上に於ける四つの領域５１〜５４には、それぞれ４個の記憶素子が配置され、これを一モジュールとして半導体素子１２の機能ブロックの一つに接続しているが、図２１並びに図２２に示されるように、二つのモジュール即ち８個の容量素子を等長配線により接続してこれを半導体素子１２の機能ブロックに接続することも勿論かのである。かかる構成によれば、一つの機能ブロックが扱うことのできる記憶素子の数、従って記憶容量が倍増し、当該機能プロックの処理速度が大きく向上して、スループットを大幅に向上することができる。

このように本発明の実施形態において、記憶素子１３全てを等長配線とすることができるのは、基板１１の一方の主面に搭載された半導体素子１２の周囲において、当該半導体素子１２の各辺に平行に延在する４つの領域を設定し、各領域にそれぞれ偶数個（又は２^ｎ個）の記憶素子１３を配置するという構成としたことによる。

これにより、各領域内に於いて記憶素子１３の対を構成し、対の記憶素子１３の間に配線を形成することで、記憶素子１３のコマンド端子及びアドレス端子を等長配線で半導体素子１２の端子に接続することができ、終端抵抗素子を省略して半導体素子１２を小型化することができる。

さらに、半導体素子１２と記憶素子１３の各々に必要な容量素子１５Ａ，１５Ｂを基板１１の裏側に形成した凹部１４に収容して配置したため、基板１１の表面側に容量素子１３を搭載する必要がなくなり、基板１１の表面の全領域を半導体素子１２及び記憶素子１３の搭載のために有効に利用することができる。従って、基板１１の平面形状寸法、すなわち半導体装置の外形寸法をより小型化することができる。

また、半導体素子１２は基板１１に対してフリップチップ実装されるため、当該半導体素子１２の背面に放熱板１７を取り付けることにより当該半導体素子１１に於ける発熱を効率的に放出することができる。

更に、前記半導体素子１２、記憶素子１３を基板１１にフリップチップ実装する際のハンダ材、ならびにハンダボール１６用はんだ材として、所謂鉛フリーハンダを適用することに何ら問題は無い。

以上の如く、本明細書は以下の発明を開示する。

(付記１）
基板と、
前記基板の一方の主面に搭載された第一の半導体素子と、
前記基板の一方の主面にあって、前記第一の半導体素子の周囲に搭載された複数個の記憶素子と、
前記基板に配設され、前記第一の半導体素子と前記記憶素子とを電気的に接続する配線とを具備し、
前記第一の半導体素子の周囲に於いて、当該第一の半導体素子の外周辺に平行して設定された仮想領域のそれぞれに、前記記憶素子が２のｎ乗個（ｎは１以上の自然数）を単位として配設されてなることを特徴とする半導体装置。

（付記２）
付記１記載の半導体装置であって、
前記仮想領域のそれぞれに配設された記憶素子のアドレス端子と前記第一の半導体素子のアドレス制御端子とが互いに等長の配線により接続されてなることを特徴とする半導体装置。

（付記３）
付記１記載の半導体装置であって、
前記仮想領域のそれぞれに配設された記憶素子のコマンド入力端子と前記第一の半導体素子のコマンド出力端子とが互いに等長の配線により接続されてなることを特徴とする半導体装置。

（付記４）
付記１乃至３記載の半導体装置であって、
前記記憶素子は、アドレス入力端子、コマンド入力端子が、前記第一の半導体素子から遠い位置に置かれて配設されてなることを特徴とする半導体装置。

（付記５）
付記１記載の半導体装置であって、
一つの仮想領域内に配設された２のｎ乗個の記憶素子は、前記第一の半導体素子との間を、互いに等長の配線により接続されてなることを特徴とする半導体装置。

（付記６）
付記１記載の半導体装置であって、
異なる仮想領域に配設された記憶素子は、前記第一の半導体素子との間を、互いに等長の配線により接続されてなることを特徴とする半導体装置。

（付記７）
付記１記載の半導体装置であって、
単位となる２のｎ乗個の記憶素子間に於いて対応するアドレス端子のそれぞれと、前記第一の半導体素子のアドレス制御端子との間が、互いに等長の配線により接続されてなる
ことを特徴とする半導体装置。

（付記８）
付記１記載の半導体装置であって、
単位となる２のｎ乗個の記憶素子間に於いて対応するコマンド入力端子のそれぞれと、前記第一の半導体素子のコマンド出力端子との間が、互いに等長の配線により接続されてなることを特徴とする半導体装置。

（付記９）
付記１記載の半導体装置であって、
異なる仮想領域に配設された記憶素子間に於いて対応するアドレス端子のそれぞれと、前記第一の半導体素子のアドレス制御端子との間が、互いに等長の配線により接続されてなることを特徴とする半導体装置。

（付記１０）
付記１記載の半導体装置であって、
異なる仮想領域に配設された記憶素子間に於いて対応するコマンド入力端子のそれぞれと、前記第一の半導体素子のコマンド出力端子との間が、互いに等長の配線により接続されてなることを特徴とする半導体装置。

（付記１１）
基板と、
前記基板の一方の主面に搭載された第一の半導体素子と、
前記基板の一方の主面にあって、前記第一の半導体素子の周囲に搭載された複数個の記憶素子と、
前記基板に配設され、前記第一の半導体素子と前記記憶素子とを電気的に接続する配線とを具備し、
前記基板の他方の主面にあって、前記第一の半導体素子に対応する領域に凹部が配設され、
当該凹部の中央部には前記第一の半導体素子に電気的に接続された複数の第一の容量素子が配設され、
当該第一の容量素子の周囲には前記記憶素子に電気的に接続された複数の第二の容量素子が配設されてなることを特徴とする半導体装置。

従来の半導体装置の一例を示す平面図である。 図１のII−II線に沿った断面図である。 本発明の第１の実施形態に於いての、基板上における半導体素子及び記憶素子を配置する領域を示す図である。 本発明の第１の実施形態による半導体装置の断面図である。 図３における半導体素子と記憶素子との接続構成を示す図である。 基板上における半導体素子及び記憶素子を配置する領域を示す図である。 ＤＲＡＭの端子配列を示す図である。 アドレス入力端子及びコマンド入力端子に関する配線を示す図である。 アドレス入力端子及びコマンド入力端子に関する配線トポロジーを示す図である。 データ入出力端子、差動データ・ストローブ端子、書き込みデータ・マスク端子に関する配線を示す図である。 データ入出力端子、差動データ・ストローブ端子、書き込みデータ・マスク端子に関する配線トポロジーを示す図である。 差動クロック入力端子に関する配線を示す図である。 差動クロック入力端子に関する配線トポロジーを示す図である。 図３に示す半導体装置の裏面を示す平面図である。 本発明の第２の実施形態による半導体装置において、１６個の記憶素子を配置するための領域を示す図である。 図１５に示す半導体素子と記憶素子との配線構成を示す模式図である。 本発明の第２の実施形態による半導体装置において、１６個の記憶素子を配置するための領域を示す図である。 積層した記憶素子を有する半導体装置の断面図である。 図１８に示す半導体装置において半導体素子と記憶素子を配置する領域を示す図である。 図１８に示す半導体装置において半導体素子と記憶素子を配置する領域を示す図である。 本発明の第２の実施形態による半導体装置において、１６個の記憶素子の異なる接続構成を、その配置と共に示す図である。 図２１に示す半導体装置において半導体素子と記憶素子との配線構成を示す模式図である。

符号の説明

１ 半導体素子
２ 領域
３ 容量素子
４ ヒートスプレッダ
５ ハンダボール
１０ 半導体装置
１１ 基板
１２ 半導体素子
１２−１ 第１の辺
１２−２ 第２の辺
１２−３ 第３の辺
１２−４ 第４の辺
１３ 記憶素子
１３Ａ 記憶素子１３の積層体
１４ 凹部
１５Ａ，１５Ｂ 容量素子
１６ ハンダボール
１７ 放熱板
１８−１，１８−２，１８−３，１８−４ 配線
５１，５２，５３，５４ 基板１１上の領域

Claims (4)

1. 基板と、
   前記基板の一方の主面に搭載された第一の半導体素子と、
   前記基板の一方の主面にあって、前記第一の半導体素子の周囲に搭載された複数個の記憶素子と、
   前記基板に配設され、前記第一の半導体素子と前記記憶素子とを電気的に接続する配線とを具備し、
   前記第一の半導体素子の周囲に於いて、当該第一の半導体素子の外周４辺の外側で各辺に平行して設定された４つの仮想領域のそれぞれに、前記記憶素子が２のｎ乗個（ｎは１以上の自然数）ずつ配設され、
   前記基板の他方の主面にあって、前記第一の半導体素子に対応する領域に凹部が配設され、
   当該凹部の中央部には前記第一の半導体素子に電気的に接続された複数の第一の容量素子が配設され、
   当該第一の容量素子の周囲には前記記憶素子に電気的に接続された複数の第二の容量素子が配設されてなることを特徴とする半導体装置。
2. 請求項１記載の半導体装置であって、
   前記仮想領域のそれぞれに配設された記憶素子のアドレス端子と前記第一の半導体素子のアドレス制御端子とが互いに等長の配線により接続されてなることを特徴とする半導体装置。
3. 請求項１記載の半導体装置であって、
   前記仮想領域のそれぞれに配設された記憶素子のコマンド入力端子と前記第一の半導体素子のコマンド出力端子とが互いに等長の配線により接続されてなることを特徴とする半導体装置。
4. 請求項１乃至３記載の半導体装置であって、
   前記記憶素子は、アドレス入力端子、コマンド入力端子が、前記第一の半導体素子から遠い位置に置かれて配設されてなることを特徴とする半導体装置。

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