JP4710658B2

JP4710658B2 - Waveform generating apparatus, waveform generating method, and liquid ejection apparatus

Info

Publication number: JP4710658B2
Application number: JP2006059778A
Authority: JP
Inventors: 康彦小杉
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2006-03-06
Filing date: 2006-03-06
Publication date: 2011-06-29
Anticipated expiration: 2026-03-06
Also published as: JP2007237463A

Description

本発明は、波形生成装置、波形生成方法、及び液体吐出装置に関する。 The present invention relates to a waveform generation device, a waveform generation method, and a liquid ejection device.

２つの駆動信号の生成部によって異なる駆動信号が同時に生成され、これらの異なる駆動信号のうちの一つを選択的に使用する装置がある。例えば駆動信号をアクチュエータに印加して液体滴を吐出させる液体吐出装置などである。液体吐出装置などにおいて、これら２種類の駆動信号は、複数のアクチュエータが液体滴を吐出できるように電力増幅されている。２つの駆動信号は同時に生成されるので、２つの電力増幅部が並行して２つの駆動信号を電力増幅している。
特許３２２３８９１号公報 There is an apparatus in which different drive signals are simultaneously generated by two drive signal generation units, and one of these different drive signals is selectively used. For example, a liquid ejection apparatus that ejects liquid droplets by applying a drive signal to an actuator. In a liquid ejection apparatus or the like, these two types of drive signals are amplified in power so that a plurality of actuators can eject liquid droplets. Since the two drive signals are generated simultaneously, the two power amplification units amplify the power of the two drive signals in parallel.
Japanese Patent No. 3223891

ところで、２種類の駆動信号の形状はお互いに異なるものである。よって、駆動信号の形状によっては、一方の電力増幅部が他方の電力増幅部よりも多く発熱するなど、偏った発熱を生じさせてしまうことがあった。
一方の電力増幅部に偏った発熱を生じる場合には、発熱量の大きい電力増幅部に大きな放熱板を取り付けなければならないことになり、装置全体の大型化を招くという問題がある。このような場合、増幅する駆動信号を２つの電力増幅部間で入れ替えることで、平均的に電力増幅部の発熱量を均等になるようにすることができる。そのためには、１つの波形生成装置が複数の種類の駆動信号を切り替えて生成することができるようにする必要がある。 By the way, the shapes of the two types of drive signals are different from each other. Therefore, depending on the shape of the drive signal, one power amplification unit may generate more heat than the other power amplification unit, which may cause uneven heat generation.
When uneven heat generation occurs in one of the power amplification units, a large heat radiating plate must be attached to the power amplification unit that generates a large amount of heat, resulting in a problem of increasing the size of the entire apparatus. In such a case, by replacing the drive signal to be amplified between the two power amplification units, the amount of heat generated by the power amplification unit can be made uniform on average. For this purpose, it is necessary for one waveform generation device to be able to switch and generate a plurality of types of drive signals.

本発明は、このような事情に鑑みてなされたものであり、複数の駆動信号を入れ替えて生成することができる波形生成装置を提供することを目的とする。 This invention is made | formed in view of such a situation, and it aims at providing the waveform generation apparatus which can replace | exchange and generate | occur | produce several drive signals.

上記目的を達成するための主たる発明は、
第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する波形出力部と、
前記信号を出力する信号出力部であって、前記波形出力部が出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更する信号出力部と、
を備える波形生成装置。 The main invention for achieving the above object is:
A data output unit that repeatedly outputs first waveform data for generating a first waveform and repeatedly outputs second waveform data for generating a second waveform, after outputting the first waveform data The second waveform data is output before the next first waveform data is output, and the first waveform data is output from the output of the second waveform data to the output of the next second waveform data. A data output unit for outputting
In response to a signal indicating the capture timing, either the first waveform data or the second waveform data output from the data output unit is captured, and when the first waveform data is captured, the first waveform is output. A waveform output unit that outputs the second waveform when the second waveform data is captured;
A signal output unit for outputting the signal, the signal output unit changing the capture timing when the waveform output from the waveform output unit is changed from the first waveform to the second waveform;
A waveform generation apparatus comprising:

本発明の他の特徴については、本明細書及び添付図面の記載により明らかにする。 Other features of the present invention will become apparent from the description of this specification and the accompanying drawings.

＝＝＝開示の概要＝＝＝
本明細書及び添付図面の記載により、少なくとも、以下の事項が明らかとなる。 === Summary of disclosure ===
At least the following matters will become clear from the description of the present specification and the accompanying drawings.

第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する波形出力部と、
前記信号を出力する信号出力部であって、前記波形出力部が出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更する信号出力部と、
を備える波形生成装置。
このような構成にすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に波形出力部が出力する波形を第１波形から第２波形へと変更することができる。 A data output unit that repeatedly outputs first waveform data for generating a first waveform and repeatedly outputs second waveform data for generating a second waveform, after outputting the first waveform data The second waveform data is output before the next first waveform data is output, and the first waveform data is output from the output of the second waveform data to the output of the next second waveform data. A data output unit for outputting
In response to a signal indicating the capture timing, either the first waveform data or the second waveform data output from the data output unit is captured, and when the first waveform data is captured, the first waveform is output. A waveform output unit that outputs the second waveform when the second waveform data is captured;
A signal output unit for outputting the signal, the signal output unit changing the capture timing when the waveform output from the waveform output unit is changed from the first waveform to the second waveform;
A waveform generation apparatus comprising:
By adopting such a configuration, the timing of capturing the first waveform data and the second waveform data that are alternately output is changed, and the waveform output by the waveform output unit is easily changed from the first waveform to the second waveform. Can be changed.

かかる波形生成装置であって、前記データ出力部は、前記第１波形データを所定の周期で繰り返し出力するとともに第２波形データを前記所定の周期で繰り返し出力し、前記信号出力部は、前記所定の周期で前記取り込みタイミングを示す前記信号を出力することが望ましい。また、前記信号出力部が前記取り込みタイミングを変更する時期は、前記第１波形及び前記第２波形が一定電圧の維持しているときであることが望ましい。また、前記データ出力部は、前記第１波形データを記憶する記憶部と、前記第２波形データを記憶する記憶部とを含むことが望ましい。また、前記取り込みタイミングとは別の取り込みタイミングを示す別の信号に応じて、前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する、前記波形出力部とは別の波形出力部を、さらに備えることが望ましい。また、前記信号出力部は、２つの前記波形出力部に対するそれぞれの前記信号の前記取り込みタイミングをそれぞれ変更し、互いの前記波形出力部が生成する波形を入れ替えることが望ましい。また、前記第１波形及び前記第２波形のいずれか一方の波形が印加されることで液体滴を出力する液体吐出部と、前記第１波形を前記液体吐出部に印加する時期を規定する第１制御信号と、前記第２波形を前記液体吐出部に印加する時期を規定する第２制御信号と、を出力する制御信号出力部と、前記第１制御信号及び前記第２制御信号のいずれか一方の制御信号に基づいて、前記波形生成部からの出力の前記液体吐出部への印加を制御する第１スイッチと、前記第１制御信号及び前記第２制御信号のうち前記第１スイッチを制御していない方の制御信号に基づいて、前記別の波形生成部からの出力の前記液体吐出部への印加を制御する第２スイッチと、前記波形生成部と前記別の波形生成部が生成する波形が入れ替えられるとき、前記第１スイッチを制御していた制御信号と前記第２スイッチを制御していた制御信号とを入れ替える入れ替え部と、をさらに備えることが望ましい。
このような構成にすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に波形出力部が出力する波形を第１波形から第２波形へと変更することができる。 In this waveform generation device, the data output unit repeatedly outputs the first waveform data at a predetermined cycle and repeatedly outputs second waveform data at the predetermined cycle, and the signal output unit It is desirable to output the signal indicating the capture timing with a period of. In addition, it is preferable that the timing when the signal output unit changes the capturing timing is when the first waveform and the second waveform are maintained at a constant voltage. The data output unit preferably includes a storage unit that stores the first waveform data and a storage unit that stores the second waveform data. Further, either one of the first waveform data and the second waveform data is captured according to another signal indicating a capture timing different from the capture timing, and when the first waveform data is captured, the first waveform data is captured. It is desirable to further include a waveform output unit different from the waveform output unit that outputs a waveform and outputs the second waveform when the second waveform data is captured. In addition, it is preferable that the signal output unit changes the capture timing of each of the signals for the two waveform output units, and replaces the waveforms generated by the waveform output units. In addition, a liquid ejecting unit that outputs a liquid droplet by applying one of the first waveform and the second waveform, and a timing for applying the first waveform to the liquid ejecting unit are defined. One of the first control signal and the second control signal; a control signal output unit that outputs a first control signal; and a second control signal that defines a timing at which the second waveform is applied to the liquid ejection unit. Based on one control signal, a first switch that controls application of the output from the waveform generation unit to the liquid ejection unit, and the first switch of the first control signal and the second control signal is controlled. A second switch that controls application of the output from the other waveform generation unit to the liquid ejection unit, the waveform generation unit, and the other waveform generation unit, based on the control signal that is not performed When the waveforms are switched, the first A replacement unit to replace a control signal for the control signal that controlled the switches and controlled the second switch further comprises desirably a.
By adopting such a configuration, the timing of capturing the first waveform data and the second waveform data that are alternately output is changed, and the waveform output by the waveform output unit is easily changed from the first waveform to the second waveform. Can be changed.

第１波形を生成するための第１波形データを所定の周期で繰り返し出力するとともに第２波形を生成するための第２波形データを前記所定の周期で繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
前記所定の周期で取り込みタイミングを示す第１信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第１波形出力部と、
前記所定の周期で取り込みタイミングを示す第２信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第２波形出力部と、
前記第１信号と第２信号を出力する信号出力部であって、前記第１波形出力部が出力する波形を前記第１波形から前記第２波形へと変更し、前記第２波形出力部が出力する波形を前記第２波形から前記第１波形へと変更するときに、前記第１信号が示す取り込みタイミングと前記第２信号が示す取り込みタイミングとを入れ替える信号出力部と、
を備える波形生成装置。
このような構成にすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に第１波形出力部が出力する波形を第１波形から第２波形へと変更し、第２波形出力部が出力する波形を第２波形から第１波形へと変更することができる。 A data output unit for repeatedly outputting first waveform data for generating a first waveform at a predetermined cycle and repeatedly outputting second waveform data for generating a second waveform at the predetermined cycle, The second waveform data is output between the output of the first waveform data and the output of the next first waveform data, and the second waveform data is output after the second waveform data is output. A data output unit for outputting the first waveform data until
In response to the first signal indicating the capture timing at the predetermined period, either the first waveform data or the second waveform data output from the data output unit is captured, and the first waveform data is captured. A first waveform output unit that sometimes outputs the first waveform and outputs the second waveform when the second waveform data is captured;
In response to the second signal indicating the capture timing at the predetermined period, either the first waveform data or the second waveform data output from the data output unit is captured, and the first waveform data is captured. A second waveform output unit that sometimes outputs the first waveform and outputs the second waveform when the second waveform data is captured;
A signal output unit that outputs the first signal and the second signal, wherein the waveform output from the first waveform output unit is changed from the first waveform to the second waveform, and the second waveform output unit A signal output unit for switching the capture timing indicated by the first signal and the capture timing indicated by the second signal when the waveform to be output is changed from the second waveform to the first waveform;
A waveform generation apparatus comprising:
By adopting such a configuration, the timing at which the first waveform data and the second waveform data that are alternately output are taken in is changed, and the waveform that the first waveform output unit easily outputs is changed from the first waveform to the second waveform. The waveform output from the second waveform output unit can be changed from the second waveform to the first waveform.

第１波形を生成するための第１波形データを繰り返し出力するとともに第２波形を生成するための第２波形データを繰り返し出力するステップであって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するステップと、
取り込みタイミングを示す信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力するステップと、
出力する波形を前記第１波形から前記第２波形へと変更するときに、前記取り込みタイミングを変更するステップと、
を含む波形生成方法。
このようにすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に波形出力部が出力する波形を第１波形から第２波形へと変更することができる。 A step of repeatedly outputting first waveform data for generating a first waveform and repeatedly outputting second waveform data for generating a second waveform, wherein after the output of the first waveform data, the next The second waveform data is output before the first waveform data is output, and the first waveform data is output after the second waveform data is output until the next second waveform data is output. And steps to
In response to a signal indicating the capture timing, either the first waveform data or the second waveform data output from the data output unit is captured, and when the first waveform data is captured, the first waveform is output. And outputting the second waveform when the second waveform data is captured;
Changing the capture timing when changing the waveform to be output from the first waveform to the second waveform;
A waveform generation method including:
In this way, the timing for capturing the first waveform data and the second waveform data that are alternately output is changed, and the waveform output by the waveform output unit is easily changed from the first waveform to the second waveform. be able to.

第１波形を生成するための第１波形データを所定の周期で繰り返し出力するとともに第２波形を生成するための第２波形データを前記所定の周期で繰り返し出力するデータ出力部であって、前記第１波形データを出力してから次の第１波形データを出力するまでの間に前記第２波形データを出力し、前記第２波形データを出力してから次の第２波形データを出力するまでの間に前記第１波形データを出力するデータ出力部と、
前記所定の周期で取り込みタイミングを示す第１信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第１波形出力部と、
前記所定の周期で取り込みタイミングを示す第２信号に応じて、前記データ出力部から出力される前記第１波形データ及び前記第２波形データのいずれか一方を取り込み、前記第１波形データを取り込んだときには前記第１波形を出力し、前記第２波形データを取り込んだときには前記第２波形を出力する第２波形出力部と、
前記第１信号と第２信号を出力する信号出力部であって、前記第１波形出力部が出力する波形を前記第１波形から前記第２波形へと変更し、前記第２波形出力部が出力する波形を前記第２波形から前記第１波形へと変更するときに、前記第１信号が示す取り込みタイミングと前記第２信号が示す取り込みタイミングとを入れ替える信号出力部と、
前記第１波形と前記第２波形とが選択的に印加され液体滴を吐出する液体吐出部と、
を備える液体吐出装置。
このような構成にすることで、交互に出力される第１波形データと第２波形データを取り込むタイミングを変更して、容易に波形出力部が出力する波形を第１波形から第２波形へと変更し、これに基づいて液体滴を吐出することができる。 A data output unit for repeatedly outputting first waveform data for generating a first waveform at a predetermined cycle and repeatedly outputting second waveform data for generating a second waveform at the predetermined cycle, The second waveform data is output between the output of the first waveform data and the output of the next first waveform data, and the second waveform data is output after the second waveform data is output. A data output unit for outputting the first waveform data until
In response to the first signal indicating the capture timing at the predetermined period, either the first waveform data or the second waveform data output from the data output unit is captured, and the first waveform data is captured. A first waveform output unit that sometimes outputs the first waveform and outputs the second waveform when the second waveform data is captured;
In response to the second signal indicating the capture timing at the predetermined period, either the first waveform data or the second waveform data output from the data output unit is captured, and the first waveform data is captured. A second waveform output unit that sometimes outputs the first waveform and outputs the second waveform when the second waveform data is captured;
A signal output unit that outputs the first signal and the second signal, wherein the waveform output from the first waveform output unit is changed from the first waveform to the second waveform, and the second waveform output unit A signal output unit for switching the capture timing indicated by the first signal and the capture timing indicated by the second signal when the waveform to be output is changed from the second waveform to the first waveform;
A liquid ejection section that selectively applies the first waveform and the second waveform to eject a liquid droplet;
A liquid ejection apparatus comprising:
By adopting such a configuration, the timing of capturing the first waveform data and the second waveform data that are alternately output is changed, and the waveform output by the waveform output unit is easily changed from the first waveform to the second waveform. The liquid droplets can be discharged based on this change.

＝＝＝印刷システムの構成＝＝＝
＜印刷システムの構成について＞
まず、印刷装置を印刷システムとともに説明する。図１は、印刷システム１００の構成を説明する図である。例示した印刷システム１００は、印刷装置としてのプリンタ１と、印刷制御装置としてのコンピュータ１１０とを含んでいる。具体的には、この印刷システム１００は、プリンタ１と、コンピュータ１１０と、表示装置１２０と、入力装置１３０と、記録再生装置１４０とを有している。 === Configuration of Printing System ===
<About the configuration of the printing system>
First, the printing apparatus will be described together with a printing system. FIG. 1 is a diagram illustrating the configuration of the printing system 100. The illustrated printing system 100 includes a printer 1 as a printing apparatus and a computer 110 as a printing control apparatus. Specifically, the printing system 100 includes a printer 1, a computer 110, a display device 120, an input device 130, and a recording / reproducing device 140.

プリンタ１は、用紙、布、フィルム等の媒体に画像を印刷する。なお、この媒体に関し、以下の説明では、代表的な媒体である用紙Ｓ（図３を参照。）を例に挙げて説明する。コンピュータ１１０は、プリンタ１と通信可能に接続されている。そして、プリンタ１に画像を印刷させるため、コンピュータ１１０は、その画像に応じた印刷データをプリンタ１に出力する。このコンピュータ１１０には、アプリケーションプログラムやプリンタドライバ等のコンピュータプログラムがインストールされている。表示装置１２０は、ディスプレイを有している。この表示装置１２０は、例えば、コンピュータプログラムのユーザーインタフェースを表示するためのものである。入力装置１３０は、例えば、キーボード１３１やマウス１３２である。記録再生装置１４０は、例えば、フレキシブルディスクドライブ装置１４１やＣＤ−ＲＯＭドライブ装置１４２である。 The printer 1 prints an image on a medium such as paper, cloth, or film. In addition, regarding this medium, in the following description, a sheet S (see FIG. 3), which is a typical medium, will be described as an example. The computer 110 is communicably connected to the printer 1. In order to cause the printer 1 to print an image, the computer 110 outputs print data corresponding to the image to the printer 1. Computer programs such as application programs and printer drivers are installed in the computer 110. The display device 120 has a display. The display device 120 is for displaying a user interface of a computer program, for example. The input device 130 is a keyboard 131 or a mouse 132, for example. The recording / reproducing device 140 is, for example, a flexible disk drive device 141 or a CD-ROM drive device 142.

＝＝＝コンピュータの構成＝＝＝
＜コンピュータ１１０の構成について＞
図２は、コンピュータ１１０、及びプリンタ１の構成を説明するブロック図である。 === Computer configuration ===
<Configuration of Computer 110>
FIG. 2 is a block diagram illustrating configurations of the computer 110 and the printer 1.

コンピュータ１１０の構成について簡単に説明する。このコンピュータ１１０は、前述した記録再生装置１４０と、ホスト側コントローラ１１１とを有している。記録再生装置１４０は、ホスト側コントローラ１１１と通信可能に接続されており、例えばコンピュータ１１０の筐体に取り付けられている。ホスト側コントローラ１１１は、コンピュータ１１０における各種の制御を行うものであり、前述した表示装置１２０や入力装置１３０も通信可能に接続されている。このホスト側コントローラ１１１は、インタフェース部１１２と、ＣＰＵ１１３と、メモリ１１４とを有する。インタフェース部１１２は、プリンタ１との間に介在し、データの受け渡しを行う。ＣＰＵ１１３は、コンピュータ１１０の全体的な制御を行うための演算処理装置である。メモリ１１４は、ＣＰＵ１１３が使用するコンピュータプログラムを格納する領域や作業領域等を確保するためのものであり、ＲＡＭ、ＥＥＰＲＯＭ、ＲＯＭ、磁気ディスク装置等によって構成される。 The configuration of the computer 110 will be briefly described. The computer 110 includes the recording / reproducing device 140 and the host-side controller 111 described above. The recording / reproducing apparatus 140 is communicably connected to the host-side controller 111, and is attached to the housing of the computer 110, for example. The host-side controller 111 performs various controls in the computer 110, and the display device 120 and the input device 130 described above are also connected to be communicable. The host-side controller 111 includes an interface unit 112, a CPU 113, and a memory 114. The interface unit 112 is interposed between the printer 1 and exchanges data. The CPU 113 is an arithmetic processing unit for performing overall control of the computer 110. The memory 114 is used to secure an area for storing a computer program used by the CPU 113, a work area, and the like, and includes a RAM, an EEPROM, a ROM, a magnetic disk device, and the like.

印刷データは、プリンタ１が解釈できる形式のデータであって、各種のコマンドデータと、画素データとを有する。コマンドデータとは、プリンタ１に特定の動作の実行を指示するためのデータである。このコマンドデータには、例えば、給紙を指示するコマンドデータ、搬送量を示すコマンドデータ、排紙を指示するコマンドデータがある。また、画素データは、印刷される画像の画素に関するデータである。ここで、画素とは、用紙上に仮想的に定められた方眼状の升目であり、ドットが形成される領域を示す。そして、印刷データにおける画素データは、用紙上に形成されるドットに関するデータ（例えば、ドットの大きさのデータ）に変換される。本実施形態において、画素データは２ビットのデータによって構成されている。すなわち、この画素データには、ドット無しに対応する画素データ「００」と、小ドットに対応する画素データ「０１」と、中ドットの形成に対応する画素データ「１０」と、大ドットに対応する画素データ「１１」とがある。従って、このプリンタ１は、１画素の中で４階調を表現できる。 The print data is data in a format that can be interpreted by the printer 1 and includes various command data and pixel data. The command data is data for instructing the printer 1 to execute a specific operation. The command data includes, for example, command data for instructing paper feed, command data for indicating the carry amount, and command data for instructing paper discharge. The pixel data is data related to pixels of an image to be printed. Here, the pixel is a square grid virtually defined on the paper, and indicates a region where dots are formed. Then, the pixel data in the print data is converted into data relating to dots formed on the paper (for example, dot size data). In the present embodiment, the pixel data is composed of 2-bit data. That is, the pixel data corresponds to pixel data “00” corresponding to no dot, pixel data “01” corresponding to small dots, pixel data “10” corresponding to formation of medium dots, and large dots. Pixel data “11”. Therefore, the printer 1 can express four gradations in one pixel.

＝＝＝プリンタの構成＝＝＝
＜参考例のプリンタ１の構成について＞
次に、参考例のプリンタ１の構成について説明する。ここで、図３は、プリンタ１の構成を説明する側面図である。なお、以下の説明では、図２も参照する。 === Configuration of Printer ===
<Configuration of Printer 1 of Reference Example>
Next, the configuration of the printer 1 of the reference example will be described. Here, FIG. 3 is a side view illustrating the configuration of the printer 1. In the following description, FIG. 2 is also referred to.

図２に示すように、プリンタ１は、用紙搬送機構２０、キャリッジ移動機構３０、ヘッドユニット４０、検出器群５５、ＡＳＩＣ６０、及び駆動信号生成回路７０を有する。なお、ＡＳＩＣ６０及び駆動信号生成回路７０は、共通のコントローラ基板ＣＴＲに設けられている。 As shown in FIG. 2, the printer 1 includes a paper transport mechanism 20, a carriage moving mechanism 30, a head unit 40, a detector group 55, an ASIC 60, and a drive signal generation circuit 70. The ASIC 60 and the drive signal generation circuit 70 are provided on a common controller board CTR.

このプリンタ１では、ＡＳＩＣ６０によって制御対象部、すなわち用紙搬送機構２０、キャリッジ移動機構３０、ヘッドユニット４０、及び駆動信号生成回路７０が制御される。これにより、ＡＳＩＣ６０は、コンピュータ１１０から受け取った印刷データに基づき、用紙Ｓに画像を印刷させる。また、検出器群５５の各検出器は、プリンタ１内の状況を監視している。そして、各検出器は、検出結果をＡＳＩＣ６０に出力する。各検出器からの検出結果を受けたＡＳＩＣ６０は、その検出結果に基づいて制御対象部を制御する。また、ＡＳＩＣ６０は、ヘッド制御部ＨＣに対してヘッド制御信号（クロック信号、画素データＳＩ、ラッチ信号ＬＡＴ、第１チェンジ信号ＣＨ＿Ａ、第２チェンジ信号＿Ｂ、波形選択信号ｑ０〜ｑ７）を送る。 In the printer 1, the control target unit, that is, the paper transport mechanism 20, the carriage moving mechanism 30, the head unit 40, and the drive signal generation circuit 70 are controlled by the ASIC 60. Accordingly, the ASIC 60 causes the image to be printed on the paper S based on the print data received from the computer 110. Each detector in the detector group 55 monitors the status in the printer 1. Each detector outputs a detection result to the ASIC 60. The ASIC 60 that receives the detection result from each detector controls the control target unit based on the detection result. The ASIC 60 sends head control signals (clock signal, pixel data SI, latch signal LAT, first change signal CH_A, second change signal_B, waveform selection signals q0 to q7) to the head controller HC.

＜駆動信号について＞
図４は、第１駆動信号ＣＯＭ_Ａと第２駆動信号ＣＯＭ_Ｂ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ＿Ａ，ＣＨ＿Ｂ、及び波形選択信号ｑ０〜ｑ７を説明するための図である。 <About drive signal>
FIG. 4 is a diagram for explaining the first drive signal COM_A and the second drive signal COM_B, the latch signal LAT, the change signals CH_A and CH_B, and the waveform selection signals q0 to q7.

第１駆動信号ＣＯＭ_Ａは、繰り返し周期Ｔにおける期間Ｔ１で生成される第１波形部ＳＳ１１ａと、期間Ｔ２で生成される第２波形部ＳＳ１２ａと、期間Ｔ３で生成される第３波形部ＳＳ１３ａとを有する。これらの波形部は、それぞれが駆動パルスを有している。すなわち、第１波形部ＳＳ１１ａは駆動パルスＰＳ１を有している。また、第２波形部ＳＳ１２ａは駆動パルスＰＳ２を、第３波形部ＳＳ１３ａは駆動パルスＰＳ３をそれぞれ有している。 The first drive signal COM_A includes a first waveform section SS11a generated in the period T1 in the repetition period T, a second waveform section SS12a generated in the period T2, and a third waveform section SS13a generated in the period T3. Have. Each of these waveform portions has a drive pulse. That is, the first waveform section SS11a has the drive pulse PS1. The second waveform section SS12a has a drive pulse PS2, and the third waveform section SS13a has a drive pulse PS3.

第１駆動信号ＣＯＭ_Ａの駆動パルスＰＳ１と駆動パルスＰＳ３は、大ドットの形成時にピエゾ素子４１７へ印加されるものであり、互いに同じ波形をしている。また、駆動パルスＰＳ２は、小ドットの形成時にピエゾ素子４１７へ印加されるものである。そして、駆動パルスＰＳ２は、駆動パルスＰＳ１や駆動パルスＰＳ３と異なる波形である。つまり、駆動パルスＰＳ２をピエゾ素子４１７に印加した際において、ピエゾ素子４１７を変形させるシーケンスは、駆動パルスＰＳ１をピエゾ素子４１７に印加した際のシーケンスとは異なる。このため、駆動パルスＰＳ２をピエゾ素子４１７へ印加させることで、駆動パルスＰＳ１の印加時とは異なる量のインク滴がノズルから吐出される。すなわち、この駆動パルスＰＳ２をピエゾ素子４１７へ印加させることで、ヘッド４１からは、小インク滴が吐出される。 The drive pulse PS1 and the drive pulse PS3 of the first drive signal COM_A are applied to the piezo element 417 when a large dot is formed, and have the same waveform. The drive pulse PS2 is applied to the piezo element 417 when a small dot is formed. The drive pulse PS2 has a different waveform from the drive pulse PS1 and the drive pulse PS3. That is, when the drive pulse PS2 is applied to the piezo element 417, the sequence for deforming the piezo element 417 is different from the sequence when the drive pulse PS1 is applied to the piezo element 417. Therefore, by applying the drive pulse PS2 to the piezo element 417, an amount of ink droplets different from that when the drive pulse PS1 is applied is ejected from the nozzle. That is, by applying this drive pulse PS2 to the piezo element 417, a small ink droplet is ejected from the head 41.

第２駆動信号ＣＯＭ_Ｂは、期間Ｔ１で生成される第１波形部ＳＳ２１ａと、期間Ｔ２で生成される第２波形部ＳＳ２２ａと、期間Ｔ３で生成される第３波形部ＳＳ２３ａとを有する。本実施形態において、第２駆動信号ＣＯＭ_Ｂの第１波形部ＳＳ２１ａ〜第３波形部ＳＳ２３ａは、対応する第１駆動信号ＣＯＭ_Ａの第１波形部ＳＳ１１ａ〜第３波形部ＳＳ１３ａと同じ時間幅に定められている。これに伴い、第１駆動信号ＣＯＭ_Ａ用の第１チェンジ信号ＣＨ_Ａと、第２駆動信号ＣＯＭ_Ｂ用の第２チェンジ信号ＣＨ_Ｂは、Ｈレベルになるタイミングが揃えられている。この第２駆動信号ＣＯＭ_Ｂでは、第１波形部ＳＳ２１ａは駆動パルスＰＳ４を、第２波形部ＳＳ２２ａは駆動パルスＰＳ５、第３波形部ＳＳ２３ａは駆動パルスＰＳ６をそれぞれ有している。 The second drive signal COM_B includes a first waveform section SS21a generated in the period T1, a second waveform section SS22a generated in the period T2, and a third waveform section SS23a generated in the period T3. In the present embodiment, the first waveform portion SS21a to the third waveform portion SS23a of the second drive signal COM_B are set to the same time width as the first waveform portion SS11a to the third waveform portion SS13a of the corresponding first drive signal COM_A. ing. Accordingly, the first change signal CH_A for the first drive signal COM_A and the second change signal CH_B for the second drive signal COM_B are aligned at the H level. In the second drive signal COM_B, the first waveform section SS21a has a drive pulse PS4, the second waveform section SS22a has a drive pulse PS5, and the third waveform section SS23a has a drive pulse PS6.

第２駆動信号ＣＯＭ_Ｂの駆動パルスＰＳ４は、中ドットの形成時にピエゾ素子４１７へ印加されるものである。そして、駆動パルスＰＳ４は、駆動パルスＰＳ１や駆動パルスＰＳ２と異なる波形である。これにより、駆動パルスＰＳ４をピエゾ素子４１７に印加した際において、ピエゾ素子４１７を変形させるシーケンスは、駆動パルスＰＳ１に対応するシーケンスや駆動パルスＰＳ２に対応するシーケンスとは異なる。このため、駆動パルスＰＳ４をピエゾ素子４１７へ印加させることで、駆動パルスＰＳ１や駆動パルスＰＳ２の印加時とは異なる量のインクを吐出させることができる。すなわち、この駆動パルスＰＳ４をピエゾ素子４１７へ印加させることで、ヘッド４１からは、中インク滴が吐出される。従って、この駆動パルスＰＳ４は、中ドットの形成時において、インクを吐出させるための動作の開始から終了までを規定している。 The drive pulse PS4 of the second drive signal COM_B is applied to the piezo element 417 when the medium dot is formed. The drive pulse PS4 has a waveform different from that of the drive pulse PS1 and the drive pulse PS2. Thus, when the drive pulse PS4 is applied to the piezo element 417, the sequence for deforming the piezo element 417 is different from the sequence corresponding to the drive pulse PS1 and the sequence corresponding to the drive pulse PS2. For this reason, by applying the drive pulse PS4 to the piezo element 417, it is possible to eject an amount of ink different from that when the drive pulse PS1 or the drive pulse PS2 is applied. That is, by applying the drive pulse PS4 to the piezo element 417, the medium ink droplet is ejected from the head 41. Accordingly, the drive pulse PS4 defines the start to end of the operation for ejecting ink when forming the medium dot.

また、駆動パルスＰＳ５は、大ドットの形成時にピエゾ素子４１７へ印加されるものである。この駆動パルスＰＳ５は、駆動パルスＰＳ１や駆動パルスＰＳ３と、同じ波形をしている。従って、大ドットの形成時にピエゾ素子４１７へ印加される駆動パルスＰＳ１，駆動パルスＰＳ３，駆動パルスＰＳ５は、いずれも同じ波形である。
また、駆動パルスＰＳ６は、インクメニスカスを微振動させ、インクの増粘によるノズルの目詰まりを防止させるためのパルスである。この駆動パルスＰＳ６は、ドットを形成しないときにピエゾ素子４１７に印加される。 The drive pulse PS5 is applied to the piezo element 417 when a large dot is formed. The drive pulse PS5 has the same waveform as the drive pulse PS1 and the drive pulse PS3. Accordingly, the drive pulse PS1, the drive pulse PS3, and the drive pulse PS5 applied to the piezo element 417 at the time of forming a large dot all have the same waveform.
The drive pulse PS6 is a pulse for causing the ink meniscus to vibrate slightly and preventing clogging of the nozzles due to ink thickening. This drive pulse PS6 is applied to the piezo element 417 when dots are not formed.

＜参考例の波形生成及びヘッド制御部について＞
図５は、参考例の駆動信号生成回路７０の構成を説明するブロック図である。本実施形態の駆動信号生成回路７０は、第１駆動信号生成部７０Ａと第２駆動信号生成部を有している。第１駆動信号生成部７０Ａと第２駆動信号生成部７０Ｂは同じ構成であるので、ここでは第１駆動信号生成部７０Ａについて説明する。第１駆動信号生成部７０Ａは、第１波形生成回路７１Ａと第１電流増幅回路７２Ａを有している。 <Regarding waveform generation and head control unit of reference example>
FIG. 5 is a block diagram illustrating the configuration of the drive signal generation circuit 70 of the reference example. The drive signal generation circuit 70 of the present embodiment includes a first drive signal generation unit 70A and a second drive signal generation unit. Since the first drive signal generation unit 70A and the second drive signal generation unit 70B have the same configuration, only the first drive signal generation unit 70A will be described here. The first drive signal generation unit 70A includes a first waveform generation circuit 71A and a first current amplification circuit 72A.

図６は、第１波形生成回路７１Ａの構成を説明するためのブロック図である。なお、この図において、第２波形生成回路７１Ｂの構成は、括弧付きの符号で示している。 FIG. 6 is a block diagram for explaining the configuration of the first waveform generation circuit 71A. In this figure, the configuration of the second waveform generation circuit 71B is indicated by parenthesized symbols.

第１波形生成回路７１Ａは、Ｄ／Ａ変換器７１１Ａと、電圧増幅回路７１２Ａとを有する。Ｄ／Ａ変換器７１１Ａは、ＤＡＣ値に応じた電圧信号を出力する電気回路である。このＤＡＣ値は、電圧増幅回路７１２Ａから出力させる電圧（以下、出力電圧ともいう。）を指示するための情報であり、記憶された波形データに基づいてＡＳＩＣ６０から送られる。 The first waveform generation circuit 71A includes a D / A converter 711A and a voltage amplification circuit 712A. The D / A converter 711A is an electric circuit that outputs a voltage signal corresponding to the DAC value. The DAC value is information for instructing a voltage (hereinafter also referred to as an output voltage) output from the voltage amplification circuit 712A, and is sent from the ASIC 60 based on the stored waveform data.

電圧増幅回路７１２Ａは、Ｄ／Ａ変換器７１１Ａからの出力電圧を、ピエゾ素子４１７の動作に適した電圧まで増幅する。本実施形態の電圧増幅回路７１２Ａでは、Ｄ／Ａ変換器７１１Ａからの出力電圧を、最大４０数Ｖまで増幅する。そして、増幅後の出力電圧は、制御信号Ｓ_Ｑ１及び制御信号Ｓ_Ｑ２として第１電流増幅回路７２Ａに出力される。 The voltage amplification circuit 712A amplifies the output voltage from the D / A converter 711A to a voltage suitable for the operation of the piezo element 417. In the voltage amplification circuit 712A of the present embodiment, the output voltage from the D / A converter 711A is amplified to a maximum of 40 several volts. Then, the amplified output voltage is output to the first current amplification circuit 72A as the control signal S_Q1 and the control signal S_Q2.

次に、この第１駆動信号生成部７０Ａの動作の具体例について説明する。図７は、第１電流増幅回路７２Ａの出力電圧を、電圧Ｖ１から電圧Ｖ４まで降下させる動作を説明するための図である。 Next, a specific example of the operation of the first drive signal generator 70A will be described. FIG. 7 is a diagram for explaining the operation of dropping the output voltage of the first current amplification circuit 72A from the voltage V1 to the voltage V4.

駆動信号ＣＯＭを生成する場合には、ＡＳＩＣ６０は、更新周期τ毎のＤＡＣ値を、Ｄ／Ａ変換器７１１Ａへ順次出力する。図６Ｂの例では、クロックＣＬＫで規定されるタイミングｔ（ｎ）で電圧Ｖ１に対応するＤＡＣ値が出力される。これにより、周期τ（ｎ）にて、電圧増幅回路７１２Ａからは電圧Ｖ１が出力される。そして、更新周期τ（ｎ＋４）までは、電圧Ｖ１に対応するＤＡＣ値がＡＳＩＣ６０からＤ／Ａ変換器７１１Ａに順次入力され、電圧増幅回路７１２Ａからは電圧Ｖ１が出力され続ける。また、タイミングｔ（ｎ＋５）では、電圧Ｖ２に対応するＤＡＣ値がＡＳＩＣ６０からＤ／Ａ変換器７１１Ａに入力される。これにより、周期τ（ｎ＋５）にて、電圧増幅回路７１２Ａの出力は、電圧Ｖ１から電圧Ｖ２へ降下する。同様に、タイミングｔ（ｎ＋６）では、電圧Ｖ３に対応するＤＡＣ値がＡＳＩＣ６０からＤ／Ａ変換器７１１Ａに入力され、電圧増幅回路７１２Ａの出力が電圧Ｖ２から電圧Ｖ３へ降下する。以下同様に、ＤＡＣ値がＤ／Ａ変換器７１１Ａに順次入力されるため、電圧増幅回路７１２Ａから出力される電圧は、次第に降下する。そして、周期τ（ｎ＋１０）にて、電圧増幅回路７１２Ａの出力は電圧Ｖ４まで降下する。
このようにして、駆動信号が、第１波形生成回路７１Ａから出力される。 When generating the drive signal COM, the ASIC 60 sequentially outputs the DAC value for each update period τ to the D / A converter 711A. In the example of FIG. 6B, the DAC value corresponding to the voltage V1 is output at the timing t (n) defined by the clock CLK. As a result, the voltage V1 is output from the voltage amplification circuit 712A at the period τ (n). Until the update period τ (n + 4), the DAC value corresponding to the voltage V1 is sequentially input from the ASIC 60 to the D / A converter 711A, and the voltage V1 is continuously output from the voltage amplification circuit 712A. Further, at timing t (n + 5), the DAC value corresponding to the voltage V2 is input from the ASIC 60 to the D / A converter 711A. As a result, the output of the voltage amplification circuit 712A drops from the voltage V1 to the voltage V2 in the cycle τ (n + 5). Similarly, at timing t (n + 6), the DAC value corresponding to the voltage V3 is input from the ASIC 60 to the D / A converter 711A, and the output of the voltage amplification circuit 712A drops from the voltage V2 to the voltage V3. Similarly, since the DAC value is sequentially input to the D / A converter 711A, the voltage output from the voltage amplification circuit 712A gradually decreases. Then, at the period τ (n + 10), the output of the voltage amplification circuit 712A drops to the voltage V4.
In this way, the drive signal is output from the first waveform generation circuit 71A.

＜電流増幅回路の構成について＞
次に、第１電流増幅回路７２Ａについて説明する。図８は、電流増幅回路７２Ａ（７２Ｂ）の構成を説明する図である。 <Configuration of current amplifier circuit>
Next, the first current amplifier circuit 72A will be described. FIG. 8 is a diagram illustrating the configuration of the current amplifier circuit 72A (72B).

この第１電流増幅回路７２Ａは、多数のピエゾ素子４１７が支障なく動作できるように、十分な電流を供給するための回路である。第１電流増幅回路７２Ａは、駆動信号ＣＯＭの電圧の変化に伴って発熱する第１トランジスタ対７２１Ａを有する。そして、この第１トランジスタ対７２１Ａは、互いのエミッタ端子同士が接続されたＮＰＮ型のトランジスタＱ１とＰＮＰ型のトランジスタＱ２を有する。ＮＰＮ型のトランジスタＱ１は、駆動信号ＣＯＭの電圧上昇時に動作するトランジスタである。このＮＰＮ型のトランジスタＱ１は、コレクタが電源に、エミッタが駆動信号ＣＯＭの出力信号線に、それぞれ接続されている。ＰＮＰ型のトランジスタＱ２は、電圧降下時に動作するトランジスタである。ＰＮＰ型のトランジスタＱ２は、コレクタが接地（アース）に、エミッタが駆動信号ＣＯＭの出力信号線に、それぞれ接続されている。なお、ＮＰＮ型のトランジスタＱ１とＰＮＰ型のトランジスタＱ２のエミッタ同士が接続されている部分の電圧（駆動信号ＣＯＭの電圧）は、符号ＦＢで示すように、電圧増幅回路７１２Ａへフィードバックされている。 The first current amplifying circuit 72A is a circuit for supplying a sufficient current so that a large number of piezo elements 417 can operate without trouble. The first current amplifier circuit 72A includes a first transistor pair 721A that generates heat as the voltage of the drive signal COM changes. The first transistor pair 721A includes an NPN transistor Q1 and a PNP transistor Q2 whose emitter terminals are connected to each other. The NPN transistor Q1 is a transistor that operates when the voltage of the drive signal COM rises. The NPN transistor Q1 has a collector connected to the power supply and an emitter connected to the output signal line of the drive signal COM. The PNP transistor Q2 is a transistor that operates when the voltage drops. The PNP transistor Q2 has a collector connected to the ground (earth) and an emitter connected to the output signal line of the drive signal COM. Note that the voltage at the portion where the emitters of the NPN transistor Q1 and the PNP transistor Q2 are connected to each other (the voltage of the drive signal COM) is fed back to the voltage amplification circuit 712A, as indicated by the symbol FB.

そして、この第１電流増幅回路７２Ａは、第１波形生成回路７１Ａからの出力電圧によって動作が制御される。例えば、出力電圧が上昇状態にあると、制御信号Ｓ_Ｑ１によってＮＰＮ型のトランジスタＱ１がオン状態となる。これに伴い、駆動信号ＣＯＭの電圧も上昇する。一方、出力電圧が降下状態にあると、制御信号Ｓ_Ｑ２によってＰＮＰ型のトランジスタＱ２がオン状態となる。これに伴い、駆動信号ＣＯＭの電圧も降下する。なお、出力電圧が一定である場合、ＮＰＮ型のトランジスタＱ１もＰＮＰ型のトランジスタＱ２もオフ状態となる。その結果、第１駆動信号ＣＯＭは一定電圧となる。 The operation of the first current amplification circuit 72A is controlled by the output voltage from the first waveform generation circuit 71A. For example, when the output voltage is in the rising state, the NPN transistor Q1 is turned on by the control signal S_Q1. Along with this, the voltage of the drive signal COM also rises. On the other hand, when the output voltage is in a drop state, the PNP transistor Q2 is turned on by the control signal S_Q2. Along with this, the voltage of the drive signal COM also drops. Note that when the output voltage is constant, both the NPN transistor Q1 and the PNP transistor Q2 are turned off. As a result, the first drive signal COM becomes a constant voltage.

＜参考例のヘッド制御部ＨＣについて＞
図９は、参考例のヘッド制御部ＨＣの構成を説明するブロック図である。図に示すように、ヘッド制御部ＨＣは、第１シフトレジスタ８１Ａと、第２シフトレジスタ８１Ｂと、第１ラッチ回路８２Ａと、第２ラッチ回路８２Ｂと、デコーダ８３と、制御ロジック８４と、第１スイッチ８７Ａと、第２スイッチ８７Ｂと、を備えている。制御ロジック８４を除いた各部、すなわち、第１シフトレジスタ８１Ａと、第２シフトレジスタ８１Ｂと、第１ラッチ回路８２Ａと、第２ラッチ回路８２Ｂと、デコーダ８３と、第１スイッチ８７Ａと、第２スイッチ８７Ｂは、それぞれピエゾ素子４１７毎に設けられる。なお、ピエゾ素子４１７はノズル毎に設けられているので、言い換えると、これらの各部は、ノズル毎に設けられていることになる。 <About the head controller HC of the reference example>
FIG. 9 is a block diagram illustrating the configuration of the head control unit HC of the reference example. As shown in the figure, the head controller HC includes a first shift register 81A, a second shift register 81B, a first latch circuit 82A, a second latch circuit 82B, a decoder 83, a control logic 84, 1 switch 87A and 2nd switch 87B are provided. Except for the control logic 84, that is, the first shift register 81A, the second shift register 81B, the first latch circuit 82A, the second latch circuit 82B, the decoder 83, the first switch 87A, and the second switch The switch 87B is provided for each piezo element 417. In addition, since the piezo element 417 is provided for each nozzle, in other words, each of these parts is provided for each nozzle.

ヘッド制御部ＨＣは、ＡＳＩＣ６０からの印刷データ（画素データＳＩ）に基づき、インクを吐出させるための制御を行う。本実施形態では、画素データが２ビットで構成されており、クロック信号ＣＬＫに同期して、この画素データが記録ヘッド４１へ送られてくる。この画素データは、上位ビット群から下位ビット群の順で送られる。本実施形態のヘッド４１の各ノズル列は、１番目のノズル＃１から１８０番目のノズル＃１８０までの１８０個のノズルを有する。このため、画素データは、ノズル＃１の上位ビット、ノズル＃２の上位ビット、…、ノズル＃１７９の上位ビット、ノズル＃１８０の上位ビット、ノズル＃１の下位ビット、ノズル＃２の下位ビット、…、ノズル＃１７９の下位ビット、ノズル＃１８０の下位ビットの順で送られてくる。この結果、各画素データの上位ビット群が第１シフトレジスタ８１Ａにセットされ、下位ビット群が第２シフトレジスタ８１Ｂにセットされる。 The head controller HC performs control for ejecting ink based on the print data (pixel data SI) from the ASIC 60. In the present embodiment, the pixel data is composed of 2 bits, and this pixel data is sent to the recording head 41 in synchronization with the clock signal CLK. This pixel data is sent in order from the upper bit group to the lower bit group. Each nozzle row of the head 41 of the present embodiment has 180 nozzles from the first nozzle # 1 to the 180th nozzle # 180. Therefore, the pixel data includes the upper bits of nozzle # 1, the upper bits of nozzle # 2,..., The upper bits of nozzle # 179, the upper bits of nozzle # 180, the lower bits of nozzle # 1, and the lower bits of nozzle # 2. ,... Are sent in the order of the lower bits of nozzle # 179 and the lower bits of nozzle # 180. As a result, the upper bit group of each pixel data is set in the first shift register 81A, and the lower bit group is set in the second shift register 81B.

各第１シフトレジスタ８１Ａにはそれぞれ第１ラッチ回路８２Ａが電気的に接続され、各第２シフトレジスタ８１Ｂにはそれぞれ第２ラッチ回路８２Ｂが電気的に接続されている。そして、プリンタ側コントローラ６０からのラッチ信号ＬＡＴがＨレベルになると、つまり、ラッチパルスが第１ラッチ回路８２Ａ及び第２ラッチ回路８２Ｂに入力されると、第１ラッチ回路８２Ａは第１シフトレジスタ８１Ａの上位ビットをラッチし、第２ラッチ回路８２Ｂは第２シフトレジスタ８１Ｂの下位ビットをラッチする。 A first latch circuit 82A is electrically connected to each first shift register 81A, and a second latch circuit 82B is electrically connected to each second shift register 81B. When the latch signal LAT from the printer-side controller 60 becomes H level, that is, when a latch pulse is input to the first latch circuit 82A and the second latch circuit 82B, the first latch circuit 82A is in the first shift register 81A. The second latch circuit 82B latches the lower bits of the second shift register 81B.

第１ラッチ回路８２Ａ及び第２ラッチ回路８２Ｂには、デコーダ８３が電気的に接続されている。第１ラッチ回路８２Ａ及び第２ラッチ回路８２Ｂにラッチされた画素データ（上位ビットと下位ビットの組）はそれぞれ、デコーダ８３に入力される。 A decoder 83 is electrically connected to the first latch circuit 82A and the second latch circuit 82B. Pixel data (a set of upper bits and lower bits) latched in the first latch circuit 82A and the second latch circuit 82B is input to the decoder 83, respectively.

再度図４を参照すると、ラッチ信号ＬＡＴ、第１チェンジ信号ＣＨ_Ａ及び第２チェンジ信号ＣＨ_Ｂが示されている。また、この図には、波形選択信号ｑ０〜ｑ７が示されている。 Referring to FIG. 4 again, the latch signal LAT, the first change signal CH_A, and the second change signal CH_B are shown. Further, in this figure, waveform selection signals q0 to q7 are shown.

制御ロジック８４には、ＡＳＩＣ６０からラッチ信号ＬＡＴ、第１チェンジ信号ＣＨ_Ａ、及び第２チェンジ信号ＣＨ_Ｂが入力される。制御ロジック８４は、ラッチ信号ＬＡＴ及び第１チェンジ信号ＣＨ_Ａに基づいて、図４に示される波形選択信号ｑ０〜ｑ３を生成する。また、制御ロジック８４は、ラッチ信号ＬＡＴ及び第２チェンジ信号ＣＨ_Ｂに基づいて、図４に示される波形選択信号ｑ４〜ｑ７を生成する。制御ロジック８４により生成された波形選択信号ｑ０〜ｑ７は、各デコーダ８３に入力される。 The control logic 84 receives the latch signal LAT, the first change signal CH_A, and the second change signal CH_B from the ASIC 60. The control logic 84 generates the waveform selection signals q0 to q3 shown in FIG. 4 based on the latch signal LAT and the first change signal CH_A. Further, the control logic 84 generates the waveform selection signals q4 to q7 shown in FIG. 4 based on the latch signal LAT and the second change signal CH_B. The waveform selection signals q0 to q7 generated by the control logic 84 are input to each decoder 83.

デコーダ８３は、第１ラッチ回路８２Ａと第２ラッチ回路８２Ｂにラッチされた画素データに基づいて、第１スイッチ８７Ａのオンオフを制御する第１スイッチ制御信号ＳＷ１と、第２スイッチ８７Ｂのオンオフを制御する第２スイッチ制御信号ＳＷ２とを出力する。画素データが「００」の場合、デコーダ８３は、第１スイッチ制御信号ＳＷ１として波形選択信号ｑ０を出力し、第２スイッチ制御信号ＳＷ２として波形選択信号ｑ４を出力する。画素データが「０１」の場合、デコーダ８３は、第１スイッチ制御信号ＳＷ１として波形選択信号ｑ１を出力し、第２スイッチ制御信号ＳＷ２として波形選択信号ｑ５を出力する。画素データが「１０」の場合、デコーダ８３は、第１スイッチ制御信号ＳＷ１として波形選択信号ｑ２を出力し、第２スイッチ制御信号ＳＷ２として波形選択信号ｑ６を出力する。画素データが「１１」の場合、デコーダ８３は、第１スイッチ制御信号ＳＷ１として波形選択信号ｑ３を出力し、第２スイッチ制御信号ＳＷ２として波形選択信号ｑ７を出力する。第１スイッチ制御信号ＳＷ１がＨレベルであれば第１スイッチ８７Ａはオン状態になり、Ｌレベルであればオフ状態になる。同様に、第２スイッチ制御信号ＳＷ２がＨレベルであれば第２スイッチ８７Ｂはオン状態になり、Ｌレベルであればオフ状態になる。 The decoder 83 controls the first switch control signal SW1 for controlling on / off of the first switch 87A and the on / off of the second switch 87B based on the pixel data latched by the first latch circuit 82A and the second latch circuit 82B. The second switch control signal SW2 is output. When the pixel data is “00”, the decoder 83 outputs the waveform selection signal q0 as the first switch control signal SW1, and outputs the waveform selection signal q4 as the second switch control signal SW2. When the pixel data is “01”, the decoder 83 outputs the waveform selection signal q1 as the first switch control signal SW1, and outputs the waveform selection signal q5 as the second switch control signal SW2. When the pixel data is “10”, the decoder 83 outputs the waveform selection signal q2 as the first switch control signal SW1, and outputs the waveform selection signal q6 as the second switch control signal SW2. When the pixel data is “11”, the decoder 83 outputs the waveform selection signal q3 as the first switch control signal SW1, and outputs the waveform selection signal q7 as the second switch control signal SW2. If the first switch control signal SW1 is at H level, the first switch 87A is turned on, and if it is at L level, it is turned off. Similarly, the second switch 87B is turned on when the second switch control signal SW2 is at the H level, and is turned off when it is at the L level.

各第１スイッチ８７Ａには第１駆動信号ＣＯＭ_Ａが共通に入力され、各第２スイッチ８７Ｂには第２駆動信号ＣＯＭ_Ｂが共通に入力される。第１スイッチ８７Ａがオン状態であれば、第１駆動信号ＣＯＭ_Ａがピエゾ素子４１７に入力される。第１スイッチ８７Ａがオフ状態であれば、第１駆動信号ＣＯＭ_Ａはピエゾ素子４１７に入力されない。第２スイッチ８７Ｂも同様である。第１スイッチ８７Ａの出力側と第２スイッチ８７Ｂの出力側は、ともにピエゾ素子４１７に電気的に接続されている。第１スイッチ８７Ａがオンオフすることにより、第１駆動信号ＣＯＭ_Ａを構成する波形部ＳＳ１１ａ〜ＳＳ１３ａがピエゾ素子４１７に選択的に印加される。また、第２スイッチ８７Ｂがオンオフすることにより、第２駆動信号ＣＯＭ_Ｂを構成する波形部ＳＳ２１ａ〜ＳＳ２３ａがピエゾ素子４１７に選択的に印加される。
尚、波形選択信号ｑ０〜ｑ７は、ＡＳＩＣ６０から送られ制御ロジックにセットされる。 The first drive signal COM_A is commonly input to the first switches 87A, and the second drive signal COM_B is commonly input to the second switches 87B. If the first switch 87A is on, the first drive signal COM_A is input to the piezo element 417. If the first switch 87A is in the OFF state, the first drive signal COM_A is not input to the piezo element 417. The same applies to the second switch 87B. The output side of the first switch 87A and the output side of the second switch 87B are both electrically connected to the piezo element 417. When the first switch 87A is turned on / off, the waveform portions SS11a to SS13a constituting the first drive signal COM_A are selectively applied to the piezo element 417. Further, when the second switch 87B is turned on / off, the waveform portions SS21a to SS23a constituting the second drive signal COM_B are selectively applied to the piezo element 417.
The waveform selection signals q0 to q7 are sent from the ASIC 60 and set in the control logic.

＜ピエゾ素子４１７に印加される信号について＞
図１０は、ピエゾ素子４１７に印加される信号の説明図である。ヘッド制御部ＨＣは、以下に説明するように、画素データに応じた信号をピエゾ素子４１７に印加する。 <Signal applied to piezo element 417>
FIG. 10 is an explanatory diagram of signals applied to the piezo element 417. The head controller HC applies a signal corresponding to the pixel data to the piezo element 417 as described below.

画素データが「００」の場合、第１スイッチ制御信号ＳＷ１は、期間Ｔ１〜Ｔ３に亘って、いずれもＬレベルであり、第２スイッチ制御信号ＳＷ２は、期間Ｔ３においてＨレベルである。このため、第２駆動信号ＣＯＭ＿Ｂの第３波形部ＳＳ２３ａの駆動パルスＰＳ６がピエゾ素子４１７に印加される。これにより、インクメニスカスの微振動が行われる。 When the pixel data is “00”, the first switch control signal SW1 is at the L level over the periods T1 to T3, and the second switch control signal SW2 is at the H level during the period T3. For this reason, the drive pulse PS6 of the third waveform portion SS23a of the second drive signal COM_B is applied to the piezo element 417. Thereby, the fine vibration of the ink meniscus is performed.

画素データが「０１」の場合、期間Ｔ２において第１スイッチ制御信号ＳＷ１がＨレベルになるので、第１駆動信号ＣＯＭ_Ａの第２波形部ＳＳ１２ａの駆動パルスＰＳ２がピエゾ素子４１７に印加される。これにより、小ドットに対応する量のインクが、ノズルから吐出される。 When the pixel data is “01”, the first switch control signal SW1 becomes H level in the period T2, so that the drive pulse PS2 of the second waveform portion SS12a of the first drive signal COM_A is applied to the piezo element 417. As a result, an amount of ink corresponding to the small dots is ejected from the nozzles.

画素データが「１０」の場合、期間Ｔ１において第２スイッチ制御信号ＳＷ１がＨレベルになるので、第２駆動信号ＣＯＭ_Ｂの第１波形部ＳＳ２１ａの駆動パルスＰＳ４がピエゾ素子４１７に印加される。これにより、中ドットに対応する量のインクが、ノズルから吐出される。 When the pixel data is “10”, the second switch control signal SW1 becomes H level in the period T1, and thus the drive pulse PS4 of the first waveform portion SS21a of the second drive signal COM_B is applied to the piezo element 417. As a result, an amount of ink corresponding to the medium dot is ejected from the nozzle.

画素データが「１１」の場合、期間Ｔ１において第１スイッチ制御信号ＳＷ１がＨレベルになり、期間Ｔ２において第２スイッチ制御信号ＳＷ２がＨレベルになり、期間Ｔ３において第１スイッチ制御信号ＳＷ１がＨレベルになる。このため、期間Ｔ１において第１駆動信号ＣＯＭ_Ａの第１波形部ＳＳ１１ａの駆動パルスＰＳ１がピエゾ素子４１７に印加され、期間Ｔ２において第２駆動信号ＣＯＭ_Ｂの第２波形部ＳＳ２２ａの駆動パルスＰＳ５がピエゾ素子４１７に印加され、期間Ｔ３において第１駆動信号ＣＯＭ_Ａの第３波形部ＳＳ１３ａの駆動パルスＰＳ６がピエゾ素子４１７に印加される。これにより、大ドットに対応する量のインクが、ノズルから吐出される。 When the pixel data is “11”, the first switch control signal SW1 becomes H level in the period T1, the second switch control signal SW2 becomes H level in the period T2, and the first switch control signal SW1 becomes H in the period T3. Become a level. Therefore, the drive pulse PS1 of the first waveform portion SS11a of the first drive signal COM_A is applied to the piezo element 417 in the period T1, and the drive pulse PS5 of the second waveform section SS22a of the second drive signal COM_B is the piezo element in the period T2. The drive pulse PS6 of the third waveform portion SS13a of the first drive signal COM_A is applied to the piezo element 417 in the period T3. As a result, an amount of ink corresponding to a large dot is ejected from the nozzle.

＜駆動信号の入れ換えの必要性について＞
第１電流増幅回路７２Ａは、駆動信号ＣＯＭの生成に伴って電力を消費する。すなわち、第１電流増幅回路７２Ａは、駆動信号ＣＯＭの生成時に、ＮＰＮ型のトランジスタＱ１におけるコレクタ損失と、ＰＮＰ型のトランジスタＱ２のコレクタ損失によって電力を消費する。第２電流増幅回路７２Ｂも同様であるので、ここでは第１電流増幅回路７２Ａについてのみ説明を行う。 <Necessity of replacement of drive signal>
The first current amplifier circuit 72A consumes power as the drive signal COM is generated. That is, the first current amplifier circuit 72A consumes power due to the collector loss of the NPN transistor Q1 and the collector loss of the PNP transistor Q2 when the drive signal COM is generated. Since the second current amplifier circuit 72B is the same, only the first current amplifier circuit 72A will be described here.

図１１は、駆動パルスＰＳ１と消費電力の関係の説明図である。ここでは、ピエゾ素子４１７に駆動パルスＰＳ１が印加されたときのトランジスタ対７２１Ａの消費電力について説明する。
第１電流増幅回路７２ＡのＮＰＮ型トランジスタＱ１は、駆動信号ＣＯＭの電圧を上昇させる時、すなわち、ピエゾ素子４１７を充電する時にオン状態になる。反対に、ＰＮＰ型のトランジスタＱ２は、駆動信号ＣＯＭの電圧を降下させる時、すなわち、ピエゾ素子４１７を放電する時、オン状態になる。 FIG. 11 is an explanatory diagram of the relationship between the drive pulse PS1 and power consumption. Here, the power consumption of the transistor pair 721A when the drive pulse PS1 is applied to the piezo element 417 will be described.
The NPN transistor Q1 of the first current amplifier circuit 72A is turned on when the voltage of the drive signal COM is increased, that is, when the piezo element 417 is charged. On the other hand, the PNP transistor Q2 is turned on when the voltage of the drive signal COM is dropped, that is, when the piezo element 417 is discharged.

このため、図中の時刻ｔ２１から時刻ｔ２２までの期間では、駆動信号ＣＯＭの電圧が降下しているので、ＰＮＰ型のトランジスタＱ２が電力を消費する。また、図中の時刻２３から時刻ｔ２４までの期間では、駆動信号ＣＯＭの電圧が上昇しているので、ＮＰＮ型のトランジスタＱ１が電力を消費する。また、図中の時刻ｔ２５から時刻ｔ２６までの期間では、駆動信号ＣＯＭの電圧が上昇しているので、ＰＮＰ型のトランジスタＱ２が電力を消費する。 For this reason, during the period from time t21 to time t22 in the figure, the voltage of the drive signal COM is decreasing, so that the PNP transistor Q2 consumes power. Further, in the period from time 23 to time t24 in the figure, the voltage of the drive signal COM is rising, so that the NPN transistor Q1 consumes power. Further, during the period from time t25 to time t26 in the figure, the voltage of the drive signal COM rises, so that the PNP transistor Q2 consumes power.

そして、ＮＰＮ型のトランジスタＱ１の消費電力は、電源電位ＰＷｍａｘと駆動信号ＣＯＭの電位との差と、ＮＰＮ型のトランジスタＱ１に流れる電流Ｉ１（図８参照）と、の積になる。一方、ＰＮＰ型のトランジスタＱ２の消費電力は、駆動信号ＣＯＭの電位と接地電位ＧＮＤとの差と、ＰＮＰ型のトランジスタＱ２に流れる電流Ｉ２（図８参照）と、の積になる。従って、この駆動パルスＰＳ１がピエゾ素子４１７に印加されたときのトランジスタ対７２１Ａの消費電力は、図中のハッチングにて示された期間の電位差と、これらの期間に流れる電流Ｉ１及びＩ２とに基づいて、算出される。 The power consumption of the NPN transistor Q1 is the product of the difference between the power supply potential PWmax and the potential of the drive signal COM and the current I1 (see FIG. 8) flowing through the NPN transistor Q1. On the other hand, the power consumption of the PNP transistor Q2 is the product of the difference between the potential of the drive signal COM and the ground potential GND and the current I2 (see FIG. 8) flowing through the PNP transistor Q2. Therefore, the power consumption of the transistor pair 721A when the drive pulse PS1 is applied to the piezo element 417 is based on the potential difference in the periods indicated by hatching in the drawing and the currents I1 and I2 flowing in these periods. Is calculated.

ドットの大きさに応じてピエゾ素子４１７に印加される駆動パルスが異なるので（図１０参照）、ドットの大きさに応じて消費電力が異なることになる。また、印加される駆動パルスは第１駆動信号ＣＯＭ_Ａ又は第２駆動信号ＣＯＭ_Ｂのどちらかに含まれるものなので、第１駆動信号ＣＯＭ_Ａを生成するトランジスタ対７２１Ａと、第２駆動信号ＣＯＭ_Ｂを生成するトランジスタ対７２１Ｂとでは、消費電力が異なる。 Since the drive pulse applied to the piezo element 417 varies depending on the dot size (see FIG. 10), the power consumption varies depending on the dot size. Further, since the applied drive pulse is included in either the first drive signal COM_A or the second drive signal COM_B, the transistor pair 721A that generates the first drive signal COM_A and the transistor that generates the second drive signal COM_B The power consumption is different from the pair 721B.

例えば、小ドットを形成する場合、第１駆動信号ＣＯＭ_Ａの駆動パルスＰＳ２のみがピエゾ素子４１７に印加される。このため、小ドットを形成する場合、第１駆動信号ＣＯＭ_Ａを生成するトランジスタ対７２１Ａのみで電力が消費され、第２駆動信号ＣＯＭ_Ｂを生成するトランジスタ対７２１Ｂでは電力が消費されない。
中ドットを形成する場合、第２駆動信号ＣＯＭ_Ｂの駆動パルスＰＳ４のみがピエゾ素子４１７に印加されるので、第１駆動信号ＣＯＭ_Ａを生成するトランジスタ対７２１Ａでは電力が消費されず、第２駆動信号ＣＯＭ_Ｂを生成するトランジスタ対７２１Ｂで電力が消費される。なお、小ドットを形成するための駆動パルスＰＳ２と、中ドットを形成するための駆動パルスＰＳ４の波形が異なるため、小ドットを形成する場合と中ドットを形成する場合とでは消費電力が異なる。 For example, when forming a small dot, only the drive pulse PS2 of the first drive signal COM_A is applied to the piezo element 417. Therefore, when forming small dots, power is consumed only by the transistor pair 721A that generates the first drive signal COM_A, and no power is consumed by the transistor pair 721B that generates the second drive signal COM_B.
When forming a medium dot, since only the drive pulse PS4 of the second drive signal COM_B is applied to the piezo element 417, no power is consumed in the transistor pair 721A that generates the first drive signal COM_A, and the second drive signal COM_B. Power is consumed by the transistor pair 721B that generates Note that since the waveforms of the drive pulse PS2 for forming the small dots and the drive pulse PS4 for forming the medium dots are different, the power consumption is different between the case of forming the small dots and the case of forming the medium dots.

このように、いずれのドットを形成する場合であっても、第１駆動信号ＣＯＭ_Ａを生成するトランジスタ対７２１Ａの消費電力と、第２駆動信号ＣＯＭ_Ｂを生成するトランジスタ対７２１Ｂの消費電力とが異なることになる。 In this way, regardless of which dot is formed, the power consumption of the transistor pair 721A that generates the first drive signal COM_A is different from the power consumption of the transistor pair 721B that generates the second drive signal COM_B. become.

ところで、消費電力が異なるということは、発熱量が異なるということである。このため、第１駆動信号生成部７０Ａが第１駆動信号ＣＯＭ_Ａを生成し続け、第２駆動信号生成部７０Ｂが第２駆動信号ＣＯＭ_Ｂを生成し続けると、一方のトランジスタ対が他方のトランジスタ対に対して偏って発熱する。例えば、大ドットを形成し続けた場合、第１駆動信号生成部７０Ａのトランジスタ対７２１Ａが、第２駆動信号生成部７０Ｂのトランジスタ対７２１Ｂよりも、発熱する。 By the way, different power consumption means different heat generation. Therefore, when the first drive signal generation unit 70A continues to generate the first drive signal COM_A and the second drive signal generation unit 70B continues to generate the second drive signal COM_B, one transistor pair becomes the other transistor pair. On the other hand, it generates heat unevenly. For example, when large dots continue to be formed, the transistor pair 721A of the first drive signal generation unit 70A generates more heat than the transistor pair 721B of the second drive signal generation unit 70B.

このように一方のトランジスタ対が偏って発熱すると、発熱量の多いトランジスタ対に合わせてヒートシンクを設計する必要がある。そうなると、過大なヒートシンクが設けられることになり、装置の大型化を招く。 When one transistor pair generates heat in a biased manner in this way, it is necessary to design a heat sink in accordance with the transistor pair that generates a large amount of heat. In this case, an excessive heat sink is provided, resulting in an increase in the size of the apparatus.

そこで、本実施形態では、第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号を所定のタイミングで入れ換えている。そして、トランジスタ対７２１Ａとトランジスタ対７２１Ｂに入力される駆動信号が所定の周期で入れ替えられることによって、駆動信号を増幅する駆動信号生成部が均等に発熱するようにしている。尚、本実施形態では、以下のような簡単な構成でこれら駆動信号生成部が生成する駆動信号を入れ替えることとしている。 Therefore, in the present embodiment, the drive signal generated by the first waveform generation circuit 71A 'and the drive signal generated by the second waveform generation circuit 71B' are interchanged at a predetermined timing. Then, the drive signals input to the transistor pair 721A and the transistor pair 721B are exchanged at a predetermined period, so that the drive signal generation unit that amplifies the drive signal generates heat equally. In the present embodiment, the drive signals generated by these drive signal generation units are replaced with the following simple configuration.

＝＝＝本実施形態のプリンタ１’について＝＝＝
図１２は、本実施形態におけるプリンタ１’の内部構成の一部について説明するための図である。図１２を参照すると、本実施形態におけるプリンタ１’には、ＡＳＩＣ６０’、波形データメモリ５０、Ｄ／Ａクロック生成回路９０、駆動信号生成回路７０’、及びヘッド制御部ＨＣ’が含まれている。
図１３は、本実施形態におけるプリンタ１’の各部から出力される信号のタイミングを示す図である。ここでは、図１２及び図１３を参照しつつ、各部の構成と各部から出力される信号について説明する。 === Regarding Printer 1 'of the Present Embodiment ===
FIG. 12 is a diagram for explaining a part of the internal configuration of the printer 1 ′ in the present embodiment. Referring to FIG. 12, the printer 1 ′ in this embodiment includes an ASIC 60 ′, a waveform data memory 50, a D / A clock generation circuit 90, a drive signal generation circuit 70 ′, and a head control unit HC ′. .
FIG. 13 is a diagram illustrating timings of signals output from the respective units of the printer 1 ′ according to the present embodiment. Here, the configuration of each unit and the signal output from each unit will be described with reference to FIGS.

＜ＡＳＩＣ６０’について＞
本実施形態で使用されるＡＳＩＣ６０’は、不図示ではあるが参考例のＡＳＩＣ６０と同様に用紙搬送機構２０、キャリッジ移動機構３０、検出器群５５、及びインタフェース部１１２に接続され、各部に対し前述のＡＳＩＣ６０と同様の動作を行う。また、ＡＳＩＣ６０’は、ＡＳＩＣ６０と同様に後述するヘッド制御部ＨＣ’に対して、ヘッド制御信号（ラッチ信号ＬＡＴ、第１チェンジ信号ＣＨ＿Ａ、第２チェンジ信号ＣＨ＿Ｂ、画素データＳＩ、クロック信号ＣＬＫ、及び波形選択信号ｑ０〜ｑ７）を送る。よって、ここでは、参考例のＡＳＩＣ６０と同様である点については説明を省略し、参考例のＡＳＩＣ６０と異なる機能について説明する。 <About ASIC60 '>
Although not shown, the ASIC 60 ′ used in the present embodiment is connected to the paper transport mechanism 20, the carriage moving mechanism 30, the detector group 55, and the interface unit 112 in the same manner as the ASIC 60 of the reference example. The same operation as that of the ASIC 60 is performed. Similarly to the ASIC 60, the ASIC 60 ′ sends a head control signal (latch signal LAT, first change signal CH_A, second change signal CH_B, pixel data SI, clock signal CLK, and Waveform selection signals q0 to q7) are sent. Therefore, the description of the same points as the ASIC 60 of the reference example is omitted here, and functions different from those of the ASIC 60 of the reference example are described.

本実施形態におけるＡＳＩＣ６０’は、Ｄ／Ａクロック生成回路９０に接続され、このＤ／Ａクロック生成回路９０に対して後述する第１クロック信号と第２クロック信号の生成タイミングを変えさせるための切り替え制御信号を送信可能となっている。また、ＡＳＩＣ６０’は、データバスを介して、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａと第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂに接続されている。そして、ＡＳＩＣ６０’は、第１駆動信号ＣＯＭ＿Ａを生成するためのＤＡＣ値（第１波形用ＤＡＣ値）を第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａに送信する。また、ＡＳＩＣ６０’は、第２駆動信号ＣＯＭ＿Ｂを生成するためのＤＡＣ値（第２波形用ＤＡＣ値）を第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂに送信してする。このようにして、ＡＳＩＣ６０’は、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａに第１波形用ＤＡＣ値をセットし、第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂに第２波形用ＤＡＣ値をセットすることができるようになっている。 The ASIC 60 ′ in the present embodiment is connected to the D / A clock generation circuit 90, and the D / A clock generation circuit 90 is switched to change the generation timing of the first clock signal and the second clock signal described later. A control signal can be transmitted. The ASIC 60 'is connected to the waveform data memory 51A for the first drive signal COM_A and the waveform data memory 51B for the second drive signal COM_B via the data bus. The ASIC 60 'then transmits a DAC value (first waveform DAC value) for generating the first drive signal COM_A to the waveform data memory 51A for the first drive signal COM_A. In addition, the ASIC 60 'transmits a DAC value (second waveform DAC value) for generating the second drive signal COM_B to the waveform data memory 51B for the second drive signal COM_B. In this way, the ASIC 60 ′ sets the first waveform DAC value in the waveform data memory 51A for the first drive signal COM_A, and sets the second waveform DAC value in the waveform data memory 51B for the second drive signal COM_B. It can be set.

また、ＡＳＩＣ６０’は、Ａ／Ｂセレクト信号線を介してヘッド制御部ＨＣ’に接続されており、Ａ／Ｂセレクト信号がヘッド制御部ＨＣ’に送られるようになっている。尚、Ａ／Ｂセレクト信号については、後述する。 The ASIC 60 'is connected to the head controller HC' via an A / B select signal line so that an A / B select signal is sent to the head controller HC '. The A / B select signal will be described later.

＜波形データメモリ５０について＞
波形データメモリ５０には、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａと第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂとが含まれている。第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａには、第１駆動信号ＣＯＭ＿Ａを生成するための波形データに基づく第１波形用ＤＡＣ値が記憶される。第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂには、第２駆動信号ＣＯＭ＿Ｂを生成するための波形データに基づく第２波形用ＤＡＣ値が記憶される。 <About the waveform data memory 50>
The waveform data memory 50 includes a waveform data memory 51A for the first drive signal COM_A and a waveform data memory 51B for the second drive signal COM_B. The waveform data memory 51A for the first drive signal COM_A stores a first waveform DAC value based on the waveform data for generating the first drive signal COM_A. The waveform data memory 51B for the second drive signal COM_B stores a second waveform DAC value based on the waveform data for generating the second drive signal COM_B.

期間Ｔにおける第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂはそれぞれ１０００の区間に分割され、各区間における各駆動信号の電圧値を出力させるためのＤＡＣ値が存在している。これらの第１波形用ＤＡＣ値は、１０００個のＤＡＣ値からなり、具体的にはＡ１〜Ａ１０００のＤＡＣ値からなる。また、第２波形用ＤＡＣ値は、１０００個のＤＡＣ値からなり、具体的にはＢ１〜Ｂ１０００のＤＡＣ値からなる。尚ここでは、１０００分割されたうちの１番目の第１波形用ＤＡＣ値をＡ１というように示している。第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａには、第１波形用ＤＡＣ値としてＡ１〜Ａ１０００が記憶される。また、第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂには、第２波形用ＤＡＣ値としてＢ１〜Ｂ１０００が記憶される。 The first drive signal COM_A and the second drive signal COM_B in the period T are each divided into 1000 sections, and there is a DAC value for outputting the voltage value of each drive signal in each section. These DAC values for the first waveform are composed of 1000 DAC values, specifically, DAC values A1 to A1000. Further, the second waveform DAC value is composed of 1000 DAC values, specifically, DAC values of B1 to B1000. In this example, the first DAC value for the first waveform out of the 1,000 divisions is indicated as A1. The waveform data memory 51A for the first drive signal COM_A stores A1 to A1000 as the first waveform DAC values. The waveform data memory 51B for the second drive signal COM_B stores B1 to B1000 as second waveform DAC values.

第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａには、メモリリードＡ信号線を介してＤ／Ａクロック生成回路９０に接続されており、Ｄ／Ａクロック生成回路９０からメモリリードＡ信号が送られるようになっている。第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂには、メモリリードＢ信号線を介してＤ／Ａクロック生成回路９０が接続されており、Ｄ／Ａクロック生成回路９０からメモリリードＢ信号が送られるようになっている。メモリリードＡ信号及びメモリリードＢ信号は、図１３に示すように互い違いに、システムクロック２つ分の間隔でＨレベルとＬレベルを示す信号である。 The waveform data memory 51A for the first drive signal COM_A is connected to the D / A clock generation circuit 90 via the memory read A signal line, and the memory read A signal is sent from the D / A clock generation circuit 90. It is like that. A D / A clock generation circuit 90 is connected to the waveform data memory 51B for the second drive signal COM_B via a memory read B signal line, and a memory read B signal is sent from the D / A clock generation circuit 90. It is like that. As shown in FIG. 13, the memory read A signal and the memory read B signal are signals that alternately indicate the H level and the L level at intervals of two system clocks.

また、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａと第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂは、共通のＤＡＣデータバスを介して、ともに第１波形生成回路７１Ａ’及び第２波形生成回路７１Ｂ’に接続されている。 Also, the waveform data memory 51A for the first drive signal COM_A and the waveform data memory 51B for the second drive signal COM_B are both the first waveform generation circuit 71A ′ and the second waveform generation circuit via a common DAC data bus. 71B '.

第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａは、メモリリードＡ信号がＨレベルの期間、第１波形用ＤＡＣ値（Ａ１〜Ａ１０００）をＤＡＣデータバスに順次出力する機能を有する。第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂは、メモリリードＢ信号がＨレベルの期間、第２波形用ＤＡＣ値（Ｂ１〜Ｂ１０００）をＤＡＣデータバスに順次出力する機能を有する。前述の通り、メモリリードＡ信号及びメモリリードＢ信号は、互い違いにＨレベルとＬレベルを示す信号であるのでデータバス上には、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値が交互に出力されることとなる。 The waveform data memory 51A for the first drive signal COM_A has a function of sequentially outputting the first waveform DAC values (A1 to A1000) to the DAC data bus while the memory read A signal is at the H level. The waveform data memory 51B for the second drive signal COM_B has a function of sequentially outputting the second waveform DAC values (B1 to B1000) to the DAC data bus while the memory read B signal is at the H level. As described above, since the memory read A signal and the memory read B signal alternately indicate the H level and the L level, the DAC value for the first waveform and the DAC value for the second waveform are alternately displayed on the data bus. Will be output.

このように、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値と第２波形用ＤＡＣ値を交互に出力する波形データメモリ５０は、データ出力部に相当する。 As described above, the waveform data memory 50 that alternately outputs the first waveform DAC value, the second waveform DAC value, and the second waveform DAC value corresponds to a data output unit.

＜Ｄ／Ａクロック生成回路９０について＞
Ｄ／Ａクロック生成回路９０は、クロック信号であるメモリリードＡ信号を生成して、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａに出力する機能を有する。また、Ｄ／Ａクロック生成回路９０は、クロック信号であるメモリリードＢ信号を生成して、第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂに出力する機能を有する。さらに、Ｄ／Ａクロック生成回路９０は、第１クロック信号を生成して第１波形生成回路７１Ａ’に出力する機能を有し、さらに、と第２クロック信号を生成して第２波形生成回路７１Ｂ’に出力する機能を有する。 <D / A clock generation circuit 90>
The D / A clock generation circuit 90 has a function of generating a memory read A signal that is a clock signal and outputting it to the waveform data memory 51A for the first drive signal COM_A. The D / A clock generation circuit 90 has a function of generating a memory read B signal that is a clock signal and outputting it to the waveform data memory 51B for the second drive signal COM_B. Further, the D / A clock generation circuit 90 has a function of generating a first clock signal and outputting the first clock signal to the first waveform generation circuit 71A ′, and further generates a second clock signal to generate a second waveform generation circuit. 71B ′.

Ｄ／Ａクロック生成回路９０は、クロック信号であるメモリリードＡ信号とメモリリードＢ信号とを互い違いに出力する。また、Ｄ／Ａクロック生成回路９０は、後述するとおり第１クロック信号と第２クロック信号を出力する。尚、第１クロック信号及び第２クロック信号は、互い違いにシステムクロック２つ分の間隔でＨレベルとＬレベルを示す信号である。また、Ｄ／Ａクロック生成回路９０は、第１クロック信号及び第２クロック信号をメモリリードＡ信号及びメモリリードＢ信号の立ち上がり及び立ち下がりタイミングよりシステムクロック１つ分遅らせて出力する。 The D / A clock generation circuit 90 alternately outputs a memory read A signal and a memory read B signal that are clock signals. The D / A clock generation circuit 90 outputs a first clock signal and a second clock signal as will be described later. The first clock signal and the second clock signal are signals that alternately indicate the H level and the L level at intervals of two system clocks. Further, the D / A clock generation circuit 90 outputs the first clock signal and the second clock signal delayed by one system clock from the rising and falling timings of the memory read A signal and the memory read B signal.

さらに、Ｄ／Ａクロック生成回路９０は、ＡＳＩＣ６０’から駆動信号を変更することを示すＡ／Ｂセレクト信号の入力にしたがって、第１クロック信号と第２クロック信号の出力タイミングをシステムクロック２つ分遅延させる機能を有している。つまり、Ｄ／Ａクロック生成回路９０は、Ａ／Ｂセレクト信号の入力にしたがって、第１クロック信号と第２クロック信号の位相をそれぞれ半周期遅らせる機能を有している。 Further, the D / A clock generation circuit 90 sets the output timing of the first clock signal and the second clock signal by two system clocks according to the input of the A / B select signal indicating that the drive signal is changed from the ASIC 60 ′. Has the function of delaying. That is, the D / A clock generation circuit 90 has a function of delaying the phases of the first clock signal and the second clock signal by a half cycle in accordance with the input of the A / B select signal.

このように、第１クロック信号と第２クロック信号を互い違いに出力し、駆動信号の変更するときに第１クロック信号と第２クロック信号の出力タイミングを遅らせて、ＤＡＣ値の取り込みタイミングを変更するＤ／Ａクロック生成回路９０は、信号出力部に相当する。 In this way, the first clock signal and the second clock signal are alternately output, and when the drive signal is changed, the output timing of the first clock signal and the second clock signal is delayed to change the DAC value capture timing. The D / A clock generation circuit 90 corresponds to a signal output unit.

＜駆動信号生成回路７０’について＞
本実施形態における駆動信号生成回路７０’は、第１波形生成回路７１Ａ’と第１電流増幅回路７２Ａと第２波形生成回路７１Ｂ’と第２電流増幅回路７２Ｂを含む。尚、第１電流増幅回路７２Ａと第２電流増幅回路７２Ｂの機能及び構成は参考例のものと同様であるので説明を省略する。
第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’には、ＤＡＣデータバスが接続されている。また第１波形生成回路７１Ａ’には第１クロック信号線が接続され、第２波形生成回路７１Ｂ’には第２クロック信号線が接続されている。
また、第１波形生成回路７１Ａ’の出力は第１電流増幅回路７２Ａに接続され、第２波形生成回路７１Ｂ’の出力は第２電流増幅回路７２Ｂに接続されている。第１電流増幅回路７２Ａの出力と第２電流増幅回路７２Ｂの出力は、それぞれ対応する信号線８９Ａ、８９Ｂを介してヘッド制御部ＨＣ’に入力されている。 <About Drive Signal Generation Circuit 70 ′>
The drive signal generation circuit 70 ′ in the present embodiment includes a first waveform generation circuit 71A ′, a first current amplification circuit 72A, a second waveform generation circuit 71B ′, and a second current amplification circuit 72B. The functions and configurations of the first current amplification circuit 72A and the second current amplification circuit 72B are the same as those of the reference example, and thus the description thereof is omitted.
A DAC data bus is connected to the first waveform generation circuit 71A ′ and the second waveform generation circuit 71B ′. A first clock signal line is connected to the first waveform generation circuit 71A ′, and a second clock signal line is connected to the second waveform generation circuit 71B ′.
The output of the first waveform generation circuit 71A ′ is connected to the first current amplification circuit 72A, and the output of the second waveform generation circuit 71B ′ is connected to the second current amplification circuit 72B. The output of the first current amplifier circuit 72A and the output of the second current amplifier circuit 72B are input to the head controller HC ′ via the corresponding signal lines 89A and 89B, respectively.

＜波形生成回路について＞
図１４は、第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’を説明するための図である。
第１波形生成回路７１Ａ’には、波形生成用第１ラッチ回路７１３Ａと第１Ｄ／Ａ変換器７１４Ａと電圧増幅回路７１２Ａが含まれている。また、第２波形生成回路７１Ｂ’には、波形生成用第２ラッチ回路７１３Ｂと第２Ｄ／Ａ変換器７１４Ｂと電圧増幅回路７１２Ｂが含まれている。 <About waveform generator>
FIG. 14 is a diagram for explaining the first waveform generation circuit 71A ′ and the second waveform generation circuit 71B ′.
The first waveform generation circuit 71A ′ includes a waveform generation first latch circuit 713A, a first D / A converter 714A, and a voltage amplification circuit 712A. The second waveform generation circuit 71B ′ includes a waveform generation second latch circuit 713B, a second D / A converter 714B, and a voltage amplification circuit 712B.

波形生成用第１ラッチ回路７１３Ａには、ＤＡＣデータバスと第１クロック信号線が接続されている。ＤＡＣデータバスからは、第１駆動信号ＣＯＭ＿Ａ用の波形データメモリと第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリから、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値とが交互に送られてくる。そして、第１クロック信号線から送られてくる第１クロック信号の立ち上がりタイミングによって、ＤＡＣデータバスに送られているＤＡＣ値を取得するようになっている。そして、第１ラッチ回路７１３Ａは、取得したＤＡＣ値をＤ／Ａ変換器７１４Ａに送る。 A DAC data bus and a first clock signal line are connected to the waveform generating first latch circuit 713A. The DAC data bus alternately sends the first waveform DAC value and the second waveform DAC value from the waveform data memory for the first drive signal COM_A and the waveform data memory for the second drive signal COM_B. . The DAC value sent to the DAC data bus is acquired at the rising timing of the first clock signal sent from the first clock signal line. Then, the first latch circuit 713A sends the acquired DAC value to the D / A converter 714A.

また、波形生成用第２ラッチ回路７１３Ｂには、ＤＡＣデータバスと第２クロック信号線が接続されている。そして、第２クロック信号線から送られてくる第２クロック信号の立ち上がりタイミングによって、ＤＡＣデータバスに送られているＤＡＣ値を取得するようになっている。そして、第２ラッチ回路７１３Ｂは、取得したＤＡＣ値をＤ／Ａ変換器７１４Ｂに送る。 Further, the DAC data bus and the second clock signal line are connected to the second latch circuit 713B for waveform generation. The DAC value sent to the DAC data bus is acquired at the rising timing of the second clock signal sent from the second clock signal line. Then, the second latch circuit 713B sends the acquired DAC value to the D / A converter 714B.

第１Ｄ／Ａ変換器７１４Ａは、取得したＤＡＣ値をアナログ値に変換して電圧増幅回路７１２Ａに出力する。第２Ｄ／Ａ変換器７１４Ｂは、取得したＤＡＣ値をアナログ値に変換して電圧増幅回路７１２Ｂに出力する。
尚、電圧増幅回路７１２Ａ、７１２Ｂの機能は、参考例のものと同様であり、電圧増幅回路７１２Ａは、第１電流増幅回路７２Ａに電圧増幅した波形を送り、電圧増幅回路７１２Ｂは、第２電流増幅回路７２Ｂに電圧増幅した波形を送る。 The first D / A converter 714A converts the acquired DAC value into an analog value and outputs the analog value to the voltage amplification circuit 712A. The second D / A converter 714B converts the acquired DAC value into an analog value and outputs the analog value to the voltage amplifier circuit 712B.
The functions of the voltage amplification circuits 712A and 712B are the same as those of the reference example, the voltage amplification circuit 712A sends a voltage amplified waveform to the first current amplification circuit 72A, and the voltage amplification circuit 712B The voltage-amplified waveform is sent to the amplifier circuit 72B.

そして、第１電流増幅回路７２Ａ及び第２電流増幅回路７２Ｂは、ヘッド制御部ＨＣ’に接続され、生成された第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂが送られるようになっている。 The first current amplification circuit 72A and the second current amplification circuit 72B are connected to the head controller HC 'so that the generated first drive signal COM_A and second drive signal COM_B are sent.

このように、第１クロック信号及び第２クロック信号の立ち上がりで第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには、第２駆動信号ＣＯＭ＿Ｂを出力する第１波形生成回路７１Ａ’及び第２波形生成回路７１Ｂ’は、波形出力部に相当する。 As described above, when either the first waveform DAC value or the second waveform DAC value is captured at the rising edge of the first clock signal and the second clock signal, and the first waveform DAC value is captured, the first drive signal is acquired. The first waveform generation circuit 71A ′ and the second waveform generation circuit 71B ′ that output the second drive signal COM_B when the COM_A is output and the second waveform DAC value is taken in correspond to the waveform output unit.

＜ヘッド制御部ＨＣ’について＞
図１５は、本実施形態で使用されるヘッド制御部ＨＣ’を説明するための図である。 <About the head controller HC '>
FIG. 15 is a diagram for explaining the head controller HC ′ used in this embodiment.

本実施形態で使用されるヘッド制御部ＨＣ’は、後述するように入力される第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂが任意のタイミングで入れ替えられて入力されるという事情から、参考例のヘッド制御部ＨＣの構成に加えて他の構成要素が付加されている。 The head control unit HC ′ used in the present embodiment has a reference example in which the first drive signal COM_A and the second drive signal COM_B that are input are replaced and input at an arbitrary timing as described later. In addition to the configuration of the head controller HC, other components are added.

本実施形態で使用されるヘッド制御部ＨＣ’と参考例のヘッド制御部ＨＣとでは、第１シフトレジスタ８１Ａ、第２シフトレジスタ８１Ｂ、第１ラッチ回路８２Ａ、第２ラッチ回路８２Ｂ、制御ロジック８４、デコーダ８３、第１スイッチ８７Ａ、第２スイッチ８７Ｂ、ピエゾ素子４１７の機能は共通している。よって、これらの説明は省略し、異なる構成について以下に説明を行う。 The head control unit HC ′ used in the present embodiment and the head control unit HC of the reference example include a first shift register 81A, a second shift register 81B, a first latch circuit 82A, a second latch circuit 82B, and a control logic 84. The functions of the decoder 83, the first switch 87A, the second switch 87B, and the piezo element 417 are common. Therefore, these descriptions are omitted, and different configurations will be described below.

本実施形態におけるヘッド制御部ＨＣ’には、Ａ／Ｂセレクト信号が入力されている。また、ヘッド制御部ＨＣ’は、第１スイッチ用第１アンド回路８８１Ａと第１スイッチ用第２アンド回路８８２Ａと第１スイッチ用オア回路８８３Ａを含んでいる。さらに、ヘッド制御部ＨＣ’は、第２スイッチ用第１アンド回路８８１Ｂと第２スイッチ用第２アンド回路８８２Ｂと第２スイッチ用オア回路８８３Ｂを含んでいる。また、ヘッド制御部ＨＣ’には、第１駆動信号生成部からの信号線８９Ａと第２駆動信号生成部からの信号線８９Ｂが入力されている。 An A / B select signal is input to the head controller HC 'in this embodiment. The head controller HC 'includes a first AND circuit 881A for the first switch, a second AND circuit 882A for the first switch, and an OR circuit 883A for the first switch. Further, the head controller HC 'includes a second switch first AND circuit 881B, a second switch second AND circuit 882B, and a second switch OR circuit 883B. In addition, the signal line 89A from the first drive signal generator and the signal line 89B from the second drive signal generator are input to the head controller HC '.

デコーダ８３は、第１スイッチ制御信号線ＳＷ１を介して第１スイッチ用第１アンド回路８８１Ａの入力Ｂ及び第２スイッチ用第１アンド回路８８１Ｂの入力Ｂに接続されている。また、デコーダ８３は、第２スイッチ制御信号線ＳＷ２を介して第１スイッチ用第２アンド回路の入力Ｂ、及び第２スイッチ用第２アンド回路の入力Ｂに接続されている。 The decoder 83 is connected to the input B of the first AND circuit 881A for the first switch and the input B of the first AND circuit 881B for the second switch via the first switch control signal line SW1. The decoder 83 is connected to the input B of the second AND circuit for the first switch and the input B of the second AND circuit for the second switch via the second switch control signal line SW2.

Ａ／Ｂセレクト信号の信号線は、第１スイッチ用第１アンド回路８８１Ａのノット回路が組み込まれた入力Ａ、第１スイッチ用第２アンド回路８８２Ａの入力Ａ、第２スイッチ用第１アンド回路８８１Ｂの入力Ａ、及び第２スイッチ用第２アンド回路８８２Ｂのノット回路が組み込まれた入力Ａに接続されている。 The signal line for the A / B select signal includes an input A in which a knot circuit of the first AND circuit 881A for the first switch is incorporated, an input A of the second AND circuit 882A for the first switch, and a first AND circuit for the second switch. The input A of 881B and the input A incorporating the knot circuit of the second AND circuit 882B for the second switch are connected.

第１スイッチ用オア回路８８３Ａの入力Ａには、第１スイッチ用第１アンド回路８８１Ａの出力が接続され、第１スイッチ用オア回路の入力Ｂには、第１スイッチ用第２アンド回路８８２Ａの出力が接続される。第２スイッチ用オア回路８８３Ｂの入力Ａには、第２スイッチ用第１オア回路８８１Ｂの出力が接続される。第２スイッチ用オア回路８８３Ｂの入力Ｂには、第２スイッチ用第２オア回路８８２Ｂの出力が接続される。 The output of the first AND circuit 881A for the first switch is connected to the input A of the first switch OR circuit 883A, and the input B of the first switch OR circuit is connected to the input B of the first switch second AND circuit 882A. The output is connected. The output of the second switch first OR circuit 881B is connected to the input A of the second switch OR circuit 883B. The output of the second switch second OR circuit 882B is connected to the input B of the second switch OR circuit 883B.

第１スイッチ用オア回路の出力は第１スイッチ８７Ａに接続され、ピエゾ素子４１７への駆動信号のオンオフを制御する。また、第２スイッチ用オア回路の出力は第２スイッチ８７Ｂに接続され、ピエゾ素子４１７への駆動信号のオンオフを制御する。 The output of the OR circuit for the first switch is connected to the first switch 87A and controls the on / off of the drive signal to the piezo element 417. The output of the second switch OR circuit is connected to the second switch 87B to control the on / off of the drive signal to the piezo element 417.

このような構成にすることで、Ａ／Ｂセレクト信号がＬレベルのときは、第１スイッチ８７Ａに第１スイッチ制御信号ＳＷ１が印加され、Ｈレベルのときは、第１スイッチ８７Ａに第２スイッチ制御信号ＳＷ２が印加される。また、Ａ／Ｂセレクト信号がＬレベルのとき、第２スイッチ８７Ｂに第２スイッチ制御信号ＳＷ２が印加され、Ｈレベルのとき第２スイッチ８７Ｂに第１スイッチ制御信号ＳＷ２が印加される。 With this configuration, when the A / B select signal is at the L level, the first switch control signal SW1 is applied to the first switch 87A, and when the A / B select signal is at the H level, the second switch is applied to the first switch 87A. A control signal SW2 is applied. When the A / B select signal is at the L level, the second switch control signal SW2 is applied to the second switch 87B, and when the A / B select signal is at the H level, the first switch control signal SW2 is applied to the second switch 87B.

＜本実施形態の動作について＞
次に、図１３に示す各信号のタイムチャートを参照しつつ、プリンタ１’の各部にの動作について説明する。 <Operation of this embodiment>
Next, the operation of each unit of the printer 1 ′ will be described with reference to the time chart of each signal shown in FIG.

第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１Ａには、ＡＳＩＣ６０’から第１波形用ＤＡＣ値（Ａ１〜１０００）が送られることによって、これらの値がセットされ、第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂには、ＡＳＩＣ６０’から第２波形用ＤＡＣ値（Ｂ１〜Ｂ１０００）が送られることによって、これらの値がセットされている。 The waveform data memory 51A for the first drive signal COM_A is set with the first waveform DAC values (A1 to 1000) from the ASIC 60 ′, and the waveform data for the second drive signal COM_B is set. These values are set in the memory 51B by sending the second waveform DAC values (B1 to B1000) from the ASIC 60 ′.

第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１ＡにはメモリリードＡ信号が入力されている。図１３を参照するとわかるとおり、メモリリードＡ信号がＨレベルのとき、ＤＡＣデータバスには第１駆動信号ＣＯＭ＿Ａ用の波形データメモリ５１から第１波形用ＤＡＣ値（Ａ１〜Ａ１０００）が順次送られる。また、メモリリードＢ信号がＨレベルのとき、ＤＡＣデータバスには第２駆動信号ＣＯＭ＿Ｂ用の波形データメモリ５１Ｂから第１波形用ＤＡＣ値（Ｂ１〜Ｂ１０００）が順次送られる。 The memory read A signal is input to the waveform data memory 51A for the first drive signal COM_A. As can be seen from FIG. 13, when the memory read A signal is at H level, the first waveform DAC values (A1 to A1000) are sequentially sent from the waveform data memory 51 for the first drive signal COM_A to the DAC data bus. . When the memory read B signal is at the H level, the first waveform DAC values (B1 to B1000) are sequentially sent from the waveform data memory 51B for the second drive signal COM_B to the DAC data bus.

図１３に示すように、Ｄ／Ａクロック生成回路９０から出力されるメモリリードＡ信号とメモリリードＢ信号は、システムクロック２つ分のタイミングで交互に出力される。よって、ＤＡＣデータバス上には、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値が交互に出力される。具体的には、ＤＡＣ値として（Ａ１）（Ｂ１）（Ａ２）（Ｂ２）・・・（Ａ９９９）（Ｂ９９９）（Ａ１０００）（Ｂ１０００）というように、第１波形用ＤＡＣ値と第２波形用ＤＡＣ値が出力される。尚、（Ａ１０００）（Ｂ１０００）までが出力されると、再度（Ａ１）（Ｂ１）からの出力がされる。 As shown in FIG. 13, the memory read A signal and the memory read B signal output from the D / A clock generation circuit 90 are alternately output at the timing of two system clocks. Therefore, the first waveform DAC value and the second waveform DAC value are alternately output on the DAC data bus. Specifically, the DAC values for the first waveform and the second waveform are as the DAC values (A1) (B1) (A2) (B2)... (A999) (B999) (A1000) (B1000). The DAC value is output. When (A1000) (B1000) are output, the output from (A1) (B1) is performed again.

ところで、Ｄ／Ａクロック生成回路９０は、第１クロック信号をメモリリードＡの出力からシステムクロック１つ分遅れて出力している。第１クロック信号は、半周期が２システムクロック分を有するクロック信号である。また、Ｄ／Ａクロック生成回路９０は、第２クロック信号を第１クロック信号の出力からシステムクロック２つ分遅れて出力する。第２クロック信号は、半周期が２システムクロック分を有するクロック信号である。 Incidentally, the D / A clock generation circuit 90 outputs the first clock signal delayed by one system clock from the output of the memory read A. The first clock signal is a clock signal whose half cycle has two system clocks. Further, the D / A clock generation circuit 90 outputs the second clock signal delayed by two system clocks from the output of the first clock signal. The second clock signal is a clock signal whose half cycle has two system clocks.

第１波形生成回路７１Ａ’は、第１クロック信号の立ち上がりタイミングでＤＡＣデータバスの値を取り込み、これに対応するアナログ値を出力する。第２波形生成回路７１Ｂ’は、第２クロック信号の立ち上がりタイミングでＤＡＣデータバスの値を取り込み、これに対応するアナログ値を出力する。よって、図１３の左側半分において、第１波形生成回路７１Ａ’は、第１波形用ＤＡＣ値（Ａ１、Ａ２、・・・）を取り込むことになり、第１駆動信号ＣＯＭ＿Ａを出力することになる。また、第２波形生成回路７１Ｂ’は、第２波形用ＤＡＣ値（Ｂ１、Ｂ２、・・・）を取り込むことになり、第２駆動信号ＣＯＭ＿Ｂを出力することになる。 The first waveform generation circuit 71A 'takes in the value of the DAC data bus at the rising timing of the first clock signal and outputs an analog value corresponding thereto. The second waveform generation circuit 71B 'takes in the value of the DAC data bus at the rising timing of the second clock signal and outputs an analog value corresponding thereto. Therefore, in the left half of FIG. 13, the first waveform generation circuit 71A ′ takes in the first waveform DAC values (A1, A2,...), And outputs the first drive signal COM_A. . Also, the second waveform generation circuit 71B 'takes in the second waveform DAC values (B1, B2,...) And outputs the second drive signal COM_B.

次に、第１波形生成回路７１Ａ’及び第２波形生成回路７１Ｂ’が生成する駆動信号を入れ替えるときを考える。すなわちここでは、第１波形生成回路７１Ａ’に第２駆動信号ＣＯＭ＿Ｂを出力させ、第２波形生成回路７１Ｂ’に第１駆動信号ＣＯＭを出力させるように、お互いの出力する信号を入れ替える場合について考える。第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’が生成する駆動信号を入れ替えるとき、ＡＳＩＣ６０’は、切り替え制御信号をＤ／Ａクロック生成回路９０に出力する。 Next, consider the case where the drive signals generated by the first waveform generation circuit 71A 'and the second waveform generation circuit 71B' are switched. That is, here, a case is considered in which the signals output from each other are switched so that the first waveform generation circuit 71A ′ outputs the second drive signal COM_B and the second waveform generation circuit 71B ′ outputs the first drive signal COM. . When the drive signals generated by the first waveform generation circuit 71 </ b> A ′ and the second waveform generation circuit 71 </ b> B ′ are switched, the ASIC 60 ′ outputs a switching control signal to the D / A clock generation circuit 90.

第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号が入れ替えられる時期は、前述のように一方の電流増幅回路に発熱が偏った時期である。本実施形態において、第１電流増幅回路７２Ａと第２電流増幅回路７２Ｂに不図示の温度センサが取り付けられている。そして、両者に所定の温度差が生じたときに、ＡＳＩＣ６０’は、第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号とを入れ替えるように制御する。具体的には、第１電流増幅回路７２Ａと第２電流増幅回路７２Ｂに所定の温度差が生じ、駆動信号の繰り返し周期Ｔの開始タイミングにおいて、ＡＳＩＣ６０’は、切り替え制御信号をＤ／Ａクロック生成回路９０に出力する。 The time when the drive signal generated by the first waveform generation circuit 71A 'and the drive signal generated by the second waveform generation circuit 71B' are switched is a time when heat generation is biased to one of the current amplification circuits as described above. In the present embodiment, temperature sensors (not shown) are attached to the first current amplification circuit 72A and the second current amplification circuit 72B. When a predetermined temperature difference occurs between the two, the ASIC 60 ′ performs control so that the drive signal generated by the first waveform generation circuit 71A ′ and the drive signal generated by the second waveform generation circuit 71B ′ are switched. . Specifically, a predetermined temperature difference occurs between the first current amplification circuit 72A and the second current amplification circuit 72B, and the ASIC 60 ′ generates the D / A clock at the start timing of the repetition period T of the drive signal. Output to the circuit 90.

本実施形態において、切り替え制御信号は（Ｂ１０００）が出力されるタイミングからシステムクロック１つ分遅れたタイミングで出力される。切り替え制御信号は、システムクロック２つ分の長さで出力される。Ｄ／Ａクロック生成回路９０は、切り替え制御信号を受け取ると、切り替え制御信号がＨレベルの期間だけ第１クロック信号及び第２クロック信号を遅延させる。ここでは、切り替え制御信号がシステムクロック２つ分の長さで出力されたので、第１クロック信号及び第２クロック信号は、切り替え制御信号がＨレベルになる直前の値をシステムクロック２つ分の期間維持することとなる。そして、切り替え信号がＬレベルになった後、Ｄ／Ａクロック生成回路９０は、通常通り交互に第１クロック信号及び第２クロック信号を出力する。 In this embodiment, the switching control signal is output at a timing delayed by one system clock from the timing at which (B1000) is output. The switching control signal is output with a length equivalent to two system clocks. When the D / A clock generation circuit 90 receives the switching control signal, the D / A clock generation circuit 90 delays the first clock signal and the second clock signal for a period in which the switching control signal is at the H level. Here, since the switching control signal is output with a length equivalent to two system clocks, the first clock signal and the second clock signal have the values immediately before the switching control signal becomes H level for two system clocks. The period will be maintained. Then, after the switching signal becomes L level, the D / A clock generation circuit 90 alternately outputs the first clock signal and the second clock signal as usual.

このように、切り替え制御信号の入力により第１クロック信号の出力タイミングが、半周期遅らされることとなった。また、切り替え制御信号の入力により第２クロック信号の出力タイミングも、半周期遅らされることとなった。第１波形生成回路７１Ａ’は、第１クロック信号の立ち上がりタイミングでＤＡＣデータバスの値を取得するので、第１クロック信号の周期が半周期遅れることで、第２波形用ＤＡＣ値を取得することとなる。また、第２波形生成回路７１Ｂ’は、第２クロック信号の立ち上がりタイミングでＤＡＣデータバスの値を取得するので、第２クロック信号の周期が半周期遅れることで、第１波形用ＤＡＣ値を取得することとなる。つまり、切り替え制御信号の入力により、第１波形生成回路７１Ａ’が出力する駆動信号を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと入れ替え、第２波形生成回路７１Ｂ’が出力する駆動信号を第２駆動信号ＣＯＭ＿Ｂから第１駆動信号ＣＯＭ＿Ａへと入れ替えることができる。 In this way, the output timing of the first clock signal is delayed by a half cycle by the input of the switching control signal. Further, the output timing of the second clock signal is also delayed by a half cycle by the input of the switching control signal. Since the first waveform generation circuit 71A ′ acquires the value of the DAC data bus at the rising timing of the first clock signal, the second waveform DAC value is acquired by delaying the period of the first clock signal by a half period. It becomes. In addition, the second waveform generation circuit 71B ′ acquires the DAC data bus value at the rising timing of the second clock signal. Will be. That is, in response to the input of the switching control signal, the drive signal output from the first waveform generation circuit 71A ′ is switched from the first drive signal COM_A to the second drive signal COM_B, and the drive signal output from the second waveform generation circuit 71B ′ is changed. The second drive signal COM_B can be switched to the first drive signal COM_A.

第１波形生成回路が出力する駆動信号と第２波形生成回路が出力する駆動信号とが入れ替えられた場合、ヘッド制御部ＨＣ’でも駆動信号の入れ替えに対応した措置を講じる必要がある。次に、図１５と前述の図１３とを参照しつつ、本実施形態におけるヘッド制御部ＨＣ’の動作について説明する。 When the drive signal output from the first waveform generation circuit and the drive signal output from the second waveform generation circuit are interchanged, the head controller HC 'also needs to take measures corresponding to the replacement of the drive signal. Next, the operation of the head controller HC ′ in the present embodiment will be described with reference to FIG. 15 and FIG. 13 described above.

参考例のヘッド制御部ＨＣの構成では、第１駆動信号ＣＯＭ＿Ａが印加される第１スイッチ８７Ａは、波形選択信号ｑ０〜ｑ３のいずれかによって制御されるようになっている。また、第２駆動信号ＣＯＭ＿Ｂが印加される第２スイッチ８７Ｂは波形選択信号ｑ４〜ｑ７のいずれかによって制御されるようになっている。
本実施形態でも図４に示される駆動信号及びスイッチ制御信号を使用している。よって、第１駆動信号ＣＯＭ＿Ａが印加されるスイッチは、波形選択信号ｑ０〜ｑ３のいずれかによって制御され、第２駆動信号ＣＯＭ＿Ｂが印加されるスイッチは波形選択信号ｑ４〜ｑ７のいずれかによって制御される必要がある。 In the configuration of the head control unit HC of the reference example, the first switch 87A to which the first drive signal COM_A is applied is controlled by one of the waveform selection signals q0 to q3. The second switch 87B to which the second drive signal COM_B is applied is controlled by any one of the waveform selection signals q4 to q7.
Also in this embodiment, the drive signal and the switch control signal shown in FIG. 4 are used. Therefore, the switch to which the first drive signal COM_A is applied is controlled by any of the waveform selection signals q0 to q3, and the switch to which the second drive signal COM_B is applied is controlled by any of the waveform selection signals q4 to q7. It is necessary to

本実施形態では、生成する駆動信号が入れ替えられることで、スイッチに印加される駆動信号が入れ替えられてしまうことになる。よって、スイッチに印加される駆動信号が入れ替えられることに合わせてスイッチを制御する波形選択信号ｑ０〜ｑ７も入れ替える必要がある。よって、本実施形態におけるヘッド制御部ＨＣ’は、Ａ／Ｂセレクト信号によって、スイッチを制御する波形選択信号ｑ０〜ｑ７が入れ替えられる構成となっている。 In the present embodiment, the drive signal applied to the switch is replaced by switching the generated drive signal. Therefore, it is necessary to replace the waveform selection signals q0 to q7 for controlling the switch in accordance with the switching of the drive signal applied to the switch. Therefore, the head controller HC 'in the present embodiment is configured such that the waveform selection signals q0 to q7 for controlling the switches are replaced by the A / B select signal.

まず、ここでは最初に、駆動信号が入れ替えられる前の状態、すなわち、第１駆動信号生成部に接続された信号線８９Ａには第１駆動信号ＣＯＭ＿Ａが供給され、第２駆動信号生成部に接続された信号線８９Ｂには第２駆動信号ＣＯＭ＿Ｂが供給されているときを考える。駆動信号が入れ替えられる前には、ＡＳＩＣ６０’は、ヘッド制御部ＨＣ’に供給するＡ／Ｂセレクト信号としてＬレベルを出力している。 First, here, first, the state before the drive signal is replaced, that is, the first drive signal COM_A is supplied to the signal line 89A connected to the first drive signal generation unit, and is connected to the second drive signal generation unit. Consider a case where the second drive signal COM_B is supplied to the signal line 89B. Before the drive signal is replaced, the ASIC 60 'outputs an L level as an A / B select signal supplied to the head controller HC'.

ヘッド制御部ＨＣ’に供給されるＡ／Ｂセレクト信号がＬレベルのとき、第１スイッチ８７Ａには、第１スイッチ用第１アンド回路８８１Ａに入力される第１スイッチ制御信号ＳＷ１の値が送られることになる。このとき、第１スイッチ８７Ａには、第１駆動信号ＣＯＭ＿Ａが印加されていることから、印加される駆動信号と第１スイッチ８７Ａを制御するスイッチ制御信号との対応は整合している。また、ヘッド制御部ＨＣ’に供給されるＡ／Ｂセレクト信号がＬレベルのとき、第２スイッチ８７Ｂには、第２スイッチ用第２アンド回路８８２Ｂに入力される第２スイッチ制御信号ＳＷ２の値が送られることになる。このとき、第２スイッチ８７Ｂには、第２駆動信号ＣＯＭ＿Ｂが印加されていることから、印加される駆動信号と第２スイッチ８７Ｂを制御するスイッチ制御信号との対応は整合している。 When the A / B select signal supplied to the head controller HC ′ is at the L level, the value of the first switch control signal SW1 input to the first switch first AND circuit 881A is sent to the first switch 87A. Will be. At this time, since the first drive signal COM_A is applied to the first switch 87A, the correspondence between the applied drive signal and the switch control signal for controlling the first switch 87A is matched. When the A / B select signal supplied to the head controller HC ′ is at the L level, the value of the second switch control signal SW2 input to the second switch second AND circuit 882B is supplied to the second switch 87B. Will be sent. At this time, since the second drive signal COM_B is applied to the second switch 87B, the correspondence between the applied drive signal and the switch control signal for controlling the second switch 87B is matched.

次に、駆動信号が入れ替えられ、第１駆動信号生成部に接続された信号線８９Ａには、第２駆動信号ＣＯＭ＿Ｂが供給され、第２駆動信号生成部に接続された信号線８９Ｂには、第１駆動信号ＣＯＭ＿Ａが供給される場合を考える。そのとき、ＡＳＩＣ６０’は、ヘッド制御部ＨＣ’に供給するＡ／Ｂセレクト信号としてＨレベルを出力する。 Next, the drive signal is switched, the second drive signal COM_B is supplied to the signal line 89A connected to the first drive signal generator, and the signal line 89B connected to the second drive signal generator is Consider a case where the first drive signal COM_A is supplied. At this time, the ASIC 60 'outputs an H level as an A / B select signal supplied to the head controller HC'.

ヘッド制御部ＨＣ’に供給されるＡ／Ｂセレクト信号がＨレベルのとき、第１スイッチ８７Ａには、第１スイッチ用第２アンド回路８８２Ａに入力される第２スイッチ制御信号ＳＷ２の値が送られることになる。このとき、第１スイッチ８７Ａには、第２駆動信号ＣＯＭ＿Ｂが印加されていることから、印加される駆動信号と第１スイッチ８７Ａを制御するスイッチ制御信号との対応は整合している。また、ヘッド制御部ＨＣ’に供給されるＡ／Ｂセレクト信号がＨレベルのとき、第２スイッチ８７Ｂには、第２スイッチ用第１アンド回路８８１Ｂに入力される第１スイッチ制御信号ＳＷ１の値が送られることになる。このとき、第２スイッチ８７Ｂには、第１駆動信号ＣＯＭ＿Ａが印加されていることから、印加される駆動信号とスイッチ８７Ｂを制御するスイッチ制御信号との対応は整合している。 When the A / B select signal supplied to the head controller HC ′ is at the H level, the value of the second switch control signal SW2 input to the first switch second AND circuit 882A is sent to the first switch 87A. Will be. At this time, since the second drive signal COM_B is applied to the first switch 87A, the correspondence between the applied drive signal and the switch control signal for controlling the first switch 87A is matched. When the A / B select signal supplied to the head controller HC ′ is at the H level, the value of the first switch control signal SW1 input to the second switch first AND circuit 881B is supplied to the second switch 87B. Will be sent. At this time, since the first drive signal COM_A is applied to the second switch 87B, the correspondence between the applied drive signal and the switch control signal for controlling the switch 87B is matched.

このようにすることで、駆動信号が入れ替えられたときであってもヘッド制御部ＨＣ’からは、所望のインク滴が吐出できるようになっている。 In this way, even when the drive signal is switched, a desired ink droplet can be ejected from the head controller HC '.

＝＝＝その他の実施の形態＝＝＝
上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更、改良され得ると共に、本発明にはその等価物が含まれることは言うまでもない。特に、以下に述べる実施形態であっても、本発明に含まれるものである。 === Other Embodiments ===
The above-described embodiments are for facilitating the understanding of the present invention, and are not intended to limit the present invention. The present invention can be changed and improved without departing from the gist thereof, and it is needless to say that the present invention includes equivalents thereof. In particular, the embodiments described below are also included in the present invention.

＜ヘッドについて＞
前述の実施形態では、圧電素子を用いてインクを吐出していた。しかし、液体を吐出する方式は、これに限られるものではない。例えば、熱によりノズル内に泡を発生させる方式など、他の方式を用いてもよい。
また、前述の実施形態では、ヘッドはキャリッジに設けられていた。しかし、キャリッジに着脱可能なインクカートリッジにヘッドが設けられても良い。 <About the head>
In the above-described embodiment, ink is ejected using a piezoelectric element. However, the method for discharging the liquid is not limited to this. For example, other methods such as a method of generating bubbles in the nozzle by heat may be used.
In the above-described embodiment, the head is provided on the carriage. However, the head may be provided in an ink cartridge that is detachable from the carriage.

＜駆動信号が３種類以上の場合＞
上述の実施形態では、駆動信号生成回路が生成する駆動信号が２種類の場合について説明した。しかしながら、駆動信号生成回路が入れ替える駆動信号の種類は２種類に限られない。これよりも多くの駆動信号を入れ替えて出力したい場合には、メモリリード信号、駆動信号生成用のＤＡＣ値、及びクロック信号を増やすことで対応が可能である。 <When there are three or more drive signals>
In the above-described embodiment, the case where two types of drive signals are generated by the drive signal generation circuit has been described. However, the types of drive signals exchanged by the drive signal generation circuit are not limited to two types. If it is desired to output more drive signals than this, it can be handled by increasing the memory read signal, the DAC value for generating the drive signal, and the clock signal.

例えば３つの駆動信号生成回路間において３種類の駆動信号を入れ替える場合を考える。このとき、ＤＡＣデータバスには、（Ａ１）（Ｂ１）（Ｃ１）・・・（Ａ１０００）（Ｂ１０００）（Ｃ１０００）のＤＡＣ値が流れることになる。尚、Ｃ１〜Ｃ１０００は、第３駆動信号のＤＡＣ値（第３波形用ＤＡＣ値）である。また、上述の実施形態に加えて、第３クロック信号が出力されている。このとき、第１クロック信号、第２クロック信号、及び第３クロック信号は、システムクロック２クロック分ずつ順次Ｈレベルとなるように出力される。このようにすることで、第１波形生成回路７１Ａ’は第１駆動信号ＣＯＭ＿Ａを生成し、第２波形生成回路７１Ｂ’は第２駆動信号ＣＯＭ＿Ｂを生成し、第３波形生成回路７１Ｃ’は第３駆動信号ＣＯＭ＿Ｃを生成する。 For example, consider a case where three types of drive signals are exchanged between three drive signal generation circuits. At this time, DAC values of (A1) (B1) (C1)... (A1000) (B1000) (C1000) flow through the DAC data bus. C1 to C1000 are DAC values (third waveform DAC values) of the third drive signal. In addition to the above-described embodiment, a third clock signal is output. At this time, the first clock signal, the second clock signal, and the third clock signal are output so as to sequentially become H level by two system clocks. In this way, the first waveform generation circuit 71A ′ generates the first drive signal COM_A, the second waveform generation circuit 71B ′ generates the second drive signal COM_B, and the third waveform generation circuit 71C ′ Three drive signals COM_C are generated.

そして、生成する駆動信号を入れ替えるとき、切り替え制御信号が入力される。そうすると、第１クロック信号、第２クロック信号、及び第３クロック信号は、システムクロック２つ分遅延させられる。そうすると、第１波形生成回路７１Ａ’は第２駆動信号ＣＯＭ＿Ｂを生成し、第２波形生成回路７１Ｂ’は第３駆動信号ＣＯＭ＿Ｃを生成し、第３波形生成回路７１Ｃ’は第１駆動信号ＣＯＭ＿Ａを生成するようになる。
そして、同様に切り替え制御信号が再度入力されると、第１波形生成回路７１Ａ’は、第３駆動信号ＣＯＭ＿Ｃを生成することができる。 And when switching the drive signal to generate | occur | produce, a switching control signal is input. Then, the first clock signal, the second clock signal, and the third clock signal are delayed by two system clocks. Then, the first waveform generation circuit 71A ′ generates the second drive signal COM_B, the second waveform generation circuit 71B ′ generates the third drive signal COM_C, and the third waveform generation circuit 71C ′ generates the first drive signal COM_A. Will be generated.
Similarly, when the switching control signal is input again, the first waveform generation circuit 71A ′ can generate the third drive signal COM_C.

このように、駆動信号生成用のＤＡＣ値等を増やすことで、駆動信号生成回路が入れ替える駆動信号の種類を３種類以上にすることができる。 As described above, by increasing the DAC value for generating the drive signal and the like, it is possible to increase the number of types of drive signals to be replaced by the drive signal generation circuit to three or more.

＝＝＝まとめ＝＝＝
（１）本実施形態における波形生成装置では、第１駆動信号ＣＯＭ＿Ａ（第１波形）を生成するための第１波形用ＤＡＣ値（第１波形データ）を繰り返し出力するとともに第２駆動信号ＣＯＭ＿Ｂ（第２波形）を生成するための第２波形用ＤＡＣ値（第２波形データ）を繰り返し出力する波形データメモリ５０（データ出力部）であって、第１波形用ＤＡＣ値を出力してから次の第１波形用ＤＡＣ値を出力するまでの間に第２波形用ＤＡＣ値を出力し、第２波形用ＤＡＣ値を出力してから次の第２波形用ＤＡＣ値を出力するまでの間に第１波形用ＤＡＣ値を出力する波形データメモリ５０を備える。 === Summary ===
(1) In the waveform generation apparatus according to the present embodiment, the first waveform DAC value (first waveform data) for generating the first drive signal COM_A (first waveform) is repeatedly output and the second drive signal COM_B ( A waveform data memory 50 (data output unit) that repeatedly outputs a second waveform DAC value (second waveform data) for generating a second waveform), and outputs the first waveform DAC value and then Until the first waveform DAC value is output, the second waveform DAC value is output, and the second waveform DAC value is output until the next second waveform DAC value is output. A waveform data memory 50 for outputting the first waveform DAC value is provided.

また、波形生成装置は、取り込みタイミングを示す信号（第１クロック信号）に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力する波形生成部としての第１波形生成回路７１Ａ’（又は第２波形生成回路７１Ｂ’）を備える。 In addition, the waveform generation device captures one of the first waveform DAC value and the second waveform DAC value output from the waveform data memory 50 in accordance with the signal indicating the capture timing (first clock signal), When the first waveform DAC value is captured, the first drive signal COM_A is output, and when the second waveform DAC value is captured, the first waveform generation circuit 71A ′ (as a waveform generation unit that outputs the second drive signal COM_B) Alternatively, a second waveform generation circuit 71B ′) is provided.

また、波形生成装置は、第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更するときに、取り込みタイミングを変更するＤ／Ａクロック生成回路９０（信号出力部）を備える。 In addition, the waveform generation device changes the capture timing when the waveform output from the first waveform generation circuit 71A ′ is changed from the first drive signal COM_A to the second drive signal COM_B. Signal output unit).

このような構成にすることで、交互に出力される第１波形用ＤＡＣ値と第２波形用ＤＡＣ値を取り込むタイミングを変更して、容易に第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更することができる。 With such a configuration, the timing at which the first waveform DAC value and the second waveform DAC value that are alternately output are taken in is changed, and the waveform output by the first waveform generation circuit 71A ′ can be easily changed. The drive signal COM_A can be changed to the second drive signal COM_B.

尚、ここでは、２つの波形を入れ替えて生成する構成として最小要素の構成を示しているが、３以上の複数の波形を入れ替えて生成する構成とすることもできる。 In addition, although the structure of the minimum element is shown here as a structure which replace | exchanges and produces | generates two waveforms, it can also be set as the structure which replace | exchanges and produces | generates several 3 or more waveforms.

（２）また、波形データメモリ５０は、第１波形用ＤＡＣ値を所定の周期で繰り返し出力するとともに第２波形用ＤＡＣ値を所定の周期で繰り返し出力し、Ｄ／Ａクロック生成回路９０は、所定の周期で取り込みタイミングを示す第１クロック信号を出力する。
このように、波形データメモリ５０のＤＡＣ値の出力時期と、第１波形生成回路７１Ａ’のＤＡＣ値の取り込み時期を周期的なものとすることができる。 (2) In addition, the waveform data memory 50 repeatedly outputs the first waveform DAC value at a predetermined cycle and repeatedly outputs the second waveform DAC value at a predetermined cycle. The D / A clock generation circuit 90 A first clock signal indicating the capture timing is output at a predetermined cycle.
In this way, the output timing of the DAC value of the waveform data memory 50 and the acquisition timing of the DAC value of the first waveform generation circuit 71A ′ can be made periodic.

（３）また、Ｄ／Ａクロック生成回路９０が取り込みタイミングを変更する時期は、第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂが一定電圧の維持しているときである。たとえば、２つの波形がともに中間電圧を維持する時期である。
このように、第１駆動信号ＣＯＭ＿Ａと第２駆動信号ＣＯＭ＿Ｂが一定電圧を維持しているときに取り込みタイミングが変更されるので、両者が一定電圧を維持しているときに第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号とを入れ替えることができる。 (3) The timing when the D / A clock generation circuit 90 changes the capture timing is when the first drive signal COM_A and the second drive signal COM_B are maintained at a constant voltage. For example, it is time when both waveforms maintain an intermediate voltage.
In this way, since the capture timing is changed when the first drive signal COM_A and the second drive signal COM_B maintain a constant voltage, the first waveform generation circuit 71A when both maintain the constant voltage. The drive signal generated by 'and the drive signal generated by the second waveform generation circuit 71B' can be interchanged.

（４）また、波形データメモリ委５０は、第１波形用ＤＡＣ値を記憶する第１駆動信号ＣＯＭ＿Ａの波形データメモリ５１Ａと、第２波形用ＤＡＣ値を記憶する第２駆動信号ＣＯＭ＿Ｂの波形データメモリ５１Ｂとを含む。 (4) Further, the waveform data memory committee 50 stores the waveform data of the first drive signal COM_A for storing the first waveform DAC value 51A and the waveform data of the second drive signal COM_B for storing the second waveform DAC value. And a memory 51B.

（５）また、本実施形態における波形生成装置は、第２クロック信号（別の取り込みタイミングを示す信号）に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力する第２波形生成回路７１Ｂ’（第１波形生成回路７１Ａ’とは別の波形出力部）をさらに備える。 (5) In addition, the waveform generation device according to the present embodiment uses the first waveform DAC value and the second waveform output from the waveform data memory 50 in response to the second clock signal (a signal indicating another capture timing). The second waveform generation that takes in one of the DAC values, outputs the first drive signal COM_A when the first waveform DAC value is taken in, and outputs the second drive signal COM_B when the second waveform DAC value is taken in A circuit 71B ′ (a waveform output unit different from the first waveform generation circuit 71A ′) is further provided.

（６）Ｄ／Ａクロック生成回路９０は、２つの波形生成回路に対するそれぞれのクロック信号の取り込みタイミングを変更して、互いの波形生成回路が生成する波形を入れ替える。 (6) The D / A clock generation circuit 90 changes the timing of capturing the respective clock signals for the two waveform generation circuits, and replaces the waveforms generated by the respective waveform generation circuits.

このようにすることで、交互に出力される第１波形用ＤＡＣ値と第２波形用ＤＡＣ値を取り込むタイミングを変更して、容易に第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更し、第２波形生成回路７１Ｂ’が出力する波形を第２駆動信号ＣＯＭ＿Ｂから第１駆動信号ＣＯＭ＿Ａへと変更することができる。そうすると、第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号とを入れ替えることができるので、第１電流増幅回路７２Ａと第２電流増幅回路７２Ｂの発熱を平均化することができる。 In this way, the timing at which the first waveform DAC value and the second waveform DAC value that are alternately output are taken in is changed, and the waveform output by the first waveform generation circuit 71A ′ is easily driven to the first drive. The signal COM_A can be changed to the second drive signal COM_B, and the waveform output from the second waveform generation circuit 71B ′ can be changed from the second drive signal COM_B to the first drive signal COM_A. Then, since the drive signal generated by the first waveform generation circuit 71A ′ and the drive signal generated by the second waveform generation circuit 71B ′ can be interchanged, the heat generation of the first current amplification circuit 72A and the second current amplification circuit 72B. Can be averaged.

（７）また、本実施形態における波形生成装置は、第１駆動信号ＣＯＭ＿Ａ及び第２駆動信号ＣＯＭ＿Ｂのいずれか一方が印加されることでインク滴を出力するピエゾ素子４１７と、第１駆動信号ＣＯＭ＿Ａをピエゾ素子４１７に印加する時期を規定する第１スイッチ制御信号ＳＷ１（第１制御信号）と、第２駆動信号ＣＯＭ＿Ｂをピエゾ素子４１７に印加する時期を規定する第２スイッチ制御信号ＳＷ２（第２制御信号）と、を出力するデコーダ８３（制御信号出力部）と、をさらに備える。 (7) In addition, the waveform generation device according to the present embodiment includes the piezo element 417 that outputs an ink droplet when one of the first drive signal COM_A and the second drive signal COM_B is applied, and the first drive signal COM_A. Is applied to the piezo element 417, and a second switch control signal SW2 (second control signal) is defined to apply the second drive signal COM_B to the piezo element 417. And a decoder 83 (control signal output unit) that outputs a control signal.

また、波形生成装置は、第１スイッチ制御信号ＳＷ１及び第２スイッチ制御信号ＳＷ２のいずれか一方の制御信号に基づいて、第１波形生成回路７１Ａ’からの出力のピエゾ素子４１７への印加を制御する第１スイッチ８７Ａと、第１スイッチ制御信号ＳＷ１及び前記スイッチ第２制御信号ＳＷ２のうち第１スイッチ８７Ａを制御していない方の制御信号に基づいて、第２波形生成回路７１Ｂ’からの出力のピエゾ素子４１７への印加を制御する第２スイッチ８７Ｂと、をさらに備える。 Further, the waveform generation device controls application of the output from the first waveform generation circuit 71A ′ to the piezo element 417 based on one of the first switch control signal SW1 and the second switch control signal SW2. Output from the second waveform generation circuit 71B ′ based on the first switch 87A that controls the first switch control signal SW1 and the switch second control signal SW2 that does not control the first switch 87A. And a second switch 87B for controlling the application to the piezo element 417.

さらに、波形生成装置は、第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’が生成する波形が入れ替えられるとき、第１スイッチ８７Ａを制御していた制御信号と第２スイッチ８７Ｂを制御していた制御信号とを入れ替える入れ替え部（８８１Ａ〜８８３Ｂ）を備える。 Furthermore, the waveform generation device controls the control signal that has been controlling the first switch 87A and the second switch 87B when the waveforms generated by the first waveform generation circuit 71A ′ and the second waveform generation circuit 71B ′ are switched. A replacement unit (881A to 883B) for replacing the control signal that has been provided is provided.

このようにすることで、第１波形生成回路７１Ａ’が生成する駆動信号と第２波形生成回路７１Ｂ’が生成する駆動信号とが入れ替えられた場合であっても、ピエゾ素子４１７に駆動信号の印加を制御するスイッチ制御信号を適切に入れ替えて、所望のインク滴を吐出させることができる。 In this way, even when the drive signal generated by the first waveform generation circuit 71A ′ and the drive signal generated by the second waveform generation circuit 71B ′ are switched, the drive signal is transmitted to the piezo element 417. A desired ink droplet can be ejected by appropriately switching the switch control signal for controlling the application.

（８）また、前述の構成要素を全て含む波形生成装置によれば、既述のほぼ全ての効果を奏するため、本発明の目的が最も有効に達成される。 (8) Further, according to the waveform generation apparatus including all the above-described components, the effects of the present invention can be achieved most effectively because the above-described effects can be achieved.

（９）前述の実施形態によると、波形生成装置は次のように２つの波形出力部を有している。つまり、波形生成装置は、前述の波形データメモリ５０を備え、さらに以下の構成を備える。 (9) According to the above-described embodiment, the waveform generator has two waveform output units as follows. That is, the waveform generation device includes the waveform data memory 50 described above, and further includes the following configuration.

すなわち、波形生成装置は、所定の周期で取り込みタイミングを示す第１クロック信号に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力する第１波形生成回路７１Ａ’（第１波形出力部）を備える。 That is, the waveform generation device captures either the first waveform DAC value or the second waveform DAC value output from the waveform data memory 50 in accordance with the first clock signal indicating the capture timing at a predetermined cycle. The first waveform generation circuit 71A ′ (first waveform output) outputs the first drive signal COM_A when the first waveform DAC value is captured, and outputs the second drive signal COM_B when the second waveform DAC value is captured. Part).

また、波形生成装置は、所定の周期で取り込みタイミングを示す第２クロック信号に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力する第２波形生成回路７１Ｂ’（第２波形出力部）を備える。 In addition, the waveform generation device captures either the first waveform DAC value or the second waveform DAC value output from the waveform data memory 50 in accordance with the second clock signal indicating the capture timing at a predetermined cycle. When the first waveform DAC value is captured, the first drive signal COM_A is output, and when the second waveform DAC value is captured, the second waveform generation circuit 71B ′ (second waveform output) outputs the second drive signal COM_B. Part).

そして、波形生成装置は、第１クロック信号と第２クロック信号を出力する波形データメモリ５０であって、第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更し、第２波形生成回路７１Ｂ’が出力する波形を第２駆動信号ＣＯＭ＿Ｂから第１駆動信号ＣＯＭ＿Ａへと変更するときに、第１クロック信号が示す取り込みタイミングと第２クロック信号が示す取り込みタイミングとを入れ替えるＤ／Ａクロック生成回路クロック生成回路９０を備える。 The waveform generation device is a waveform data memory 50 that outputs a first clock signal and a second clock signal, and the waveform output from the first waveform generation circuit 71A ′ is changed from the first drive signal COM_A to the second drive signal COM_B. When the waveform output from the second waveform generation circuit 71B ′ is changed from the second drive signal COM_B to the first drive signal COM_A, the capture timing indicated by the first clock signal and the second clock signal indicate A D / A clock generation circuit for generating a clock is replaced.

このようにすることで、交互に出力される第１波形用ＤＡＣ値と第２波形用ＤＡＣ値を取り込むタイミングを変更して、容易に第１波形生成回路７１Ａ’が出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更し、第２波形生成回路７１Ｂ’が出力する波形を第２駆動信号ＣＯＭ＿Ｂから第１駆動信号ＣＯＭ＿Ａへと変更することができる。 In this way, the timing at which the first waveform DAC value and the second waveform DAC value that are alternately output are taken in is changed, and the waveform output by the first waveform generation circuit 71A ′ is easily driven to the first drive. The signal COM_A can be changed to the second drive signal COM_B, and the waveform output from the second waveform generation circuit 71B ′ can be changed from the second drive signal COM_B to the first drive signal COM_A.

尚、本実施形態では、第１クロック信号及び第２クロック信号を用いることとしたが、１つのクロック信号を用いることとして、このクロック信号の立ち上がり時に第１波形生成回路７１Ａ’はＤＡＣ値を取り込み、クロック信号の立ち下がり時に第２波形生成回路７１Ｂ’がＤＡＣ値を取り込む構成とすることもできる。 In the present embodiment, the first clock signal and the second clock signal are used. However, when one clock signal is used, the first waveform generation circuit 71A ′ captures the DAC value at the rising edge of this clock signal. The second waveform generation circuit 71B ′ can also take a DAC value when the clock signal falls.

（１０）また、第１駆動信号ＣＯＭ＿Ａを生成するための第１波形用ＤＡＣ値を繰り返し出力するとともに第２駆動信号を生成するための第２波形用ＤＡＣ値を繰り返し出力するステップであって、第１波形用ＤＡＣ値を出力してから次の第１波形用ＤＡＣ値を出力するまでの間に第２波形用ＤＡＣ値を出力し、第２波形用ＤＡＣ値を出力してから次の第２波形用ＤＡＣ値を出力するまでの間に第１波形用ＤＡＣ値を出力するステップを行う。そして、取り込みタイミングを示す信号（第１クロック信号、第２クロック信号）に応じて、波形データメモリ５０から出力される第１波形用ＤＡＣ値及び第２波形用ＤＡＣ値のいずれか一方を取り込み、第１波形用ＤＡＣ値を取り込んだときには第１駆動信号ＣＯＭ＿Ａを出力し、第２波形用ＤＡＣ値を取り込んだときには第２駆動信号ＣＯＭ＿Ｂを出力するステップを行う。そして、出力する波形を第１駆動信号ＣＯＭ＿Ａから第２駆動信号ＣＯＭ＿Ｂへと変更するときに、取り込みタイミングを変更するステップとを行う波形生成方法があるのはいうまでもない。 (10) It is a step of repeatedly outputting the first waveform DAC value for generating the first drive signal COM_A and repeatedly outputting the second waveform DAC value for generating the second drive signal, The second waveform DAC value is output between the time when the first waveform DAC value is output and the time when the next first waveform DAC value is output. A step of outputting the first waveform DAC value is performed until the two-waveform DAC value is output. Then, either one of the first waveform DAC value and the second waveform DAC value output from the waveform data memory 50 is captured according to the signals indicating the capture timing (first clock signal, second clock signal), When the first waveform DAC value is captured, the first drive signal COM_A is output, and when the second waveform DAC value is captured, the second drive signal COM_B is output. Needless to say, there is a waveform generation method for changing the capture timing when the output waveform is changed from the first drive signal COM_A to the second drive signal COM_B.

（１１）本実施形態では、上述の波形生成装置を液体吐出装置に組み込んでいる。つまり、本実施形態における液体吐出装置は、前述の波形生成装置の構成に、第１波形と第２波形とが選択的に印加され液体滴を吐出する液体吐出部をさらに備えている。 (11) In the present embodiment, the waveform generation device described above is incorporated in the liquid ejection device. That is, the liquid ejection device according to the present embodiment further includes a liquid ejection unit that ejects liquid droplets by selectively applying the first waveform and the second waveform to the configuration of the waveform generation device described above.

印刷システム１００の構成を説明する図である。1 is a diagram illustrating a configuration of a printing system 100. FIG. コンピュータ１１０、及びプリンタ１の構成を説明するブロック図である。2 is a block diagram illustrating configurations of a computer 110 and a printer 1. FIG. プリンタ１の構成を説明する側面図である。2 is a side view illustrating the configuration of the printer 1. FIG. 第１駆動信号ＣＯＭ＿Ａと第２駆動信号ＣＯＭ＿Ｂ、ラッチ信号ＬＡＴ、チェンジ信号ＣＨ＿Ａ，ＣＨ＿Ｂ、及び波形選択信号ｑ０〜ｑ７を説明するための図である。It is a figure for demonstrating the 1st drive signal COM_A and the 2nd drive signal COM_B, the latch signal LAT, change signal CH_A, CH_B, and the waveform selection signals q0-q7. 参考例の駆動信号生成回路７０の構成を説明するブロック図である。It is a block diagram explaining the structure of the drive signal generation circuit 70 of a reference example. 第１波形生成回路７１Ａの構成を説明するためのブロック図である。It is a block diagram for demonstrating the structure of 71 A of 1st waveform generation circuits. 第１電流増幅回路７２Ａの出力電圧を、電圧Ｖ１から電圧Ｖ４まで降下させる動作を説明するための図である。It is a figure for demonstrating the operation | movement which drops the output voltage of 72 A of 1st current amplifier circuits from the voltage V1 to the voltage V4. 電流増幅回路７２Ａ（７２Ｂ）の構成を説明する図である。It is a figure explaining the structure of 72 A of current amplifier circuits (72B). 参考例のヘッド制御部ＨＣの構成を説明するブロック図である。It is a block diagram explaining the structure of the head control part HC of a reference example. ピエゾ素子４１７に印加される信号の説明図である。FIG. 11 is an explanatory diagram of signals applied to a piezo element 417. 駆動パルスＰＳ１と消費電力の関係の説明図である。It is explanatory drawing of the relationship between drive pulse PS1 and power consumption. 本実施形態におけるプリンタ１’の内部構成の一部について説明するための図である。FIG. 3 is a diagram for explaining a part of an internal configuration of a printer 1 ′ according to the present embodiment. 本実施形態におけるプリンタ１’の各部から出力される信号のタイミングを示す図である。It is a figure which shows the timing of the signal output from each part of printer 1 'in this embodiment. 第１波形生成回路７１Ａ’と第２波形生成回路７１Ｂ’を説明するための図である。It is a figure for demonstrating 1st waveform generation circuit 71A 'and 2nd waveform generation circuit 71B'. 本実施形態で使用されるヘッド制御部ＨＣ’を説明するための図である。It is a figure for demonstrating the head control part HC 'used by this embodiment.

Explanation of symbols

１プリンタ、２０用紙搬送機構、３０キャリッジ移動機構、
３１キャリッジモータ、４０ヘッドユニット、５０波形データメモリ、
５１Ａ第１駆動信号ＣＯＭ＿Ａ波形データメモリ、
５１Ｂ第２駆動信号ＣＯＭ＿Ｂ波形データメモリ、
５５検出器群、６０ＡＳＩＣ、
７０駆動信号生成回路、７１波形生成回路、７２電流増幅回路、
８１第１シフトレジスタ、８１Ｂ第２シフトレジスタ、
８２Ａ第１ラッチ回路、８２Ｂ第２ラッチ回路、８３デコーダ、
８４制御ロジック、８５スイッチ、９０Ｄ／Ａクロック生成回路、
１００印刷システム、１１０コンピュータ、１１１ホスト側コントローラ、
１１２インタフェース部、１１３ＣＰＵ、１１４メモリ、
１２０表示装置、１３０入力装置、１３１キーボード、１３２マウス、
１４０記録再生装置、４１７ピエゾ素子、
７１３Ａ波形生成用第１ラッチ回路、７１３Ｂ波形生成用第２ラッチ回路、
７１４Ａ第１Ｄ／Ａ変換器、７１４Ｂ第２Ｄ／Ａ変換器、
８８１Ａ第１スイッチ用第１アンド回路、
８８１Ｂ第２スイッチ用第１アンド回路、
８８２Ａ第１スイッチ用第２アンド回路、
８８２Ｂ第２スイッチ用第２オア回路、
８８３Ａ第１スイッチ用オア回路、
８８３Ｂ第２スイッチ用オア回路、
ＣＲキャリッジ、Ｓ用紙、ＨＣヘッド制御部 1 printer, 20 paper transport mechanism, 30 carriage movement mechanism,
31 Carriage motor, 40 head unit, 50 waveform data memory,
51A first drive signal COM_A waveform data memory,
51B second drive signal COM_B waveform data memory,
55 detector groups, 60 ASIC,
70 drive signal generation circuit, 71 waveform generation circuit, 72 current amplification circuit,
81 first shift register, 81B second shift register,
82A first latch circuit, 82B second latch circuit, 83 decoder,
84 control logic, 85 switches, 90 D / A clock generation circuit,
100 printing system, 110 computer, 111 host side controller,
112 interface unit, 113 CPU, 114 memory,
120 display device, 130 input device, 131 keyboard, 132 mouse,
140 recording / reproducing apparatus, 417 piezo element,
713A first latch circuit for waveform generation, 713B second latch circuit for waveform generation,
714A first D / A converter, 714B second D / A converter,
881A The first AND circuit for the first switch,
881B first AND circuit for the second switch,
882A second AND circuit for the first switch,
882B second OR circuit for the second switch,
883A OR circuit for the first switch,
883B OR circuit for the second switch,
CR carriage, S paper, HC head controller

Claims

A data output unit that repeatedly outputs first waveform data for generating a first waveform and repeatedly outputs second waveform data for generating a second waveform, after outputting the first waveform data The second waveform data is output before the next first waveform data is output, and the first waveform data is output from the output of the second waveform data to the output of the next second waveform data. A data output unit for outputting
In response to a signal indicating the capture timing, either the first waveform data or the second waveform data output from the data output unit is captured, and when the first waveform data is captured, the first waveform is output. A waveform output unit that outputs the second waveform when the second waveform data is captured;
A signal output unit for outputting the signal, the signal output unit changing the capture timing when the waveform output from the waveform output unit is changed from the first waveform to the second waveform;
A waveform generation apparatus comprising:

The waveform generation device according to claim 1,
The data output unit repeatedly outputs the first waveform data at a predetermined cycle and repeatedly outputs the second waveform data at the predetermined cycle,
The waveform generation device, wherein the signal output unit outputs the signal indicating the capture timing at the predetermined period.

The waveform generation device according to claim 1 or 2,
The waveform generation device, wherein the signal output unit changes the capture timing when the first waveform and the second waveform are maintained at a constant voltage.

The waveform generation device according to any one of claims 1 to 3,
The data output unit includes a storage unit that stores the first waveform data and a storage unit that stores the second waveform data.

The waveform generation device according to any one of claims 1 to 4,
One of the first waveform data and the second waveform data is captured in response to another signal indicating a capture timing different from the capture timing, and the first waveform is captured when the first waveform data is captured. A waveform generating apparatus further comprising a waveform output unit that outputs and outputs the second waveform when the second waveform data is taken in. The waveform output unit is different from the waveform output unit.

The waveform generation device according to claim 5,
The waveform output device, wherein the signal output unit changes the capture timing of each of the signals for two waveform output units, and replaces the waveforms generated by the waveform output units.

The waveform generation device according to claim 6,
A liquid ejection unit that outputs a liquid droplet by applying one of the first waveform and the second waveform;
A control signal output that outputs a first control signal that defines a timing at which the first waveform is applied to the liquid ejection section, and a second control signal that defines a timing at which the second waveform is applied to the liquid ejection section. And
A first switch that controls application of an output from the waveform generation unit to the liquid ejection unit, based on one of the first control signal and the second control signal;
Based on the control signal of the first control signal and the second control signal that does not control the first switch, the application of the output from the other waveform generation unit to the liquid ejection unit is controlled. A second switch;
When the waveform generated by the waveform generator and the other waveform generator is switched, a replacement unit that replaces the control signal controlling the first switch and the control signal controlling the second switch;
A waveform generating apparatus further comprising:

A data output unit that repeatedly outputs first waveform data for generating a first waveform and repeatedly outputs second waveform data for generating a second waveform, after outputting the first waveform data The second waveform data is output before the next first waveform data is output, and the first waveform data is output from the output of the second waveform data to the output of the next second waveform data. A data output unit for outputting
In response to a signal indicating the capture timing, either the first waveform data or the second waveform data output from the data output unit is captured, and when the first waveform data is captured, the first waveform is output. A waveform output unit that outputs the second waveform when the second waveform data is captured;
A signal output unit for outputting the signal, wherein the signal output unit changes the capture timing when the waveform output from the waveform output unit is changed from the first waveform to the second waveform. ,
The data output unit repeatedly outputs the first waveform data at a predetermined cycle and repeatedly outputs second waveform data at the predetermined cycle, and the waveform output unit indicates the capture timing at the predetermined cycle. In response to a signal, either one of the first waveform data and the second waveform data output from the data output unit is captured,
The time when the signal output unit changes the capture timing is when the first waveform and the second waveform maintain a constant voltage,
The data output unit includes a storage unit that stores the first waveform data, and a storage unit that stores the second waveform data,
One of the first waveform data and the second waveform data is captured in response to another signal indicating a capture timing different from the capture timing, and the first waveform is captured when the first waveform data is captured. A waveform output unit different from the waveform output unit for outputting and outputting the second waveform when the second waveform data is captured;
The signal output unit changes the capture timing of each of the signals for two waveform output units, and replaces the waveforms generated by the waveform output units of each other,
A liquid ejection unit that outputs a liquid droplet by applying one of the first waveform and the second waveform;
A control signal output that outputs a first control signal that defines a timing at which the first waveform is applied to the liquid ejection section, and a second control signal that defines a timing at which the second waveform is applied to the liquid ejection section. And
A first switch that controls application of an output from the waveform generation unit to the liquid ejection unit, based on one of the first control signal and the second control signal;
Based on the control signal of the first control signal and the second control signal that does not control the first switch, the application of the output from the other waveform generation unit to the liquid ejection unit is controlled. A second switch;
When the waveform generated by the waveform generator and the other waveform generator is switched, a replacement unit that replaces the control signal controlling the first switch and the control signal controlling the second switch;
A waveform generating apparatus further comprising:

A data output unit for repeatedly outputting first waveform data for generating a first waveform at a predetermined cycle and repeatedly outputting second waveform data for generating a second waveform at the predetermined cycle, The second waveform data is output between the output of the first waveform data and the output of the next first waveform data, and the second waveform data is output after the second waveform data is output. A data output unit for outputting the first waveform data until
In response to the first signal indicating the capture timing at the predetermined period, either the first waveform data or the second waveform data output from the data output unit is captured, and the first waveform data is captured. A first waveform output unit that sometimes outputs the first waveform and outputs the second waveform when the second waveform data is captured;
In response to the second signal indicating the capture timing at the predetermined period, either the first waveform data or the second waveform data output from the data output unit is captured, and the first waveform data is captured. A second waveform output unit that sometimes outputs the first waveform and outputs the second waveform when the second waveform data is captured;
A signal output unit that outputs the first signal and the second signal, wherein the waveform output from the first waveform output unit is changed from the first waveform to the second waveform, and the second waveform output unit A signal output unit for switching the capture timing indicated by the first signal and the capture timing indicated by the second signal when the waveform to be output is changed from the second waveform to the first waveform;
A waveform generation apparatus comprising:

A step of repeatedly outputting first waveform data for generating a first waveform and repeatedly outputting second waveform data for generating a second waveform, wherein after the output of the first waveform data, the next The second waveform data is output before the first waveform data is output, and the first waveform data is output after the second waveform data is output until the next second waveform data is output. And steps to
In response to a signal indicating the capture timing, either the first waveform data or the second waveform data output from the data output unit is captured, and when the first waveform data is captured, the first waveform is output. And outputting the second waveform when the second waveform data is captured;
Changing the capture timing when changing the waveform to be output from the first waveform to the second waveform;
A waveform generation method including:

A data output unit for repeatedly outputting first waveform data for generating a first waveform at a predetermined cycle and repeatedly outputting second waveform data for generating a second waveform at the predetermined cycle, The second waveform data is output between the output of the first waveform data and the output of the next first waveform data, and the second waveform data is output after the second waveform data is output. A data output unit for outputting the first waveform data until
In response to the first signal indicating the capture timing at the predetermined period, either the first waveform data or the second waveform data output from the data output unit is captured, and the first waveform data is captured. A first waveform output unit that sometimes outputs the first waveform and outputs the second waveform when the second waveform data is captured;
In response to the second signal indicating the capture timing at the predetermined period, either the first waveform data or the second waveform data output from the data output unit is captured, and the first waveform data is captured. A second waveform output unit that sometimes outputs the first waveform and outputs the second waveform when the second waveform data is captured;
A signal output unit that outputs the first signal and the second signal, wherein the waveform output from the first waveform output unit is changed from the first waveform to the second waveform, and the second waveform output unit A signal output unit for switching the capture timing indicated by the first signal and the capture timing indicated by the second signal when the waveform to be output is changed from the second waveform to the first waveform;
A liquid ejection section that selectively applies the first waveform and the second waveform to eject a liquid droplet;
A liquid ejection apparatus comprising: