JP4717604B2 - 配線基板およびそれを用いた半導体装置 - Google Patents

Description

本発明は、例えばテープキャリア基板のような、柔軟な絶縁性の基材上に導体配線が配列され、各導体配線上に半導体チップとの接続用の突起電極が形成された配線基板、およびそれを用いた半導体装置に関する。

テープキャリア基板を使用したパッケージモジュールは、ＣＯＦ（Chip On Film）等として知られている。テープキャリア基板は、主たる要素として、可撓性のある絶縁性のフィルム基材と、そのフィルム基材上に形成された多数本の導体配線を含む。ＣＯＦは、そのようなテープキャリア基板上に半導体チップを搭載し、その電極パッドを導体配線と接続して半導体チップを実装することにより作製される。

テープキャリア基板における半導体チップが搭載される領域に位置する導体配線の端部領域、すなわちインナーリードに突起電極が形成された構造が、特許文献１に記載されている。突起電極を介してテープキャリア基板の導体配線と半導体チップの電極パッドとを接続することにより、半導体チップの実装における接続信頼性が高められる。フィルム基材としては一般的にポリイミドが使用され、導体配線および突起電極としては銅が使用される。必要に応じて導体配線の所定部分には金属めっき被膜が形成される。

ＣＯＦは、例えば液晶パネル等の表示パネル駆動用ドライバーの実装に用いられる。表示パネル駆動用ドライバーの実装に用いられるテープキャリア基板の一例を図５に示す。このテープキャリア基板に半導体チップが実装された状態の断面図を図６に示す。

図５において、１は可撓性の絶縁性基材であり、半導体チップ２および半導体チップ２に設けられた電極パッド３が破線で示される。絶縁性基材１上における半導体チップ２の搭載領域に、インナーリード４ａ〜４ｄが配置されている。インナーリード４ａ〜４ｄは、絶縁性基材１上に設けられた導体配線の一部であり、他端が外部端子（図示せず）を形成している。各インナーリード４ａ〜４ｄの端部には、突起電極５が設けられている。図６に示されるように、各突起電極５は、半導体チップ２の電極パッド３と対向するように配置され、突起電極５を介して電極パッド３とインナーリード４ａ〜４ｄが接続される。インナーリード４ａ〜４ｄと半導体チップ２の接合部は保護樹脂１４により封止されている。

このような、入力、出力２方向のデュアルインラインパッケージを構成するためのテープキャリア基板は、表示パネル駆動用ドライバーのような用途の場合、入力端子数と出力端子数が極端に異なるのが一般的である。図５において、インナーリード４ａ、４ｂは出力側、インナーリード４ｃ、４ｄは入力側である。例えば、入力側の６０〜８０本に対して、出力側には４００〜８００本の端子が並ぶ。

このテープキャリア基板に半導体チップ２を実装する際には、図７に示すように、ボンディングステージ１０上にテープキャリア基板を載置し、ボンディングツール１１により半導体チップ２を保持して、フェイスダウンボンディングを行う。ボンディングツール１１により、加圧、加熱（約２５０℃）、および矢印Ｘの方向の超音波振動の印加により、突起電極５と半導体チップ２の電極パッドとを接合する。
特開２００４−３２７９３６号公報

上述のように、テープキャリア基板に半導体チップをフェイスダウンボンディングにより実装する際には、加圧、加熱、および超音波振動の印加に伴い、インナーリードと突起電極の界面に応力が集中して、インナーリードの断線が発生し易い。特に、半導体チップの端部に対応するインナーリードや、疎ピッチに配列されたインナーリードにおいては、インナーリードと突起電極の界面に応力が集中し、断線し易い。

図５におけるインナーリードは、出力側中央部１２ａのインナーリード４ａ、出力側端部１２ｂのインナーリード４ｂ、入力側中央部１３ａのインナーリード４ｃ、入力側端部１３ｂのインナーリード４ｄに分けられる。

出力側中央部１２ａでは配線密度が高く、インナーリード４ａは均一ピッチで配列されている。出力側端部１２ｂのインナーリード４ｂ、および入力側端部１３ｂのインナーリード４ｄは、インナーリード４ａよりも太く形成されている。これは、上述のように、半導体チップの端部に対応するインナーリードにおいてはインナーリードと突起電極の界面に応力が集中し易いので、断線を抑制するためである。

入力側中央部１３ａでは、上述のとおり、半導体チップの電極パッドの配列が疎ピッチであるため、対応するインナーリード４ｃの配線密度が低く、インナーリード４ｃの配列は均一ピッチではない。そのため、疎ピッチ部分では。テープキャリア基板に半導体チップを実装する際の加圧、加熱、および超音波振動の印加に伴う応力集中により、インナーリードの断線が顕著である。

本発明は、半導体チップの電極パッドの配列が疎ピッチである場合に、対応するインナーリードの突起電極の配列に起因して発生する半導体チップの実装時におけるインナーリードへの応力集中を緩和して、インナーリードの断線が抑制される配線基板を提供することを目的とする。

本発明の配線基板は、可撓性の絶縁性基材と、前記絶縁性基材上に配列され、半導体チップが搭載される領域に配置された端部によりインナーリードを形成する複数本の導体配線と、前記各導体配線における前記インナーリードに設けられた突起電極とを備える。上記課題を解決するために本発明の配線基板は、前記インナーリードに対応する形状およびピッチで前記インナーリードと整列させて配置され、前記突起電極に対応するダミー突起電極が設けられたダミーインナーリードと、複数本の前記ダミーインナーリードの組に対応して設けられた１本の幹導体配線と、前記幹導体配線から分岐して対応する組の前記各ダミーインナーリードと接続された分岐配線とを備える。
さらに、本発明の第１構成の配線基板は、前記幹導体配線の配線幅Ｗａと、当該幹導体配線に接続された前記ダミーインナーリードの本数ｎ、および前記ダミーインナーリードの配線幅Ｗｂとが、下記の式（１）で表される関係を満足する。
Ｗａ ≧ Ｗｂ×ｎ／４ ・・・（１）
ただし、Ｗａ ＞ Ｗｂ
また、本発明の第２構成の配線基板は、前記分岐配線の配線幅Ｗｃと、当該分岐配線と接続された前記ダミーインナーリードの本数ｎ、および前記ダミーインナーリードの配線幅Ｗｂとが、下記の式（２）で表される関係を満足する。
Ｗｃ ≧ Ｗｂ×ｎ／３ ・・・（２）
ただし、Ｗｃ ＞ Ｗｂ
また、本発明の第３構成の配線基板は、前記幹導体配線の配線幅Ｗａと、当該幹導体配線から分岐した前記分岐配線の配線幅Ｗｃと、当該分岐配線と接続された前記ダミーインナーリードの配線幅Ｗｂとが、下記の式（３）の関係を満足する。
Ｗａ ＞ Ｗｃ ≧ Ｗｂ ・・・（３）

本発明の配線基板によれば、半導体チップの電極パッドに疎ピッチな配列の領域があっても、対応する領域のインナーリードおよび突起電極は全体として均一でより密なピッチをもって配列される。従って、疎ピッチ配列に起因して発生する、半導体チップの実装時におけるインナーリードへの応力集中が緩和され、インナーリードの断線が抑制される。

また、上記いずれかの構成において、前記半導体チップの一辺に対応して配置された、前記インナーリードおよび前記ダミーインナーリードについて、最狭の配線幅をＷｍｉｎ、最大の配線幅をＷｍａｘ、最小ピッチをＰｍｉｎとしたとき、下記の式（４）で表される関係が成立するように各寸法が設定されることが好ましい。

Ｐｍｉｎ ≧ ６０μｍの場合、Ｗｍａｘ ≧ １．２×Ｗｍｉｎ、
Ｐｍｉｎ ＜ ６０μｍの場合、Ｗｍａｘ ≧ １．５×Ｗｍｉｎ ・・・（４）

また、上記いずれかの構成において、前記半導体チップの一辺に対応して配置された前記幹導体配線の本数をＮ、前記ダミーインナーリードの本数をｎ、1本の前記幹導体配線に対して前記分岐配線を介して接続された前記ダミーインナーリードの本数をＡとしたとき、下記の式（５）で表される関係が成立するように前記幹導体配線および前記ダミーインナーリードが設けられることが好ましい。

Ａ ＝ ｎ／Ｎ ・・・（５）

また、上記いずれかの構成において、前記半導体チップの一辺に対応して配置された、前記ダミーインナーリードを含む全ての前記インナーリード部の導体配線について、前記導体配線の最小間隔の配線ピッチをＰｍｉｎ、最大間隔の配線ピッチをＰｍａｘとしたとき、下記の式（６）で表される関係が成立することが好ましい。

Ｐｍｉｎ ≦ ３０μｍの場合、Ｐｍａｘ ≧ ３．０×Ｐｍｉｎ、
３０μｍ ＜ Ｐｍｉｎ ≦ ６０μｍの場合、Ｐｍａｘ ≧ ２．０×Ｐｍｉｎ、
Ｐｍｉｎ ＞ ６０μｍの場合、Ｐｍａｘ ＞ １．０×Ｐｍｉｎ
・・・（６）

本発明の半導体装置は、上記いずれかの構成を有する配線基板と、前記配線基板上に搭載された半導体チップとを備え、前記半導体チップの電極パッドが前記突起電極を介して前記インナーリードと接続された構成とすることができる。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
図１は、実施の形態１における配線基板を示す平面図である。１は、可撓性の絶縁性基材である。絶縁性基材１上の半導体チップ２、および半導体チップ２に設けられた電極パッド３が破線で示されている。絶縁性基材１上における半導体チップ２の搭載領域に、複数のインナーリード４が配置されている。インナーリード４は、絶縁性基材１上に設けられた導体配線の一部であり、他端が外部端子（図示せず）を形成している。各インナーリード４の端部には、突起電極５が設けられている。各突起電極５は、半導体チップ２の電極パッド３と対向するように配置されている。なお、図１における左側が入力側、右側は出力側である。

入力側のインナーリード４の間にダミーインナーリード６が、インナーリード４と整列させて配置されている。ダミーインナーリード６は、インナーリード４に対応する形状およびピッチを有する。すなわち、少なくとも実質的にインナーリード４と同一寸法に形成される。ダミーインナーリード６には、突起電極５に対応するダミー突起電極７が設けられている。入力側のインナーリード４は出力側に比べて本数が少ないが、ダミーインナーリード６が配置されることにより、入力側におけるインナーリード４とダミーインナーリード６を合わせた配列、従って、突起電極５とダミー突起電極７を合わせた配列は、全体として均一で出力側と同等のピッチとなっている。

ダミーインナーリード６はインナーリード４とは異なり、外部端子を有する完全な導体配線の一部ではなく、インナーリード４に相当する部分のみが形成されたものである。一方、ダミー突起電極７を電解めっきにより形成するためには、ダミーインナーリード６を給電ラインに接続する必要がある。但し、ダミーインナーリード６は外部端子まで個別に接続する必要はないので、全てのダミーインナーリード６を給電ラインまで延在させるのは、配線の配置効率が悪い。そこで、１本または隣接する複数本のダミーインナーリード６の組に対して１本の幹導体配線８が設けられ、幹導体配線８から分岐した分岐配線９が、対応する組の各ダミーインナーリード６と接続されている。幹導体配線８が給電ラインに接続されることにより、全てダミーインナーリード６に給電可能となっている。

以上のように本実施の形態によれば、半導体チップの電極パッドの配列に疎密があっても、疎ピッチで配列された電極パッドに対応する領域のインナーリードおよび突起電極を、密ピッチで配列された電極パッドに対応する領域と実質的に同等のピッチで配列することができる。それにより、突起電極の疎ピッチ配列に起因して発生する、半導体チップの実装時におけるインナーリードへの応力集中が緩和され、インナーリードの断線が抑制される。

（実施の形態２）
図２は、実施の形態２において解決しようとする課題を説明するための平面図である。同図において、図１に示した要素と同一の要素には、図１と同一の参照番号が付されている。図２の配線基板では、インナーリード４、ダミーインナーリード６、幹導体配線８および分岐配線９が、全て均一ピッチ、かつ同一の配線幅で形成されている。これにより、実施の形態１で説明した、半導体チップの実装時におけるインナーリードへの応力集中が緩和され、インナーリードの断線が抑制される効果は、相応に得られる。

しかし、この構成の場合、ダミーインナーリード６に形成されたダミー突起電極７の高さが、インナーリード４に形成された突起電極５よりも低くなる傾向がある。その原因は、突起電極形成のための電解めっきの工程において、ダミーインナーリード６に対する給電の電流密度が、インナーリード４に対する給電の電流密度よりも低くなることである。すなわち、インナーリード４から延在する導体配線と幹導体配線８は同一の配線幅であるにもかかわらず、導体配線からは１本のインナーリード４に対して給電が行われるのに対して、幹導体配線８からは、複数本（図２では４個）のダミーインナーリード６に対する給電が行われるからである。突起電極５の高さとダミー突起電極７の高さに生じる差異により突起電極の高さがばらつくと、半導体チップを実装する際に一部の突起電極５に対する応力集中が発生してインナーリード４が断線したり、電極パッドと突起電極５の接合不良が発生したりするおそれがある。

そこで、本実施の形態における配線基板では、幹導体配線８の配線幅Ｗａが、分岐するダミーインナーリード６の本数ｎに応じて、図３に示すように調整される。

すなわち、幹導体配線８の配線幅Ｗａと、当該幹導体配線８に接続されたダミーインナーリード６の本数ｎ、およびダミーインナーリード６の配線幅Ｗｃが、下記の式（１）で表される関係を満足するように各寸法を設定する。

Ｗａ ≧ Ｗｃ×ｎ／４、
ただし、Ｗａ ＞ Ｗｃ ・・・（１）

これにより、電解めっき時の各ダミーインナーリード６とインナーリード４の給電の電流密度の差が低減され、ダミー突起電極７と突起電極５の高さの差が、実用上問題の無い程度に改善される。

（実施の形態３）
実施の形態３における配線基板について、図３を参照して説明する。実施の形態２においては、幹導体配線８の配線幅Ｗａが、分岐するダミーインナーリード６の本数ｎに応じて調整され、それにより、ダミーインナーリード６とインナーリード４の給電の電流密度の差が低減される。但し、分岐配線９の配線幅Ｗｂの影響により、ダミーインナーリード６に対する給電密度が十分に改善されない場合がある。すなわち、幹導体配線８の配線幅Ｗａを広げることにより向上させた給電能力が、分岐配線９の配線幅Ｗｂがそれに応じた太さをもたないために、電流密度が制限されてしまう場合である。そのような状態の発生を回避するために、本実施の形態では、以下のように分岐配線９の配線幅Ｗｂを調整する。

すなわち、分岐配線の配線幅Ｗｂと、当該分岐配線と接続されたダミーインナーリード６の本数ｎ、およびダミーインナーリード６の配線幅Ｗｃとが、下記の式（２）で表される関係を満足するように各寸法を設定する。

Ｗｂ ≧ Ｗｃ×ｎ／３、
ただし、Ｗｂ ＞ Ｗｃ ・・・（２）

これにより、幹導体配線８の給電能力が制限されることなく、電解めっき時の各ダミーインナーリード６とインナーリード４の給電の電流密度の差が十分に低減されて、ダミー突起電極７と突起電極５の高さの差が、実用上問題の無い程度に改善される。

なお、上記のように分岐配線９の配線幅Ｗｂを調整する際には、幹導体配線の配線幅Ｗａとの関係を下記のように調整することが望ましい。

すなわち、幹導体配線８の配線幅Ｗａと、当該幹導体配線８から分岐した分岐配線９の配線幅Ｗｂと、当該分岐配線９と接続されたダミーインナーリード６の配線幅Ｗｃとが、下記の式（３）の関係を満足するように各寸法を設定する。

Ｗａ ＞ Ｗｂ ≧ Ｗｃ ・・・（３）

これにより、分岐配線９の配線幅Ｗｂを、幹導体配線８の配線幅Ｗａとの関係において有効で無駄のない範囲に設定することができる。

（実施の形態４）
実施の形態４における配線基板について、図４を参照して説明する。インナーリード４およびダミーインナーリード６は、均一な突起電極を形成し、かつ半導体チップ実装時の応力集中に起因する断線を防止するためには、配線幅Ｗおよび配列のピッチＰが均一であることが望ましいが、他の条件との関係で、必ずしも完全に均一に設定することが可能あるいは適切であるとは限らない。そこで、本実施の形態においては、下記のように、配列のピッチＰと配線幅Ｗの関係を規定する。

すなわち、半導体チップの一辺に対応して配置された、インナーリード４およびダミーインナーリード６について、最狭の配線幅をＷｍｉｎ、最大の配線幅をＷｍａｘ、最小ピッチをＰｍｉｎとしたとき、下記の式（４）で表される関係が成立するように各寸法を設定する。

Ｐｍｉｎ ≧ ６０μｍの場合、Ｗｍａｘ ≧ １．２×Ｗｍｉｎ、
Ｐｍｉｎ ＜ ６０μｍの場合、Ｗｍａｘ ≧ １．５×Ｗｍｉｎ ・・・（４）

これにより、半導体チップの電極パッドの配列に疎密があっても、疎ピッチで配列された電極パッドに対応する領域のインナーリードおよび突起電極を、密ピッチで配列された電極パッドに対応する領域と実質的に同等のピッチで配列することができる。それにより、突起電極の疎ピッチ配列に起因して発生する、半導体チップの実装時におけるインナーリードへの応力集中が緩和され、インナーリードの断線が抑制される。

なお、上記のようにインナーリード４およびダミーインナーリード６の配線幅および配列のピッチを実用上十分な範囲に均一化するためには、1本の幹導体配線８から分岐させるダミーインナーリード６の本数を、下記のように調整することが望ましい。

すなわち、半導体チップの一辺に対応して配置された幹導体配線８の本数をＮ、ダミーインナーリード６の本数をｎ、1本の幹導体配線８に対して分岐配線９を介して接続されたダミーインナーリード６の本数をＡとしたとき、下記の式（５）で表される関係が成立するように設定する。

Ａ ＝ ｎ／Ｎ ・・・（５）

これにより、インナーリード４およびダミーインナーリード６の配線幅および配列のピッチを、実用上十分な範囲に均一化することが容易になる。

（実施の形態５）
実施の形態５における配線基板について、図４を参照して説明する。上述のように、インナーリード４およびダミーインナーリード６は、均一な突起電極を形成し、かつ半導体チップ実装時の応力集中に起因する断線を防止するためには、配列のピッチＰが均一であることが望ましいが、他の条件との関係で、必ずしも完全に均一に設定することが可能であるとは限らず、また完全に均一に設定することが適切であるとは限らない。そこで、本実施の形態においては、下記のように配列のピッチＰを規定する。

すなわち、半導体チップの一辺に対応して配置された、インナーリード４およびダミーインナーリード６について、その最小間隔の配線ピッチをＰｍｉｎ、最大間隔の配線ピッチをＰｍａｘとしたとき、下記の式（６）で表される関係が成立するように配線ピッチを設定する。

Ｐｍｉｎ ≦ ３０μｍの場合、Ｐｍａｘ ≧ ３．０×Ｐｍｉｎ、
３０μｍ ＜ Ｐｍｉｎ ≦ ６０μｍの場合、Ｐｍａｘ ≧ ２．０×Ｐｍｉｎ、
Ｐｍｉｎ ＞ ６０μｍの場合、Ｐｍａｘ ＞ １．０×Ｐｍｉｎ
・・・（６）

これにより、インナーリード４およびダミーインナーリード６の配線幅および配列のピッチを、実用上十分な範囲に均一化することが容易になる。

なお、以上の実施の形態においては、インナーリード４から延在する導体配線とは別に、ダミーインナーリード６に接続するための独立した幹導体配線８が設けられ、電解めっき時のダミーインナーリード６に対する給電が、幹導体配線８を介して行われるように構成された。これに対して、インナーリード４から延在する導体配線を幹導体配線として分岐させ、電解めっき時に、インナーリード４およびダミーインナーリード６に対して共通の幹導体配線から給電するように構成することも可能である。

本発明の配線基板によれば、半導体チップの電極パッドの配列が疎ピッチであっても、半導体チップの実装時におけるインナーリードへの応力集中に起因するインナーリードの断線が抑制されるので、テープキャリア基板を使用したパッケージモジュールの製造に有用である。

実施の形態１における配線基板の平面図 実施の形態２における配線基板の作用を説明するために対比される配線基板の平面図 実施の形態２および３における配線基板の構成を説明するための平面図 実施の形態４および５における配線基板の構成を説明するための平面図 従来例の配線基板の平面図 同配線基板に半導体チップが実装された半導体装置を示す断面図 半導体チップを配線基板に実装する際の接合工程を示す断面図

符号の説明

１ 絶縁性基材
２ 半導体チップ
３ 電極パッド
４、４ａ〜４ｄ インナーリード
５ 突起電極
６ ダミーインナーリード
７ ダミー突起電極
８ 幹導体配線
９ 分岐配線
１０ ボンディングステージ
１１ ボンディングツール
１２ａ 出力側中央部
１２ｂ 出力側端部
１３ａ 入力側中央部
１３ｂ 入力側端部
１４ 保護樹脂

Claims (7)

1. 可撓性の絶縁性基材と、
   前記絶縁性基材上に配列され、半導体チップが搭載される領域に配置された端部によりインナーリードを形成する複数本の導体配線と、
   前記各導体配線における前記インナーリードに設けられた突起電極とを備えた配線基板において、
   前記インナーリードに対応する形状およびピッチで前記インナーリードと整列させて配置され、前記突起電極に対応するダミー突起電極が設けられたダミーインナーリードと、
   隣接する複数本の前記ダミーインナーリードの組に対応して設けられた１本の幹導体配線と、
   前記幹導体配線から分岐して対応する組の前記各ダミーインナーリードと接続された分岐配線とを備え、
   前記幹導体配線の配線幅Ｗａと、当該幹導体配線に接続された前記ダミーインナーリードの本数ｎ、および前記ダミーインナーリードの配線幅Ｗｂとが、下記の式（１）で表される関係を満足する配線基板。
   Ｗａ ≧ Ｗｂ×ｎ／４ ・・・（１）
   ただし、Ｗａ ＞ Ｗｂ
2. 可撓性の絶縁性基材と、
   前記絶縁性基材上に配列され、半導体チップが搭載される領域に配置された端部によりインナーリードを形成する複数本の導体配線と、
   前記各導体配線における前記インナーリードに設けられた突起電極とを備えた配線基板において、
   前記インナーリードに対応する形状およびピッチで前記インナーリードと整列させて配置され、前記突起電極に対応するダミー突起電極が設けられたダミーインナーリードと、
   隣接する複数本の前記ダミーインナーリードの組に対応して設けられた１本の幹導体配線と、
   前記幹導体配線から分岐して対応する組の前記各ダミーインナーリードと接続された分岐配線とを備え、
   前記分岐配線の配線幅Ｗｃと、当該分岐配線と接続された前記ダミーインナーリードの本数ｎ、および前記ダミーインナーリードの配線幅Ｗｂとが、下記の式（２）で表される関係を満足する配線基板。
   Ｗｃ ≧ Ｗｂ×ｎ／３ ・・・（２）
   ただし、Ｗｃ ＞ Ｗｂ
3. 可撓性の絶縁性基材と、
   前記絶縁性基材上に配列され、半導体チップが搭載される領域に配置された端部によりインナーリードを形成する複数本の導体配線と、
   前記各導体配線における前記インナーリードに設けられた突起電極とを備えた配線基板において、
   前記インナーリードに対応する形状およびピッチで前記インナーリードと整列させて配置され、前記突起電極に対応するダミー突起電極が設けられたダミーインナーリードと、
   隣接する複数本の前記ダミーインナーリードの組に対応して設けられた１本の幹導体配線と、
   前記幹導体配線から分岐して対応する組の前記各ダミーインナーリードと接続された分岐配線とを備え、
   前記幹導体配線の配線幅Ｗａと、当該幹導体配線から分岐した前記分岐配線の配線幅Ｗｃと、当該分岐配線と接続された前記ダミーインナーリードの配線幅Ｗｂとが、下記の式（３）の関係を満足する配線基板。
   Ｗａ ＞ Ｗｃ ≧ Ｗｂ ・・・（３）
4. 前記半導体チップの一辺に対応して配置された、前記インナーリードおよび前記ダミーインナーリードについて、最狭の配線幅をＷｍｉｎ、最大の配線幅をＷｍａｘ、最小ピッチをＰｍｉｎとしたとき、下記の式（４）で表される関係が成立するように各寸法が設定された請求項１〜３のいずれか１項に記載の配線基板。
   Ｐｍｉｎ ≧ ６０μｍの場合、Ｗｍａｘ ≧ １．２×Ｗｍｉｎ、
   Ｐｍｉｎ ＜ ６０μｍの場合、Ｗｍａｘ ≧ １．５×Ｗｍｉｎ ・・・（４）
5. 前記半導体チップの一辺に対応して配置された前記幹導体配線の本数をＮ、前記ダミーインナーリードの本数をｎ、1本の前記幹導体配線に対して前記分岐配線を介して接続された前記ダミーインナーリードの本数をＡとしたとき、下記の式（５）で表される関係が成立するように前記幹導体配線および前記ダミーインナーリードが設けられた請求項１〜４のいずれか１項に記載の配線基板。
   Ａ ＝ ｎ／Ｎ ・・・（５）
6. 前記半導体チップの一辺に対応して配置された、前記ダミーインナーリードを含む全ての前記インナーリード部の導体配線について、前記導体配線の最小間隔の配線ピッチをＰｍｉｎ、最大間隔の配線ピッチをＰｍａｘとしたとき、下記の式（６）で表される関係が成立するように前記導体配線が形成された請求項１〜５のいずれか１項に記載の配線基板。
   Ｐｍｉｎ ≦ ３０μｍの場合、Ｐｍａｘ ≧ ３．０×Ｐｍｉｎ、
   ３０μｍ ＜ Ｐｍｉｎ ≦ ６０μｍの場合、Ｐｍａｘ ≧ ２．０×Ｐｍｉｎ、
   Ｐｍｉｎ ＞ ６０μｍの場合、Ｐｍａｘ ＞ １．０×Ｐｍｉｎ
   ・・・（６）
7. 請求項１〜６のいずれか１項に記載の配線基板と、前記配線基板上に搭載された半導体チップとを備え、前記半導体チップの電極パッドが前記突起電極を介して前記インナーリードと接続された半導体装置。

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