JP4731333B2

JP4731333B2 - レベルシフト回路

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Publication number: JP4731333B2
Application number: JP2006016482A
Authority: JP
Inventors: 典明神山
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2006-01-25
Filing date: 2006-01-25
Publication date: 2011-07-20
Anticipated expiration: 2026-01-25
Also published as: JP2007201704A

Description

本発明は、レベルシフト回路に関して、特に電圧レベルの異なる二つのデジタル回路間で振幅レベルを変換するレベルシフト回路に関する。

ＬＳＩの内部における電源電圧とＬＳＩ外部における電源電圧とが異なる場合、内部と外部との間で信号を伝達する上でそれぞれの電圧レベルに適した振幅レベルに変換するレベルシフト回路（レベルシフタ）が用いられる。例えば、出力バッファ回路において、内部から入力される信号が１．２Ｖ、外部に出力する信号が３．３Ｖである場合に、１．２Ｖから３．３Ｖにレベル変換するレベルシフト回路が必要となる。近年、チップ間の通信では、高速で信号本数の少ないシリアル転送が主流になるなど、インタフェース回路の高速化が進んでおり、レベルシフト回路も高速動作のニーズが高まっている。

このような高速化に対応するレベルシフト回路は、カレントミラーを負荷とする差動対（カレントミラー型差動アンプ）（例えば非特許文献１参照）を用いることで構成可能である。

図７にＰｃｈカレントミラー型の差動アンプ回路をレベルシフト回路として用いた回路例を示す。この回路は、入力信号ＩＮを反転するインバータ回路ＬＩＮＶ、差動対となるＮＭＯＳトランジスタＨＮ１、ＨＮ２、カレントミラー接続されるＰＭＯＳトランジスタＨＰ１、ＨＰ２、電流源となるＮＭＯＳトランジスタＬＮ１によって構成される。ここで、ＮＭＯＳトランジスタＨＮ１とＮＭＯＳトランジスタＨＮ２とは、同一のサイズを有し、ＰＭＯＳトランジスタＨＰ１とＰＭＯＳトランジスタＨＰ２とは、同一のサイズを有する。

入力信号ＩＮは、ＮＭＯＳトランジスタＨＮ１のゲートに供給されると共に、インバータ回路ＬＩＮＶで反転されてＮＭＯＳトランジスタＨＮ２のゲートに供給される。ＮＭＯＳトランジスタＨＮ１、ＨＮ２のソースは、それぞれＮＭＯＳトランジスタＬＮ１のドレインに接続される。ＮＭＯＳトランジスタＬＮ１は、ソースを接地（ＧＮＤ）し、ゲートを低電圧側電源ＶＤＤＬに接続する。ＰＭＯＳトランジスタＨＰ１、ＨＰ２のソースは、高電圧側電源ＶＤＤＨに接続される。ＰＭＯＳトランジスタＨＰ１のゲートとドレインは、ＰＭＯＳトランジスタＨＰ２のゲートおよびＮＭＯＳトランジスタＨＮ１のドレインと接続される。また、ＰＭＯＳトランジスタＨＰ２のドレインとＮＭＯＳトランジスタＨＮ２のドレインとが接続され、出力信号ＯＵＴを出力する。

このように構成されるレベルシフト回路は、ＮＭＯＳトランジスタＨＮ１、ＨＮ２のゲートに入力される信号間に差電位が生じると、ＮＭＯＳトランジスタＨＮ１、ＨＮ２に流れる電流に差が生ずる。この差電流を負荷となるＰｃｈカレントミラーによって電圧に変換することで、小さな入力差電位から大きな出力振幅の電圧を得ることが可能となる。すなわち、レベルシフト回路は、小さなレベルの入力信号ＩＮからレベル変換された大きなレベルの出力信号ＯＵＴを出力することができる。

ところで、図７に示すレベルシフト回路は、電流源となるＮＭＯＳトランジスタＬＮ１によって差動アンプに電流が常時流れる構成となっているために消費電流が多くなってしまう。

そこで、消費電流を低減する方法として、特許文献１に高速サンプリングレシーバーが開示されている。このサンプリングレシーバーは、レベルを変換するデータ信号入力の他に、そのデータをサンプリングするためのクロック信号を入力する構成とされ、非サンプリング時の消費電流を削減する工夫がなされている。

図９は、クロック信号によるサンプリング機能を追加した差動アンプを用いたレベルシフト回路である。図９に示す回路は、特許文献１に開示されるサンプリングレシーバーをレベルシフト回路に応用した回路に相当する。このレベルシフト回路は、入力信号を反転するインバータ回路ＬＩＮＶ、クロック信号ＣＬＫを反転するインバータ回路ＨＩＮＶ、差動アンプを構成するＰｃｈの差動対となるＰＭＯＳトランジスタＨＰ１１、ＨＰ１２、Ｎｃｈの差動対となるＮＭＯＳトランジスタＨＮ１１、ＨＮ１２、差動対の電流供給・遮断を行うＰＭＯＳトランジスタＨＰ１３およびＮＭＯＳトランジスタＨＮ１３、電流遮断時に差動アンプ内のデータをラッチするラッチ回路ＨＬＡＴ及びＳＲフリップフロップ回路ＨＳＲＦＦを備える。ここで、ＮＭＯＳトランジスタＨＮ１１とＨＮ１２とは、同一サイズであり、ＰＭＯＳトランジスタＨＰ１１とＨＰ１２とは、同一サイズである。

入力信号ＩＮは、ＮＭＯＳトランジスタＨＮ１１のゲートとＰＭＯＳトランジスタＨＰ１１のゲートとに供給され、さらにインバータ回路ＬＩＮＶで反転されてＮＭＯＳトランジスタＨＮ１２のゲートとＰＭＯＳトランジスタＨＰ１２のゲートとに供給される。ＮＭＯＳトランジスタＨＮ１１、ＨＮ１２のソースは、ＮＭＯＳトランジスタＨＮ１３のドレインと接続される。ＮＭＯＳトランジスタＨＮ１３のソースは、接地（ＧＮＤ）され、ゲートにはクロック信号ＣＬＫが与えられる。また、クロック信号ＣＬＫは、ラッチ回路ＨＬＡＴの共通入力に供給されると共に、インバータ回路ＨＩＮＶで反転されてＰＭＯＳトランジスタＨＰ１３のゲートとに供給される。ＰＭＯＳトランジスタＨＰ１１、ＨＰ１２のソースは、ＰＭＯＳトランジスタＨＰ１３のドレインと接続される。ＰＭＯＳトランジスタＨＰ１３のソースは、高電圧側電源ＶＤＤＨに接続される。

また、ＮＭＯＳトランジスタＨＮ１１のドレインとＰＭＯＳトランジスタＨＰ１１のドレインとは、ラッチ回路ＨＬＡＴの一方の出力端（Ｂ１）に接続され、ＮＭＯＳトランジスタＨＮ１２のドレインとＰＭＯＳトランジスタＨＰ１２のドレインとは、ラッチ回路ＨＬＡＴの他方の出力端（Ａ１）に接続される。さらに、ラッチ回路ＨＬＡＴの一方の出力端は、ＳＲフリップフロップ回路ＨＳＲＦＦの一方の入力端に接続され、ラッチ回路ＨＬＡＴの他方の出力端は、ＳＲフリップフロップ回路ＨＳＲＦＦの他方の入力端に接続される。

このように構成されるレベルシフト回路は、貫通電流遮断用のトランジスタであるＰＭＯＳトランジスタＨＰ１３およびＮＭＯＳトランジスタＨＮ１３によってクロック信号ＣＬＫがローレベルの状態では貫通電流を遮断し、ラッチ回路ＨＬＡＴによって差動出力信号Ａ１、Ｂ１を各々の出力状態からハイレベル（電源ＶＤＤＨのレベル）にする。差動出力信号Ａ１、Ｂ１を入力とするＳＲフリップフロップ回路ＨＳＲＦＦの入力は、両入力共にハイレベルとなり、前状態を保持したままとなる。

クロック信号ＣＬＫが立ち上がると、ＰＭＯＳトランジスタＨＰ１３およびＮＭＯＳトランジスタＨＮ１３がオンし、差動対ＨＰ１１、ＨＰ１２、ＨＮ１１、ＨＮ１２のゲート入力の差電位によって、ＰＭＯＳトランジスタＨＰ１１からＮＭＯＳトランジスタＨＮ１１へ流れる電流パスと、ＰＭＯＳトランジスタＨＰ１２からＮＭＯＳトランジスタＨＮ１２へ流れる電流パスとの間で電流差が生じ、その差電流によって差動出力信号Ａ１とＢ１間に差電位が発生する。この差電位をラッチ回路ＨＬＡＴによってさらに強調する。これらの動作によって差動出力信号Ａ１もしくはＢ１が立下り、その立下りがトリガとなってＳＲフリップフロップ回路ＨＳＲＦＦの出力信号ＯＵＴが変化する。

特開２００３−７８４０７号公報ＢｅｈｚａｄＲａｚａｖｉ著、黒田忠広監訳、アナログＣＭＯＳ集積回路の設計基礎編、丸善株式会社、平成１５年３月３０日発行、Ｐ．１８５

図７に示すレベルシフト回路は、入力信号ＩＮの信号レベルがハイレベル（電圧値ＶＤＤＬ）の場合、ＮＭＯＳトランジスタＨＮ１がオンとなり、常時オンしているＮＭＯＳトランジスタＬＮ１、ダイオード接続されているＰＭＯＳトランジスタＨＰ１により、高電圧側電源ＶＤＤＨからＧＮＤへ常に貫通電流が発生する。したがって、定常電流が発生し消費電力が一般的なＣＭＯＳ回路に比べて数桁増加してしまう。

図８は、図７に示すレベルシフト回路の入力信号ＩＮの電圧波形、出力信号ＯＵＴの電圧波形、回路全体のＧＮＤに流れるＩＧＮＤの電流波形を示す図である。図８に示すように、入力信号ＩＮがハイレベルのときに常に電流ＩＧＮＤが流れ続ける状態となる。

一方、図９に示すレベルシフト回路は、クロック信号ＣＬＫがローレベルのときにはＰＭＯＳトランジスタＨＰ１３およびＮＭＯＳトランジスタＨＮ１３によって貫通電流が遮断される。しかし、クロック信号ＣＬＫがハイレベルの状態では、Ｐｃｈの差動対であるＰＭＯＳトランジスタＨＰ１１、ＨＰ１２のゲート入力が最大でも低電圧側電源ＶＤＤＬの電位までしか引き上がらず、どちらも完全にカットオフしない。このため、高電圧側電源ＶＤＤＨからＧＮＤへの貫通電流が生じる。

例えば入力信号ＩＮがローレベル、クロック信号ＣＬＫがハイレベルの場合、差動出力Ａ１がローレベル、差動出力Ｂ１がハイレベルとなる。このとき、ＮＭＯＳトランジスタＨＮ１１は完全にオフ状態となり、ラッチ回路ＨＬＡＴによって差動出力Ｂ１は高電圧側電源ＶＤＤＨの電位まで引き上がる。このためＰＭＯＳトランジスタＨＰ１１には電流が流れない。逆に差動出力Ａ１はラッチ回路ＨＬＡＴ及びＮＭＯＳトランジスタＨＮ１２、ＨＮ１３によってローレベルとなる。しかし、ＰＭＯＳトランジスタＨＰ１２のゲート入力が低電圧側電源ＶＤＤＬの電位であるため、完全にはオフ状態とならない。したがって、ＰＭＯＳトランジスタＨＰ１３からＰＭＯＳトランジスタＨＰ１２を経由し、ラッチ回路ＨＬＡＴ、及びＮＭＯＳトランジスタＨＮ１２からＮＭＯＳトランジスタＨＮ１３へ貫通電流が流れ続ける。

図１０は、図９に示すレベルシフト回路の入力信号ＩＮの電圧波形、クロック信号ＣＬＫ電圧波形、出力信号ＯＵＴの電圧波形、回路全体のＧＮＤに流れるＩＧＮＤの電流波形を示す図である。図１０に示すように、クロック信号ＣＬＫがハイレベルのときに常に電流ＩＧＮＤが流れ続ける状態となる。

従って、図９に示すレベルシフト回路においても消費電力が大きくなってしまう。なお、図９に示すレベルシフト回路は、クロック信号ＣＬＫを入力する必要があり、クロック信号が存在しない非同期回路には使用することは困難である。

本発明の１つのアスペクトに係るレベルシフト回路は、カレントミラーを負荷とする差動対を含み、入力信号の第１のレベルおよび第２のレベルにそれぞれ対応して第１のレベルおよび第３のレベルとなる出力信号を非反転出力端子から出力する。このレベルシフト回路は、非反転出力端子に接続されると共に、非反転出力信号が第３のレベルとなった場合に非反転出力端子を差動対の電源と短絡し、入力信号が第１のレベルである場合には開放となる第１のプルアップ回路と、差動対と接地間に接続されると共に、差動対への動作電流を供給する電流源回路と、非反転出力信号が第３のレベルとなってから所定の時間経過後に差動対への動作電流を切断し、入力信号が第１のレベルである場合には差動対への動作電流を供給するように電流源回路を制御する電流源制御回路と、を備える。

本発明によれば、クロック信号を用いることなく定常電流の発生しない構成とすることで、消費電力を低減することができる。

本発明の実施形態に係るレベルシフト回路は、カレントミラー（図１のＨＰ１、ＨＰ２）を負荷とする差動対（図１のＨＮ１、ＨＮ２）、プルアップ回路（図１のＨＰ３、ＨＩＮＶ１）、電流源回路（図１のＬＮ１）、電流源制御回路（図１のＨＢＵＦ、ＬＮＡＮＤ）を備える。差動対は、入力信号（図１のＩＮ）のローレベルおよびハイレベルにそれぞれ対応してローレベルおよびレベルシフトされたハイレベル（以下、第２のハイレベルという）となる出力信号（図１のＯＵＴ）を非反転出力端子から出力する。非反転出力端子に接続されるプルアップ回路は、非反転出力信号が第２のハイレベルとなった時点で動作して非反転出力端子をプルアップし、入力信号がローレベルである場合には開放となる。差動対と接地間に接続される電流源回路、より具体的にはトランジスタ（図１のＬＮ１）は、差動対への動作電流を供給する。電流源制御回路は、非反転出力信号が第２のハイレベルとなってから所定の時間経過後に差動対への動作電流を切断し、入力信号がローレベルである場合には差動対への動作電流を供給するように電流源回路を制御する。

このような構成のレベルシフト回路は、カレントミラー型であるので、高速に動作する。その上で、従来のカレントミラー型レベルシフト回路の欠点である定常電流の防止のため、定常電流が流れる電流源回路であるトランジスタのゲート端子を入力信号のレベルによって制御する構成とされる。また、ゲート端子の制御は、レベルを変換する入力データ信号そのもので行う。つまりゲート端子の制御のために新たな制御信号や制御機構を必要とせず、制御信号の切り替えによって大きな遅延劣化が生じない構成とされる。このような構成によって定常電流が発生せず、低消費電力化を実現することができる。以下、実施例に即し、図面を参照して詳細に説明する。

図１は、本発明の第１の実施例に係るレベルシフト回路の回路図である。図１において、図７と同一の符号は同一物を表す。図１に示すレベルシフト回路は、図７に示すレベルシフト回路に対し、ＮＭＯＳトランジスタＬＮ１のゲート電圧を制御する２入力のＮＡＮＤ回路ＬＮＡＮＤ、出力信号ＯＵＴを低電圧側電源ＶＤＤＬ（図示されない）のレベルに変換してフィードバックするバッファ回路ＨＢＵＦ、出力信号ＯＵＴをラッチするインバータ回路ＨＩＮＶ１およびＰＭＯＳトランジスタＨＰ３を追加した構成である。ここで、インバータ回路ＬＩＮＶ、ＮＡＮＤ回路ＬＮＡＮＤ、ＮＭＯＳトランジスタＬＮ１は、低電圧側電源ＶＤＤＬで動作する低耐圧の素子あるいは回路である。また、バッファ回路ＨＢＵＦは、低電圧側電源ＶＤＤＬで動作し高耐圧の回路である。さらに、インバータ回路ＨＩＮＶ１、ＮＭＯＳトランジスタＨＮ１、ＨＮ２、ＰＭＯＳトランジスタＨＰ１〜ＨＰ３は、高電圧側電源ＶＤＤＨで動作する高耐圧の素子あるいは回路である。

バッファ回路ＨＢＵＦは、出力信号ＯＵＴを低電圧側電源ＶＤＤＬの信号レベルに変換すると共に、所定の時間遅延してＮＡＮＤ回路ＬＮＡＮＤの一つの入力端子に供給する。ＮＡＮＤ回路ＬＮＡＮＤの他の入力端子には、入力信号ＩＮが供給され、ＮＡＮＤ回路ＬＮＡＮＤの出力端子がＮＭＯＳトランジスタＬＮ１のゲートに接続される。

インバータ回路ＨＩＮＶ１は、入力端にＰＭＯＳトランジスタＨＰ３のドレインを接続して出力信号ＯＵＴを与え、出力端をＰＭＯＳトランジスタＨＰ３のゲート端子に接続する。ＰＭＯＳトランジスタＨＰ３は、ソースを高電圧側電源ＶＤＤＨに接続し、ドレインをＮＭＯＳトランジスタＨＮ２のドレインおよびＰＭＯＳトランジスタＨＰ３のドレインに接続する。インバータ回路ＨＩＮＶ１とＰＭＯＳトランジスタＨＰ３とは、出力信号ＯＵＴがハイレベルとなった時に、ハイレベルを保持するためのラッチ回路を構成する。ここでＰＭＯＳトランジスタＨＰ３の駆動能力は、カレントミラー回路そのものの動作を妨げないように十分小さなものとする。

図１に示すように、ＰＭＯＳトランジスタＨＰ１、ＨＰ２、ＮＭＯＳトランジスタＨＮ１、ＨＮ２、ＬＮ１で構成されるカレントミラー回路を負荷とする差動対におけるＧＮＤへの電流パスは、必ずＮＭＯＳトランジスタＬＮ１を通る。そこで、ＮＡＮＤ回路ＬＮＡＮＤとバッファ回路ＨＢＵＦの動作によって、ＮＭＯＳトランジスタＬＮ１を制御することで定常電流を発生させない構成としている。

図２は、入力信号ＩＮと出力信号ＯＵＴのレベル状態に対応するＮＭＯＳトランジスタＬＮ１のオンオフ状態を示す状態図である。入力信号ＩＮの変化時、つまり入力信号ＩＮと出力信号ＯＵＴの状態が異なる場合には、ＮＭＯＳトランジスタＬＮ１がオンしており、通常のカレントミラー回路に相当する動作となる。

入力信号ＩＮと出力信号ＯＵＴが共にローレベルとなった場合にも、ＮＭＯＳトランジスタＬＮ１はオンとなる。ただし、入力信号ＩＮがローレベルであることからＮＭＯＳトランジスタＨＮ１がオフとなりダイオード接続されたＰＭＯＳトランジスタＨＰ１の電流経路がなくなりＡ点の電圧が「ＶＤＤＨ−Ｖｔｐ（ＶｔｐはＰＭＯＳトランジスタＨＰ１のしきい値電圧）」となる。したがって、ＰＭＯＳトランジスタＨＰ２も完全にオフとなる。

また、ＰＭＯＳトランジスタＨＰ３は一時的にオンしていても、ＰＭＯＳトランジスタＨＰ３自体の駆動能力は、ＰＭＯＳトランジスタＨＰ２、ＮＭＯＳトランジスタＨＮ２、ＬＮ１に比べて非常に弱い駆動能力に設定されている。したがって、ＰＭＯＳトランジスタＨＰ２がオフ、ＮＭＯＳトランジスタＨＮ２とＮＭＯＳトランジスタＬＮ１がオンとなると、ＰＭＯＳトランジスタＨＰ３のオン、オフに関わらず、出力信号ＯＵＴは必ずローレベルとなり、ＰＭＯＳトランジスタＨＰ３は最終的には完全にオフとなる。このように、カレントミラー内での高電圧側電源ＶＤＤＨからＧＮＤへの電流経路は、全て遮断される。したがって、入力信号ＩＮと出力信号ＯＵＴがともにローレベルで静止した状態での貫通電流は発生しない。

入力信号ＩＮと出力信号ＯＵＴがともにハイレベルとなった場合にのみ、ＮＭＯＳトランジスタＬＮ１のゲート電位をＧＮＤレベルに落としてオフとする。入力信号ＩＮと出力信号ＯＵＴがローレベルのときと同様にＰＭＯＳトランジスタＨＰ１の電流経路がなくなり、Ａ点の電圧が「ＶＤＤＨ−Ｖｔｐ」となってＰＭＯＳトランジスタＨＰ２も完全にオフとなっている。

図３に、図１の回路動作時の入力信号ＩＮと出力信号ＯＵＴ及びカレントミラーゲート（Ａ点）とＮＭＯＳトランジスタＬＮ１のドレイン（Ｂ点）の電圧波形を示す。Ａ点は、入力信号ＩＮがローレベルまたはハイレベルで静止している状態では、「ＶＤＤＨ−Ｖｔｐ」（図３では２．８Ｖ付近）となっている。Ｂ点は、入力信号ＩＮがローレベルで静止している状態ではローレベル、ハイレベルで静止している状態では、「ＶＤＤＬ−Ｖｔｎ（ＶｔｎはＮＭＯＳトランジスタＬＮ１のしきい値電圧）」（図３では０．７Ｖ付近）となっている。

以上の説明において、もしＰＭＯＳトランジスタＨＰ３が存在しないとすると、出力信号ＯＵＴは、フローティング状態となり、出力信号ＯＵＴの電位が高電圧側電源ＶＤＤＨもしくはＧＮＤレベル以外の中間電位になる。この場合、出力信号ＯＵＴを入力とするＣＭＯＳ回路が外部に存在する場合に、このＣＭＯＳ回路に貫通電流が発生する虞がある。したがって、インバータ回路ＨＩＮＶ１とＰＭＯＳトランジスタＨＰ３とで構成されるプルアップ回路によって出力信号ＯＵＴを高電圧側電源ＶＤＤＨの電位に引き上げる。このように、カレントミラー内での高電圧側電源ＶＤＤＨからＧＮＤへの電流経路は、全て遮断されることから、入力信号ＩＮと出力信号ＯＵＴがともにハイレベルで静止した状態であっても貫通電流は発生しない。

以上説明したように、図１に示すレベルシフト回路は、入力信号ＩＮがどのような静止状態においても、貫通電流が生じないような回路構成となっている。

次に、実際に流れる電流波形について説明する。図４は、図１のレベルシフト回路における動作時の入力信号ＩＮと出力信号ＯＵＴ及びＮＭＯＳトランジスタＬＮ１のゲート（Ｃ点）における各電圧波形と、回路全体のＧＮＤに流れる電流波形ＩＧＮＤとを示す図である。Ｃ点の電圧が低電圧側電源ＶＤＤＬの電位（図４では１．２Ｖ）にある状態でＮＭＯＳトランジスタＬＮ１がオンとなるが、図２に示したように、入力信号ＩＮと出力信号ＯＵＴがハイレベルで静止した状態のみ、ＮＭＯＳトランジスタＬＮ１がオフ、すなわちＣ点の電圧がＧＮＤレベルとなっている。また、電流ＩＧＮＤを見ると、入力信号ＩＮと出力信号ＯＵＴのスイッチング時に電流が発生しているが、入力信号ＩＮがローレベルまたはハイレベルで静止している状態では、電流が流れていないことがわかる。

従来例のレベルシフト回路においては、図８及び図１０に示すように電流ＩＧＮＤを見ると、入力信号のスイッチング時以外にも静止状態の一部で電流が流れ続けている。これらに対して図１に示すレベルシフト回路は、静止状態で電流が流れず、消費電流の面で改善されていることがわかる。

以上の通り、本発明のレベルシフト回路は、カレントミラー型の回路でありながら、定常電流が発生しない構成となっている。したがって、従来のカレントミラー型回路における消費電力が大きいという欠点を解決している。

一方、定常電流を発生させない回路構成にしたことで、カレントミラー型の利点である高速性が失われては、カレントミラー型にした意味がない。従来のカレントミラー型の回路に対して、図１に示すレベルシフト回路において追加した回路による遅延劣化の可能性の要因は、２つ考えられる。第１は、ＰＭＯＳトランジスタＨＰ３による出力信号ＯＵＴ部分への負荷増加の影響である。第２は、入力信号ＩＮが立ち下がるときの初期状態においてＮＭＯＳトランジスタＬＮ１がオフになっており、それをオンするまでの遅延の影響である。

まず、ＰＭＯＳトランジスタＨＰ３による負荷増加の影響について説明する。入力信号ＩＮが立ち下がる際、初期状態でＰＭＯＳトランジスタＨＰ３はオンとなっている。そのため、出力信号ＯＵＴが立ち下がる際にＰＭＯＳトランジスタＨＰ３が逆方向に働き、カレントミラーの動作を妨げる形となる。しかし、ＰＭＯＳトランジスタＨＰ３は、出力信号ＯＵＴがハイレベルになったときに、ハイレベルをラッチするためのものであって、出力信号ＯＵＴをスイッチングするためのものではない。したがって、ＰＭＯＳトランジスタＨＰ３は、出力信号ＯＵＴを駆動するＰＭＯＳトランジスタＨＰ２、ＮＭＯＳトランジスタＨＮ１、ＬＮ１に対して十分小さい駆動能力として問題がない。このため、ＰＭＯＳトランジスタＨＰ３による遅延増加を十分小さくすることは可能である。

次に、入力信号ＩＮが立ち下がるときのＮＭＯＳトランジスタＬＮ１がオフからオンになるまでの遅延の影響について説明する。入力信号ＩＮが立ち下がってからＮＭＯＳトランジスタＨＮ１がオンするまでの遅延に比べて、入力信号ＩＮが立ち下がってからＮＭＯＳトランジスタＬＮ１がオンしてＮＭＯＳトランジスタＬＮ１のドレインをＧＮＤレベルまで引き下げる遅延の方が大きければ、その分入力信号ＩＮから出力信号ＯＵＴまでの遅延が増加することになる。しかしながら、入力信号ＩＮからＮＭＯＳトランジスタＬＮ１へのゲート段数は、ＮＡＮＤ回路ＬＮＡＮＤが一段しかないこと、ＮＭＯＳトランジスタＬＮ１は耐圧が低電圧側電源ＶＤＤＬの電位以上あればよいためにＮＭＯＳトランジスタＨＮ１に比べてＮＭＯＳトランジスタＬＮ１はゲート面積が小さく高速なトランジスタを用いることが可能であること、という理由によってＮＭＯＳトランジスタＬＮ１の制御による遅延増加を十分小さくすることが可能である。ただし、ＮＭＯＳトランジスタＨＮ１には耐圧が高電圧側電源ＶＤＤＨの電位以上となるトランジスタを用いる必要がある。

以上のように本実施例のレベルシフト回路によれば、従来の回路構成では成しえなかった高速動作と低消費電力の両立を、レベルシフタ本来の機能として不要な制御信号や制御機構を用いることなく実現することが可能となる。

図５は、本発明の第２の実施例に係るレベルシフト回路の回路図である。図５において、図１と同一の符号は同一物を表す。図５に示すレベルシフト回路は、図１のレベルシフト回路に対し、インバータ回路ＨＩＮＶ２、ＰＭＯＳトランジスタＨＰ４、低電圧側電源ＶＤＤＬをソースとしたＰＭＯＳトランジスタＬＰ１を追加した構成である。ここで、ＰＭＯＳトランジスタＬＰ１は、低電圧側電源ＶＤＤＬで動作する低耐圧の素子である。また、インバータ回路ＨＩＮＶ２、ＰＭＯＳトランジスタＨＰ４は、高電圧側電源ＶＤＤＨで動作する高耐圧の素子あるいは回路である。

インバータ回路ＨＩＮＶ２は、入力端にＰＭＯＳトランジスタＨＰ１のドレイン（Ａ点）を接続し、出力端をＰＭＯＳトランジスタＨＰ４のゲート端子に接続する。ＰＭＯＳトランジスタＨＰ４は、ソースを高電圧側電源ＶＤＤＨに接続し、ドレインをＮＭＯＳトランジスタＨＮ１のドレインおよびＰＭＯＳトランジスタＨＰ１のドレインに接続する。インバータ回路ＨＩＮＶ２とＰＭＯＳトランジスタＨＰ４とは、Ａ点の電位がハイレベルとなった時に、ハイレベルを保持するためのラッチ回路を構成する。ここでＰＭＯＳトランジスタＨＰ４の駆動能力は、実施例１で説明したＰＭＯＳトランジスタＨＰ３と同様にカレントミラー回路そのものの動作を妨げないように十分小さなものとする。

ＰＭＯＳトランジスタＬＰ１は、ソースを低電圧側電源ＶＤＤＬに接続し、ドレインをＮＭＯＳトランジスタＬＮ１のドレインと接続し、ゲートをＮＭＯＳトランジスタＬＮ１のゲートと接続する。

図６に、図５の回路動作時の入力信号ＩＮと出力信号ＯＵＴ及びカレントミラーゲート（Ａ点）とＮＭＯＳトランジスタＬＮ１のドレイン（Ｂ点）の電圧波形を示す。Ａ点は、入力信号ＩＮがローレベルまたはハイレベルで静止している状態では、「ＶＤＤＨ」（図６では３．３Ｖ）となっている。Ｂ点は、入力信号ＩＮがローレベルで静止している状態ではローレベル、ハイレベルで静止している状態では、「ＶＤＤＬ」（図６では１．２Ｖ）となっている。

図１に示すレベルシフト回路において、安定した状態ではＮＭＯＳトランジスタＨＮ１あるいはＮＭＯＳトランジスタＬＮ１のどちらかが必ずオフしていることと、ＰＭＯＳトランジスタＨＰ１がダイオード接続となっていることから、ＰｃｈカレントミラーのゲートにあたるＡ点の電位は、「ＶＤＤＨ−Ｖｔｐ」となる。Ａ点が「ＶＤＤＨ−Ｖｔｐ」近辺になるとＰＭＯＳトランジスタＨＰ１は、高インピーダンス状態となるため、入力信号が変化してからＡ点が「ＶＤＤＨ−Ｖｔｐ」に完全に収束するまでに長時間かかることになる。

図１のレベルシフト回路に対し、図５に示すようにインバータ回路ＨＩＮＶ２、ＰＭＯＳトランジスタＨＰ４によるプルアップ回路を追加することで、ＰＭＯＳトランジスタＨＰ１が高インピーダンス状態になってもＰＭＯＳトランジスタＨＰ４によってＡ点の電位を高電圧側電源ＶＤＤＨまで引き上げることができる。したがって、Ａ点の電位が収束するまでの時間を短縮することが可能となる。

また、図１に示すレベルシフト回路においては、入力信号が立ち上がりの後、ＰＭＯＳトランジスタＨＰ１がダイオード接続、ＮＭＯＳトランジスタＨＮ１がオン、ＮＭＯＳトランジスタＬＮ１がオフとなっていることで、Ｂ点の電位は、「ＶＤＤＬ−Ｖｔｎ」となる。しかし、「ＶＤＤＬ−Ｖｔｎ」近辺でＮＭＯＳトランジスタＨＮ１が高インピーダンス状態となるために完全に収束するまでに長時間かかる。

これに対して図５に示すように、ＰＭＯＳトランジスタＬＰ１を追加することで、ＮＭＯＳトランジスタＨＮ１が高インピーダンス状態になってもＰＭＯＳトランジスタＬＰ１によってＢ点の電位を電源ＶＤＤＬの電位まで引き上げることができる。したがって、Ｂ点の電位が収束するまでの時間を短縮することが可能となる。

また、インバータ回路ＨＩＮＶ２、ＰＭＯＳトランジスタＨＰ４、ＰＭＯＳトランジスタＬＰ１を追加しても、図１と同様の静止状態での貫通電流は発生しない。

図６に示す波形図と図３に示す波形図とにおけるＡ点、Ｂ点の波形を比較すると、Ａ点は、図３では出力信号ＯＵＴが立ち上がりの後、Ａ点の電位が「ＶＤＤＨ−Ｖｔｐ」近辺から波形がなまりだし、入力信号ＩＮの変化から０．５ｎｓ経過しても電位が変動し続けている。これに対し、図６においては、ＩＮの変化から０．５ｎｓ経過した時点で高電圧側電源ＶＤＤＨのレベルに安定している。Ｂ点も同様に、図３では、「ＶＤＤＬ−Ｖｔｎ」近辺から電位が安定するまでに時間がかかっている。これに対し、図６では０．５ｎｓ経過後には低電圧側電源ＶＤＤＬのレベルに安定している。

図５において追加したインバータ回路ＨＩＮＶ２、ＰＭＯＳトランジスタＨＰ４、ＰＭＯＳトランジスタＬＰ１の働きによって、入力信号の変化時にＡ点及びＢ点の電圧が収束するまでの時間を短縮することができる。この収束するまでの時間において、入力信号のパルス幅が小さい場合と大きい場合とでは、入力信号変化時のＡ点、Ｂ点電圧の初期値が異なるために信号遅延に差が生じる。入力信号の周波数によって遅延が異なることは、ランダムデータ信号が入力された時のジッタ増加に繋がる。従って、この収束時間を抑えることでジッタの増加を抑えることが可能となり、より高周波での動作が可能となる。

また、図５に示すレベルシフト回路によれば、Ａ点及びＢ点に対する充放電電流を高速に遮断するように動作するため、遮断による一層の低消費電力化が可能となる。

以上本発明を上記実施例に即して説明したが、本発明は、上記実施例にのみ限定されるものではなく、本願特許請求の範囲の各請求項の発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。

本発明の第１の実施例に係るレベルシフト回路の回路図である。本発明の第１の実施例に係るレベルシフト回路の入出力レベル状態を表す表である。本発明の第１の実施例に係るレベルシフト回路の各部の電圧波形を示す図である。本発明の第１の実施例に係るレベルシフト回路の電圧電流特性を示す波形図である。本発明の第２の実施例に係るレベルシフト回路の回路図である。本発明の第２の実施例に係るレベルシフト回路の各部の電圧波形を示す図である。従来のレベルシフト回路の回路図である。従来のレベルシフト回路の電圧電流特性を示す波形図である。従来の他のレベルシフト回路の回路図である。従来の他のレベルシフト回路の電圧電流特性を示す波形図である。

符号の説明

ＨＢＵＦバッファ回路
ＨＩＮＶ１、ＨＩＮＶ２、ＬＩＮＶインバータ回路
ＨＮ１、ＨＮ２、ＬＮ１ＮＭＯＳトランジスタ
ＨＰ１〜ＨＰ４、ＬＰ１ＰＭＯＳトランジスタ
ＬＮＡＮＤＮＡＮＤ回路
ＶＤＤＨ高電圧側電源
ＶＤＤＬ低電圧側電源

Claims

カレントミラーを負荷とする差動対を含み、入力信号の第１のレベルおよび第２のレベルにそれぞれ対応して第１のレベルおよび第３のレベルとなる出力信号を非反転出力端子から出力するレベルシフト回路であって、
前記非反転出力端子に接続されると共に、前記非反転出力信号が第３のレベルとなった場合に前記非反転出力端子を前記差動対の電源と短絡し、前記入力信号が第１のレベルである場合には開放となる第１のプルアップ回路と、
前記差動対と接地間に接続されると共に、前記差動対への動作電流を供給する電流源回路と、
前記非反転出力信号が第３のレベルとなってから所定の時間経過後に前記差動対への動作電流を切断し、前記入力信号が第１のレベルである場合には前記差動対への動作電流を供給するように前記電流源回路を制御する電流源制御回路と、
を備えることを特徴とするレベルシフト回路。
前記差動対と前記第１のプルアップ回路には、高電源電圧が供給され、前記電流源回路と前記電流源制御回路には、低電源電圧が供給されることを特徴とする請求項１記載のレベルシフト回路。
前記電流源回路は、ドレインが前記差動対と接続され、ソースが接地され、ゲートが前記電流源制御回路の出力に接続される第１導電型のＭＯＳトランジスタで構成されることを特徴とする請求項２記載のレベルシフト回路。
前記電流源回路は、ドレインが前記第１導電型のＭＯＳトランジスタのドレインと接続され、ソースに前記低電源電圧が供給され、ゲートが前記第１導電型のＭＯＳトランジスタのゲートに接続される第２導電型のＭＯＳトランジスタをさらに含むことを特徴とする請求項３記載のレベルシフト回路。
前記差動対の反転出力端子に接続されると共に、該反転出力端子が第３のレベルとなった場合に前記反転出力端子を前記差動対の電源と短絡し、前記入力信号が第２のレベルである場合には開放となる第２のプルアップ回路をさらに備え、
前記第２のプルアップ回路には、前記高電源電圧が供給されることを特徴とする請求項２〜４のいずれか一に記載のレベルシフト回路。
請求項１〜５のいずれか一に記載のレベルシフト回路を含むことを特徴とする半導体集積回路装置。