JP4732709B2 - シフトレジスタ及びそれを用いた電子機器 - Google Patents

Description

本発明は、シフトレジスタ及びそれを用いた電子機器に関する。

液晶表示装置（ＬＣＤ）やＥＬパネルなどのアクティブマトリクス型表示装置において、信号入力端子の数を低減するため、駆動回路（走査線駆動回路及び信号線駆動回路）にシフトレジスタを用いることが知られている。シフトレジスタは複数のレジスタを直列に接続して構成された回路であり、各レジスタに蓄積された信号はクロック信号に応じて次段のレジスタに転送される。

このような駆動回路において、シフトレジスタのレジスタを構成するトランジスタが静電気などの原因により破壊されることがある。そのような場合、故障したレジスタより下流のレジスタに信号が転送されず、表示に欠陥が現れる。そのような表示装置は製品として出荷できず、製造歩留りを低下させる。そこで、シフトレジスタ内のレジスタが故障した場合でも駆動回路が正常に機能できるように、シフトレジスタを複数個並列に接続した冗長構成とすることが知られている（特許文献１参照）。例えば２つのシフトレジスタを並列接続する場合、一方のシフトレジスタのレジスタが故障したら、他方のシフトレジスタの対応するレジスタを代わりに使用することで、駆動回路は正常動作し続けることができる。
特開平６−８３２８６号公報

しかしながら、複数のシフトレジスタの並列接続は駆動回路及びそれを用いた表示装置の製造コスト増大につながり得る。特に、通常一つのシフトレジスタで複数のレジスタが故障することは少ないため、並列接続されたシフトレジスタに含まれるレジスタの多くが無駄となることが多い。従って、本発明の第１の目的は、製造コスト増大を極力抑えつつ、レジスタの一部が故障しても正常に機能可能なシフトレジスタ及びそれを用いた電子機器を提供することである。

本発明の第２の目的は、簡単な操作で故障したレジスタの影響をなくして正常動作させることが可能なシフトレジスタ及びそれを用いた電子機器を提供することである。

上記課題を解決するために、本発明によると、ｎ個（ｎ≧１）の直列接続された正規レジスタ（ＳＲ（１）〜ＳＲ（ｎ））と、ｎ個の正規レジスタに対応するｎ本の出力線（Ｌ１〜Ｌｎ）と、ｎ個の正規レジスタに直列接続されたｒ個（ｎ≧ｒ≧１）の冗長レジスタ（ＳＲ（ｎ＋１）〜ＳＲ（ｎ＋ｒ））と、（ｎ＋ｒ）個の正規及び冗長レジスタとｎ本の出力線との間を選択的に接続するスイッチ回路（２、１２、１０２）とを有し、スイッチ回路は通常時はｎ個の正規レジスタを対応する出力線に接続し、故障したレジスタがあった場合、故障したレジスタの上流側の正常なレジスタを故障したレジスタの下流側の正常なレジスタに、故障したレジスタをスキップして接続するとともに故障したレジスタをディスエーブルし、更に、正規レジスタのうち正常なものと故障したレジスタと同数の冗長レジスタとをｎ本の出力線に接続することを特徴とするシフトレジスタが提供される。

好適には、スイッチ回路は、各々第１、第２及び第３端子（ａ、ｂ、ｃ）と制御端子とを有し、制御端子に入力される制御信号に応じて第１端子を第２端子または第３端子のいずれかに選択的に接続可能な（ｎ＋ｒ）個の第１スイッチ（Ｓ（１）〜Ｓ（ｎ＋１）、Ｓ（１，１）〜Ｓ（１，ｎ＋２））を有し、各第１スイッチの第１端子は（ｎ＋ｒ）個のレジスタの対応する一つの出力端子に接続され、隣接する第１スイッチ対のうち上流側のスイッチの第３端子と下流側のスイッチの第２端子とが接続され、上流端に位置する第１スイッチの第２端子はシフトレジスタの入力端子に接続されるものとすることができる。下流端に位置する第１スイッチは、第１端子及び第２端子のみを有するスイッチによって置き換えてもよい。上記したような第１スイッチは、伝送ゲート、ＭＯＳＦＥＴ、バイポーラトランジスタなど任意の適切なスイッチング素子を用いて形成することができる。

更に好適には、スイッチ回路は、第１スイッチの状態から各レジスタの状態を判定し、故障していると判定されたレジスタをディスエーブルするディスエーブル回路（Ｄ（１）〜Ｄ（ｎ＋１））を更に有する。レジスタの各々の出力にバッファ（２０）が接続されている場合、ディスエーブル回路は故障したレジスタに対応するバッファへの動作電圧（Ｖｃｃ、Ｖ_ＧＮＤ）の供給を絶ち、故障したレジスタの出力を電気的に浮いた状態とする。

更に好適には、スイッチ回路は、一端が低電圧源（Ｖ_ＧＮＤ）に接続され他端が高電圧源（Ｖｃｃ）に接続された導線からなる第１制御信号ライン（１３、１０３）を更に有し、第１スイッチの各々の制御端子は第１制御信号ラインに順に接続され、通常時は第１スイッチの各々の制御端子に高電圧源と低電圧源の一方からの電圧が制御信号として供給され、選択された第１スイッチとその一段下流の第１スイッチとの間において制御信号ラインを切断することで、選択された第１スイッチより下流の第１スイッチに高電圧源と低電圧源の他方からの電圧が制御信号として供給されるようにすることができる。第１制御ラインは好適にはヒューズからなるものとすることができる。

ｒが１（即ち、冗長レジスタが一つ）の場合、ｎ本の出力線は各々、対応する第１スイッチの第３端子とその一段下流の第１スイッチの第２端子とに接続される。

ｒが２（即ち、冗長レジスタが２つ）の場合、スイッチ回路は、各々第１、第２及び第３端子と制御端子とを有し、制御端子に入力される制御信号に応じて第１端子を第２端子または第３端子のいずれかに選択的に接続可能な（ｎ＋１）個の第２スイッチ（Ｓ（２，１）〜Ｓ（２，ｎ＋１））を更に有し、各第２スイッチの第１端子は対応する第１スイッチの第３端子とその一段下流の第１スイッチの第２端子とに接続され、隣接する第２スイッチ対のうち上流側のスイッチの第３端子と下流側のスイッチの第２端子とが接続され、ｎ本の出力線は各々、対応する第２スイッチの第３端子とその一段下流の第２スイッチの第２端子とに接続され、上流端に位置する第２スイッチの前記第２端子は前記シフトレジスタの入力端子に接続される。

冗長レジスタが２つの場合において、好適には、スイッチ回路は、それぞれ一端が低電圧源（Ｖ_ＧＮＤ）に接続され他端が高電圧源（Ｖ_ＣＣ）に接続された導線からなる第１及び第２制御信号ライン（１０３、１０４）を更に有し、第１スイッチの各々の制御端子は第１制御信号ラインに順に接続され、通常時は第１スイッチの各々の制御端子に高電圧源と低電圧源の一方からの電圧が制御信号として供給され、第２スイッチの各々の制御端子は第２制御信号ラインに順に接続され、通常時は第２スイッチの各々の制御端子に高電圧源と低電圧源の一方からの電圧が制御信号として供給され、選択された第１スイッチとその一段下流の第１スイッチとの間において第１制御信号ラインを切断することで、選択された第１スイッチより下流の第１スイッチに高電圧源と低電圧源の他方からの電圧が制御信号として供給され、選択された第２スイッチとその一段下流の第２スイッチとの間において第２制御信号ラインを切断することで、選択された第２スイッチより下流の第２スイッチに高電圧源と低電圧源の他方からの電圧が制御信号として供給されるようにすることができる。第１制御ラインと第２制御ラインの両方またはいずれか一方は好適にはヒューズからなるものとすることができる。

尚、冗長レジスタの数ｒは１または２に限らず、３以上とすることも可能であることは勿論である。

本発明によると、上記したようなシフトレジスタを含む電子機器が提供される。好適には、電子機器は表示装置（２００）を有し、シフトレジスタは表示装置の駆動回路（２２０、２３０）に用いられる。

本発明によるシフトレジスタは、正規レジスタに直列に接続されたｒ個（ｒは１以上の自然数）の冗長レジスタと、これら正規レジスタ及び冗長レジスタを選択的に出力線に接続するスイッチ回路とを有するため、正規レジスタのいくつかが故障しても、故障した正規レジスタの数がｒ以下であれば、故障した正規レジスタと同じ数の冗長レジスタを用いることで正常動作が可能である。また正規レジスタの全てが故障する確率は極めて低いことから、冗長レジスタは正規レジスタと同数設ける必要がないため、製造コストの増加を最小限に抑えることができる。スイッチ回路は故障したレジスタをスキップして故障したレジスタの前後の正常なレジスタを接続するとともに、故障したレジスタをディスエーブルするため、故障したレジスタが正常なレジスタの動作に悪影響を及ぼすこともない。

上記したようなスイッチ回路が、各々第１、第２及び第３端子と制御端子とを有し、制御端子に入力される制御信号に応じて第１端子を第２端子または第３端子のいずれかに選択的に接続可能な（ｎ＋ｒ）個の第１スイッチを有し、各第１スイッチの第１端子は（ｎ＋ｒ）個のレジスタの対応する一つの出力端子に接続され、隣接する第１スイッチ対のうち上流側のスイッチの第３端子と下流側のスイッチの第２端子とが接続され、上流端に位置する第１スイッチの第２端子はシフトレジスタの入力端子に接続されるものとすると、これら第１スイッチの状態を適切に設定することで、故障したレジスタを飛ばしてその前後の正常なレジスタを接続するとともに、正常なレジスタ及び冗長レジスタを出力線に適切に接続することができる。

また、スイッチ回路が、これら第１スイッチの状態から各レジスタの状態を判定し、故障していると判定されたレジスタをディスエーブルするディスエーブル回路を有すると、スイッチ回路による故障したレジスタのディスエーブルを好適に実現できる。通常、各レジスタの出力にはバッファが接続されているので、ディスエーブル回路が故障したレジスタに対応するバッファへの動作電圧の供給を絶つようにすることで、故障したレジスタの出力を電気的に浮いた状態とし、正常なレジスタへの悪影響を防止することができる。

スイッチ回路が、一端が低電圧源に接続され他端が高電圧源に接続された導線からなる第１制御信号ラインを更に有し、第１スイッチの各々の制御端子は第１制御信号ラインに順に接続され、通常時は第１スイッチの各々の制御端子に高電圧源と低電圧源の一方からの電圧が制御信号として供給されるものとすると、選択された第１スイッチとその一段下流の第１スイッチとの間において制御信号ラインを切断することで、選択された第１スイッチより下流の第１スイッチに高電圧源と低電圧源の他方からの電圧が制御信号として供給されるようにすることができる。選択された第１スイッチは故障したレジスタに合わせて適切に決定される。これにより、第１制御信号ラインの切断という簡単な操作で、選択された第１スイッチより下流の第１スイッチに入力される制御信号を変化させてそれらスイッチの状態を変え、故障したレジスタのスキップ及び正常なレジスタ（正規レジスタ及び冗長レジスタ）の出力線への適切な接続を行うことができる。第１制御ラインがヒューズからなると、例えばレーザ光を照射するなどの簡単な操作でヒューズを溶融して切断することができる。

ｒを１（即ち、冗長レジスタが一つ）とし、ｎ本の出力線を各々、対応する第１スイッチの第３端子とその一段下流の第１スイッチの第２端子とに接続すると、一つのレジスタ故障に対して正常動作可能なシフトレジスタを実現することができる。

ｒを２（即ち、冗長レジスタが２つ）とし、スイッチ回路が、各々第１、第２及び第３端子と制御端子とを有し、制御端子に入力される制御信号に応じて第１端子を第２端子または第３端子のいずれかに選択的に接続可能な（ｎ＋１）個の第２スイッチを更に有し、各第２スイッチの第１端子は対応する第１スイッチの第３端子とその一段下流の第１スイッチの第２端子とに接続され、隣接する第２スイッチ対のうち上流側のスイッチの第３端子と下流側のスイッチの第２端子とが接続され、ｎ本の出力線は各々、対応する第２スイッチの第３端子とその一段下流の第２スイッチの第２端子とに接続され、上流端に位置する第２スイッチの前記第２端子は前記シフトレジスタの入力端子に接続されるものとすると、２つまでのレジスタ故障に対して正常動作可能なシフトレジスタを実現することができる。

上記したような２つまでのレジスタ故障に対して正常動作可能なシフトレジスタでも、スイッチ回路が、それぞれ一端が低電圧源（Ｖ_ＧＮＤ）に接続され他端が高電圧源（Ｖ_ＣＣ）に接続された導線からなる第１及び第２制御信号ラインを更に有し、第１スイッチの各々の制御端子は第１制御信号ラインに順に接続され、通常時は第１スイッチの各々の制御端子に高電圧源と低電圧源の一方からの電圧が制御信号として供給され、第２スイッチの各々の制御端子は第２制御信号ラインに順に接続され、通常時は第２スイッチの各々の制御端子に高電圧源と低電圧源の一方からの電圧が制御信号として供給されるものとすると、第１制御信号ライン及び／または第２制御信号ラインの適切な箇所を切断するという簡単な操作で、第１及び／または第２スイッチの状態を適切に変化させ、故障したレジスタのスキップ及び正常なレジスタ（正規レジスタ及び冗長レジスタ）の出力線への適切な接続を行うことができる。

上記したようなシフトレジスタを用いて電子機器を形成すると、製造コスト増大を極力抑えつつ、電子機器の信頼性を向上するとともに製造歩留りを上げることができる。特に電子機器が表示装置を含む場合、上記したようなシフトレジスタを表示装置の駆動回路（走査線駆動回路及び／または信号線駆動回路）に用いることで、シフトレジスタ内のレジスタのいくつかが故障しても正常動作可能な信頼性の高い電子機器を実現することができる。

以下、本発明の実施の形態を、図面を参照しながら説明する。

図１は、本発明に基づくシフトレジスタの好適実施例を示すブロック図である。このシフトレジスタ１は、直列に接続されたｎ個の正規レジスタＳＲ（１）〜ＳＲ（ｎ）と、これらｎ個の正規レジスタＳＲ（１）〜ＳＲ（ｎ）に対応したｎ本の出力線Ｌ１〜Ｌｎとを有する。更に、このシフトレジスタ１は、正規レジスタＳＲ（１）〜ＳＲ（ｎ）の下流側に直列に接続されたｒ個の冗長レジスタＳＲ（ｎ＋１）〜ＳＲ（ｎ＋ｒ）と、これら正規及び冗長レジスタＳＲ（１）〜ＳＲ（ｎ＋ｒ）と出力線Ｌ１〜Ｌｎとの間に設けられたスイッチ回路２を有する。レジスタＳＲ（１）〜ＳＲ（ｎ＋ｒ）にはクロック信号ＣＬＫが入力され、入力端のレジスタＳＲ（１）に入力されたスタートパルスＳＰは、クロック信号に同期して下流のレジスタに順次送られる。

正規レジスタＳＲ（１）〜ＳＲ（ｎ）のいずれも故障していない場合、図２において点線で示すように、スイッチ回路２は正規レジスタＳＲ（１）〜ＳＲ（ｎ）の出力を対応する出力線Ｌ１〜Ｌｎに接続する。

正規レジスタＳＲ（１）〜ＳＲ（ｎ）のうちｍ個（ｍ≦ｒ）が故障した場合、スイッチ回路２は、正規レジスタＳＲ（１）〜ＳＲ（ｎ）のうちの（ｎ−ｍ）個の正常なレジスタと、冗長レジスタＳＲ（ｎ＋１）〜ＳＲ（ｎ＋ｒ）のうちのｍ個のレジスタとを用いて、出力線Ｌ１〜Ｌｎに信号を供給し、また故障したレジスタをスキップしてその前後の正常なレジスタ間で信号の受け渡しをする。更に、故障したレジスタの出力がその下流の正常なレジスタに影響しないように、且つ、その上流の正常なレジスタに接続された出力線の信号に影響を与えないように、故障したレジスタに対しディスエーブル信号を供給する。

例えば、レジスタＳＲ（２）とＳＲ（４）とが故障した場合、図３に示すように、スイッチ回路２はＳＲ（１）の出力が故障したレジスタＳＲ（２）の次の正常なレジスタＳＲ（３）に入力され、レジスタＳＲ（３）の出力が出力線Ｌ２に供給されるようにする。また、レジスタＳＲ（３）の出力は故障したレジスタＳＲ（４）の次の正常なレジスタＳＲ（５）に入力される。レジスタＳＲ（５）の出力は、故障したレジスタの数（この場合２）だけ上流側にシフトした出力線Ｌ３に接続される。同様に、残りの正規レジスタＳＲ（６）〜ＳＲ（ｎ）の出力はそれぞれ２つだけ上流側にシフトした出力線Ｌ４〜Ｌｎ−２に接続される。更に、故障したレジスタの数と同じ数の冗長レジスタ（この場合は、ＳＲ（ｎ＋１）とＳＲ（ｎ＋２））の出力が残りの出力線Ｌｎ−１及びＬｎにそれぞれ接続される。残りの冗長レジスタＳＲ（ｎ＋３）〜ＳＲ（ｎ＋ｒ）は使用されない。また、スイッチ回路は故障したレジスタＳＲ（２）及びＳＲ（４）が後段のレジスタＳＲ（３）及びＳＲ（５）に影響しないように、且つ、前段のレジスタＳＲ（１）及びＳＲ（３）に接続された出力線Ｌ１及びＬ２の信号に影響しないように、これら故障したレジスタＳＲ（２）及びＳＲ（４）に対しディスエーブル信号を供給する。

このように、本発明によるシフトレジスタは、正規レジスタに直列に接続されたｒ個（ｒは１以上の自然数）の冗長レジスタと、これら正規レジスタ及び冗長レジスタを選択的に出力線に接続するスイッチ回路とを有するため、正規レジスタのいくつかが故障しても、故障した正規レジスタの数がｒ以下であれば、故障した正規レジスタと同じ数の冗長レジスタを用いることで正常動作が可能である。また正規レジスタの全てが故障する確率は極めて低いことから、冗長レジスタは正規レジスタと同数設ける必要がないため、製造コストの増加を最小限に抑えることができる。

図４は、本発明に基づくシフトレジスタのより具体的な実施例を示す模式的な回路図である。このシフトレジスタ１０は、直列に接続されたｎ個の正規レジスタＳＲ（１）〜ＳＲ（ｎ）と、これら正規レジスタに対応したｎ本の出力線Ｌ１〜Ｌｎと、正規レジスタＳＲ（１）〜ＳＲ（ｎ）の下流側に直列に接続された一つの冗長レジスタＳＲ（ｎ＋１）と、正規レジスタＳＲ（１）〜ＳＲ（ｎ）及び冗長レジスタＳＲ（ｎ＋１）を選択的に出力線Ｌ１〜Ｌｎに接続するスイッチ回路１２とを有する。即ち、このシフトレジスタ１０は、１個のレジスタの故障に対して正常に動作可能な構成となっている。また、レジスタＳＲ（１）〜ＳＲ（ｎ＋１）にはクロック信号ＣＬＫが供給され、クロック信号に同期して上流のレジスタから下流のレジスタに信号が送られる。

スイッチ回路１２は、レジスタＳＲ（１）〜ＳＲ（ｎ＋１）の各々の出力端子に接続されたスイッチＳ（１）〜Ｓ（ｎ＋１）と、正規レジスタＳＲ（１）〜ＳＲ（ｎ）に必要に応じてディスエーブル信号を供給するためのディスエーブル回路Ｄ（１）〜Ｄ（ｎ）と、スイッチＳ（１）〜Ｓ（ｎ＋１）に制御信号Ｃ（１）〜Ｃ（ｎ＋１）を供給するための制御信号ライン１３とを有する。

スイッチＳ（１）〜Ｓ（ｎ＋１）の各々は、スイッチＳ（２）に例示するように第１、第２及び第３端子ａ、ｂ、ｃを有し、対応する制御信号Ｃ（１）〜Ｃ（ｎ＋１）に応じて第１端子ａを第２端子ｂまたは第３端子ｃのいずれかに選択的に接続することができる。各スイッチＳ（１）〜Ｓ（ｎ＋１）の第１端子ａは対応するレジスタＳＲ（１）〜ＳＲ（ｎ＋１）の出力端子に接続され、第２端子ｂは上流側に隣接するスイッチの第３端子ｃに接続され、第３端子ｃは下流側に隣接するスイッチの第２端子ｂに接続されるとともに、対応する出力線Ｌ１〜Ｌｎに接続されている。このように隣接するスイッチ同志が接続されスイッチ列を形成している。尚、上流端に位置するスイッチＳ（１）の第２端子ｂは１段目のレジスタＳＲ（１）の入力端子に接続され、下流端に位置するスイッチＳ（ｎ＋１）の第３端子ｃは開放されている。従ってスイッチＳ（ｎ＋１）は第３端子ｃを有さない第１端子ａ及び第２端子ｂのみを有するスイッチで置き換えてもよい。

図５は、スイッチＳ（１）〜Ｓ（ｎ＋１）の好適実施例を示す回路図である。このスイッチでは、第１端子ａと第２端子ｂの間に第１の伝送ゲート１５が接続され、第１端子ａと第３端子ｃの間に第２の伝送ゲート１６が接続されている。これら２つの伝送ゲート１５、１６には、制御信号ライン１３からの制御信号とそれをインバータ１７で反転した信号が供給され、制御信号がハイ（Ｖｃｃ）のときは第１の伝送ゲート１５がオン、第２の伝送ゲート１６がオフとなり（即ち第１端子ａは第２端子ｂに接続される）、制御信号がロー（Ｖ_ＧＮＤ）のときは第１の伝送ゲート１５がオフ、第２の伝送ゲート１６がオンとなる（即ち第１端子ａは第３端子ｃに接続される）ようになっている。尚、伝送ゲートの他にＦＥＴやバイポーラトランジスタなど他のオンオフ可能なスイッチを用いることもできる。

再度図４を参照すると、制御信号ライン１３は好適にはヒューズなどの導線からなり、スイッチＳ（１）〜Ｓ（ｎ＋１）の各々の制御端子は制御信号ライン１３に上流側から下流側へと順に接続されている。制御信号ライン１３の一端は低電位源としてのグランド電位Ｖ_ＧＮＤに接続され、他端は抵抗Ｒを介して高電位源としての動作電位Ｖｃｃに接続されている。従って、通常時はスイッチＳ（１）〜Ｓ（ｎ＋１）の制御信号Ｃ（１）〜Ｃ（ｎ＋１）はロー（Ｖ_ＧＮＤ）となっている。従って、通常時（即ち、正規レジスタＳＲ（１）〜ＳＲ（ｎ）に故障がない場合）は各スイッチＳ（１）〜Ｓ（ｎ＋１）はその第１端子ａを第３端子ｃに接続しており、それによってレジスタＳＲ（１）〜ＳＲ（ｎ）の出力端子はそれぞれ対応する出力線Ｌ１〜Ｌｎに接続されている。尚、この実施例では低電圧源としてグランド電位Ｖ_ＧＮＤを用いたが、別の電位としてもよいことは勿論である。

図６を参照すると、例えばレジスタＳＲ（２）が故障した場合、故障したレジスタＳＲ（２）に対応するスイッチＳ（２）とその一つ上流側のスイッチＳ（１）の間において制御信号ライン１３が切断される（Ｘマークで示した）。制御信号ライン１３の切断は例えばレーザ光を照射することによりなすことができる。これによってスイッチＳ（２）及びその下流のスイッチＳ（３）〜Ｓ（ｎ＋１）への制御信号Ｃ（２）〜Ｃ（ｎ＋１）はハイ（Ｖｃｃ）となり、スイッチＳ（２）〜Ｓ（ｎ＋１）の各々は、その第１端子ａを第２端子ｂに接続する。これによって図６において破線で示すように、レジスタＳＲ（１）の出力端子は故障したレジスタＳＲ（２）をスキップして次の正常なレジスタＳＲ（３）の入力端子に接続される。また、故障したレジスタＳＲ（２）より下流のレジスタＳＲ（３）〜ＳＲ（ｎ）の出力端子は通常時よりも一つ上流側にずれた出力線Ｌ２〜Ｌｎ−１に接続される。更に、冗長レジスタＳＲ（ｎ＋１）の出力端子が残りの出力線Ｌｎに接続される。故障したレジスタＳＲ（２）には対応するディスエーブル回路Ｄ（２）からディスエーブル信号が供給され、隣接する下流側のレジスタＳＲ（３）に故障したレジスタＳＲ（２）が影響しないようにされる。また、これにより、故障したレジスタＳＲ（２）の上流側の正常なレジスタＳＲ（１）に接続された出力線Ｌ１の信号に故障したレジスタＳＲ（２）が影響するのも防止される。このようにして、レジスタＳＲ（２）が故障しても、シフトレジスタ１０は正常動作が可能である。上記のように制御信号ライン１３に各スイッチＳ（１）〜Ｓ（ｎ＋１）の制御端子を接続することにより、制御信号ライン１３の１ヶ所を切断するという極めて簡単な作業で故障したレジスタの影響をなくして、シフトレジスタ１０の正常動作を可能とすることができる。

ディスエーブル回路Ｄ（１）〜Ｄ（ｎ）はスイッチＳ（１）〜Ｓ（ｎ）の状態から対応するレジスタＳＲ（１）〜ＳＲ（ｎ）の状態を判定し、故障していると判定されたときディスエーブル信号を出力する。図７は、ｉ段目のレジスタＳＲ（ｉ）に対するディスエーブル回路Ｄ（ｉ）の好適実施例を示す回路図である。ディスエーブル回路Ｄ（ｉ）には、対応するスイッチＳ（ｉ）に対する制御信号Ｃ（ｉ）と、前段のスイッチＳ（ｉ−１）に対する制御信号Ｃ（ｉ−１）とが入力される。制御信号Ｃ（ｉ）はＮＡＮＤゲート１８の一方の入力端子に入力され、制御信号Ｃ（ｉ−１）はＮＡＮＤゲート１８の他方の入力端子にインバータ１９を介して入力される。これにより、制御信号Ｃ（ｉ）がハイ（論理１）でＣ（ｉ−１）がロー（論理０）のとき、スイッチＳ（ｉ）は故障していると判断され、論理０（Ｖ_ＧＮＤ）が出力される。それ以外の場合は、スイッチＳ（ｉ）は正常と判断され論理１（Ｖｃｃ）が出力される。言い換えると、この例では、論理０の出力をディスエーブル信号として用いることができる。尚、入力端のレジスタＳＲ（１）に対するディスエーブル回路Ｄ（１）には、対応するスイッチＳ（１）に対する制御信号Ｃ（１）とグランド電位Ｖ_ＧＮＤが入力される。

図８は、図７に示したディスエーブル回路Ｄ（ｉ）を用いて対応するレジスタＳＲ（ｉ）をイネーブル／ディスエーブルすることが可能な回路構成の一例を示す回路図である。通常、レジスタＳＲ（ｉ）の出力はバッファ（インバータ）２０を介して次段のレジスタＳＲ（ｉ＋１）に送られる。図８において、ＰＭＯＳ２１とＮＭＯＳ２２がバッファ２０を構成している。ＰＭＯＳ２１は制御用ＰＭＯＳ２３を介して動作電位Ｖｃｃに接続され、ＮＭＯＳ２２は制御用ＮＭＯＳ２４を介してグランド電位Ｖ_ＧＮＤに接続されている。そして、図７に示したディスエーブル回路Ｄ（ｉ）の出力端子はインバータ２５を介して制御用ＰＭＯＳ２３のゲートに接続されるとともに、制御用ＮＭＯＳ２４のゲートに直接接続されている。

これにより、ディスエーブル回路Ｄ（ｉ）の出力が論理１のときは制御用ＰＭＯＳ２３及びＮＭＯＳ２４がオンし、レジスタＳＲ（ｉ）のバッファ２０に動作電圧が供給され、バッファ２０は動作可能な状態となる（イネーブル状態）。一方、ディスエーブル回路Ｄ（ｉ）の出力が論理０のときは制御用ＰＭＯＳ２３及び制御用ＮＭＯＳ２４がオフとなり、バッファ２０に動作電圧が供給されず、レジスタＳＲ（ｉ）の出力は電気的に浮いた状態となり、下流のレジスタＳＲ（ｉ＋１）に対して影響を与えず、また、上流のレジスタＳＲ（ｉ−１）に接続された出力線の信号に対しても影響しない。

図９は、２つまでのレジスタの故障に対し正常動作可能な本発明に基づくシフトレジスタの好適実施例を示す模式的な回路図である。このシフトレジスタ１００は、直列に接続されたｎ個の正規レジスタＳＲ（１）〜ＳＲ（ｎ）と、これら正規レジスタに対応したｎ本の出力線Ｌ１〜Ｌｎと、正規レジスタＳＲ（１）〜ＳＲ（ｎ）の下流側に直列に接続された２つの冗長レジスタＳＲ（ｎ＋１）、ＳＲ（ｎ＋２）と、正規レジスタＳＲ（１）〜ＳＲ（ｎ）及び冗長レジスタＳＲ（ｎ＋１）、ＳＲ（ｎ＋２）を選択的に出力線Ｌ１〜Ｌｎに接続するスイッチ回路１０２とを有する。

スイッチ回路１０２は、レジスタＳＲ（１）〜ＳＲ（ｎ＋２）の各々の出力端子に接続された（ｎ＋２）個の第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）と、これら第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）と出力線Ｌ１〜Ｌｎとの間に設けられた（ｎ＋１）個の第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）と、正規レジスタＳＲ（１）〜ＳＲ（ｎ）及び上流側の冗長レジスタＳＲ（ｎ＋１）に対しディスエーブル信号を供給するためのディスエーブル回路Ｄ（１）〜Ｄ（ｎ＋１）と、第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）に対し制御信号Ｃ（１，１）〜Ｃ（１，ｎ＋２）を供給するための第１制御信号ライン１０３と、第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）に対し制御信号Ｃ（２，１）〜Ｃ（２，ｎ＋１）を供給するための第２制御信号ライン１０４とを有する。また、レジスタＳＲ（１）〜ＳＲ（ｎ＋２）にはクロック信号ＣＬＫが供給され、クロック信号に同期して上流のレジスタから下流のレジスタに信号が送られる。

上記実施例と同様に、第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）の各々は、第１、第２及び第３端子ａ、ｂ、ｃを有し、対応する制御信号Ｃ（１，１）〜Ｃ（１，ｎ＋２）に応じて第１端子ａを第２端子ｂまたは第３端子ｃのいずれかに選択的に接続することができる。同様に、第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の各々は、第１、第２及び第３端子ａ、ｂ、ｃを有し、対応する制御信号Ｃ（２，１）〜Ｃ（２，ｎ＋１）に応じて第１端子ａを第２端子ｂまたは第３端子ｃのいずれかに選択的に接続することができる。

第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）の各々の第１端子ａは対応するレジスタＳＲ（１）〜ＳＲ（ｎ＋２）の出力端子に接続され、第２端子ｂは上流側に隣接する第１スイッチの第３端子ｃに接続され、第３端子ｃは下流側に隣接する第１スイッチの第２端子ｂに接続されるとともに、対応する第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の第１端子ａに接続されている。このように隣接する第１スイッチ同志が接続され第１スイッチ列を形成している。尚、上流端に位置する第１スイッチＳ（１，１）の第２端子ｂは１段目のレジスタＳＲ（１）の入力端子に接続され、下流端に位置する第１スイッチＳ（１，ｎ＋２）の第３端子ｃは開放されている。従って第１スイッチＳ（１，ｎ＋２）は第３端子ｃを有さない第１端子ａ及び第２端子ｂのみを有するスイッチによって置き換えることもできる。

第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の各々の第２端子ｂは上流側に隣接する第２スイッチの第３端子ｃに接続され、第３端子ｃは下流側に隣接する第２スイッチの第２端子ｂに接続されるとともに、対応する出力線Ｌ１〜Ｌｎに接続されているこのように隣接する第２スイッチ同志が接続され第２スイッチ列を形成している。尚、上流端に位置する第２スイッチＳ（２，１）の第２端子ｂは１段目のレジスタＳＲ（１）の入力端子に接続され、下流端に位置する第２スイッチＳ（２，ｎ＋１）の第３端子ｃは開放されている。従って第２スイッチＳ（２，ｎ＋１）は第３端子ｃを有さない第１端子ａ及び第２端子ｂのみを有するスイッチによって置き換えることもできる。

これら第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）及び第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の各々は、例えば、図５に示した構造を有するものとすることができ、制御信号がハイ（Ｖｃｃ）のときは第１の伝送ゲート１５がオン、第２の伝送ゲート１６がオフとなり（即ち第１端子ａは第２端子ｂに接続される）、制御信号がロー（Ｖ_ＧＮＤ）のときは第１の伝送ゲート１５がオフ、第２の伝送ゲート１６がオンとなる（即ち第１端子ａは第３端子ｃに接続される）ようにすることができる。

第１及び第２制御信号ライン１０３、１０４は好適にはヒューズなどの導線からなり、第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）の各々の制御端子は第１制御信号ライン１０３に上流側から下流側へと順に接続され、同様に、第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の各々の制御端子は第２制御信号ライン１０４に上流側から下流側へと順に接続されている。第１及び第２制御信号ライン１０３、１０４の一端はグランドに接続され、他端はそれぞれ抵抗Ｒ１、Ｒ２を介して動作電位Ｖｃｃに接続されている。これにより、通常時は第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）の制御信号Ｃ（１，１）〜Ｃ（１，ｎ＋２）及び第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の制御信号Ｃ（２，１）〜Ｃ（２，ｎ＋１）はロー（Ｖ_ＧＮＤ）となっている。従って、通常時（即ち、正規レジスタＳＲ（１）〜ＳＲ（ｎ）に故障がない場合）は、第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）及び第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の各々はその第１端子ａを第３端子ｃに接続しており、それによってレジスタＳＲ（１）〜ＳＲ（ｎ）の出力端子はそれぞれ対応する出力線Ｌ１〜Ｌｎに接続されている。

図１０は、例としてレジスタＳＲ（２）とＳＲ（４）が故障した場合を示している。図示されているように、故障した２つのレジスタＳＲ（２）、ＳＲ（４）のうち上流側のレジスタＳＲ（２）に対応する第１スイッチＳ（１，２）とその一つ上流側の第１スイッチＳ（１，１）の間において第１制御信号ライン１０３が切断される。これにより第１スイッチＳ（１，２）及びその下流の第１スイッチＳ（１，３）〜Ｓ（１，ｎ＋２）への制御信号Ｃ（１，２）〜Ｃ（１，ｎ＋２）はハイ（Ｖｃｃ）となり、第１スイッチＳ（１，２）〜Ｓ（１，ｎ＋２）の各々は、その第１端子ａを第２端子ｂに接続する。また、第２スイッチＳ（２，３）とその一つ上流側の第２スイッチＳ（２，２）の間において第２制御信号ライン１０４が切断され、それによって第２スイッチＳ（２，３）及びその下流の第２スイッチＳ（２，４）〜Ｓ（２，ｎ＋１）への制御信号Ｃ（２，３）〜Ｃ（２，ｎ＋１）はハイ（Ｖｃｃ）となり、第２スイッチＳ（２，３）〜Ｓ（２，ｎ＋１）の各々は、その第１端子ａを第２端子ｂに接続する。

上記ような第１スイッチＳ（１，２）〜Ｓ（１，ｎ＋２）及び第２スイッチＳ（２，３）〜Ｓ（２，ｎ＋１）の状態変化の結果、図１０において破線で示すように、レジスタＳＲ（１）の出力端子は故障したレジスタＳＲ（２）をスキップして次の正常なレジスタＳＲ（３）の入力端子に接続される。同様に、レジスタＳＲ（３）の出力端子は故障したレジスタＳＲ（４）をスキップして次の正常なレジスタＳＲ（５）の入力端子に接続される。また、故障したレジスタＳＲ（２）の下流の正常なレジスタＳＲ（３）の出力端子は通常時よりも一つ上流側にずれた出力線Ｌ２に接続され、故障したレジスタＳＲ（４）の下流の正常なレジスタＳＲ（５）〜ＳＲ（ｎ）の出力端子は通常時よりも２つ上流側にずれた出力線Ｌ３〜Ｌｎ−２に接続される。更に、冗長レジスタＳＲ（ｎ＋１）、ＳＲ（ｎ＋２）の出力端子が残りの出力線Ｌｎ−１、Ｌｎに接続される。故障したレジスタＳＲ（２）及びＳＲ（４）には対応するディスエーブル回路Ｄ（２）、Ｄ（４）からディスエーブル信号が供給され、隣接する下流側のレジスタＳＲ（３）、ＳＲ（５）に故障したレジスタＳＲ（２）、ＳＲ（４）の出力が影響しないようにされる。また、それにより、故障したレジスタＳＲ（２）、ＳＲ（４）の上流側の正常なレジスタＳＲ（１）、ＳＲ（３）に接続された出力線Ｌ１、Ｌ２の信号にこれら故障したレジスタＳＲ（２）、ＳＲ（４）が影響するのも防止される。このようにして、レジスタＳＲ（２）、ＳＲ（４）が故障しても、シフトレジスタは正常動作が可能である。

ディスエーブル回路Ｄ（１）〜Ｄ（ｎ＋１）は第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋１）及び第２スイッチＳ（２，１）〜Ｓ（２，ｎ）の状態から対応するレジスタＳＲ（１）〜ＳＲ（ｎ＋１）の状態を判定し、故障していると判定されたときディスエーブル信号を出力する。上記実施例では、２つのレジスタが故障した場合、まず第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）の状態を変える（即ち第１制御信号ライン１０３の適切な箇所を切断する）ことで上流側の故障レジスタをスキップし、続いて第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の状態を変える（即ち第２制御信号ライン１０４の適切な箇所を切断する）ことで下流側の故障レジスタをスキップする。図１１は、そのような場合において、ｉ段目のレジスタＳＲ（ｉ）に対するディスエーブル回路Ｄ（ｉ）の好適実施例を示す回路図である。

図１１に示すように、ディスエーブル回路Ｄ（ｉ）は第１及び第２のＡＮＤゲート１０５、１０６と、１つのＮＯＲゲート１０７とを有する。第１のＡＮＤゲート１０５には対応する第１スイッチＳ（ｉ）に対する制御信号Ｃ（１，ｉ）と、前段の第１スイッチＳ（１，ｉ−１）に対する制御信号Ｃ（１，ｉ−１）とが入力される。制御信号Ｃ（１，ｉ）は第１のＡＮＤゲート１０５の一方の入力端子に入力され、制御信号Ｃ（１，ｉ−１）は第１のＡＮＤゲート１０５の他方の入力端子にインバータ１０８を介して入力される。また、第２のＡＮＤゲート１０６には、一つ上流側の第２スイッチＳ（２，ｉ−１）に対する制御信号Ｃ（２，ｉ−１）とその前段の第２スイッチＳ（２，ｉ−２）に対する制御信号Ｃ（２，ｉ−２）とが入力される。制御信号Ｃ（２，ｉ−１）は第２のＡＮＤゲート１０６の一方の入力端子に入力され、制御信号Ｃ（２，ｉ−２）は第２のＡＮＤゲート１０６の他方の入力端子にインバータ１０９を介して入力される。第１及び第２のＡＮＤゲート１０５、１０６の出力はＮＯＲゲート１０７に入力される。これにより、制御信号Ｃ（１，ｉ）がハイ（論理１）で制御信号Ｃ（１，ｉ−１）がロー（論理０）の場合または制御信号Ｃ（２，ｉ−１）がハイ（論理１）で制御信号Ｃ（２，ｉ−２）がロー（論理０）の場合はｉ段目のレジスタＳＲ（ｉ）が故障していると判断され、ディスエーブル回路Ｄ（ｉ）から論理０（Ｖ_ＧＮＤ）が出力される。それ以外の場合はレジスタＳＲ（ｉ）は正常と判断され論理１（Ｖｃｃ）が出力される。尚、入力端のレジスタＳＲ（１）に対するディスエーブル回路Ｄ（１）は、対応する第１スイッチＳ（１，１）に対する制御信号Ｃ（１，１）のみからレジスタＳＲ（１）の状態を判断する。また、第２段目のレジスタＳＲ（２）に対するディスエーブル回路Ｄ（２）では、対応するＣ（２，ｉ−２）がないので、代わりにグランド電位Ｖ_ＧＮＤが入力される。

図１２は、図９に示したシフトレジスタ１００において、第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）及び第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の各々をＰＭＯＳとＮＭＯＳのペアで構成した実施例を示す模式図である。尚、この図において制御信号ライン、ディスエーブル回路Ｄ（１）〜Ｄ（ｎ＋１）、クロック信号ラインは図示を省略した。

図１２に示すように、通常時（正規レジスタＳＲ（１）〜ＳＲ（ｎ）のいずれも故障していない場合）は、第１スイッチＳ（１，１）〜Ｓ（１，ｎ＋２）及び第２スイッチＳ（２，１）〜Ｓ（２，ｎ＋１）の各々においてＮＭＯＳがオフ、ＰＭＯＳがオンになっており、同図において破線で示したように、レジスタＳＲ（１）〜ＳＲ（ｎ）の出力端子は対応する出力線Ｌ１〜Ｌｎに接続されている。

図１３に示すように、例えばレジスタＳＲ（３）とＳＲ（６）が故障した場合、レジスタＳＲ（３）に対応する第１スイッチＳ（１，３）及びその下流の第１スイッチＳ（１，４）〜Ｓ（１，ｎ＋２）においてＮＭＯＳがオン、ＰＭＯＳがオフとなる。また、第２スイッチＳ（２，５）及びその下流の第２スイッチＳ（２，６）〜Ｓ（２，ｎ＋１）においてＮＭＯＳがオン、ＰＭＯＳがオフとなる。これによって、図１３において破線で示すように、故障したレジスタＳＲ（３）、ＳＲ（６）をスキップして正常なレジスタ間で信号が伝達され、また２個の冗長レジスタＳＲ（ｎ＋１）、ＳＲ（ｎ＋２）を含むｎ個の正常なレジスタにより出力線Ｌ１〜Ｌｎに信号を供給して、シフトレジスタを正常に機能させることができる。

図１４は、本発明を適用可能な表示装置の概略図である。表示装置２００は、画素マトリクス部２１０と、信号線駆動回路２２０と、走査線駆動回路２３０とを有する。画素マトリクス部２１０は発光媒体として有機ＥＬを有し、また、好適にはＰＭＯＳを有する複数の画素セル２４０を含む。尚、ＰＭＯＳ以外にＮＭＯＳなど別のトランジスタを用いることもできる。上記したような本発明のシフトレジスタは、走査線駆動回路２３０及び信号線駆動回路２２０の一方または両方に用いることができ、それによって製造コストの大幅な上昇を生じることなく、レジスタの一部が故障しても正常に機能可能な表示装置２００を実現することができる。画素マトリクス部２１０に液晶を用いた液晶表示装置とすることも勿論可能である。

本発明を適用可能な電子機器として、デスクトップ、床置き、または壁掛け型ディスプレイ、ビデオカメラ、デジタルカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはDigital Versatile Disc（ＤＶＤ）等の記録媒体に記録された映像や静止画を再生し、それを表示し得るディスプレイを備えた装置）などが挙げられる。それらの電子機器の具体例を図１５（Ａ）〜図１５（Ｈ）に示す。

図１５（Ａ）はデスクトップ、床置き、または壁掛け型ディスプレイであり、筐体３０１、支持台３０２、表示部３０３、スピーカー部３０４、ビデオ入力端子３０５等を含む。本発明のシフトレジスタは表示部３０３の駆動回路に用いることができる。表示部３０３は例えば図１４に示した表示装置２００からなるものとすることができる。このようなディスプレイは、パソコン用、ＴＶ放送受信用、広告表示用など任意の情報表示用表示装置として用いることができる。その結果、表示部の駆動回路内のシフトレジスタを構成するレジスタの一部が故障してもディスプレイの正常動作を可能とし、製造歩留りを上げることができる。

図１５（Ｂ）はデジタルカメラであり、本体３１１、表示部３１２、受像部３１３、操作キー３１４、外部接続ポート３１５、シャッター３１６等を含む。本発明のシフトレジスタは、表示部３１２の駆動回路に用いることができる。その結果、表示部の駆動回路内のシフトレジスタを構成するレジスタの一部が故障してもデジタルカメラの正常動作を可能とし、製造歩留りを上げることができる。

図１５（Ｃ）はコンピュータであり、本体３２１、筐体３２２、表示部３２３、キーボード３２４、外部接続ポート３２５、ポインティングマウス３２６等を含む。本発明のシフトレジスタは、表示部３２３の駆動回路に用いることができる。その結果、表示部の駆動回路内のシフトレジスタを構成するレジスタの一部が故障してもコンピュータの正常動作を可能とし、製造歩留りを上げることができる。なおコンピュータには、中央演算装置（ＣＰＵ）、記録媒体等が一体化された所謂ノート型コンピュータ、別体化された所謂デスクトップ型コンピュータが含まれる。

図１５（Ｄ）はモバイルコンピュータであり、本体３３１、表示部３３２、スイッチ３３３、操作キー３３４、赤外線ポート３３５等を含む。本発明のシフトレジスタは、表示部３３２の駆動回路に用いることができる。その結果、表示部の駆動回路内のシフトレジスタを構成するレジスタの一部が故障してもモバイルコンピュータの正常動作を可能とし、製造歩留りを上げることができる。

図１５（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体３４１、筐体３４２、第１表示部３４３、第２表示部３４４、記録媒体（ＤＶＤ等）読み込み部３４５、操作キー３４６、スピーカー部３４７等を含む。第１表示部３４３は主として画像情報を表示し、第２表示部３４４は主として文字情報を表示するが、本発明のシフトレジスタは、第１及び第２表示部３４３、３４４の駆動回路に用いることができる。その結果、表示部の駆動回路内のシフトレジスタを構成するレジスタの一部が故障しても画像再生装置の正常動作を可能とし、製造歩留りを上げることができる。なお、記録媒体を備えた画像再生装置には家庭用ゲーム機器なども含まれる。

図１５（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体３５１、表示部３５２、アーム部３５３を含む。本発明のシフトレジスタは、表示部３５２の駆動回路に用いることができる。その結果、表示部の駆動回路内のシフトレジスタを構成するレジスタの一部が故障してもゴーグル型ディスプレイの正常動作を可能とし、製造歩留りを上げることができる。

図１５（Ｇ）はビデオカメラであり、本体３６１、表示部３６２、筐体３６３、外部接続ポート３６４、リモコン受信部３６５、受像部３６６、バッテリー３６７、音声入力部３６８、操作キー３６９等を含む。本発明のシフトレジスタは、表示部３６２の駆動回路に用いることができる。その結果、表示部の駆動回路内のシフトレジスタを構成するレジスタの一部が故障してもビデオカメラの正常動作を可能とし、製造歩留りを上げることができる。

図１５（Ｈ）は携帯電話機であり、本体３７１、筐体３７２、表示部３７３、音声入力部３７４、音声出力部３７５、操作キー３７６、外部接続ポート３７７、アンテナ３７８等を含む。本発明のシフトレジスタは、表示部３７３の駆動回路に用いることができる。その結果、表示部の駆動回路内のシフトレジスタを構成するレジスタの一部が故障しても携帯電話機の正常動作を可能とし、製造歩留りを上げることができる。

上記したような電子機器の表示部は、例えば各画素にＬＥＤや有機ＥＬなどの発光素子を用いた自発光型とすることも、或いは、液晶ディスプレイのようにバックライトなど別の光源を用いたものとすることもできるが、自発光型の場合、バックライトが必要なく、液晶ディスプレイよりも薄い表示部とすることができる。

また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線を通じて配信された情報を表示したり、ＴＶ受像器として用いられたりすることが多くなり、特に動画情報を表示する機会が増してきている。表示部が自発光型の場合、有機ＥＬ等の発光材料の応答速度は液晶に比べて非常に速いため、そのような動画表示に好適である。また、時間分割駆動を行う上でも好ましい。将来的に発光材料の発光輝度が高くなれば、出力した画像情報を含む光をレンズ等で拡大投影してフロント型若しくはリア型のプロジェクターに用いることも可能となる。

自発光型の表示部では発光している部分が電力を消費するため、発光部分が極力少なくなるように情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装置のような文字情報を主とする表示部を自発光型とする場合には、非発光部分を背景として文字情報を発光部分で形成するように駆動することが望ましい。

また、本願発明は、表示装置以外でも、シフトレジスタを用いた任意の装置（例えばメモリアレイやフォトセンサなど）に適用可能であり、それによってこれら装置の製造歩留りを向上することができる。

以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可能である。

本発明を好適実施例に基づいて説明したが、これら実施例は例示を目的としたものであって、本発明はそれに限定されるものではない。当業者であれば特許請求の範囲によって定められる本発明の技術的思想を逸脱することなく様々な変形若しくは変更が可能であることは言うまでもない。例えば上記実施例では、通常時はグランド電位Ｖ_ＧＮＤが各スイッチの制御信号として供給されたが、動作電位Ｖｃｃを供給するものとすることも可能である。

本発明に基づくシフトレジスタの好適実施例を示すブロック図。 通常状態における図１に示したシフトレジスタのスイッチ回路の動作を示すブロック図。 ２つのレジスタが故障した場合の図１に示したシフトレジスタのスイッチ回路の動作を示すブロック図。 １つのレジスタが故障しても正常動作が可能な本発明に基づくシフトレジスタの好適実施例を示す模式的な回路図。 図４におけるスイッチＳ（１）〜Ｓ（ｎ＋１）の好適実施例を示す回路図。 １つのレジスタが故障した場合における図４のシフトレジスタの動作を示す回路図。 図４におけるディスエーブル回路の好適実施例を示す回路図。 ディスエーブル回路によるシフトレジスタの出力制御の好適実施形態を示す回路図。 ２つまでのレジスタ故障に対して正常動作が可能な本発明に基づくシフトレジスタの好適実施例を示す模式的な回路図。 ２つのレジスタが故障した場合における図９のシフトレジスタの動作を示す回路図。 図９におけるディスエーブル回路の好適実施例を示す回路図。 図９に示したシフトレジスタにおける各スイッチをＰＭＯＳとＮＭＯＳのペアで具現した実施例の通常状態を示す回路図。 ２つのレジスタが故障した場合における図１２に示したシフトレジスタの動作を示す回路図。 本発明のシフトレジスタを適用可能な表示装置を示すブロック図。 本発明が適用される電子機器を示す斜視図。

符号の説明

１、１０、１００ シフトレジスタ
２、１２、１０２ スイッチ回路
１３ 制御信号ライン（ヒューズ）
１５ 第１の伝送ゲート
１６ 第２の伝送ゲート
１７ インバータ
１８ ＮＡＮＤゲート
１９ インバータ
２０ バッファ（インバータ）
２１ ＰＭＯＳ
２２ ＮＭＯＳ
２３ 制御用ＰＭＯＳ
２４ 制御用ＮＭＯＳ
２５ インバータ
１０３ 第１制御信号ライン（ヒューズ）
１０４ 第２制御信号ライン（ヒューズ）
１０５、１０６ ＡＮＤゲート
１０７ ＮＯＲゲート
１０８、１０９ インバータ
Ｃ（１，１）〜Ｃ（１，ｎ＋２） 制御信号
Ｃ（２，１）〜Ｃ（２，ｎ＋１） 制御信号
Ｃ（１）〜Ｃ（ｎ＋１） 制御信号
Ｄ（１）〜Ｄ（ｎ＋１） ディスエーブル回路
Ｌ１〜Ｌｎ 出力線
Ｓ（１）〜Ｓ（ｎ＋１） スイッチ
Ｓ（１，１）〜Ｓ（１，ｎ＋２） 第１スイッチ
Ｓ（２，１）〜Ｓ（２，ｎ＋１） 第２スイッチ
ＳＲ（１）〜ＳＲ（ｎ） 正規レジスタ
ＳＲ（ｎ＋１）〜ＳＲ（ｎ＋ｒ） 冗長レジスタ
Ｖｃｃ 動作電位
Ｖ_ＧＮＤ グランド電位

Claims (9)

1. ｎ（ｎ≧１）本の出力線を有するシフトレジスタであって、
   ｎ個の直列接続された正規レジスタおよび前記正規レジスタに直列接続された１個の冗長レジスタからなる（ｎ＋１）個のレジスタと、
   前記（ｎ＋１）個のレジスタの出力端子のそれぞれに接続された（ｎ＋１）個の第１スイッチと、
   前記正規レジスタをディスエーブルするｎ個のディスエーブル回路と
   を有し、
   前記（ｎ＋１）個の第１スイッチは、各々第１、第２及び第３端子と制御端子とを有し、それぞれの前記第１端子が前記（ｎ＋１）個のレジスタの対応する一つの出力端子に接続され、互いに隣接する前記第１スイッチのうち上流側のスイッチの前記第３端子と下流側のスイッチの前記第２端子とが接続され、上流端に位置する前記第１スイッチの前記第２端子が前記（ｎ＋１）個のレジスタのうち上流端のレジスタの入力端子に接続され、前記制御端子に入力される制御信号に応じて前記第１端子を前記第２端子または前記第３端子のいずれかに選択的に接続し、
   前記出力線は、互いに隣接する前記第１スイッチのうち上流側の前記第１スイッチの前記第３端子と下流側の前記第１スイッチの前記第２端子とに接続され、
   通常時には、前記第１スイッチのそれぞれは前記第１端子と前記第３端子とが接続され、前記レジスタに故障したレジスタが１つあった場合には、前記制御信号に応じて、前記故障したレジスタの前記出力端子に接続された第１スイッチおよびその下流側の前記第１スイッチのそれぞれの前記第１端子が前記第２端子に接続され、かつ前記ディスエーブル回路が前記第１スイッチの状態に応じて前記故障したレジスタをディスエーブルすることを特徴とするシフトレジスタ。
2. ｎ（ｎ≧１）本の出力線を有するシフトレジスタであって、
   ｎ個の直列接続された正規レジスタおよび前記正規レジスタに直列接続された２個の冗長レジスタからなる（ｎ＋２）個のレジスタと、
   前記（ｎ＋２）個のレジスタの出力端子のそれぞれに接続された（ｎ＋２）個の第１スイッチと、
   前記（ｎ＋２）個の前記第１スイッチに接続された（ｎ＋１）個の第２スイッチと、
   前記正規レジスタおよび上流側の前記冗長レジスタをディスエーブルする（ｎ＋１）個のディスエーブル回路と
   を有し、
   前記（ｎ＋２）個の第１スイッチは、各々第１、第２及び第３端子と制御端子とを有し、それぞれの前記第１端子が前記（ｎ＋２）個のレジスタの対応する一つの出力端子に接続され、互いに隣接する前記第１スイッチのうち上流側のスイッチの前記第３端子と下流側のスイッチの前記第２端子とが接続され、上流端に位置する前記第１スイッチの前記第２端子が前記（ｎ＋２）個のレジスタのうち上流端のレジスタの入力端子に接続され、前記制御端子に入力される制御信号に応じて前記第１端子を前記第２端子または前記第３端子のいずれかに選択的に接続し、
   前記（ｎ＋１）個の第２スイッチは、各々第１、第２及び第３端子と制御端子とを有し、それぞれの前記第２スイッチの前記第１端子が互いに隣接する前記第１スイッチのうち上流側の前記第１スイッチの前記第３端子と下流側の前記第１スイッチの前記第２端子とに接続され、互いに隣接する前記第２スイッチのうち上流側のスイッチの前記第３端子と下流側のスイッチの前記第２端子とが接続され、上流端に位置する前記第２スイッチの前記第２端子が前記（ｎ＋２）個のレジスタのうち上流端のレジスタの入力端子に接続され、前記制御端子に入力される制御信号に応じて前記第１端子を前記第２端子または前記第３端子のいずれかに選択的に接続し、
   前記出力線は、互いに隣接する前記第２スイッチのうち上流側の前記第２スイッチの前記第３端子と下流側の前記第２スイッチの前記第２端子のそれぞれに接続され、
   通常時には、前記第１スイッチおよび前記第２スイッチのそれぞれは前記第１端子と前記第３端子とが接続され、前記レジスタに故障したレジスタが１つあった場合には、前記制御信号に応じて、前記故障したレジスタの前記出力端子に接続された前記第１スイッチおよびその下流側の前記第１スイッチのそれぞれの前記第１端子が前記第２端子に接続され、かつ前記ディスエーブル回路が前記第１スイッチの状態に応じて前記故障したレジスタをディスエーブルし、前記レジスタに故障したレジスタが２つあった場合には、前記制御信号に応じて、前記故障したレジスタのうち上流側のレジスタの前記出力端子に接続された前記第１スイッチおよびその下流側の前記第１スイッチのそれぞれの前記第１端子が前記第２端子に接続され、前記故障したレジスタのうち下流側のレジスタに接続された前記第１スイッチの前記第２端子に接続された第２スイッチおよびその下流側の前記第２スイッチのそれぞれの前記第１端子が前記第２端子に接続され、かつ前記ディスエーブル回路が前記第１スイッチおよび前記第２スイッチの状態に応じて前記故障した２つのレジスタをディスエーブルすることを特徴とするシフトレジスタ。
3. 一端が低電圧源に接続され他端が高電圧源に接続された導線からなる第１制御信号ラインを更に有し、
   前記第１スイッチの各々の前記制御端子は前記第１制御信号ラインに順に接続され、通常時は前記第１スイッチの各々の前記制御端子に前記高電圧源と前記低電圧源の一方からの電圧が制御信号として供給され、
   選択された第１スイッチとその一段下流の第１スイッチとの間において前記制御信号ラインを切断することで、前記選択された第１スイッチより下流の第１スイッチに前記高電圧源と前記低電圧源の他方からの電圧が前記制御信号として供給されることを特徴とする請求項１に記載のシフトレジスタ。
4. 前記第１制御信号ラインがヒューズからなることを特徴とする請求項３に記載のシフトレジスタ。
5. それぞれ一端が低電圧源に接続され他端が高電圧源に接続された導線からなる第１及び第２制御信号ラインを更に有し、
   前記第１スイッチの各々の前記制御端子は前記第１制御信号ラインに順に接続され、通常時は前記第１スイッチの各々の前記制御端子に前記高電圧源と前記低電圧源の一方からの電圧が制御信号として供給され、
   前記第２スイッチの各々の前記制御端子は前記第２制御信号ラインに順に接続され、通常時は前記第２スイッチの各々の前記制御端子に前記高電圧源と前記低電圧源の前記一方からの電圧が制御信号として供給され、
   選択された第１スイッチとその一段下流の第１スイッチとの間において前記第１制御信号ラインを切断することで、前記選択された第１スイッチより下流の第１スイッチに前記高電圧源と前記低電圧源の他方からの電圧が前記制御信号として供給され、
   選択された第２スイッチとその一段下流の第２スイッチとの間において前記第２制御信号ラインを切断することで、前記選択された第２スイッチより下流の第２スイッチに前記高電圧源と前記低電圧源の他方からの電圧が前記制御信号として供給されることを特徴とする請求項２に記載のシフトレジスタ。
6. 前記第１制御信号ラインと前記第２制御信号ラインの両方またはいずれか一方がヒューズからなることを特徴とする請求項５に記載のシフトレジスタ。
7. 前記レジスタの各々の出力にバッファが接続されており、前記ディスエーブル回路は前記故障したレジスタに対応するバッファへの動作電圧の供給を絶ち、前記故障したレジスタの出力を電気的に浮いた状態とすることを特徴とする請求項１乃至請求項６のいずれかの項に記載のシフトレジスタ。
8. 請求項１乃至請求項７のいずれかに記載のシフトレジスタを含む電子機器。
9. 前記電子機器が表示装置を有し、前記シフトレジスタが前記表示装置の駆動回路に用いられていることを特徴とする請求項８に記載の電子機器。

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