JP4740905B2 - Ａｄｐｌｌ周波数シンセサイザ - Google Patents

Description

本発明は、無線通信装置や無線測定器等に用いるＡＤＰＬＬ周波数シンセサイザに関する。

広帯域をカバーするＡＤＰＬＬ（Ａｌｌ Ｄｉｇｉｔａｌ Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）周波数シンセサイザでは、デジタル制御発振器（ＤＣＯ）の発振周波数が変化すると、その制御感度Ｋ_DCOも変化してしまう。このため、デジタル制御発振器における発振周波数に対する位相雑音特性が、変化してしまう。

従来、無線通信装置に使用されるＡＤＰＬＬ周波数シンセサイザとして、例えば、特許文献１に開示されているものがあった。図６は、特許文献１に開示されている従来のＡＤＰＬＬ周波数シンセサイザ１００の構成を示すブロック図である。

図６において、デジタル制御発振器（ＤＣＯ）１０１は、発振周波数が変化すると、その制御感度Ｋ_DCOも変化する。このため、デジタル制御発振器１０１の制御感度Ｋ_DCOを推定する制御感度推定部１０２は、常に動作している。そして、デジタル制御発振器１０１の前段に、デジタル制御発振器１０１の制御感度Ｋ_DCOを補正するＤＣＯ利得正規化（ＤＣＯ Ｇａｉｎ ｎｏｒｍａｌｉｚａｔｉｏｎ）回路１１１を設けることにより、従来のＡＤＰＬＬ周波数シンセサイザ１００は、制御感度Ｋ_DCOが変化しても位相雑音特性が変化しないようにしている。

この様子を数式で示す。従来のＡＤＰＬＬ周波数シンセサイザ１００の位相ドメイン伝達関数Ｈ_clは、次式［１］で表される。なお、α及びρはループフィルタ１０３のフィルタ係数を、ｆ_Rはリファレンス信号ＦＲＥＦの周波数を表している。

この式［１］により、従来のＡＤＰＬＬ周波数シンセサイザ１００の固有周波数ω_n及びダンピングファクタζは、以下の式［２］及び式［３］で表される。

これらの数式で分かるように、従来のＡＤＰＬＬ周波数シンセサイザ１００の位相ドメイン伝達関数Ｈ_clには、ＤＣＯ利得正規化回路１１１の効果により、デジタル制御発振器１０１の制御感度Ｋ_DCOを含む項がない。このため、デジタル制御発振器１０１の発振周波数が変化したとしても、常時、制御感度推定部１０２がその変化分を相殺できる制御感度Ｋ_DCOの値を正しく推定すれば、位相雑音特性が変化することはない。
米国特許出願公開第２００３／０１３３５２２号明細書（図３１）

しかしながら、上述した特許文献１に開示された従来のＡＤＰＬＬ周波数シンセサイザ１００では、デジタル制御発振器１０１の制御感度Ｋ_DCOを補正するＤＣＯ利得正規化回路１１１がループ経路内に設けられている。このため、ＤＣＯ利得正規化回路１１１に起因する遅延が発生し、ＰＬＬ動作が不安定になり易いという問題があった。また、制御感度推定部１０２が常に動作するため、消費電力が大きくなるという問題もあった。

それ故に、本発明の目的は、ＤＣＯ利得正規化回路を用いることなく制御感度を適切に推定することで、デジタル制御発振器の発振周波数が変化しても位相雑音特性が変化しないＡＤＰＬＬ周波数シンセサイザを提供することである。

本発明は、ＡＤＰＬＬ周波数シンセサイザに向けられている、そして、上記目的を達成するために、本発明のＡＤＰＬＬ周波数シンセサイザは、所定の発振周波数の信号を出力するデジタル制御発振器と、デジタル制御発振器の発振周波数の位相と基準位相とを比較し、双方の差分である位相誤差信号を生成するデジタル位相比較器と、デジタル位相比較器が生成する位相誤差信号に基づいて、デジタル制御発振器の発振周波数を制御するループフィルタと、デジタル制御発振器の制御感度を推定する制御感度推定部とを備える。そして、制御感度推定部は、ダミー周波数における第１の制御感度と、設定すべき発振周波数における第２の制御感度とを推定し、ループフィルタは、第１及び第２の制御感度に基づいてフィルタ係数を更新することを特徴とする。

好ましくは、ダミー周波数は、設定すべき発振周波数の±１％の範囲内で設定される。また、制御感度推定部は、デジタル制御発振器の発振周波数が変更される毎に、１度だけ制御感度を推定することが望ましい。また、制御感度推定部は、複数の異なるダミー周波数を用いて複数の制御感度を推定し、複数の制御感度を平均化した値を第１の制御感度として決定してもよい。この場合、複数の異なるダミー周波数は、設定すべき発振周波数よりも低い周波数及び高い周波数の両方を含んでいればなおよい。

また、上記のＡＤＰＬＬ周波数シンセサイザは、アンテナ、アンテナを介して無線信号を送信する送信装置、及びアンテナを介して無線信号を受信する受信装置と組み合わせ、かつ、送信装置及び受信装置へ信号を与えることで、無線通信機器を実現できる。

上記本発明によれば、ＤＣＯ利得正規化回路を用いることなく制御感度を適切に推定することで、デジタル制御発振器の発振周波数が変化しても位相雑音特性が変化しないＡＤＰＬＬ周波数シンセサイザを実現することができる。

以下、本発明の実施の形態について、図面を用いて説明する。
図１は、本発明の一実施形態に係るＡＤＰＬＬ周波数シンセサイザ１０の概略構成を示すブロック図である。図１において、本発明のＡＤＰＬＬ周波数シンセサイザ１０は、デジタル制御発振器（ＤＣＯ）１１と、制御感度推定部１２と、ループフィルタ１３と、デジタル位相比較器１４と、累積加算器１５と、ＴＤＣ（Ｔｉｍｅ−ｔｏ−Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）１６と、リタイミング回路１７と、サンプラー１９と、累積加算器２０とを備える。

リタイミング回路１７は、リファレンス信号ＦＲＥＦをデジタル制御発振器１１の出力信号ＣＫＶでリタイミングして、クロックＣＫＲを生成する。累積加算器２０は、デジタル制御発振器１１の出力信号ＣＫＶの位相を検出する。累積加算器１５は、周波数設定ワードＦＣＷを累積加算して基準位相を出力する。デジタル位相比較器１４は、基準位相とデジタル制御発振器１１の位相との差分を、位相誤差信号としてループフィルタ１３へ出力する。制御感度推定部１２は、ループフィルタ１３の出力信号を利用して、デジタル制御発振器１１の制御感度Ｋ_DCOの値を推定する。ループフィルタ１３の出力値は、デジタル制御発振器１１の周波数制御端子に入力される。

本発明のＡＤＰＬＬ周波数シンセサイザ１０は、上述したような一連のネガティブフィードバック系を構成することで、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）動作を行う。

図２は、図１に示すループフィルタ１３の詳細な構成例を示す図である。図２において、ループフィルタ１３は、乗算器２１及び２２と、積分器２３と、加算器２４と、フィルタ係数計算部２５とを備える。

フィルタ係数計算部２５は、制御感度推定部１２で推定されたデジタル制御発振器１１の制御感度Ｋ_DCOの値に従って、フィルタ係数α及びρを計算する。乗算器２１は、デジタル位相比較器１４が出力する位相誤差信号とフィルタ係数αとを乗算する。乗算器２２は、デジタル位相比較器１４が出力する位相誤差信号とフィルタ係数ρとを乗算する。乗算器２２の出力は、積分器２３で積分される。加算器２４は、積分器２３の出力と乗算器２１の出力とを加算し、デジタル制御発振器１１へ出力する。
このように、ループフィルタ１３は、単体で１次特性を持つ。

本発明の特徴は、制御感度推定部１２が制御感度Ｋ_DCOを推定し、この推定結果に基づいてフィルタ係数計算部２５が算出するフィルタ係数α及びρを、従来技術で説明したＤＣＯ利得正規化回路１１１と同等の補正効果を含めた値にすることである。これを実現するために、本発明では以下に説明する処理手順を実行する。

図３は、本発明のＡＤＰＬＬ周波数シンセサイザ１０が行う処理手順を示したフローチャートである。図４は、本発明のＡＤＰＬＬ周波数シンセサイザ１０の動作を説明するタイミングチャートである。

ここで、周波数設定ワードＦＣＷ０は、現在設定されているデジタル制御発振器１１の発振周波数に関する値であり、周波数設定ワードＦＣＷ２は、新たに設定するデジタル制御発振器１１の発振周波数に関する値である。そして、周波数設定ワードＦＣＷ１は、周波数設定ワードＦＣＷ２の発振周波数近傍に設定されるダミー周波数の値である。なお、制御感度Ｋ_DCOの値を精度の良く推定するためには、ダミー周波数設定ワードＦＣＷ１の値を、新たに設定する周波数設定ワードＦＣＷ２の値の±１％の範囲内で設定することが望ましい。

図３に示す処理は、典型的には、デジタル制御発振器１１の発振周波数を変更する必要が生じた時に、１度だけ行われる。
発振周波数を変更する必要が生じた時、ＡＤＰＬＬ周波数シンセサイザ１０は、現在の周波数設定ワードＦＣＷ０を、まずダミー周波数設定ワードＦＣＷ１に変化させる（ステップＳ３１）。これに応じて、制御感度推定部１２は、ダミー周波数設定ワードＦＣＷ１である時のデジタル制御発振器１１の発振周波数ｆ１を、ループフィルタ１３の出力値の１クロック差分を求めることで測定する（ステップＳ３２）。

次に、ＡＤＰＬＬ周波数シンセサイザ１０は、ダミー周波数設定ワードＦＣＷ１を、新たに設定する周波数設定ワードＦＣＷ２に変化させる（ステップＳ３３）。これに応じて、制御感度推定部１２は、周波数設定ワードＦＣＷ２である時のデジタル制御発振器１１の発振周波数ｆ２を、ループフィルタ１３の出力値の１クロック差分を求めることで測定する（ステップＳ３４）。

そして、制御感度推定部１２は、測定した発振周波数ｆ１及びｆ２の値から、次式［４］を用いて、周波数設定ワードＦＣＷ２である時のデジタル制御発振器１１の制御感度Ｋ_DCO２を計算する（ステップＳ３５）。

ここで、本発明のＡＤＰＬＬ周波数シンセサイザ１０の位相雑音特性について説明する。図１に示した本発明のＡＤＰＬＬ周波数シンセサイザ１０の位相ドメイン伝達関数Ｈ_clは、次式［５］で表される。なお、Ｎは周波数設定ワードを、α及びρはループフィルタ１３のフィルタ係数を、ｆ_Rはリファレンス信号ＦＲＥＦの周波数を、Ｋ_DCOはデジタル制御発振器１１の制御感度を表している。

上記式［５］により、ＡＤＰＬＬ周波数シンセサイザ１０の固有周波数ω_n及びダンピングファクタζは、次式［６］及び［７］で表される。

このように、固有周波数ω_n及びダンピングファクタζは、フィルタ係数α及びρ、周波数ｆ_R、及び制御感度Ｋ_DCOを用いて設計することができる。

最後に、ループフィルタ１３は、制御感度推定部１２で推定されたデジタル制御発振器１１の制御感度Ｋ_DCO２の値に基づいて、上記式［６］及び［７］によって予め設計した固有周波数ω_n及びダンピングファクタζとなるように、フィルタ係数α２及びρ２の値を決定する（ステップＳ３６）。

以上のように、本発明のＡＤＰＬＬ周波数シンセサイザ１０によれば、ＤＣＯ利得正規化回路を用いることなく制御感度を適切に推定することができるので、デジタル制御発振器１１の発振周波数が変化しても位相雑音特性が変化することがない。すなわち、本発明のＡＤＰＬＬ周波数シンセサイザ１０は、デジタル制御発振器１１の制御感度Ｋ_DCOの値によらず、予め設計した固有周波数ω_n及びダンピングファクタζとなるように特性を一定にすることができる。

なお、上記実施形態では、推定した制御感度Ｋ_DCOの値に基づいて固有周波数ω_n及びダンピングファクタζを更新する構成としているが、制御感度Ｋ_DCOの値に応じて予め格納しておいたフィルタ係数α及びρの値を使用してもよい。このようにすれば、固有周波数ω_n 及びダンピングファクタζを演算する回路が不要となり、回路を簡略化することができる。

また、上記実施形態では、ＡＤＰＬＬ周波数シンセサイザ１０の位相ドメイン伝達関数を２次特性としたが、ループフィルタ１３の次数を大きくすることにより、より高次の特性にしてもよい。このときは、次数に応じたＡＤＰＬＬ周波数シンセサイザの位相ドメイン伝達関数特性から、ループフィルタのフィルタ係数α及びρを決定すればよい。

さらに、上記実施形態では、デジタル制御発振器１１の制御感度Ｋ_DCO２の値を推定するために、ダミー周波数設定ワードＦＣＷ１を１回だけ用いたが、ダミー周波数設定ワードＦＣＷ１を２回以上用いてもよい。この場合、新たに設定する周波数設定ワードＦＣＷ２の周波数（例えば８００ＭＨｚ）よりも低い周波数（例えば７９９ＭＨｚ）のダミー周波数設定ワードＦＣＷ１’による制御感度Ｋ_DCO２’と、高い周波数（例えば８０１ＭＨｚ）のダミー周波数設定ワードＦＣＷ１”による制御感度Ｋ_DCO２”とを求め、制御感度Ｋ_DCO２’と制御感度Ｋ_DCO２”との平均値を求めるのがよい。
これにより、デジタル制御発振器１１の制御感度Ｋ_DCOの値を、より高い精度で推定することができる。

（ＡＤＰＬＬ周波数シンセサイザを用いた構成例）
図５は、上述した本発明のＡＤＰＬＬ周波数シンセサイザ１０を用いた無線通信機器５０の構成例を示す図である。図５において、無線通信機器５０は、アンテナ５１と、電力増幅器５２と、変調器５３と、スイッチ５４と、低雑音増幅器５５と、復調器５６と、本発明のＡＤＰＬＬ周波数シンセサイザ５７とを備える。

無線信号を送信する場合、変調器５３は、ＡＤＰＬＬ周波数シンセサイザ５７から出力される所望の高周波信号をベースバンド変調信号で変調して出力する。変調器５３から出力される高周波変調信号は、電力増幅器５２によって増幅され、スイッチ５４を介してアンテナ５１から放射される。
無線信号を受信する場合、アンテナ５１から受信された高周波変調信号は、スイッチ５４を介して低雑音増幅器５５に入力されて増幅され、復調器５６に入力される。復調器５６は、ＡＤＰＬＬ周波数シンセサイザ５７から出力される高周波信号によって、入力された高周波変調信号をベースバンド変調信号に復調する。なお、ＡＤＰＬＬ周波数シンセサイザ５７は、送信側及び受信側で複数用いてもよい。また、ＡＤＰＬＬ周波数シンセサイザ５７が変調器を兼ねてもよい。

本発明のＡＤＰＬＬ周波数シンセサイザは、無線通信装置や無線測定器等に利用可能であり、特に発振周波数の変化に伴う位相雑音特性の変化の発生を防止したい場合等に有用である。

本発明の一実施形態に係るＡＤＰＬＬ周波数シンセサイザ１０の概略構成を示すブロック図 図１に示すループフィルタ１３の詳細な構成例を示す図 本発明のＡＤＰＬＬ周波数シンセサイザ１０が行う処理手順を示したフローチャート 本発明のＡＤＰＬＬ周波数シンセサイザ１０の動作を説明するタイミングチャート 本発明のＡＤＰＬＬ周波数シンセサイザを用いた無線通信機器５０の構成例を示す図 従来のＡＤＰＬＬ周波数シンセサイザ１００の概略構成を示すブロック図

符号の説明

１０、５７、１００ ＡＤＰＬＬ周波数シンセサイザ
１１、１０１ デジタル制御発振器（ＤＣＯ）
１２、１０２ 制御感度推定部
１３、１０３ ループフィルタ
１４、１０４ デジタル位相比較器
１５、２０、１０５、１１０ 累積加算器
１６、１０６ ＴＤＣ
１７、１０７ リタイミング回路
１９、１０９ サンプラー
２１、２２ 乗算器
２３ 積分器
２４ 加算器
２５ フィルタ係数計算部
５０ 無線通信機器
５１ アンテナ
５２、５５ 増幅器
５３ 変調器
５６ 復調器
１１１ ＤＣＯ利得正規化回路

Claims (6)

1. 所定の発振周波数の信号を出力するデジタル制御発振器と、
   前記デジタル制御発振器の発振周波数の位相と基準位相とを比較し、双方の差分である位相誤差信号を生成するデジタル位相比較器と、
   前記デジタル位相比較器が生成する位相誤差信号に基づいて、前記デジタル制御発振器の発振周波数を制御するループフィルタと、
   前記デジタル制御発振器の制御感度を推定する制御感度推定部とを備え、
   前記制御感度推定部は、前記デジタル制御発振器の設定周波数をダミー周波数と設定すべき発振周波数に設定して、前記設定すべき発振周波数における制御感度を推定し、
   前記ループフィルタは、前記制御感度に基づいてフィルタ係数を更新することを特徴とする、ＡＤＰＬＬ周波数シンセサイザ。
2. 前記ダミー周波数は、前記設定すべき発振周波数の±１％の範囲内で設定されることを特徴とする、請求項１に記載のＡＤＰＬＬ周波数シンセサイザ。
3. 前記制御感度推定部は、前記デジタル制御発振器の発振周波数が変更される毎に、１度だけ制御感度を推定することを特徴とする、請求項１に記載のＡＤＰＬＬ周波数シンセサイザ。
4. 前記制御感度推定部は、複数の異なるダミー周波数を用いて複数の制御感度を推定し、当該複数の制御感度を平均化した値を前記制御感度として決定することを特徴とする、請求項１に記載のＡＤＰＬＬ周波数シンセサイザ。
5. 前記複数の異なるダミー周波数は、前記設定すべき発振周波数よりも低い周波数及び高い周波数の両方を含むことを特徴とする、請求項４に記載のＡＤＰＬＬ周波数シンセサイザ。
6. アンテナと、
   前記アンテナを介して無線信号を送信する送信装置と、
   前記アンテナを介して無線信号を受信する受信装置と、
   前記送信装置及び前記受信装置へ信号を与える、請求項１に記載のＡＤＰＬＬ周波数シンセサイザとを備える、無線通信機器。

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