JP4749368B2

JP4749368B2 - Differential amplifier circuit

Info

Publication number: JP4749368B2
Application number: JP2007088009A
Authority: JP
Inventors: 順山下
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2007-03-29
Filing date: 2007-03-29
Publication date: 2011-08-17
Anticipated expiration: 2027-03-29
Also published as: JP2008252244A

Description

本発明は、入力ベース電流の低減を図るべース電流補償回路を付加した差動増幅回路に関するものである。 The present invention relates to a differential amplifier circuit to which a base current compensation circuit for reducing an input base current is added.

従来技術について、図４を用いて説明する。図４は従来より知られているベース電流補償回路付きの差動増幅回路の回路図である。この差動増幅回路は、ＮＰＮトランジスタＱ１〜Ｑ４、負荷抵抗Ｒ１，Ｒ２、電流源Ｉ１、カレントミラー回路Ｃ１，Ｃ２からなる。トランジスタＱ１，Ｑ２はエミッタ結合された差動増幅回路の入力段を形成し、トランジスタＱ３，Ｑ４は、トランジスタＱ１，Ｑ２のバイアス電流をモニターするために配置されている。カレントミラー回路Ｃ１，Ｃ２がベース電流補償回路を構成する。 The prior art will be described with reference to FIG. FIG. 4 is a circuit diagram of a differential amplifier circuit with a base current compensation circuit that is conventionally known. This differential amplifier circuit includes NPN transistors Q1 to Q4, load resistors R1 and R2, a current source I1, and current mirror circuits C1 and C2. Transistors Q1 and Q2 form the input stage of an emitter-coupled differential amplifier circuit, and transistors Q3 and Q4 are arranged to monitor the bias current of transistors Q1 and Q2. The current mirror circuits C1 and C2 constitute a base current compensation circuit.

差動増幅回路の対称性より、半回路（トランジスタＱ１，Ｑ３側）にて考える。トランジスタＱ１，Ｑ３の各々のコレクタ電流、ベース電流、エミッタ電流を、Ｉｃ１、Ｉｃ３、Ｉｂ１、Ｉｂ３、Ｉｅ１とする。定電流源Ｉ１により、Ｉｃ３＝Ｉなるバイアス電流に設定されている。トランジスタＱ１とＱ３について、各々のβは等しいものとすると、各々の動作電流は下記のようになっている。
Ｉｃ３＝Ｉ (1)
Ｉｂ３＝Ｉ／β (2)
Ｉｃ１＝Ｉｂ３＋Ｉｃ３
＝Ｉ／β＋Ｉ (3)
Ｉｂ１＝Ｉｃ１／β
＝Ｉ／β^２＋Ｉ／β (4)
Ｉｅ１＝Ｉｂ１＋Ｉｃ１
＝Ｉ／β^２＋２Ｉ／β＋Ｉ (5)
なお、定電流源Ｉ１は、
Ｉ１＝２Ｉｅ１
＝２Ｉ／β^２＋４Ｉ／β＋２Ｉ
となっている。 Considering the symmetry of the differential amplifier circuit, the half circuit (transistor Q1, Q3 side) is considered. The collector current, base current, and emitter current of each of the transistors Q1 and Q3 are Ic1, Ic3, Ib1, Ib3, and Ie1. The bias current Ic3 = I is set by the constant current source I1. Assuming that β is the same for transistors Q1 and Q3, their operating currents are as follows.
Ic3 = I (1)
Ib3 = I / β (2)
Ic1 = Ib3 + Ic3
= I / β + I (3)
Ib1 = Ic1 / β
= I / β ² + I / β (4)
Ie1 = Ib1 + Ic1
= I / β ² + 2I / β + I (5)
The constant current source I1 is
I1 = 2Ie1
= 2I / β ² + 4I / β + 2I
It has become.

Ｉｂ３はカレントミラー回路Ｃ１によってミラーされ、カレントミラー回路Ｃ１は出力電流Ｉｍｏ＝Ｉ／βを出力し、Ｉｂ１に加算される。よって、入力端子ＩＮ１から見たベース電流Ｉｂは、
Ｉｂ＝−Ｉｂ１＋Ｉｍｏ
＝−Ｉ／β^２−Ｉ／β＋Ｉ／β
＝−Ｉ／β^２
となる。絶対値は、
｜Ｉｂ｜＝Ｉ／β^２ (6)
となる。 Ib3 is mirrored by the current mirror circuit C1, and the current mirror circuit C1 outputs an output current Imo = I / β and is added to Ib1. Therefore, the base current Ib viewed from the input terminal IN1 is
Ib = −Ib1 + Imo
= −I / β ² −I / β + I / β
= −I / β ²
It becomes. The absolute value is
| Ib | = I / β ² (6)
It becomes.

バイアス電流Ｉｂの補償回路無しの状態、つまり、トランジスタＱ１，Ｑ２を単独で使用した（トランジスタＱ３，Ｑ４を使用しない）場合のベース電流は、(2)式のＩ／βと等しいと考えることが出来るので、バイアス電流Ｉｂの補償回路によりキャンセルされた入力バイアス電流をΔＩｂとすると、
ΔＩｂ＝Ｉ／β−Ｉ／β^２
＝Ｉ／β（１−１／β）
≒Ｉ／β （∵β＞＞１）
となり、入力バイアス電流はΔＩｂ＝Ｉ／βだけキャンセルされる事が分かる。ベース電流補償回路付きの差動増幅回路としては特許文献１の図２に、ベース電流補償回路付きの増幅回路としては特許文献２の図６に、それぞれ記載がある。
特開平０８−０５１３２３号公報特開２００２−９４３３７号公報 It can be considered that the base current in the state without the compensation circuit of the bias current Ib, that is, when the transistors Q1 and Q2 are used alone (the transistors Q3 and Q4 are not used) is equal to I / β in the equation (2). Since the input bias current canceled by the compensation circuit for the bias current Ib is ΔIb,
ΔIb = I / β−I / β ²
= I / β (1-1 / β)
≒ I / β (∵β >> 1)
Thus, it can be seen that the input bias current is canceled by ΔIb = I / β. A differential amplifier circuit with a base current compensation circuit is described in FIG. 2 of Patent Document 1, and an amplifier circuit with a base current compensation circuit is described in FIG. 6 of Patent Document 2.
Japanese Patent Application Laid-Open No. 08-051323 JP 2002-94337 A

以上が、従来技術によるベース電流補償の動作原理であるが、今回課題として取り上げるのは、従来技術では(6)式より、｜Ｉｂ｜＝Ｉ／β^２がキャンセルされずに残ってしまうという点である。つまり、｜Ｉｂ｜＝Ｉ／β^２は、従来回路では完全にキャンセルされずに発生してしまう誤差電流であると言える。 The above is the operation principle of the base current compensation according to the prior art, but the problem to be taken up this time is that | Ib | = I / β ² remains uncancelled from the formula (6) in the prior art. It is. That, | Ib | = I / β 2 can be said to the conventional circuit is an error current that occurs is not completely canceled.

ベース電流補償回路を用いる目的から考えて、本誤差電流が望ましくない存在である事は自明である。本誤差電流が許容されないような用途、例えば高精度の演算増幅回路の入力段での用途等では、本誤差電流の影響を少しでも低減するために、βが十分に大きいトランジスタを用いたり、カレントミラー回路Ｃ１，Ｃ２の入出力電流の比を微調整する、等の方法を用いる必要があった。従来の方法ではβが十分に大きい場合については有効であるが、現実の半導体集積回路ではβは有限の値であり、条件や目的によっては、誤差電流｜Ｉｂ｜＝Ｉ／β^２が無視できなくなってくる。 In view of the purpose of using the base current compensation circuit, it is obvious that this error current is undesirable. In applications where this error current is not allowed, for example, in the input stage of a high-precision operational amplifier circuit, a transistor with a sufficiently large β or current It is necessary to use a method such as fine adjustment of the ratio of input / output currents of the mirror circuits C1 and C2. Although the conventional method is effective when β is sufficiently large, β is a finite value in an actual semiconductor integrated circuit, and the error current | Ib | = I / β ² can be ignored depending on conditions and purposes. It will disappear.

例えば、高精度の演算増幅器に利用される事を想定して、代表的な数値例としてβ＝１００、Ｉ＝１０μＡとすると、
｜Ｉｂ｜＝Ｉ／β^２＝１０μＡ／１００^２＝１ｎＡ
となる。入力バイアス電流１ｎＡという値は、通常のバイポーラトランジスタを使用した高精度の演算増幅器としては、どうにか許容される数値ではある。しかし、トランジスタのβがさらに低い場合や、半導体プロセスにおけるβのばらつき、また、低雑音特性や高スルーレート特性を得るために動作電流Ｉを増やした場合等を考えると、Ｉｂの値はもっと大きく成り得るため、設計マージンを考えると、問題となるレベルの値である。 For example, assuming that β = 100 and I = 10 μA as representative numerical examples, assuming that they are used for high-precision operational amplifiers,
| Ib | = I / β ² = 10 μA / 100 ² = 1 nA
It becomes. The value of 1 nA of input bias current is an acceptable value for a high-precision operational amplifier using a normal bipolar transistor. However, considering the case where the β of the transistor is lower, the variation of β in the semiconductor process, and the case where the operating current I is increased to obtain low noise characteristics and high slew rate characteristics, the value of Ib is larger. In view of the design margin, this is a value at a problematic level.

他方、カレントミラー回路Ｃ１，Ｃ２の入出力電流の比を微調整する方法については、非常に細かな微調整が不可欠なため、薄膜抵抗リニアトリミング等の特殊技術が必要となる。これには、まず第１に薄膜抵抗が使えるウェハプロセスを必要としており、それが使えないウェハプロセスでは、当然の事ながら利用できない方法である。第２に、仮に薄膜抵抗プロセスが使えたとしても、リニアトリミング用の高価なレーザートリミング装置が必要である点や、トリミング工程追加によるウェハテスト時間の延長等の課題があり、製造コスト上昇の点から考えても好ましくない。従来の技術は以上説明したような課題を抱えていた。 On the other hand, for the method of finely adjusting the ratio of the input / output currents of the current mirror circuits C1 and C2, since a very fine fine adjustment is indispensable, a special technique such as thin film resistor linear trimming is required. This requires a wafer process that can use a thin film resistor first, and of course cannot be used in a wafer process that cannot use it. Second, even if a thin film resistance process can be used, there are problems such as the need for an expensive laser trimming apparatus for linear trimming and the extension of wafer test time by adding a trimming process. From the viewpoint of The conventional technology has the problems described above.

本発明の目的は、従来のベース電流補償回路に存在した誤差電流を無調整で低減できるようにしたベース電流補償回路付きの差動増幅回路を提供することである。 An object of the present invention is to provide a differential amplifier circuit with a base current compensation circuit that can reduce an error current existing in a conventional base current compensation circuit without adjustment.

上記目的を達成するために、請求項１にかかる発明の差動増幅回路は、ベースが第１の入力端子に接続されエミッタが第１の電流源を介して第２の電源に接続された第１のトランジスタと、ベースが第２の入力端子に接続されエミッタが前記第１の電流源を介して前記第２の電源に接続された第２のトランジスタと、エミッタが前記第１のトランジスタのコレクタに接続されコレクタが第１の負荷抵抗を介して第１の電源に接続された第３のトランジスタと、エミッタが前記第２のトランジスタのコレクタに接続されコレクタが第２の負荷抵抗を介して前記第１の電源に接続された第４のトランジスタと、入力側が前記第３のトランジスタのベースに接続され出力側が前記第１の入力端子に接続された第１のカレントミラー回路と、入力側が前記第４のトランジスタのベースに接続され出力側が前記第２の入力端子に接続された第２のカレントミラー回路とを備え、前記第３のトランジスタのコレクタを第１の出力端子とし、前記第４のトランジスタのコレクタを第２の出力端子とし、且つ、前記第１、第２、第３および第４のトランジスタを同一極性とした差動増幅回路において、前記第３のトランジスタのベースと前記第２の電源との間に接続した第２の電流源と、前記第４のトランジスタのベースと前記第２の電源との間に接続した第３の電流源とを設け、前記第１、第２、第３および第４のトランジスタの電流増幅率をβ、前記第３および第４のトランジスタのコレクタ電流をＩとするとき、前記第２および第３の電流源の電流値をＩ／β^２に設定しことを特徴とする。
請求項２にかかる発明は、請求項１に記載の差動増幅回路において、前記第２および第３の電流源の組み合わせ回路を、ベースが前記第３のトランジスタのベースに接続されコレクタが前記第１の電源に接続された第５のトランジスタと、ベースが前記第４のトランジスタのベースに接続されコレクタが前記第１の電源に接続された第６のトランジスタと、ベースが前記第５および第６のエミッタに接続されコレクタが前記第１の電源に接続された第７のトランジスタと、該第７のトランジスタのエミッタと前記第２の電源との間に接続さらた第４の電流源とから構成し、前記第５、第６および第７のトランジスタの電流増幅率をβとし、前記第４の電流源の電流値を前記第１の電流源の電流値に合わせ、且つ前記第５、第６および第７のトランジスタを前記第１、第２、第３および第４のトランジスタと同一極性としたことを特徴とする。 In order to achieve the above object, a differential amplifier circuit according to a first aspect of the present invention has a first base connected to a first input terminal and an emitter connected to a second power source via a first current source. 1 transistor, a second transistor whose base is connected to the second input terminal and whose emitter is connected to the second power supply via the first current source, and whose emitter is the collector of the first transistor. A third transistor whose collector is connected to a first power supply via a first load resistor, an emitter connected to the collector of the second transistor, and a collector via a second load resistor. A fourth transistor connected to the first power supply; a first current mirror circuit having an input side connected to the base of the third transistor and an output side connected to the first input terminal; A second current mirror circuit connected to the base of the fourth transistor and having the output side connected to the second input terminal, the collector of the third transistor serving as the first output terminal, and the fourth transistor In the differential amplifier circuit in which the collector of the first transistor is the second output terminal and the first, second, third and fourth transistors have the same polarity, the base of the third transistor and the second transistor A second current source connected between the first power source and a third current source connected between the base of the fourth transistor and the second power source, and the first, second, When the current amplification factor of the third and fourth transistors is β, and the collector current of the third and fourth transistors is I, the current value of the second and third current sources is set to I / β ² It is characterized by this.
According to a second aspect of the present invention, in the differential amplifier circuit according to the first aspect, a combination circuit of the second and third current sources has a base connected to a base of the third transistor and a collector connected to the first transistor. A fifth transistor connected to one power source, a sixth transistor whose base is connected to the base of the fourth transistor and whose collector is connected to the first power source, and whose base is the fifth and sixth transistors. A seventh transistor having a collector connected to the first power supply and a fourth current source connected between the emitter of the seventh transistor and the second power supply. The current amplification factor of the fifth, sixth and seventh transistors is β, the current value of the fourth current source is matched with the current value of the first current source, and the fifth, sixth, And the seventh It said Njisuta first, second, and characterized in that a third and fourth transistors of the same polarity.

本発明によれば、従来のベース電流補償回路に存在した誤差電流を無調整で低減することが出来、より高精度で理想的なベース電流補償回路付きの差動増幅回路を実現できる。 According to the present invention, an error current existing in a conventional base current compensation circuit can be reduced without adjustment, and a differential amplifier circuit with an ideal base current compensation circuit can be realized with higher accuracy.

＜第１の実施例＞
図１は本発明の実施例の差動増幅回路の回路図であり、本発明の原理構成を示す図である。この差動増幅回路は、ＮＰＮトランジスタＱ１〜Ｑ４、負荷抵抗Ｒ１，Ｒ２、電流源Ｉ１〜Ｉ３、カレントミラー回路Ｃ１，Ｃ２からなる。トランジスタＱ１，Ｑ２はエミッタ結合された差動増幅回路の入力段を形成し、トランジスタＱ３，Ｑ４は、トランジスタＱ１，Ｑ２のバイアス電流をモニターするために配置されている。カレントミラー回路Ｃ１，Ｃ２はベース電流補償回路を構成する。電流源Ｉ２，Ｉ３は誤差補償用である。 <First embodiment>
FIG. 1 is a circuit diagram of a differential amplifier circuit according to an embodiment of the present invention, and shows a principle configuration of the present invention. This differential amplifier circuit includes NPN transistors Q1 to Q4, load resistors R1 and R2, current sources I1 to I3, and current mirror circuits C1 and C2. Transistors Q1 and Q2 form the input stage of an emitter-coupled differential amplifier circuit, and transistors Q3 and Q4 are arranged to monitor the bias current of transistors Q1 and Q2. The current mirror circuits C1 and C2 constitute a base current compensation circuit. The current sources I2 and I3 are for error compensation.

差動増幅回路の対称性より、半回路（トランジスタＱ１，Ｑ３側）にて考える。各トランジスタＱ１，Ｑ３の各々のコレクタ電流、ベース電流、エミッタ電流Ｉｃ１、Ｉｃ３、Ｉｂ１、Ｉｂ３、Ｉｅ１は、前記した(1)〜(5)式から、以下のようになっている。 Considering the symmetry of the differential amplifier circuit, the half circuit (transistor Q1, Q3 side) is considered. The collector current, base current, and emitter current Ic1, Ic3, Ib1, Ib3, and Ie1 of each of the transistors Q1 and Q3 are as follows from the above-described equations (1) to (5).

Ｉｃ３＝Ｉ
Ｉｂ３＝Ｉ／β
Ｉｃ１＝Ｉ／β＋Ｉ
Ｉｂ１＝Ｉ／β^２＋Ｉ／β
Ｉｅ１＝Ｉ／β^２＋２Ｉ／β＋Ｉ Ic3 = I
Ib3 = I / β
Ic1 = I / β + I
Ib1 = I / β ² + I / β
Ie1 = I / β ² + 2I / β + I

誤差補償用電流源Ｉ２，Ｉ３が、トランジスタＱ３，Ｑ４のベースとＧＮＤ間に接続されており、以下の値に調整されている。
Ｉ２＝Ｉ３＝Ｉ／β^２
カレントミラー回路Ｃ１への入力電流は誤差補償電流源Ｉ２とＩｂ３の和である。ゆえに、カレントミラー回路Ｃ１からの出力電流Ｉｍｏは、
Ｉｍｏ＝Ｉ２＋Ｉｂ３
＝Ｉ／β^２＋Ｉ／β
となる。 Error compensating current sources I2 and I3 are connected between the bases of the transistors Q3 and Q4 and GND, and are adjusted to the following values.
I2 = I3 = I / β ²
The input current to the current mirror circuit C1 is the sum of the error compensation current sources I2 and Ib3. Therefore, the output current Imo from the current mirror circuit C1 is
Imo = I2 + Ib3
= I / β ² + I / β
It becomes.

このようにカレントミラー回路Ｃ１からの出力電流Ｉｍｏは、Ｉｂ１に加算される。最終的に、入力端子ＩＮ１から見たバイアス電流Ｉｂは、
Ｉｂ＝−Ｉｂ１＋Ｉｍｏ
＝−Ｉ／β^２−Ｉ／β＋Ｉ／β^２＋Ｉ／β
＝０
となり、従来技術で発生していた誤差電流｜Ｉｂ｜＝Ｉ／β^２を、誤差補償電流源Ｉ２の電流Ｉ２＝Ｉ／β^２によりキャンセルする事が出来る。トランジスタＱ２，Ｑ４の側についても同様である。 Thus, the output current Imo from the current mirror circuit C1 is added to Ib1. Finally, the bias current Ib viewed from the input terminal IN1 is
Ib = −Ib1 + Imo
= −I / β ² −I / β + I / β ² + I / β
= 0
Thus, the error current | Ib | = I / β ² generated in the prior art can be canceled by the current I2 = I / β ² of the error compensation current source I2. The same applies to the transistors Q2 and Q4.

＜第２の実施例＞
図２は図１の誤差補償用電流源Ｉ２，Ｉ３をより具体的な素子、すなわち、ＮＰＮトランジスタＱ５，Ｑ６，Ｑ７、電流源Ｉ４で構成したものである。重要なのは、電流源Ｉ４の電流Ｉ４を、電流源Ｉ１の電流Ｉ１と同じ値に設定することである。ここでは、
Ｉ４＝Ｉ１＝２Ｉ／β^２＋４Ｉ／β＋２Ｉ
となっている。 <Second embodiment>
FIG. 2 shows the error compensation current sources I2 and I3 shown in FIG. 1 configured by more specific elements, that is, NPN transistors Q5, Q6 and Q7, and a current source I4. What is important is that the current I4 of the current source I4 is set to the same value as the current I1 of the current source I1. here,
I4 = I1 = 2I / β ² + 4I / β + 2I
It has become.

これにより、トランジスタＱ５，Ｑ６，Ｑ７のベース電流、コレクタ電流、エミッタ電流Ｉｂ５，Ｉｂ６，Ｉｂ７、Ｉｃ５，Ｉｃ６，Ｉｃ７、Ｉｅ５，Ｉｅ６，Ｉｅ７は、以下のように定まる。
Ｉｂ５＝Ｉｂ６
＝Ｉ／β^２
Ｉｃ５＝Ｉｃ６
＝Ｉ／β
Ｉｅ５＝Ｉｅ６
＝Ｉ／β^２＋Ｉ／β
Ｉｂ７＝Ｉｅ５＋Ｉｅ６
＝２Ｉ／β^２＋２Ｉ／β
Ｉｃ７＝２Ｉ／β＋２Ｉ
Ｉｅ７＝Ｉｂ７＋Ｉｃ７
＝２Ｉ／β^２＋４Ｉ／β＋２Ｉ
＝Ｉ４ As a result, the base current, collector current, emitter current Ib5, Ib6, Ib7, Ic5, Ic6, Ic7, Ie5, Ie6, and Ie7 of the transistors Q5, Q6, and Q7 are determined as follows.
Ib5 = Ib6
= I / β ²
Ic5 = Ic6
= I / β
Ie5 = Ie6
= I / β ² + I / β
Ib7 = Ie5 + Ie6
= 2I / β ² + 2I / β
Ic7 = 2I / β + 2I
Ie7 = Ib7 + Ic7
= 2I / β ² + 4I / β + 2I
= I4

Ｉｂ５が誤差補償用電流Ｉ２に相当し、Ｉｂ６が誤差補償用電流Ｉ３に相当する。つまり、つまり、本回路構成を用いて、Ｉ１＝Ｉ４と設定するだけで、自動的に誤差電流Ｉ／β^２がキャンセルされる構成となっている事が分かる。 Ib5 corresponds to the error compensation current I2, and Ib6 corresponds to the error compensation current I3. That is, in other words, using the present circuit arrangement, simply by setting the I1 = I4, automatically it can be seen that error current I / beta ² has a configuration in which is canceled.

＜第３の実施例＞
図３は本発明の第３の実施例の差動増幅回路の回路図である。ここでは、図２のカレントミラー回路Ｃ１，Ｃ２を実際のＰＮＰトランジスタで置き換えた上に、トランジスタの動作点を揃えて、より精度を高める回路を追加した、より実使用に近い例である。 <Third embodiment>
FIG. 3 is a circuit diagram of a differential amplifier circuit according to a third embodiment of the present invention. In this example, the current mirror circuits C1 and C2 in FIG. 2 are replaced with actual PNP transistors, and a circuit for improving the accuracy is added by aligning the operating points of the transistors.

ＰＮＰトランジスタＱ８，Ｑ９，Ｑ１０，Ｑ１１はカレントミラー回路Ｃ１を構成し、ＰＮＰトランジスタＱ１２，Ｑ１３，Ｑ１４，Ｑ１５はカレントミラー回路Ｃ２を構成する。ＰＮＰトランジスタＱ１９、ダイオードＤ１，Ｄ２，Ｄ３、及びＮＰＮトランジスタＱ１６，Ｑ１７は、トランジスタＱ１，Ｑ２，Ｑ３，Ｑ４の動作点（Ｖｃｅ電圧）が、演算増幅回路の入力電圧によって変わらないようにするための回路で、高精度の演算増幅器によく用いられる、ブートストラップバイアスと呼ばれる回路である。ダイオードＤ４とＮＰＮトランジスタＱ１８は、上記ブートストラップバイアス回路と同様な動作原理で、トランジスタＱ５，Ｑ６，Ｑ７の動作点を一定にする為の回路である。電流源Ｉ５は、ブートストラップバイアス回路用のバイアス電流源である。図３の差動増幅回路の動作原理は図２の回路と全く同様である。一方、図３から本発明による誤差補償用電流源Ｉ２，Ｉ３の部分を取り除き、従来技術のみで構成した例を図５に示す。 The PNP transistors Q8, Q9, Q10, and Q11 constitute a current mirror circuit C1, and the PNP transistors Q12, Q13, Q14, and Q15 constitute a current mirror circuit C2. The PNP transistor Q19, the diodes D1, D2, D3, and the NPN transistors Q16, Q17 are for preventing the operating points (Vce voltage) of the transistors Q1, Q2, Q3, and Q4 from changing depending on the input voltage of the operational amplifier circuit. This circuit is called a bootstrap bias and is often used for high-precision operational amplifiers. The diode D4 and the NPN transistor Q18 are circuits for making the operating points of the transistors Q5, Q6, and Q7 constant on the same operating principle as the bootstrap bias circuit. The current source I5 is a bias current source for a bootstrap bias circuit. The operation principle of the differential amplifier circuit of FIG. 3 is exactly the same as that of the circuit of FIG. On the other hand, FIG. 5 shows an example in which the error compensation current sources I2 and I3 according to the present invention are removed from FIG.

数値例として、以下の回路定数を用いて、図３と図５の回路でシミュレーションにて入力バイアス電流Ｉｂを比較した結果を図６に示す。なお、出力端子ＯＵＴ１，ＯＵＴ２には、通常、高利得かつ高入力インピーダンスの差動増幅回路が後段回路として接続されるが、本シミュレーションでは入力バイアス電流を知ることが目的であるため、出力端子ＯＵＴ１，ＯＵＴ２に接続される後段回路は全て理想状態であるという仮定の下に、出力端子ＯＵＴ１，ＯＵＴ２は開放としてある。 As a numerical example, FIG. 6 shows a result of comparing the input bias current Ib by simulation with the circuits of FIGS. 3 and 5 using the following circuit constants. Note that a differential amplifier circuit having a high gain and a high input impedance is normally connected as a subsequent circuit to the output terminals OUT1 and OUT2. However, since the purpose of this simulation is to know the input bias current, the output terminal OUT1 The output terminals OUT1 and OUT2 are open under the assumption that all subsequent circuits connected to OUT2 and OUT2 are in an ideal state.

ＶＣＣ＝３０Ｖ
ＩＮ１＝ＩＮ２＝１５Ｖ（中点バイアス）
Ｒ１＝Ｒ２＝１０ｋΩ
Ｉ１＝Ｉ４＝２０μＡ
Ｉ５＝５０μＡ
β＝１００ or ５０（ＰＮＰトランジスタはβ＝１００で固定） VCC = 30V
IN1 = IN2 = 15V (midpoint bias)
R1 = R2 = 10kΩ
I1 = I4 = 20 μA
I5 = 50 μA
β = 100 or 50 (PNP transistor is fixed at β = 100)

図６より、図５の従来技術では(6)式で示されたほぼ｜Ｉｂ｜＝Ｉ／β^２の誤差電流が発生している事が分かる。特に、βが低めにばらついた場合を想定したβ＝５０の条件では、誤差電流は４．３ｎＡにもなっており、これでは高精度の演算増幅器には許容できるレベルではない。これに対して、本発明を用いた場合の図３の回路では、たとえβが変わった場合であっても、常に無調整で｜Ｉｂ｜＝Ｉ／β^２がキャンセルされ、理想的なベース電流補償が成される事が示されており、本発明の有効性が分かる。このように、本発明では、従来技術と比較して、無調整で、より高精度で理想的なベース電流補償回路付きの差動増幅回路を実現できる。特に高精度の演算増幅器への利用が期待できる。 From FIG. 6, it can be seen that the error current of approximately | Ib | = I / β ² shown in the equation (6) is generated in the prior art of FIG. In particular, under the condition of β = 50 assuming that β varies slightly, the error current is 4.3 nA, which is not an acceptable level for a high-precision operational amplifier. On the other hand, in the circuit of FIG. 3 using the present invention, even if β is changed, | Ib | = I / β ² is always canceled without adjustment, and an ideal base current is obtained. Compensation has been shown to demonstrate the effectiveness of the present invention. As described above, according to the present invention, it is possible to realize a differential amplifier circuit with an ideal base current compensation circuit without adjustment and with higher accuracy than in the prior art. In particular, it can be expected to be used for a high-precision operational amplifier.

なお、以上説明した差動増幅回路において、電源を逆極性にしたときは、ＮＰＮトランジスタはＰＮＰトランジスタに置き換え、ＰＮＰトランジスタはＮＰＮトランジスタに置き換えればよい。 In the differential amplifier circuit described above, when the power source is reversed, the NPN transistor may be replaced with a PNP transistor, and the PNP transistor may be replaced with an NPN transistor.

本発明の第１の実施例の差動増幅回路の回路図である。1 is a circuit diagram of a differential amplifier circuit according to a first embodiment of the present invention. 図１の差動増幅回路の電流源Ｉ２，Ｉ３部分を具体化した第２の実施例の差動増幅回路の回路図である。FIG. 3 is a circuit diagram of a differential amplifier circuit according to a second embodiment that embodies current source I2 and I3 portions of the differential amplifier circuit of FIG. 1; 図３の差動増幅回路の全体を具体化した第３の実施例の差動増幅回路の回路図である。FIG. 4 is a circuit diagram of a differential amplifier circuit according to a third embodiment that embodies the entire differential amplifier circuit of FIG. 3. 従来の差動増幅回路の回路図である。It is a circuit diagram of the conventional differential amplifier circuit. 図４の従来の差動増幅回路を図３の回路と同様に具体化した回路図である。FIG. 4 is a circuit diagram in which the conventional differential amplifier circuit of FIG. 4 is embodied in the same manner as the circuit of FIG. 3. 図３と図５の差動増幅回路のシミュレーション結果の説明図である。It is explanatory drawing of the simulation result of the differential amplifier circuit of FIG. 3 and FIG.

Claims

A first transistor having a base connected to a first input terminal and an emitter connected to a second power supply via a first current source; and a base connected to a second input terminal and an emitter connected to the first input A second transistor connected to the second power source via a current source; an emitter connected to the collector of the first transistor; and a collector connected to the first power source via a first load resistor. A third transistor; a fourth transistor having an emitter connected to the collector of the second transistor and a collector connected to the first power supply via a second load resistor; and an input side of the third transistor A first current mirror circuit having an output side connected to the first input terminal and an input side connected to a base of the fourth transistor and an output side connected to the second input terminal. A collector of the third transistor is a first output terminal, a collector of the fourth transistor is a second output terminal, and the first, In the differential amplifier circuit in which the second, third and fourth transistors have the same polarity,
A second current source connected between the base of the third transistor and the second power source; and a third current source connected between the base of the fourth transistor and the second power source. When the current amplification factor of the first, second, third, and fourth transistors is β, and the collector current of the third and fourth transistors is I, the second and third currents differential amplifier circuit, wherein the set I / beta ² the current source.

The differential amplifier circuit according to claim 1, wherein a combination circuit of the second and third current sources is
A fifth transistor having a base connected to the base of the third transistor and a collector connected to the first power supply, and a base connected to the base of the fourth transistor and a collector connected to the first power supply A sixth transistor having a base connected to the fifth and sixth emitters and a collector connected to the first power supply, an emitter of the seventh transistor, and the second transistor And a fourth current source connected to the power source. The current amplification factor of the fifth, sixth and seventh transistors is β, and the current value of the fourth current source is the first current source. A differential amplifier circuit characterized in that the fifth, sixth, and seventh transistors have the same polarity as that of the first, second, third, and fourth transistors in accordance with the current value of the current source. .