JP4765016B2 - 半導体装置の製造方法 - Google Patents

Description

この発明は、半導体基板にトレンチを形成し、そのトレンチ内部に横型パワーＭＯＳＦＥＴを形成した半導体装置の製造方法に関する。

従来のトレンチ横型パワーＭＯＳＦＥＴ（以下、ＴＬＰＭと称す）は特許２００２−３５８１３２に記載されている。このＴＬＰＭはトレンチに沿ってドリフト層が形成されるためにプレーナ横型パワーＭＯＳＦＥＴと比べてセルを高密度化できて、チップサイズを小型化できる利点がある。このＴＬＰＭの構成について説明する。
図１９から図２３は、従来のＴＬＰＭの構成図であり、図１９は要部平面図、図２０は図１９のＤ−Ｄ線で切断した要部断面図、図２１は図１９のＥ−Ｅ線で切断した要部断面図、図２２は図１９のＦ−Ｆ線で切断した要部断面図、図２３は図１９のＸ−Ｘ線で切断した要部断面図である。図１９はＴＬＰＭを上部から透視した図であり表面を被覆する層間絶縁膜８は省略されている。また、図２０から図２２については図２３より多少拡大された図となっている。

このＴＬＰＭは、ｐ基板５１の表面層に形成したｐウェル領域５２と、ｐウェル領域５２に形成したトレンチ５３と、トレンチ５３の底部に形成したｎドレイン領域５４と、ｐウェル領域５２の表面層に形成し、トレンチ５３の側壁と接するｎソース領域５７と、トレンチ５３の側壁に形成したゲート酸化膜５５（このゲート酸化膜５５はトレンチ５３の底部とｎソース領域５７の表面にも形成される）と、トレンチ５３側壁のゲート酸化膜５５上に形成したゲート電極５６と、トレンチ５３の内部とｎソース領域５７の表面に形成した層間絶縁膜５８と、この層間絶縁膜５８とゲート酸化膜５５を開口してｎドレイン領域５４とｎソース領域５７とゲート電極５６に達するコンタクト孔５９と、コンタクト孔５９の側壁に形成するバリアメタル６０と、コンタクト孔５９を充填するｎドレイン領域５４と接続するプラグ金属導体６１とｎソース領域５７と接続する導電膜６２と、プラグ金属導体６１上に形成したドレイン電極配線６３と、導電膜６２上に形成したソース電極配線６４と、トレンチ未形成箇所上のゲート電極５６と接続するゲート配線６５とを有する。

前記のトレンチ５３内を充填する層間絶縁膜５８の内部には図１９、図２１、図２２、図２３に示すようにゲート配線６５側にボイド８１ｂが形成されている。
図２４から図３０は、図１９から図２３に示す従来のＴＬＰＭの製造方法を工程順に示した要部製造工程断面図である。
この製造工程断面図は、図２０に相当する部位の要部断面図であり、トレンチ５３の底部がｎドレイン領域５４となるｎチャネル型のＴＬＰＭの作製工程である。
まず、図２４に示すように、ｐ基板５１に選択的にｐウェル領域５２を形成する。
つぎに、図２５に示すように、ＴＬＰＭを形成する部分に図示しない酸化膜（熱酸化膜、または、堆積酸化膜）をマスクにトレンチ５３を形成し、このマスク酸化膜をそのままマスクとしてトレンチ５３の底面だけに選択的にｎドレイン領域５４を形成する。ここで、複数個の機能の異なる素子を形成する場合には、素子間を電気的に分離するためにトレンチ５３を形成しないｐウェル領域５２表面に図示しない選択酸化膜（ＬＯＣＯＳ）を形成する。このとき、必要に応じてフィールドイオン注入を行う場合もある。

つぎに、図２６に示すように、表面のダメージを除去するために図示しない犠牲酸化膜を形成し、それを除去した後、ゲート酸化膜５６を例えば１７ｎｍの厚みで形成する。その後、ポリシリコンのゲート電極５６をＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）およびエッチバックにより形成する。
このとき、図２３に相当する部位の要部断面図は、図３１に示すように、マスク７２を用いて、ゲート電極５６をトレンチ５３の底部にトレンチ５３側壁から１μｍ程度の距離まで形成する（図３１のトレンチ５３の右側の部分）。このようにトレンチ５３の底部に側壁から１μｍ程度の位置までゲート電極５６を形成するのは、側壁に形成されるゲート電極５６とｐウェル領域５２（トレンチ未形成箇所）上に形成されるゲート電極５６がトレンチ５３開口上部のエッジ部で切り離されないようにするためである。つまり、トレンチ５３の底部の端にゲート電極５６が残るようなマスク７２を使用する。

つぎに、図２７に示すように、ｐウェル領域５２上にトレンチ５３の側壁と接するようにｎソース領域５７をマスク７１を用いて形成する。
つぎに、図２８に示すように、ゲート電極５６と図示しないプラグ金属導体６１の間の層間絶縁膜５８となるトレンチ埋め込み酸化膜をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）により表面を平坦化する。
このとき、図２３に相当する部位の要部断面図は、図３２に示すように、層間絶縁膜５８内に細長いボイド８１が発生する。このボイド８１はトレンチ５３内を層間絶縁膜５８で充填するときに形成される。この層間絶縁膜５８はトレンチ５３の底部と側壁に堆積し、トレンチ５３の開口上部付近の側壁の堆積量が底部付近の側壁の堆積量より多くなるために生じる。通常、層間絶縁膜５８となるトレンチ埋め込み酸化膜の厚みが１μｍを超えると、開口上部付近の側壁の堆積量と底部付近の側壁の堆積量の差が顕著になるため、トレンチ５３の開口部の幅、厳密にはトレンチ５３側壁に形成されるゲート電極５６間の幅が２μｍを超えるとボイド８１が発生する。従って、トレンチ５３側壁のゲート電極５６表面から１μｍを超えて離れた箇所からボイド８１の端部が現れることになる。

つぎに、図２９に示すように、フォトリソグラフィ工程によりトレンチ５３の底部およびｎソース領域５７に達するようにコンタクト孔５９を形成する。
このとき、図２３に相当する部位の要部断面図は、図３３に示すように、トレンチ５３の底部と接続し、プラグ金属導体６１が充填されるコンタクト孔５９と、トレンチ５３の底部に形成されたゲート電極５６との間隔Ｌ４は、例えば３０Ｖ耐圧の素子においては耐圧（ゲート・ドレイン間の耐圧）を確保するために０．５μｍ以上離す必要がある。つまり、コンタクト孔５９を形成することで、層間絶縁膜５８に形成されたボイド８１の殆どが除去されるが、図２３のゲート配線６５が形成される側（図３３のトレンチ５３の右側）では除去されない。これは、コンタクト孔５９とトレンチ５３側壁に形成されたゲート電極５６との距離Ｌ５は１．５μｍ以上離れ、この箇所のボイド８１はコンタクト孔５９の形成で除去されず層間絶縁膜５８の中に残り空洞８１ａとなる。

その後、図３０に示すように、コンタクト孔５９を洗浄液（Ｈ₂ＳＯ₄ ＋Ｈ₂ Ｏ₂ ＋Ｈ₂ Ｏの混合液やフッ酸など）で洗浄した後、バリアメタル６０、プラグ金属導体６１、導電膜６２、ドレイン電極配線６３、ソース電極配線６４およびゲート配線６５などの金属電極配線を形成する。

図３２に示すように、層間絶縁膜５８内に形成されたボイド８１は、図２９の工程で、図３３に示したように、ボイド８１とコンタクト孔５９と交差する箇所でボイド８１が露出して層間絶縁膜５８に空洞８１ａができる。バリアメタル６０を形成する前の洗浄液などでコンタクト孔５９を洗浄したときに、洗浄液がこの空洞８１ａに入り込み残留することがある。そうすると素子の信頼性が低下する。
また、空洞８１ａの箇所にはバリアメタル６０が形成されないために、バリアメタル６０の形成不良が生じる。そうすると、その後に形成されるプラグ金属導体６１がコンタクト孔５９を完全に充填できず、図２３のようにプラグ金属導体６１と層間絶縁膜５８にボイド８１ｂが形成される。層間絶縁膜５８とプラグ金属導体６１に形成されたボイド８１ｂが、金属電極配線の形成工程での熱履歴や素子動作での発熱で膨張し、層間絶縁膜５８やプラグ金属導体６１にクラックを発生し、素子の信頼性を低下させる。

また、プラグ金属導体６１にボイド８１ｂがあると、その箇所で電流経路が狭まりプラグ金属導体６１の抵抗が増大し、素子のオン抵抗を増大させる。
また、このボイド８１ｂを絶縁膜などで埋めると工数が増大し、製造コストが増大する。
この発明の目的は、前記の課題を解決して、層間絶縁膜内に形成されたボイドをコンタクト孔で完全に除去できる半導体装置の製造方法を提供することにある。

前記の目的を達成するために、第１導電型の半導体基板の表面層に第１導電型のウェル領域を形成する工程と、該ウェル領域の表面層に平面形状が、第１箇所とこの第１箇所と接続され前記第１箇所より幅の狭い第２箇所を有する溝を形成する工程と、前記ウェル領域内に該溝の底部から側壁に渡って接する第２導電型のドレイン領域を形成する工程と、前記ウェル領域の表面層に前記溝の側壁と接する第２導電型のソース領域を形成する工程と、前記第１箇所の前記溝の側壁にゲート絶縁膜を介してゲート電極を形成し、前記第２箇所を前記ゲート絶縁膜を介して前記ゲート電極を埋め込む工程と、前記第１箇所においてボイドを有するように、前記溝に絶縁膜を埋め込む工程と、前記絶縁膜の前記第１箇所に前記溝の底部と接続する開口部を形成する工程と、該開口部内に前記ドレイン領域と接する導体を埋め込む工程とを含む半導体装置の製造方法において、
前記溝に絶縁膜を埋め込む工程では、前記溝の側壁に形成されたゲート電極と前記ボイドとの距離がＬ２となるように前記絶縁膜を埋め込み、前記開口部を形成する工程では、前記開口部と前記溝の側壁に形成されたゲート電極との距離Ｌ１が、この半導体装置のゲート・ドレイン間耐圧を確保できる長さ以上となるように前記開口部を形成し、かつ、前記距離Ｌ２を前記距離Ｌ１より長くすることにより前記絶縁膜に含まれたボイドを完全に除去するものとする。

前記溝を形成する工程は、複数の前記第１箇所が前記第２箇所により連結されるように形成することとする。
また、前記ゲート電極を形成する工程は、前記ゲート電極を前記第２ 箇所から前記半導体基板表面上に延在して形成することとする。

この発明により、トレンチ内を埋め込む層間絶縁膜にボイドが形成されても、その部分をコンタクト孔で除去し、このコンタクト孔と接する層間絶縁膜にボイドが残留しないようにすることで、素子の信頼性を向上させることができる。
また、ボイドが残留しないため、バリアメタルの成膜に関わる不良を低減し、素子の製造コストを低減できる。

本発明の実施の形態を以下の実施例で説明する。以下の説明では第１導電型をｐ型、第２導電型をｎ型としたが、逆でも構わない。またソース、ドレインの呼称は逆にしても構わない。

図１から図５は、この発明の第１実施例の半導体装置の構成図であり、図１は要部平面図、図２は図１のＡ−Ａ線で切断した要部断面図、図３は図１のＢ−Ｂ線で切断した要部断面図、図４は図１のＣ−Ｃ線で切断した要部断面図、図５は図１のＸ−Ｘ線で切断した要部断面図である。この半導体装置はＴＬＰＭであり、図１はＴＬＰＭを上部から透視した図であり表面を被覆する層間絶縁膜８は省略されている。図２の要部断面図は図２０と同じである。また、図２から図４については図５より多少拡大された図となっている。
本発明のＴＬＰＭは、ｐ基板１の表面層に形成したｐウェル領域２と、ｐウェル領域２に形成したトレンチ３と、トレンチ３の底部に形成したｎドレイン領域４と、ｐウェル領域２の表面層に形成し、トレンチ３の側壁と接するｎソース領域７と、トレンチ３の側壁に形成したゲート酸化膜５（このゲート酸化膜５はトレンチ３の底部とｎソース領域７の表面にも形成される）と、トレンチ３側壁のゲート酸化膜５上に形成したゲート電極６と、トレンチ３の内部とｎソース領域７の表面に形成した層間絶縁膜８と、この層間絶縁膜８とゲート酸化膜５を開口してｎドレイン領域４とｎソース領域７とゲート電極６に達するコンタクト孔９と、コンタクト孔９の側壁に形成するバリアメタル１０と、コンタクト孔９を充填し、ｎドレイン領域４と接続するプラグ金属導体１１と、ｎソース領域７と接続する導電膜１２と、プラグ金属導体１１上に形成したドレイン電極配線１３と、導電膜１２上に形成したソース電極配線１４と、トレンチ未形成箇所上のゲート電極６と接続するゲート配線１５とを有する。

ゲート配線１５が形成される側でトレンチ３の幅を狭くして、狭いトレンチ３ｂを形成する。狭いトレンチ３ｂ内をポリシリコンからなるゲート電極６で埋め尽くことができるように、この狭いトレンチ３ｂの幅Ｗを１μｍ程度以下とする。
このように、狭いトレンチ３ｂがゲート電極６で充填されるため、この箇所では従来のような層間絶縁膜８を埋め込む必要がなく、従って、この狭いトレンチ３ｂ内ではボイドは形成されない。
また、プラグ金属導体１１を形成するコンタクト孔９と広いトレンチ３ａ側壁に形成されたゲート電極６との距離Ｌ１は、ゲート配線１５が形成される側とこれと対向する側（図５のトレンチ３の左右）で同じにすることができる。このＬ１を１μｍ以内とすることで、図５で示すように、層間絶縁膜８に形成された点線で示すボイド３１はトレンチ３内の層間絶縁膜８に形成されたコンタクト孔９で完全に除去される。その結果、信頼性が高く、オン抵抗の低い素子を形成することができる。ボイドが完全に除去されるため、バリアメタルの成膜に関わる不良を低減し、素子の歩留りを向上させ、製造コストを低減することができる。

また、例えば、３０Ｖ耐圧の素子においては、ゲート配線１５側の広いトレンチ３ａ側壁に形成したゲート電極６と層間絶縁膜８に形成したコンタクト孔９（プラグ金属導体１１）との距離Ｌ１が０．５μｍ未満とすると、ゲート電極６とプラグ金属導体１１の間での耐圧が確保できなくなるため０．５μｍ以上とする。つまり、Ｌ１としては０．５μｍから１μｍの間が好ましい。

図６から図１２は、この発明の第２実施例の半導体装置の製造方法を工程順に示した要部製造工程断面図である。本発明の半導体装置は図１から図５に示すトレンチ３の底部がｎドレイン領域４となるｎチャネル型のＴＬＰＭであり、各工程断面図は図２に相当する部位の断面図である。
まず、図６に示すように、ｐ基板１に選択的にｐウェル領域２を形成する。
つぎに、図７に示すように、ＴＬＰＭを形成する部分を含めて、図示しない酸化膜（熱酸化膜、または、堆積酸化膜）をマスクにトレンチ３を形成する。このトレンチ３の平面形状は図１３に示すようにゲート配線１５側で狭く突き出した形状をしており、広いトレンチ３ａと狭いトレンチ３ｂで構成される。前記のマスク酸化膜をそのままマスクとしてトレンチ３の底面だけに選択的に、ｎドレイン領域４を形成する。広いトレンチ３ａにＴＬＰＭのチャネル部の殆どが形成される。

ここで、複数個の機能の異なる素子を形成する場合には、素子間を電気的に分離するためにトレンチ３を形成しないｐウェル領域２表面に図示しない選択酸化膜（ＬＯＣＯＳ）を形成する。このとき、必要に応じてフィールドイオン注入を行う場合もある。
つぎに、図８に示すように、表面のダメージを除去するために図示しない犠牲酸化膜を形成し、それを除去した後、ゲート酸化膜５を例えば１７ｎｍの厚みで形成する。その後、ポリシリコンのゲート電極６をＣＶＤおよびエッチバックにより形成する。このとき、図５に相当する部位の要部断面図は、図１４に示すように、ゲート電極６は、狭いトレンチ３ｂを埋め尽くす。
つぎに、図９に示すように、トレンチ３の箇所にレジストでマスク２１を形成し、このマスク２１を用いてｎ型不純物をイオン注入し、このマスク２１を除去した後、熱処理してｎソース領域７をｐウェル領域２の表面層にトレンチ３の側壁と接するように形成する。このとき、後述の図１５に示すように、トレンチ未形成箇所に形成されたゲート電極６もマスクとなり、このゲート電極６下にはｎソース領域７は形成されない。

つぎに、図１０に示すように、トレンチ３（広いトレンチ３ａ）に層間絶縁膜８となるトレンチ埋め込み酸化膜をＣＶＤにより形成し、化学機械研磨（ＣＭＰ）により表面を平坦化する。
このとき、図５に相当する部位の要部断面図は、図１５に示すように、層間絶縁膜８内に細長いボイド３１が発生する。しかし、そのボイド３１の端部とトレンチ３側壁に形成されたゲート電極６との距離Ｌ２は両側で１μｍより大きく、ゲート電極６から１μｍ内の層間絶縁膜８にはボイド３１は形成されない。
つぎに、図１１に示すようにフォトリソグラフィ工程により広いトレンチ３ａの底部およびｎソース領域７の表面、ゲート電極６の表面に達するコンタクト孔９を形成する。
このとき、図５に相当する部位の要部断面図は、図１６に示すように、広いトレンチ３ａに形成したコンタクト孔９でボイド３１が完全に除去できるように、広いトレンチ３ａ側壁のゲート電極６からコンタクト孔９までの距離Ｌ１が１μｍ以内となるように形成する。こうすることで、層間絶縁膜８内に形成されたボイド３１は完全にトレンチ３内の層間絶縁膜８に形成されたコンタクト孔９に吸収され除去される。

つぎに、図１２に示すように、コンタクト孔９を洗浄液（Ｈ₂ＳＯ₄ ＋Ｈ₂ Ｏ₂ ＋Ｈ₂ Ｏの混合液やフッ酸など）で洗浄した後、バリアメタル１０、タングステンなどで形成したプラグ金属導体１１、導電膜１０、ドレイン電極配線１３、ソース電極配線１４および図示しないゲート配線１５などの金属電極配線を形成する。
層間絶縁膜８内のボイド３１を完全に除去することで、バリアメタル１０を形成する前の洗浄で使用する洗浄液の残留を防止できて、素子の信頼性を高めることができる。
また、ボイド３１が形成されないため、層間絶縁膜８にクラックがは発生することはなく、素子の信頼性を高めることができる。
また、プラグ金属導体１１内にボイド３１が発生しないため、クラックがは発生することはなく、素子の信頼性を高めることができる。

また、プラグ金属導体１１内にボイド３１が発生しないため、プラグ金属導体３１の抵抗が低くなり、オン抵抗を低くすることができる。

図１７は、この発明の第３実施例の半導体装置の要部平面図である。図１との違いは、トレンチ３が複数個形成されている点であり、図１と比べオン抵抗を低減することができる。尚、ゲート配線１５と接続するゲート電極６は図１７では２箇所に分離されているが、分離しないで、ゲート配線１５下およびソース配線１３下に１本のゲート電極として配置してもよい。

図１８は、この発明の第４実施例の半導体装置の要部平面図である。図１７との違いは、複数個のトレンチ３を溝３ｃで接続し、この溝３ｃの側壁にもチャネルを形成した点である。こうすることで、さらにオン抵抗を下げることができる。

図３４は、この発明の第５実施例の半導体装置の要部平面図であり、図３５は、図３４のＧ−Ｇ線で切断した要部断面図である。
第１〜第４実施例においては、トレンチ３の長手方向の端部に狭いトレンチ３ｂを形成しゲート電極６を狭いトレンチ３ｂから引き出す構成であったが、この実施例では、トレンチ３の中間部に狭いトレンチ３ｂを形成しゲート電極６の引き出しを行っている。
第１〜第４実施例の場合、トレンチ３の長さが長いと、ゲート抵抗の増大によるスイッチング特性の悪化が問題となり得るが、この実施例では、狭いトレンチ３ｂをトレンチ３の中間部に設けているため、トレンチ３が長くなることによるゲート抵抗の増大を防ぐことができ、良好なスイッチング特性を得ることができる。この実施例では、１つのトレンチ３に狭いトレンチ３ｂを複数個形成している。このとき、第１〜第４実施例のようにトレンチ３の長手方向の端部にさらに狭いトレンチ３ｂを設けて、ゲート電極６の引き出しを行いゲート配線１５と接続してもよい。

この発明の第１実施例の半導体装置の要部平面図 図１のＡ−Ａ線で切断した要部断面図 図１のＢ−Ｂ線で切断した要部断面図 図１のＣ−Ｃ線で切断した要部断面図 図１のＸ−Ｘ線で切断した要部断面図 この発明の第２実施例の半導体装置の要部製造工程断面図 図６に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図７に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図８に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図９に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図１０に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図１１に続く、この発明の第２実施例の半導体装置の要部製造工程断面図 図７の工程のトレンチの平面形状を示す図 図８の工程で、図５に相当する部位の要部断面図 図１０の工程で、図５に相当する部位の要部断面図 図１１の工程で、図５に相当する部位の要部断面図 この発明の第３実施例の半導体装置の要部平面図 この発明の第４実施例の半導体装置の要部平面図 従来のＴＬＰＭの要部平面図 図１９のＤ−Ｄ線で切断した要部断面図 図１９のＥ−Ｅ線で切断した要部断面図 図１９のＦ−Ｆ線で切断した要部断面図 図１９のＸ−Ｘ線で切断した要部断面図 従来のＴＬＰＭの要部製造工程断面図 図２４に続く、従来のＴＬＰＭの要部製造工程断面図 図２５に続く、従来のＴＬＰＭの要部製造工程断面図 図２６に続く、従来のＴＬＰＭの要部製造工程断面図 図２７に続く、従来のＴＬＰＭの要部製造工程断面図 図２８に続く、従来のＴＬＰＭの要部製造工程断面図 図２９に続く、従来のＴＬＰＭの要部製造工程断面図 図２６の工程で、図２３に相当する部位の要部断面図 図２８の工程で、図２３に相当する部位の要部断面図 図２９の工程で、図２３に相当する部位の要部断面図 この発明の第５実施例の半導体装置の要部平面図 図３４のＧ−Ｇ線で切断した要部断面図である。

符号の説明

１ ｐ基板
２ ｐウェル領域
３ トレンチ
３ａ 広いトレンチ
３ｂ 狭いトレンチ
４ ｎドレイン領域
５ ゲート酸化膜
６ ゲート電極
７ ｎソース領域
８ 層間絶縁膜
９ コンタクト孔
１０ バリアメタル
１１ プラグ金属導体
１２ 導電膜
１３ ドレイン電極配線
１４ ソース電極配線
１５ ゲート配線
２１ マスク
３１ ボイド

Claims (3)

1. 第１導電型の半導体基板の表面層に第１導電型のウェル領域を形成する工程と、該ウェル領域の表面層に平面形状が、第１箇所とこの第１箇所と接続され前記第１箇所より幅の狭い第２箇所を有する溝を形成する工程と、前記ウェル領域内に該溝の底部から側壁に渡って接する第２導電型のドレイン領域を形成する工程と、前記ウェル領域の表面層に前記溝の側壁と接する第２導電型のソース領域を形成する工程と、前記第１箇所の前記溝の側壁にゲート絶縁膜を介してゲート電極を形成し、前記第２箇所を前記ゲート絶縁膜を介して前記ゲート電極を埋め込む工程と、前記第１箇所においてボイドを有するように、前記溝に絶縁膜を埋め込む工程と、前記絶縁膜の前記第１箇所に前記溝の底部と接続する開口部を形成する工程と、該開口部内に前記ドレイン領域と接する導体を埋め込む工程とを含む半導体装置の製造方法において、
   前記溝に絶縁膜を埋め込む工程では、前記溝の側壁に形成されたゲート電極と前記ボイドとの距離がＬ２となるように前記絶縁膜を埋め込み、前記開口部を形成する工程では、前記開口部と前記溝の側壁に形成されたゲート電極との距離Ｌ１が、この半導体装置のゲート・ドレイン間耐圧を確保できる長さ以上となるように前記開口部を形成し、かつ、前記距離Ｌ２を前記距離Ｌ１より長くすることにより前記絶縁膜に含まれたボイドを完全に除去することを特徴とする半導体装置の製造方法。
2. 前記溝を形成する工程は、複数の前記第１箇所が前記第２箇所により連結されるように形成することを特徴とする請求項１に記載の半導体装置の製造方法。
3. 前記ゲート電極を形成する工程は、前記ゲート電極を前記第２箇所から前記半導体基板表面上に延在して形成することを特徴とする請求項１または２のいずれか一項に記載の半導体装置の製造方法。