JP4766764B2

JP4766764B2 - Manufacturing method of semiconductor device

Info

Publication number: JP4766764B2
Application number: JP2001096781A
Authority: JP
Inventors: 和秀川辺
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2001-03-29
Filing date: 2001-03-29
Publication date: 2011-09-07
Anticipated expiration: 2021-03-29
Also published as: JP2002299203A

Description

【０００１】
【発明の属する技術分野】
この発明は半導体装置の製造過程におけるマスクパターンの位置合わせや重ね合わせ検査などに用いるホールタイプのマスク寸検マークの構造を改良した半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
半導体装置の製造工程では、多数のマスクを重ね合わせることによって複雑な回路パターンが形成される。従って、加工精度が微小になればなるほど、重ね合わせるマスクとの相対的な位置ずれが製品の歩留りに影響することになる。この相対的な位置合わせを行うため、通常基板上にはマスク重ね合わせ時の基準となる位置合わせマークが設けられる。図３は上述したようなマスクパターンの位置合わせに用いられるマスク寸検マークの上面図である。図において、１００は半導体基板としてのシリコン基板、１１０はシリコン基板１００上に形成したシリコン酸化膜であって、マスク寸検マークを構成する。図３に示すように、マスク寸検マークは半導体デバイスの上面からみると田の字型をしている。露光工程などにおいて、マスクを上記半導体基板上のマスク寸検マークの田の字に合わせてマスクパターンの位置合わせを行う。
【０００３】
次にＤＲＡＭの製造工程（フィールド分離工程からストレージノード工程まで）を例にとって上記マスク寸検マークの作成を説明する。
図４は上述したＤＲＡＭの製造工程ごとに作成するマスク寸検マークを示す図であり、（ａ）から（ｇ）にゆくにつれて製造工程が進むものとする。図において、１２０はトランスファゲート工程（以下、ＴＧ工程と略す）でシリコン基板１００上に形成されるＷ−Ｓｉ膜層で、１３０はＴＧ工程でＷ−Ｓｉ膜層上に形成されるドウプトアモルファスシリコン膜である。これらＷ−Ｓｉ膜層１２０及びドウプトアモルファスシリコン膜１３０によってポリサイド膜が構成される。１３０ａはＴＧ工程におけるマスク寸検マークであって、ポリサイド膜に異方性ポリサイドエッチングを施してフィールド分離工程（以下、ＦＬ工程と略す）で形成したマスク寸検マークと同一位置に形成される。１４０はライトリィドウプトドレイン工程（以下、２Ｎ工程と略す）でＴＧ工程後の基板上に形成されるシリコン酸化膜、１４０ａは２Ｎ工程におけるマスク寸検マークであって、シリコン酸化膜１４０に酸化膜ドライエッチングを施してマスク寸検マーク１３０ａと同一位置に形成したホールタイプのマークである。
【０００４】
１５０はビットライン直接コンタクト工程（以下、ＢＣ工程と略す）で２Ｎ工程後の基板上に形成されるシリコン酸化膜、１５０ａはＢＣ工程におけるマスク寸検マークであって、シリコン酸化膜１５０に酸化膜ドライエッチングを施して形成したホールタイプのマークである。１６０はビットライン工程（以下、ＢＬ工程と略す）でＢＣ工程後の基板上に形成されるＷ−Ｓｉ膜で、１７０はＷ−Ｓｉ膜１６０上に形成されるドウプトアモルファスシリコン膜である。これらＷ−Ｓｉ膜層１６０及びドウプトアモルファスシリコン膜１７０によってポリサイド膜が構成される。１７０ａはＢＬ工程におけるマスク寸検マークであって、ポリサイド膜に異方性ポリサイドエッチングを施してＢＣ工程で形成したマスク寸検マーク１５０ａと同一位置に形成される。１８０はストレージノード直接コンタクト工程（以下、ＳＣ工程と略す）でＢＬ工程後の基板上に形成されるシリコン酸化膜、１８０ａはＳＣ工程におけるマスク寸検マークであって、シリコン酸化膜１８０に酸化膜ドライエッチングを施してマスク寸検マーク１７０ａと同一位置に形成される。１９０はストレージノード工程（以下、ＳＮ工程と略す）でＳＣ工程後の基板上に形成されるアモルファスシリコン膜、１９０ａはＳＮ工程におけるマスク寸検マークであって、異方性ポリサイドエッチングを施してＳＮ工程で形成したマスク寸検マーク１８０ａと同一位置に形成される。なお、図３と同一構成要素には同一符号を付して重複する説明を省略する。
【０００５】
図５は図４（ｇ）に示したマスク寸検マークの断面図を示す図である。図において、ａは図４（ｂ）に示したＴＧ工程におけるポリサイド膜からなるマスク寸検マークの寸法、ｂは図４（ｄ）に示したＢＣ工程におけるホールタイプのマスク寸検マーク１５０ａの開口部の寸法、ｃは図４（ｅ）に示したＢＬ工程におけるホールタイプのマスク寸検マーク１７０ａの開口部の寸法、ｄは図４（ｆ）に示したＳＣ工程におけるホールタイプのマスク寸検マーク１８０ａの開口部の寸法、ｅは図４（ｇ）に示したＳＮ工程におけるホールタイプのマスク寸検マーク１９０ａの開口部の寸法である。
【０００６】
次に概要について説明する。
先ず、ＦＬ工程において、シリコン基板１００にエッチングや熱酸化処理などを施して、図３に示すようなシリコン酸化膜１１０からなるマスク寸検マークを形成する。図４（ａ）は図３のＡ−Ａ線に沿った断面図を示しており、図４（ｂ）から図４（ｇ）までもこのＡ−Ａ線に沿った断面図を示している。
【０００７】
次に、図４（ｂ）に示すＴＧ工程に進み、ＦＬ工程後の基板にＷ−Ｓｉ膜１２０とアモルファスシリコン膜１３０とを積層してポリサイド膜を形成する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＦＬ工程におけるシリコン酸化膜１１０からなるマスク寸検マーク上にポリサイド層からなるマスク寸検マーク１３０ａを形成する。
【０００８】
ＴＧ工程を完了すると、図４（ｃ）に示す２Ｎ工程に進み、ＢＰＴＥＯＳ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＴｅｔｒａＥｔｈｙｌＯｌｔｈｏＳｈｉｌｉｃａｔｅ）膜、窒化膜などを成膜してシリコン酸化膜１４０を形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、ＴＧ工程におけるポリサイド膜によるマスク寸検マーク１３０ａ上にホールタイプのマスク寸検マーク１４０ａを形成する。
【０００９】
２Ｎ工程でＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造が形成されると、ＢＣ工程に進み、再びＢＰＴＥＯＳ膜、窒化膜などを成膜してシリコン酸化膜１５０を形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、２Ｎ工程におけるマスク寸検マーク１４０ａ上に、図４（ｄ）に示すようなホールタイプのマスク寸検マーク１５０ａを形成する。
このとき、０．２５μｍクラスの微細なデザインルールであると、ＴＧ工程におけるポリサイド膜によるマスク寸検マーク１３０ａの寸法ａと、ＢＣ工程におけるホールタイプのマスク寸検マーク１５０ａの開口部の寸法ｂとの寸法差は、２Ｎ工程、ＢＣ工程の写真製版処理における重ね合わせマージンに必要な１μｍ以下しかない。
従って、ＴＧ工程におけるポリサイド膜からなるマスク寸検マーク１３０ａによるＢＣ工程のホールタイプのマスク寸検マーク１４０ａの下敷きが不十分（即ち、マスク寸検マーク１３０ａの上面部におけるマスク寸検マーク１４０ａのシリコン酸化膜１４０層の接触面積が小さい）であるため、シリコン酸化膜１４０からなるマスク寸検マーク１４０ａに発生した応力を充分に抑制することができない。
【００１０】
ＢＣ工程が完了すると、ＢＬ工程に進み、ＢＣ工程後の基板にＷ−Ｓｉ膜１６０とアモルファスシリコン膜１７０とを積層してポリサイド膜を形成する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＢＣ工程におけるシリコン酸化膜１５０からなるマスク寸検マーク１５０ａ上に、図４（ｅ）に示すようなポリサイド膜からなるマスク寸検マーク１７０ａを形成する。
このとき、ＢＣ工程におけるマスク寸検マーク１５０ａの開口部の寸法ｂと、ＢＬ工程におけるマスク寸検マーク１７０ａの寸法ｃとの寸法差は、ＢＬ工程の写真製版処理における重ね合わせマージンに必要な１μｍ以下しかない。
従って、ＢＬ工程におけるポリサイド膜からなるマスク寸検マーク１７０ａによるＢＣ工程のホールタイプのマスク寸検マーク１５０ａの被覆が不十分（即ち、マスク寸検マーク１５０ａの開口部周辺におけるマスク寸検マーク１７０ａのポリサイド膜層の接触面積が小さい）であるため、シリコン酸化膜１５０からなるマスク寸検マーク１５０ａに発生した応力を充分に抑制することができない。
【００１１】
次に、ＳＣ工程に進んでＢＰＴＥＯＳ膜、窒化膜などを成膜してＢＬ工程後の基板上にシリコン酸化膜１８０を形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、ＢＬ工程におけるマスク寸検マーク１７０ａ上に、図４（ｆ）に示すようなホールタイプのマスク寸検マーク１８０ａを形成する。
このとき、ＳＣ工程におけるマスク寸検マーク１８０ａの開口部の寸法ｄと、ＢＬ工程におけるマスク寸検マーク１７０ａの寸法ｃとの寸法差は、ＳＣ工程の写真製版処理における重ね合わせマージンに必要な１μｍ以下しかない。
従って、ＢＬ工程におけるポリサイド膜からなるマスク寸検マーク１７０ａによるＳＣ工程のホールタイプのマスク寸検マーク１８０ａの下敷きが不十分（即ち、マスク寸検マーク１７０ａの上面部におけるマスク寸検マーク１８０ａのシリコン酸化膜１８０層の接触面積が小さい）であるため、シリコン酸化膜１８０からなるマスク寸検マーク１８０ａに発生した応力を充分に抑制することができない。
【００１２】
ＳＣ工程が完了すると、ＳＮ工程に進み、ＳＣ工程後の基板にアモルファスシリコン膜１９０を積層する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＳＣ工程におけるシリコン酸化膜１８０からなるマスク寸検マーク１８０ａ上に、図４（ｇ）に示すようなマスク寸検マーク１９０ａを形成する。
このとき、ＳＣ工程におけるマスク寸検マーク１８０ａの開口部の寸法ｄと、ＳＮ工程におけるマスク寸検マーク１９０ａの寸法ｅとの寸法差は、ＳＮ工程の写真製版処理における重ね合わせマージンに必要な１μｍ以下しかない。
従って、ＳＮ工程におけるアモルファスシリコン膜１９０からなるマスク寸検マーク１９０ａによるＳＣ工程のホールタイプのマスク寸検マーク１８０ａの被覆が不十分（即ち、マスク寸検マーク１８０ａの開口部周辺におけるマスク寸検マーク１９０ａのアモルファスシリコン膜１９０層の接触面積が小さい）であるため、シリコン酸化膜１９０からなるマスク寸検マーク１８０ａに発生した応力を充分に抑制することができない。
【００１３】
【発明が解決しようとする課題】
従来の半導体装置の製造方法は以上のようになされているので、ホールタイプのマスク寸検マークの開口部の層間絶縁膜にクラックなどの亀裂が入りやすく、このクラックに導電膜が進入することで配線間が漏電する可能性があるという課題があった。
【００１４】
上記課題を具体的に説明すると、ＢＰＴＥＯＳからなる層間のシリコン酸化膜は、被覆性はよいが膜内に大きな応力が蓄積しやすい。また、ホールタイプのマスク寸検マークは、数μｍのデザインルールでシリコン酸化膜に形成したホールからなる。このため、マスク寸検マークを構成するシリコン酸化膜からの応力は、最小のデザインルールを用いて作成される他の箇所における応力許容値より大きくなる。このため、図５中の丸記号を付した位置Ｘ，Ｙで示したマスク寸検マーク１５０ａ，１８０ａの開口部の層間絶縁膜にクラックなどの亀裂が発生しやすい。さらに、各工程において同一位置に同形（ホールタイプ）のマークを積層することから、マーク形成時に生じる応力が集中しやすい上に、開口部において上下の層間の接触面積も小さくなって応力の抑制も不十分になる。
【００１５】
このようにしてマスク寸検マーク１５０ａ，１８０ａの開口部の層間絶縁膜に生じたクラックなどの亀裂には、後工程においてスパッタリングなどで積層させる例えばタングステンなどの導電材が埋め込まれてしまう可能性がある。このため、この上層にアルミニウム配線などを設けると、配線間ショートなどの不具合を起し、製造時における歩留まりを低下させると共に、製品の信頼性も低下させる要因にもなる。
【００１６】
この発明は上記のような課題を解決するためになされたもので、各工程におけるホールタイプのマスク寸検マークをベタパターンによって挟み込むサンドイッチ構造としたり、各工程においてマスク寸検マークのサンドイッチ構造を別の場所に形成することによって、各層に生じた応力を抑制してマスク寸検マークの開口部の層間絶縁膜におけるクラックなどの亀裂の発生を防止した半導体装置の製造方法を得ることを目的とする。
【００１７】
【課題を解決するための手段】
この発明に係る半導体装置の製造方法は、マスクパターンの位置合わせに使用するホールタイプのマークを半導体基板に形成したポリサイド膜からなる第１のベタパターン上に設け、該マークの使用後にはマークの開口部を含む領域を被覆するように第２のベタパターンを形成することを特徴とするものである。
【００１８】
この発明に係る半導体装置の製造方法は、ホールタイプのマークを複数設ける際、各々を別々の領域に配置することを特徴とするものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図２はこの発明の実施の形態１による半導体装置の製造方法においてマスクパターンの位置合わせに用いるマスク寸検マーク及びこれを被覆するベタパターンの上面図であり、（ａ）はマスク寸検マーク、（ｂ）はベタパターンを示す。図において、１は半導体基板としてのシリコン基板、２はシリコン基板１上に形成したシリコン酸化膜であって、マスク寸検マークを構成する。４はベタパターンであって、Ｗ−Ｓｉ膜とドウプトアモルファスシリコン膜とからなるポリサイド膜から構成される。
【００２０】
図２はこの発明の実施の形態１による半導体装置の製造方法を示す図であり、半導体装置としてＤＲＡＭを例に挙げ、（ａ）から（ｇ）にゆくにつれて工程が進行するものとする。図において、３はＴＧ工程でシリコン基板１上に形成されるＷ−Ｓｉ膜層で、４はＴＧ工程でＷ−Ｓｉ膜層上に形成されるドウプトアモルファスシリコン膜である。これらＷ−Ｓｉ膜層３及びドウプトアモルファスシリコン膜４によってポリサイド膜が構成される。４ａはＴＧ工程におけるマスク寸検マークであって、ポリサイド膜に異方性ポリサイドエッチングを施してＦＬ工程で形成したマスク寸検マークと同一の位置Ａに形成される。５は２Ｎ工程でＴＧ工程後の基板上に形成されるシリコン酸化膜、５ａは２Ｎ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、シリコン酸化膜５に酸化膜ドライエッチングを施してマスク寸検マーク４ａとは異なる位置Ｂに形成したホールタイプのマークである。
【００２１】
６はＢＣ工程で２Ｎ工程後の基板上に形成されるシリコン酸化膜、６ａはＢＣ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、シリコン酸化膜６に酸化膜ドライエッチングを施して形成したホールタイプのマークである。７はＢＬ工程でＢＣ工程後の基板上に形成されるＷ−Ｓｉ膜で、８はＷ−Ｓｉ膜７上に形成されるドウプトアモルファスシリコン膜である。これらＷ−Ｓｉ膜層７及びドウプトアモルファスシリコン膜８によってポリサイド膜が構成される。８ａはＢＬ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、ポリサイド膜に異方性ポリサイドエッチングを施してＢＣ工程で形成したマスク寸検マーク６ａとは異なる位置Ａに形成される。９はＳＣ工程でＢＬ工程後の基板上に形成されるシリコン酸化膜、９ａはＳＣ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、シリコン酸化膜９に酸化膜ドライエッチングを施してマスク寸検マーク８ａとは異なる位置Ｃに形成される。１０はＳＮ工程でＳＣ工程後の基板上に形成されるアモルファスシリコン膜、１０ａはＳＮ工程におけるマスク寸検マーク（ホールタイプのマーク）であって、異方性ポリサイドエッチングを施してＳＮ工程で形成したマスク寸検マーク９ａとは異なる位置Ａに形成される。
【００２２】
次に概要について説明する。
先ず、ＦＬ工程においてシリコン基板１にエッチングや熱酸化処理などを施して、図１（ａ）に示すようなシリコン酸化膜２からなるマスク寸検マークを半導体基板１上の位置Ａに形成する。また、図２（ａ）は図１のＢ−Ｂ線に沿った断面図を示しており、図２（ｂ）から図２（ｇ）までの各位置Ａ，Ｂ，ＣもＢ−Ｂ線に沿った断面図を示している。
【００２３】
次に、図２（ｂ）に示すＴＧ工程に進み、ＦＬ工程後の基板の位置Ａ及び位置ＢにＷ−Ｓｉ膜３とアモルファスシリコン膜４とを積層してポリサイド膜を形成する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＦＬ工程におけるシリコン酸化膜２からなるマスク寸検マーク上にポリサイド層からなるマスク寸検マーク４ａを位置Ａに形成する。また、位置Ｂでは、図１（ｂ）に示すようなポリサイド膜のベタパターンが設けられる。この位置Ｂに設けたベタパターンの面積は、以後のＢＣ工程で作成されるホールタイプのマークを構成するシリコン酸化膜の応力を抑制するのに充分な面積を持っていればよく、必ずしも図１（ｂ）に示すようなパターンに限定されるものではない（例えば、図１（ａ）のマスク寸検マークにおける凹部（開口部）をそれぞれ被覆するパターンでもよい）。
【００２４】
ＴＧ工程を完了すると、図２（ｃ）に示す２Ｎ工程に進み、ＢＰＴＥＯＳ（ＢｏｒｏｎＰｈｏｓｐｈｏｒｕｓＴｅｔｒａＥｔｈｙｌＯｌｔｈｏＳｈｉｌｉｃａｔｅ）膜、窒化膜などを成膜してシリコン酸化膜５を位置Ａ，Ｂ，Ｃに形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、ＴＧ工程において位置Ｂに設けたポリサイド膜によるベタパターン上にホールタイプのマスク寸検マーク５ａを形成する。また、位置Ａ，Ｂには、シリコン酸化膜５によるベタパターンが設けられる。これらのベタパターンは、以後の工程において作成されるホールタイプのマークの底面領域を構成する。
【００２５】
２Ｎ工程でＬＤＤ（ＬｉｇｈｔｌｙＤｏｐｅｄＤｒａｉｎ）構造が形成されると、ＢＣ工程に進み、再びＢＰＴＥＯＳ膜、窒化膜などを成膜してシリコン酸化膜６を形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、２Ｎ工程において位置Ｂに設けたマスク寸検マーク５ａ上に、図２（ｄ）に示すようなホールタイプのマスク寸検マーク６ａを形成する。
このとき、ＴＧ工程において位置Ｂにはポリサイド膜によるベタパターンが形成されているので、上記ポリサイド膜のベタパターンによるＢＣ工程のホールタイプのマスク寸検マーク５ａの下敷きが充分（即ち、ＴＧ工程において設けたポリサイド膜によるベタパターンとマスク寸検マーク５ａのシリコン酸化膜５層の接触面積が大きい）であるため、シリコン酸化膜５からなるマスク寸検マーク５ａに発生した応力を充分に抑制することができる。
【００２６】
ＢＣ工程が完了すると、ＢＬ工程に進み、ＢＣ工程後の基板の位置Ａ，Ｂ，ＣにＷ−Ｓｉ膜７とアモルファスシリコン膜８とを積層してポリサイド膜を形成する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＢＣ工程にて設けたシリコン酸化膜６からなるベタパターン上に、図２（ｅ）に示すようなポリサイド膜からなるマスク寸検マーク８ａを形成する。
このとき、図２（ｅ）に示すように、ＢＣ工程において位置Ｂに設けたマスク寸検マーク６ａの開口部を含む領域がポリサイド膜のベタパターンによって被覆される。このようにマスク寸検マーク６ａをＴＧ工程において位置Ｂに設けたポリサイド膜によるベタパターンとＢＣ工程において位置Ｂに設けたポリサイド膜のベタパターンとによって挟み込むサンドイッチ型構造にすることで、マスク寸検マーク６ａの開口部周辺に発生する応力を抑制することができる。また、後工程でホールタイプのマークを設けるために位置Ｃにもポリサイド膜によるベタパターンが形成される。
【００２７】
次に、ＳＣ工程に進んで、ＢＰＴＥＯＳ膜、窒化膜などを成膜してＢＬ工程後の基板上にシリコン酸化膜９を位置Ａ，Ｂ，Ｃに形成する。このあと、写真製版処理と酸化膜ドライエッチングを施して、ＢＬ工程において位置Ｃに設けたポリサイド膜のベタパターン上に、図２（ｆ）に示すようなホールタイプのマスク寸検マーク９ａを形成する。
このとき、ＳＣ工程において位置Ｃに設けたマスク寸検マーク９ａのシリコン酸化膜９層とＢＬ工程において位置Ｃに設けたポリサイド膜からなるベタパターンとの接触面積が大きいため、シリコン酸化膜９からなるマスク寸検マーク９ａに発生した応力を充分に抑制することができる。また、後工程でホールタイプのマークを設けるために位置Ａ，Ｂにはシリコン酸化膜９からなるベタパターンが形成される。
【００２８】
ＳＣ工程が完了すると、ＳＮ工程に進み、ＳＣ工程後の基板の位置Ａ，Ｃにアモルファスシリコン膜１０を積層する。このあと、写真製版処理と異方性ポリサイドエッチングとによって、ＳＣ工程におけるシリコン酸化膜９からなるベタパターン上に、図２（ｇ）に示すようなマスク寸検マーク１０ａを形成する。
このとき、図２（ｇ）に示すように、ＳＣ工程において位置Ｃに設けたマスク寸検マーク９ａの開口部を含む領域がアモルファスシリコン膜１０のベタパターンによって被覆される。このようにマスク寸検マーク９ａをＢＬ工程において位置Ｃに設けたポリサイド膜によるベタパターンとＳＣ工程において位置Ｃに設けたアモルファスシリコン膜１０のベタパターンとによって挟み込むサンドイッチ型構造にすることで、マスク寸検マーク９ａの開口部周辺に発生する応力を抑制することができる。
【００２９】
以上のように、この実施の形態１によれば、マスクパターンの位置合わせに使用するホールタイプのマーク６ａ，９ａを半導体基板に形成したベタパターン上に設け、該マークの使用後にはマーク６ａ，９ａの開口部を含む領域を被覆するようにベタパターンを形成するので、ホールタイプのマーク６ａ，９ａから発生する応力を抑制することができることから、マーク６ａ，９ａの開口部の外部の層間絶縁膜にクラックなどの亀裂が発生するのを防ぐことができる。これにより、これらクラックに起因する歩留まりの低下を抑制することができるとともに、製品の信頼性も向上させることができる。
【００３０】
また、この実施の形態１によれば、ホールタイプのマークを複数設ける際、各々を別々の領域に配置するので、ホールタイプのマーク６ａ，９ａから発生する応力が蓄積することを防ぐことができる。
【００３１】
なお、上記実施の形態１では、半導体装置としてＤＲＡＭの製造工程について示したが、ＢＰＴＥＯＳなどの大きな応力を蓄積する絶縁膜をホールタイプのマークの層間膜として使用する全てのデバイスに適用することができる。
【００３２】
また、上記実施の形態１では、ＢＰＴＥＯＳからなるシリコン酸化膜をホールタイプのマークの層間膜として使用する例を示したが、デバイスとした際に応力が発生する全ての層間膜に適用することができる。
【００３３】
【発明の効果】
以上のように、この発明の半導体装置の製造方法によれば、マスクパターンの位置合わせに使用するホールタイプのマークを半導体基板に形成したベタパターン上に設け、該マークの使用後にはマークの開口部を含む領域を被覆するようにベタパターンを形成することを特徴とするので、ホールタイプのマークから発生する応力を抑制することができることから、マークの開口部の外部の層間絶縁膜にクラックなどの亀裂が発生するのを防ぐことができるという効果がある。これにより、これらクラックに起因する歩留まりの低下を抑制することができるとともに、製品の信頼性も向上させることができるという効果がある。
【００３４】
この発明の半導体装置の製造方法によれば、ホールタイプのマークを複数設ける際、各々を別々の領域に配置することを特徴とするので、ホールタイプのマークから発生する応力が蓄積することを防ぐことができるという効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置の製造方法においてマスクパターンの位置合わせに用いるマスク寸検マーク及びこれを被覆するベタパターンの上面図である。
【図２】この発明の実施の形態１による半導体装置の製造方法を示す図である。
【図３】マスク寸検マークの上面図である。
【図４】ＤＲＡＭの製造工程ごとに作成するマスク寸検マークを示す図である。
【図５】図５は図４（ｇ）に示したマスク寸検マークの断面図を示す図である。
【符号の説明】
１シリコン基板（半導体基板）、２シリコン酸化膜、３Ｗ−Ｓｉ膜層、４ドウプトアモルファスシリコン膜、４ａマスク寸検マーク、５シリコン酸化膜、５ａマスク寸検マーク（ホールタイプのマーク）、６シリコン酸化膜、６ａマスク寸検マーク（ホールタイプのマーク）、７Ｗ−Ｓｉ膜、８ドウプトアモルファスシリコン膜、８ａマスク寸検マーク（ホールタイプのマーク）、９シリコン酸化膜、９ａマスク寸検マーク（ホールタイプのマーク）、１０アモルファスシリコン膜、１０ａマスク寸検マーク（ホールタイプのマーク）。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a method of manufacturing a semiconductor device in which the structure of a hole type mask dimension inspection mark used for mask pattern alignment, overlay inspection, etc. in the manufacturing process of the semiconductor device is improved.
[0002]
[Prior art]
In the manufacturing process of a semiconductor device, a complicated circuit pattern is formed by superimposing many masks. Therefore, the smaller the processing accuracy is, the more the relative positional deviation from the mask to be overlaid affects the product yield. In order to perform this relative alignment, an alignment mark serving as a reference for mask overlay is usually provided on the substrate. FIG. 3 is a top view of a mask dimension inspection mark used for alignment of the mask pattern as described above. In the figure, 100 is a silicon substrate as a semiconductor substrate, 110 is a silicon oxide film formed on the silicon substrate 100, and constitutes a mask dimension inspection mark. As shown in FIG. 3, the mask dimension inspection mark has a square shape when viewed from the upper surface of the semiconductor device. In an exposure step or the like, the mask pattern is aligned by aligning the mask with the shape of the mask dimension mark on the semiconductor substrate.
[0003]
Next, the creation of the mask dimension inspection mark will be described by taking a DRAM manufacturing process (from a field separation process to a storage node process) as an example.
FIG. 4 is a diagram showing a mask dimension inspection mark created for each manufacturing process of the above-described DRAM, and the manufacturing process proceeds from (a) to (g). In the figure, 120 is a W-Si film layer formed on the silicon substrate 100 in a transfer gate process (hereinafter abbreviated as TG process), and 130 is a doped amorphous formed on the W-Si film layer in the TG process. It is a silicon film. The W-Si film layer 120 and the doped amorphous silicon film 130 constitute a polycide film. A mask dimension inspection mark 130a in the TG process is formed at the same position as the mask dimension inspection mark formed in the field separation process (hereinafter abbreviated as FL process) by performing anisotropic polycide etching on the polycide film. . Reference numeral 140 denotes a silicon oxide film formed on the substrate after the TG process in a lightly doped drain process (hereinafter abbreviated as 2N process), and 140a denotes a mask dimension inspection mark in the 2N process, which is oxidized to the silicon oxide film 140. This is a hole type mark formed at the same position as the mask dimension inspection mark 130a by performing film dry etching.
[0004]
150 is a silicon oxide film formed on the substrate after the 2N process in the bit line direct contact process (hereinafter abbreviated as BC process), 150a is a mask dimension inspection mark in the BC process, and an oxide film is formed on the silicon oxide film 150. This is a hole type mark formed by dry etching. 160 is a W-Si film formed on the substrate after the BC process in the bit line process (hereinafter abbreviated as BL process), and 170 is a doped amorphous silicon film formed on the W-Si film 160. The W-Si film layer 160 and the doped amorphous silicon film 170 constitute a polycide film. Reference numeral 170a denotes a mask dimension inspection mark in the BL process, which is formed at the same position as the mask dimension inspection mark 150a formed in the BC process by performing anisotropic polycide etching on the polycide film. 180 is a silicon oxide film formed on the substrate after the BL process in the storage node direct contact process (hereinafter abbreviated as SC process), 180a is a mask dimension inspection mark in the SC process, and an oxide film is formed on the silicon oxide film 180. Dry etching is performed to form the same as the mask dimension inspection mark 170a. Reference numeral 190 denotes an amorphous silicon film formed on the substrate after the SC process in the storage node process (hereinafter abbreviated as SN process), and 190a denotes a mask dimension inspection mark in the SN process, which is subjected to anisotropic polycide etching. It is formed at the same position as the mask dimension inspection mark 180a formed in the SN process. In addition, the same code | symbol is attached | subjected to the same component as FIG. 3, and the overlapping description is abbreviate | omitted.
[0005]
FIG. 5 is a cross-sectional view of the mask dimension inspection mark shown in FIG. In the drawing, a is a dimension of a mask dimension inspection mark made of a polycide film in the TG process shown in FIG. 4B, and b is an opening of the hole type mask dimension inspection mark 150a in the BC process shown in FIG. The dimension of the part, c is the dimension of the opening of the hole type mask dimension inspection mark 170a in the BL process shown in FIG. 4E, and d is the dimension of the hole type mask in the SC process shown in FIG. The dimension of the opening part of the mark 180a, e is the dimension of the opening part of the hole type mask dimension inspection mark 190a in the SN process shown in FIG.
[0006]
Next, an outline will be described.
First, in the FL process, the silicon substrate 100 is etched or thermally oxidized to form a mask dimension mark made of the silicon oxide film 110 as shown in FIG. FIG. 4A shows a cross-sectional view along the line AA in FIG. 3, and FIGS. 4B to 4G also show cross-sectional views along the line AA. .
[0007]
Next, the process proceeds to a TG process shown in FIG. 4B, and a polycide film is formed by laminating the W-Si film 120 and the amorphous silicon film 130 on the substrate after the FL process. Thereafter, a mask dimension inspection mark 130a made of a polycide layer is formed on the mask dimension inspection mark made of the silicon oxide film 110 in the FL process by photolithography and anisotropic polycide etching.
[0008]
When the TG process is completed, the process proceeds to a 2N process shown in FIG. 4C, and a silicon oxide film 140 is formed by depositing a BP TEOS (Boron Phosphorus Tetra Ethyl Silicate) film, a nitride film, or the like. Thereafter, photolithography and dry etching are performed to form a hole type mask dimension mark 140a on the mask dimension mark 130a by the polycide film in the TG process.
[0009]
When an LDD (Lightly Doped Drain) structure is formed in the 2N process, the process proceeds to the BC process, and a BP TEOS film, a nitride film, etc. are formed again to form a silicon oxide film 150. Thereafter, photolithography and dry etching are performed to form a hole type mask dimension mark 150a as shown in FIG. 4D on the mask dimension mark 140a in the 2N process.
At this time, if it is a fine design rule of 0.25 μm class, the dimension a of the mask dimension inspection mark 130a by the polycide film in the TG process, and the dimension b of the opening of the hole type mask dimension inspection mark 150a in the BC process The dimensional difference is only 1 μm or less necessary for the overlay margin in the photolithography process in the 2N process and the BC process.
Therefore, underlaying of the hole type mask dimension mark 140a in the BC process by the mask dimension mark 130a made of the polycide film in the TG process is insufficient (that is, the silicon of the mask dimension mark 140a on the upper surface portion of the mask dimension mark 130a). Since the contact area of the oxide film 140 layer is small), the stress generated in the mask dimension inspection mark 140a made of the silicon oxide film 140 cannot be sufficiently suppressed.
[0010]
When the BC process is completed, the process proceeds to the BL process, where a W-Si film 160 and an amorphous silicon film 170 are stacked on the substrate after the BC process to form a polycide film. Thereafter, a mask dimension mark made of a polycide film as shown in FIG. 4E is formed on the mask dimension mark 150a made of the silicon oxide film 150 in the BC process by photolithography and anisotropic polycide etching. 170a is formed.
At this time, the size difference between the dimension b of the opening of the mask dimension inspection mark 150a in the BC process and the dimension c of the mask dimension inspection mark 170a in the BL process is 1 μm necessary for the overlay margin in the photolithography process in the BL process. There are only the following.
Therefore, the hole size mask dimension mark 150a in the BC process is not sufficiently covered with the mask dimension mark 170a made of the polycide film in the BL process (that is, the mask dimension mark 170a around the opening of the mask dimension mark 150a is not covered). Since the contact area of the polycide film layer is small), the stress generated in the mask dimension inspection mark 150a made of the silicon oxide film 150 cannot be sufficiently suppressed.
[0011]
Next, the process proceeds to an SC process to form a BP TEOS film, a nitride film, etc., and form a silicon oxide film 180 on the substrate after the BL process. Thereafter, photolithography and dry etching are performed to form a hole type mask dimension mark 180a as shown in FIG. 4F on the mask dimension mark 170a in the BL process.
At this time, the dimension difference between the dimension d of the opening of the mask dimension inspection mark 180a in the SC process and the dimension c of the mask dimension inspection mark 170a in the BL process is 1 μm necessary for the overlay margin in the photolithography process in the SC process. There are only the following.
Accordingly, the underlay of the hole type mask dimension mark 180a of the SC process by the mask dimension mark 170a made of the polycide film in the BL process is insufficient (that is, the silicon of the mask dimension mark 180a on the upper surface portion of the mask dimension mark 170a). Since the contact area of the oxide film 180 layer is small), the stress generated in the mask dimension inspection mark 180a made of the silicon oxide film 180 cannot be sufficiently suppressed.
[0012]
When the SC process is completed, the process proceeds to the SN process, and an amorphous silicon film 190 is stacked on the substrate after the SC process. Thereafter, a mask dimension inspection mark 190a as shown in FIG. 4G is formed on the mask dimension inspection mark 180a made of the silicon oxide film 180 in the SC process by photolithography and anisotropic polycide etching. .
At this time, the dimension difference between the dimension d of the opening of the mask dimension inspection mark 180a in the SC process and the dimension e of the mask dimension inspection mark 190a in the SN process is 1 μm necessary for the overlay margin in the photolithography process in the SN process. There are only the following.
Accordingly, the mask dimension mark 190a made of the amorphous silicon film 190 in the SN process is not sufficiently covered with the hole type mask dimension mark 180a in the SC process (that is, the mask dimension mark around the opening of the mask dimension mark 180a). Since the contact area of the amorphous silicon film 190 of 190a is small), the stress generated in the mask dimension inspection mark 180a made of the silicon oxide film 190 cannot be sufficiently suppressed.
[0013]
[Problems to be solved by the invention]
Since the conventional method for manufacturing a semiconductor device is as described above, cracks such as cracks are likely to occur in the interlayer insulating film in the opening of the hole type mask dimension inspection mark, and the conductive film enters the crack. There was a problem that there was a possibility of leakage between wiring.
[0014]
Specifically, the silicon oxide film between the layers made of BP TEOS has good coverage, but large stress tends to accumulate in the film. The hole type mask dimension inspection mark is made of a hole formed in the silicon oxide film with a design rule of several μm. For this reason, the stress from the silicon oxide film constituting the mask dimension inspection mark is larger than the allowable stress value at other locations created using the minimum design rule. For this reason, cracks such as cracks are likely to occur in the interlayer insulating film at the openings of the mask dimension detection marks 150a and 180a indicated by the positions X and Y marked with a circle symbol in FIG. Furthermore, since the same shape (hole type) mark is laminated at the same position in each process, the stress generated at the time of mark formation tends to be concentrated, and the contact area between the upper and lower layers is reduced in the opening, thereby suppressing the stress. It becomes insufficient.
[0015]
In this way, there is a possibility that a conductive material such as tungsten, which is laminated by sputtering or the like in a later process, is buried in the cracks such as cracks generated in the interlayer insulating film at the openings of the mask dimension detection marks 150a and 180a. is there. For this reason, if an aluminum wiring or the like is provided in this upper layer, problems such as a short circuit between the wirings occur, resulting in a decrease in yield during manufacturing and a decrease in product reliability.
[0016]
The present invention has been made to solve the above-described problems, and has a sandwich structure in which a hole type mask dimension inspection mark in each process is sandwiched between solid patterns, or a mask dimension inspection mark sandwich structure in each process is different. It is an object of the present invention to provide a method for manufacturing a semiconductor device in which the stress generated in each layer is suppressed by preventing the occurrence of cracks such as cracks in an interlayer insulating film at the opening of a mask dimension inspection mark. .
[0017]
[Means for Solving the Problems]
In the method of manufacturing a semiconductor device according to the present invention, a hole type mark used for alignment of a mask pattern is provided on a first solid pattern made of a polycide film formed on a semiconductor substrate. The second solid pattern is formed so as to cover the region including the opening.
[0018]
The semiconductor device manufacturing method according to the present invention is characterized in that when a plurality of hole type marks are provided, each of them is arranged in a separate region.
[0019]
DETAILED DESCRIPTION OF THE INVENTION
An embodiment of the present invention will be described below.
Embodiment 1 FIG.
FIG. 2 is a top view of a mask dimension inspection mark used for alignment of a mask pattern and a solid pattern covering the mask pattern in the method of manufacturing a semiconductor device according to the first embodiment of the present invention. (B) shows a solid pattern. In the figure, 1 is a silicon substrate as a semiconductor substrate, 2 is a silicon oxide film formed on the silicon substrate 1, and constitutes a mask dimension inspection mark. Reference numeral 4 denotes a solid pattern, which is composed of a polycide film composed of a W-Si film and a doped amorphous silicon film.
[0020]
FIG. 2 is a diagram showing a method of manufacturing a semiconductor device according to the first embodiment of the present invention. A DRAM is taken as an example of the semiconductor device, and the process proceeds from (a) to (g). In the figure, 3 is a W-Si film layer formed on the silicon substrate 1 in the TG process, and 4 is a doped amorphous silicon film formed on the W-Si film layer in the TG process. The W-Si film layer 3 and the doped amorphous silicon film 4 constitute a polycide film. Reference numeral 4a denotes a mask dimension inspection mark in the TG process, which is formed at the same position A as the mask dimension inspection mark formed in the FL process by performing anisotropic polycide etching on the polycide film. 5 is a silicon oxide film formed on the substrate after the TG process in the 2N process, 5a is a mask dimension inspection mark (hole type mark) in the 2N process, and the silicon oxide film 5 is subjected to oxide film dry etching. This is a hole type mark formed at a position B different from the mask dimension inspection mark 4a.
[0021]
6 is a silicon oxide film formed on the substrate after the 2N process in the BC process, and 6a is a mask dimension inspection mark (hole type mark) in the BC process. The silicon oxide film 6 is subjected to oxide film dry etching. This is a hole type mark formed. 7 is a W-Si film formed on the substrate after the BC process in the BL process, and 8 is a doped amorphous silicon film formed on the W-Si film 7. The W-Si film layer 7 and the doped amorphous silicon film 8 constitute a polycide film. 8a is a mask dimension inspection mark (hole type mark) in the BL process, and is formed at a position A different from the mask dimension inspection mark 6a formed in the BC process by performing anisotropic polycide etching on the polycide film. . 9 is a silicon oxide film formed on the substrate after the BL process in the SC process, and 9a is a mask dimension inspection mark (hole type mark) in the SC process. The silicon oxide film 9 is subjected to oxide film dry etching. It is formed at a position C different from the mask dimension inspection mark 8a. 10 is an amorphous silicon film formed on the substrate after the SC process in the SN process, 10a is a mask dimension inspection mark (hole type mark) in the SN process, and anisotropic polycide etching is performed in the SN process. It is formed at a position A different from the formed mask dimension inspection mark 9a.
[0022]
Next, an outline will be described.
First, in the FL process, the silicon substrate 1 is subjected to etching, thermal oxidation treatment or the like to form a mask dimension inspection mark made of the silicon oxide film 2 as shown in FIG. 2A is a cross-sectional view taken along the line BB in FIG. 1, and the positions A, B, and C from FIG. 2B to FIG. 2G are also taken along the line BB. FIG.
[0023]
Next, the process proceeds to the TG process shown in FIG. 2B, and the polycide film is formed by laminating the W-Si film 3 and the amorphous silicon film 4 at the positions A and B of the substrate after the FL process. Thereafter, a mask dimension inspection mark 4a made of a polycide layer is formed at a position A on the mask dimension inspection mark made of the silicon oxide film 2 in the FL process by photolithography and anisotropic polycide etching. At position B, a solid pattern of polycide film as shown in FIG. 1B is provided. The area of the solid pattern provided at the position B only needs to be sufficient to suppress the stress of the silicon oxide film constituting the hole type mark created in the subsequent BC process. It is not limited to the pattern as shown in (b) (for example, it may be a pattern covering each of the recesses (openings) in the mask dimension inspection mark in FIG. 1A).
[0024]
When the TG process is completed, the process proceeds to the 2N process shown in FIG. 2C, and a BP TEOS (Boron Phosphorus Tetra Ethyl Silicate) film, a nitride film, etc. are formed to form the silicon oxide film 5 at positions A, B, and C. Form. Thereafter, photolithography process and oxide film dry etching are performed to form a hole type mask dimension inspection mark 5a on the solid pattern of the polycide film provided at the position B in the TG process. Further, a solid pattern by the silicon oxide film 5 is provided at the positions A and B. These solid patterns constitute the bottom area of the hole type mark created in the subsequent process.
[0025]
When an LDD (Lightly Doped Drain) structure is formed in the 2N process, the process proceeds to the BC process, and a BP TEOS film, a nitride film, etc. are formed again to form a silicon oxide film 6. Thereafter, photolithography and dry etching are performed to form a hole type mask dimension mark 6a as shown in FIG. 2D on the mask dimension mark 5a provided at position B in the 2N process. To do.
At this time, since a solid pattern of the polycide film is formed at the position B in the TG process, the underlay of the hole type mask dimension mark 5a of the BC process by the solid pattern of the polycide film is sufficient (that is, in the TG process). The solid pattern by the provided polycide film and the contact area of the silicon oxide film 5 layer of the mask dimension mark 5a are large), so that the stress generated in the mask dimension mark 5a made of the silicon oxide film 5 is sufficiently suppressed. Can do.
[0026]
When the BC process is completed, the process proceeds to the BL process, and the W-Si film 7 and the amorphous silicon film 8 are stacked at the positions A, B, and C of the substrate after the BC process to form a polycide film. Thereafter, a mask dimension mark made of a polycide film as shown in FIG. 2E is formed on the solid pattern made of the silicon oxide film 6 provided in the BC process by photolithography and anisotropic polycide etching. 8a is formed.
At this time, as shown in FIG. 2E, the region including the opening of the mask dimension inspection mark 6a provided at the position B in the BC process is covered with the solid pattern of the polycide film. In this way, the mask dimension inspection mark 6a is sandwiched between the solid pattern of the polycide film provided at the position B in the TG process and the solid pattern of the polycide film provided at the position B in the BC process. The stress generated around the opening of the mark 6a can be suppressed. Further, a solid pattern made of a polycide film is also formed at the position C in order to provide a hole type mark in a later process.
[0027]
Next, proceeding to the SC process, a BP TEOS film, a nitride film, and the like are formed, and silicon oxide films 9 are formed at positions A, B, and C on the substrate after the BL process. Thereafter, photoengraving processing and oxide film dry etching are performed to form a hole type mask dimension inspection mark 9a as shown in FIG. 2F on the solid pattern of the polycide film provided at position C in the BL process. To do.
At this time, since the contact area between the silicon oxide film 9 layer of the mask dimension inspection mark 9a provided at the position C in the SC process and the solid pattern made of the polycide film provided at the position C in the BL process is large, the silicon oxide film 9 The stress generated in the mask dimension inspection mark 9a can be sufficiently suppressed. Further, a solid pattern made of the silicon oxide film 9 is formed at positions A and B in order to provide a hole type mark in a later process.
[0028]
When the SC process is completed, the process proceeds to the SN process, and the amorphous silicon film 10 is laminated at the positions A and C of the substrate after the SC process. Thereafter, a mask dimension inspection mark 10a as shown in FIG. 2G is formed on the solid pattern made of the silicon oxide film 9 in the SC process by photolithography and anisotropic polycide etching.
At this time, as shown in FIG. 2G, the region including the opening of the mask dimension inspection mark 9 a provided at the position C in the SC process is covered with the solid pattern of the amorphous silicon film 10. In this way, the mask dimension inspection mark 9a is sandwiched between the solid pattern of the polycide film provided at the position C in the BL process and the solid pattern of the amorphous silicon film 10 provided at the position C in the SC process. The stress generated around the opening of the dimensional inspection mark 9a can be suppressed.
[0029]
As described above, according to the first embodiment, the hole type marks 6a and 9a used for the alignment of the mask pattern are provided on the solid pattern formed on the semiconductor substrate, and the mark 6a, Since the solid pattern is formed so as to cover the region including the opening of 9a, the stress generated from the hole type marks 6a, 9a can be suppressed, so that the interlayer insulation outside the opening of the marks 6a, 9a can be suppressed. The occurrence of cracks such as cracks in the film can be prevented. Thereby, it is possible to suppress a decrease in yield due to these cracks and to improve the reliability of the product.
[0030]
Further, according to the first embodiment, when a plurality of hole type marks are provided, each is arranged in a separate region, so that it is possible to prevent the stress generated from the hole type marks 6a and 9a from accumulating. .
[0031]
In the first embodiment, the manufacturing process of the DRAM as the semiconductor device has been described. However, the present invention is applicable to all devices that use an insulating film that accumulates a large stress, such as BP TEOS, as an interlayer film of a hole type mark. Can do.
[0032]
In the first embodiment, an example in which a silicon oxide film made of BP TEOS is used as an interlayer film of a hole type mark has been described. However, the present invention is applied to all interlayer films that generate stress when used as a device. Can do.
[0033]
【The invention's effect】
As described above, according to the method for manufacturing a semiconductor device of the present invention, a hole type mark used for alignment of a mask pattern is provided on a solid pattern formed on a semiconductor substrate, and the mark is opened after the mark is used. Since the solid pattern is formed so as to cover the region including the portion, the stress generated from the hole type mark can be suppressed. It is possible to prevent the occurrence of cracks. As a result, it is possible to suppress a decrease in yield due to these cracks and to improve the reliability of the product.
[0034]
According to the method of manufacturing a semiconductor device of the present invention, when a plurality of hole type marks are provided, each of them is arranged in a separate region, so that accumulation of stress generated from the hole type marks is prevented. There is an effect that can be.
[Brief description of the drawings]
FIG. 1 is a top view of a mask dimension inspection mark used for alignment of a mask pattern and a solid pattern covering the mask pattern used in the method of manufacturing a semiconductor device according to the first embodiment of the present invention;
FIG. 2 is a diagram showing a method for manufacturing a semiconductor device according to a first embodiment of the present invention.
FIG. 3 is a top view of a mask dimension inspection mark.
FIG. 4 is a diagram showing a mask dimension inspection mark created for each manufacturing process of a DRAM.
FIG. 5 is a cross-sectional view of the mask dimension inspection mark shown in FIG.
[Explanation of symbols]
1 silicon substrate (semiconductor substrate), 2 silicon oxide film, 3 W-Si film layer, 4 doped amorphous silicon film, 4a mask dimension mark, 5 silicon oxide film, 5a mask dimension mark (hole type mark), 6 silicon oxide film, 6a mask dimension mark (hole type mark), 7 W-Si film, 8 doped amorphous silicon film, 8a mask dimension mark (hole type mark), 9 silicon oxide film, 9a mask dimension Inspection mark (hole type mark), 10 Amorphous silicon film, 10a Mask dimension inspection mark (hole type mark).

Claims

A hole type mark used for alignment of the mask pattern is provided on the first solid pattern made of a polycide film formed on the semiconductor substrate, and covers the region including the opening of the mark after use of the mark. A method of manufacturing a semiconductor device, wherein a second solid pattern is formed.

2. The method of manufacturing a semiconductor device according to claim 1, wherein when a plurality of hole type marks are provided, each of them is arranged in a separate region.